CN116960164A - 多堆叠半导体器件 - Google Patents

Abstract

提供了一种多堆叠半导体器件，其包括：衬底；下场效应晶体管，其中下沟道结构被包括下功函数金属层和下栅电极的下栅极结构围绕；以及上场效应晶体管，其中上沟道结构被包括上功函数金属层和上栅电极的上栅极结构围绕，其中下栅电极和上栅电极中的每个包括金属或金属化合物，以及其中下栅电极包括多晶硅(poly‑Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。

Description

多堆叠半导体器件

技术领域

根据实施方式的装置和方法涉及包括下纳米片晶体管和上纳米片晶体管的多堆叠半导体器件，在下纳米片晶体管和上纳米片晶体管中，用于下纳米片晶体管的栅极结构包括多晶硅(poly-Si)结构。

背景技术

对具有高器件密度的集成电路的不断增长的需求已经引入了三维(3D)多堆叠半导体器件，其中两个或更多个诸如纳米片晶体管的场效应晶体管垂直地堆叠。纳米片晶体管的特征在于垂直堆叠在衬底上的一个或更多个纳米片沟道层以及围绕纳米片沟道层的栅极结构。因此，纳米片晶体管被称为全环绕栅极(GAA)晶体管、多桥沟道场效应晶体管(MBCFET)。

在包括两个垂直堆叠的纳米片晶体管的多堆叠半导体器件中，每个纳米片晶体管的一个或更多个纳米片沟道层用作纳米片晶体管的沟道结构，并且这些沟道层由栅极结构围绕。栅极结构可以包括用于多堆叠半导体器件中在下堆叠处的下纳米片晶体管和在上堆叠处的上纳米片晶体管中的每个的栅极电介质层、功函数金属层和栅极金属图案。

当需要区分下纳米片晶体管和上纳米片晶体管的栅极结构时，可以为两个纳米片晶体管不同地形成功函数金属层。例如，当多堆叠半导体器件要形成包括相反极性场效应晶体管(FET)(也就是，p型下纳米片晶体管和n型下纳米片晶体管)的互补金属氧化物晶体管(CMOS)器件时，下纳米片晶体管的栅极结构的功函数金属层(即，下栅极结构的下功函数金属层)和上纳米片晶体管的栅极结构的功函数金属层(即，上栅极结构的上功函数金属层)可以形成为包括不同的材料或材料化合物。因此，下栅极结构和上栅极结构可以能够具有不同的阈值电压以驱动下纳米片晶体管和上纳米片晶体管。

具有彼此不同的下功函数金属层和上功函数金属层的栅极结构可以通过以下获得：形成围绕用于下纳米片晶体管和上纳米片晶体管的每个纳米片沟道层的栅极电介质层；形成围绕栅极电介质层的功函数金属层；去除形成在上堆叠处的纳米片沟道层上的功函数金属层，仅在下堆叠处的纳米片沟道层上留下功函数金属层(即，下功函数金属层)；形成另一功函数金属层(即，上功函数金属层)以围绕上堆叠处的纳米片沟道层；以及形成栅极金属图案(或栅电极)以围绕两个功函数金属层。

然而，形成不同功函数金属层的以上工艺暴露出各种挑战。例如，在通过湿蚀刻的对最初形成在上堆叠纳米片沟道层上的功函数金属层的去除操作期间，形成在下堆叠纳米片沟道层上的功函数金属层(即，下功函数金属层)也可能通过湿蚀刻被蚀刻或损坏。当下堆叠纳米片沟道层和上堆叠纳米片沟道层具有不同的沟道宽度时，这种风险可能增加。因此，保护下功函数金属层的工艺对于制造多堆叠半导体器件是必要的，这可能需要额外的复杂图案化和沉积步骤。

本背景技术部分中公开的信息已经为发明人在实现本申请的实施方式之前或过程中已知或推出，或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。

发明内容

本公开提供了包括其中栅极结构包含多晶硅(poly-Si)结构的下纳米片晶体管和上纳米片晶体管的多堆叠半导体器件和制造其的方法。

根据一实施方式，提供了一种多堆叠半导体器件，其可以包括：衬底；下场效应晶体管，在下场效应晶体管中下沟道结构被下栅极结构围绕，下栅极结构包括下功函数金属层和下栅电极；以及上场效应晶体管，在上场效应晶体管中上沟道结构被上栅极结构围绕，上栅极结构包括上功函数金属层和上栅电极，其中下栅电极包括多晶硅(poly-Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。

根据一实施方式，多堆叠半导体器件可以进一步包括栅极内间隔物，栅极内间隔物在下沟道结构不与上沟道结构垂直重叠的选定区域处形成在下功函数金属层和上功函数金属层之间。

根据一实施方式，提供了一种多堆叠半导体器件，其可以包括：下场效应晶体管，在下场效应晶体管中下沟道结构被下栅极结构围绕，下栅极结构包括下功函数金属层和下栅电极；上场效应晶体管，在上场效应晶体管中上沟道结构被上栅极结构围绕，上栅极结构包括上功函数金属层和上栅电极；以及多晶硅(poly-Si)层，在下功函数金属层上的选定区域处在下功函数金属层和上功函数金属层之间，其中下栅电极和上栅电极中的每个包括金属或金属化合物，这里多晶硅层包括多晶硅或包含掺杂剂的多晶硅。

根据实施方式，提供了一种制造包括下场效应晶体管和上场效应晶体管的多堆叠半导体器件的方法。该方法可以包括：(a)提供多堆叠半导体器件结构，其包括在下堆叠处的下沟道结构和在上堆叠处的上沟道结构，下沟道结构和上沟道结构被初始栅极结构围绕，初始栅极结构包括初始功函数金属层和初始栅电极图案；(b)从上堆叠去除初始栅电极图案，在下堆叠处留下初始栅电极图案作为用于下场效应晶体管的下栅电极；(c)从上堆叠去除初始功函数金属层，在下堆叠处留下初始功函数金属层作为用于下场效应晶体管的下功函数金属层；(d)在上沟道结构和下栅电极上形成用于上场效应晶体管的上功函数金属层；以及(e)在上功函数金属层上形成用于上场效应晶体管的上栅电极，其中初始栅电极图案包括多晶硅(poly-Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。

根据实施方式，提供了一种制造包括下场效应晶体管和上场效应晶体管的多堆叠半导体器件的方法。该方法可以包括：(a)提供多堆叠半导体器件结构，其包括在下堆叠处的下沟道结构和在上堆叠处的上沟道结构，下沟道结构和上沟道结构被初始栅极结构围绕，初始栅极结构包括初始功函数金属层和初始栅电极图案；(b)除了在上沟道结构的上沟道层之间以外，从上堆叠去除初始栅电极图案和初始功函数金属层，使得初始功函数金属层在选定区域处比初始栅电极图案进一步向下被去除，从而在选定区域处在留在下堆叠处的初始功函数金属层上形成多个凹槽，并在下堆叠处留下初始栅电极图案作为用于下场效应晶体管的下栅电极；(c)在凹槽中形成栅极内间隔物，并去除上沟道层之间的初始功函数金属层，从而在下堆叠处留下初始功函数金属层作为用于下场效应晶体管的下功函数金属层；(d)在上沟道结构、下栅电极和栅极内间隔物上形成用于上场效应晶体管的上功函数金属层；以及(e)在上功函数金属层上形成用于上场效应晶体管的上栅电极，其中初始栅电极图案包括多晶硅(poly-Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。

根据实施方式，提供了一种制造包括下纳米片晶体管和上纳米片晶体管的多堆叠半导体器件的方法。该方法可以包括：(a)提供多堆叠半导体器件结构，其包括在下堆叠处的下沟道结构和在上堆叠处的上沟道结构，下沟道结构和上沟道结构被初始栅极结构围绕，初始栅极结构包括初始功函数金属层和初始栅电极图案；(b)除了在上沟道结构的上沟道层之间以及在上沟道层中最下面的上沟道层下方以外，从上堆叠去除初始栅电极图案和初始功函数金属层；(c)在操作(b)中去除了初始功函数金属层和初始栅电极图案的空间中形成包括多晶硅(poly-Si)或包含掺杂剂的多晶硅的多晶硅结构，从而在下堆叠处在多晶硅结构下方留下初始栅电极图案作为用于下场效应晶体管的下栅电极；(d)向下去除多晶硅结构到下沟道结构和上沟道结构之间的水平，以在其间形成多晶硅层；(e)基于多晶硅层去除在上沟道层之间以及在上沟道层中最下面的上沟道层下方的初始功函数金属层，从而在多晶硅层下方留下初始功函数金属层作为用于下场效应晶体管的下功函数金属层；(f)在上沟道结构和多晶硅层上形成用于上场效应晶体管的上功函数金属层，其包括与初始功函数金属层不同的材料；以及(g)在上功函数金属层上形成用于上场效应晶体管的上栅电极，其中初始栅电极图案和上栅电极中的每个包括金属或金属化合物。

附图说明

将从以下结合附图的详细描述更清楚地理解本发明构思的示例实施方式，附图中：

图1A-1E示出了根据一实施方式的多堆叠半导体器件，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅(poly-Si)形成，而用于上纳米片晶体管的上栅电极由金属或金属化合物形成；

图2是根据一实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅形成，而用于上纳米片晶体管的上栅电极由金属或金属化合物形成。

图3-7示出了根据一实施方式的在图2的流程图中提及的制造多堆叠半导体器件的方法的各个步骤之后在沟道宽度方向视图中的多堆叠半导体器件结构；

图8A-8D示出了根据一实施方式的多堆叠半导体器件，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅或包括掺杂剂的多晶硅形成，并且包括保护用于下栅极结构的下功函数金属层的栅极内间隔物；

图9是根据一实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅形成，并且包括保护用于下栅极结构的下功函数金属层的栅极内间隔物；

图10-14示出了根据一实施方式的在图9的流程图中提及的制造多堆叠半导体器件的方法的各个步骤之后在沟道宽度方向视图中的多堆叠半导体器件结构；

图15A-15D示出了根据一实施方式的多堆叠半导体器件，在该多堆叠半导体器件中，多晶硅形成在下栅极结构和上栅极结构之间；

图16是根据一实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，多晶硅层形成在下栅极结构和上栅极结构之间，下栅电极和上栅电极均由金属或金属化合物形成；

图17-22示出了根据一实施方式的在图16的流程图中提及的制造多堆叠半导体器件的方法的各个步骤之后在沟道宽度方向视图中的多堆叠半导体器件结构；以及

图23是示出根据一示例实施方式的包括多堆叠半导体器件的电子设备的示意性框图，该多堆叠半导体器件可以包括由多晶硅或包含掺杂剂的多晶硅形成的栅极结构。

具体实施方式

在此描述的本公开的实施方式是示例实施方式，因此，本公开不限于此，并且可以以各种其它形式实现。不排除以下描述中提供的每个实施方式与也在此提供或未在此提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项未在与其不同的示例或实施方式中描述，这些事项也可以被理解为与该不同的示例或实施方式相关或组合，除非在其描述中另有提及。此外，应理解，本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应被理解为不仅包括目前众所周知的等同物，而且包括未来将开发的等同物，也就是，为执行相同功能而发明的所有器件而无论其结构如何。例如，这里描述的沟道层、牺牲层、牺牲隔离层和沟道隔离层可以采用不同的类型或形式，只要本公开能够应用于其。

将理解，当半导体器件的元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“下面”、“在”半导体器件的另一元件“之下”、“连接到”半导体器件的另一元件或“联接到”半导体器件的另一元件时，它可以直接在另一元件之上、直接在另一元件上方、直接在另一元件上、直接在另一元件下方、直接在另一元件下面、直接在另一元件之下、直接连接到另一元件或直接联接到另一元件，或者可以存在其它元件或居间的(多个)元件。相比之下，当半导体器件的元件被称为“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“下面”、“直接在”半导体器件的另一元件“之下”、“直接连接到”半导体器件的另一元件或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。

为了易于描述，诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……下方”、“在……下面”、“在……之下”、“下”等的空间关系术语可以在此用于描述一个元件与别的(多个)元件如图所示的关系。将理解，除了图中所绘取向之外，空间关系术语旨在还涵盖半导体器件在使用或操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”其它元件“下方”或“之下”的元件将取向“在”其它元件“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。半导体器件可以另行取向(旋转90度或处于其它取向)，并且在此使用的空间关系描述语被相应地解释。

如这里所使用的，诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a，仅包括b，仅包括c，包括a和b两者，包括a和c两者，包括b和c两者，或包括a、b和c全部。这里，当术语“相同”用于比较两个或更多个元素的维度时，该术语可以涵盖“基本相同”的维度。

将理解，尽管术语第一、第二、第三、第四等可以在此用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，下面讨论的第一元件可以被称为第二元件而不脱离本公开的教导。

还将理解，即使制造装置或结构的特定步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以晚于该另一步骤或操作执行，除非该另一步骤或操作被描述为在该步骤或操作之后执行。

在此参照作为实施方式(和中间结构)的示意性图示的截面图描述了许多实施方式。照此，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的偏离。因此，实施方式不应被解释为限于在此示出的区域的特定形状，而是将包括例如由制造引起的形状的偏离。例如，被示出为矩形的注入区通常将具有圆化的或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区和注入通过其发生的表面之间的区域中的某种注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状且不旨在限制本公开的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。

为了简洁起见，包括纳米片晶体管的半导体器件的常规元件、结构或层可以在此详细描述或不详细描述。例如，当半导体器件的某个隔离层或结构与实施方式的各个方面无关时，该层或结构可以在此被省略。

图1A-1E示出了根据一实施方式的多堆叠半导体器件，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅(poly-Si)形成，而用于上纳米片晶体管的上栅电极由金属或金属化合物形成。

图1E分别是图1A-1D、图8A-8D和图15A-15D所示的多堆叠半导体器件10、20和30中的每个的俯视平面图。这里提供图1E只是为了示出在多堆叠半导体器件10、20和30的每个中如何相对地布置沟道结构和围绕沟道结构的栅极结构。因此，为简洁起见，图1E没有示出图1A-1D、图8A-8D和图15A-15D所示的其它结构或元件。图1A-1D、图8A-8D和图15A-15D分别是沿着图1E所指示的线I-I'、II-II'、III-III'和IV-IV'截取的多堆叠半导体器件10、20和30的截面图。

这里要理解，线I-I'和II-II'指示沟道长度方向，线III-III'和IV-IV'指示多堆叠半导体器件10、20和30的沟道宽度方向。因此，图1A-1B、图8A-8B和图15A-15B分别示出了沟道结构的长度和由沟道结构连接的源极/漏极区，图1C-1D、图8C-8D和图15C-15D分别示出了多堆叠半导体器件10、20和30中的沟道结构和源极/漏极区的宽度。

参照图1A-1C，多堆叠半导体器件10可以包括在衬底105上的在下堆叠处的下纳米片晶体管10L和在上堆叠处的上纳米片晶体管10U。衬底105可以是例如硅的半导体材料的块衬底，或绝缘体上硅(SOI)衬底。包括硅氮化物或硅氧化物的浅沟槽隔离(STI)结构106可以形成在衬底105上或衬底105周围，以将多堆叠半导体器件10与包括多堆叠半导体器件10的集成电路中的另一多堆叠半导体器件或电路元件隔离。

下纳米片晶体管10L可以包括多个下沟道层110C作为多堆叠半导体器件10的下沟道结构110。下沟道层110C可以是在衬底105上方垂直堆叠并水平延伸并且由下栅极结构115围绕的纳米片层。上纳米片晶体管10U也可以包括多个上沟道层120C作为多堆叠半导体器件10的上沟道结构120。与下沟道层110C一样，上沟道层120C也可以是在下沟道层110C上方垂直堆叠并水平延伸并且由上栅极结构125围绕的纳米片层。下沟道层110C和上沟道层120C中的每个可以包括可从衬底105外延生长的(多种)半导体材料，诸如硅。

根据一实施方式，下沟道层110C和上沟道层120C中的每个可以具有在约4-6nm范围内的相等厚度和在约18-24nm范围内的相等长度，但不限于此。然而，根据一实施方式，每个上沟道层120C可以具有比每个下沟道层110C小的宽度，如图1C所示。例如，上沟道层120C可以每个具有约23-27nm的宽度，下沟道层110C可以每个具有约43-47nm的宽度。由于下沟道结构110和上沟道结构120之间的沟道宽度差异，所以形成在下沟道结构110上的下源极/漏极区也可以具有与形成上沟道结构120上的上源极/漏极区不同的宽度，如图1D所示，这将在稍后进一步描述。

相比之下，根据一实施方式，上沟道结构120可以具有比下沟道结构110更多数量的沟道层。例如，上沟道层120C的数量可以是三(3)，而下沟道层110C的数量可以是二(2)，但是这些数量不限于此。因此，虽然沟道宽度在下沟道结构110和上沟道结构120之间有区别，但是这两个沟道结构110和120可以由不同数量的沟道层形成为使得多堆叠半导体器件10可以在下纳米片晶体管10L和上纳米片晶体管10U中具有相等或相似的有效沟道宽度(W_eff)。然而，根据实施方式，两个纳米片晶体管10L和10U可以不具有相等或相似的有效沟道宽度。

参照图1A-1C，下源极/漏极区112可以形成在包括下沟道层110C的下沟道结构110在沟道长度方向上的两端上。下源极/漏极区112也可以是从下沟道层110C和/或衬底105生长的外延结构，因此，可以包括下沟道层110C和衬底105的相同或相似的(多种)材料。每个下沟道层110C在其两端可以连接到下源极/漏极区112。类似地，上源极/漏极区122可以形成在包括上沟道层120C的上沟道结构在沟道长度方向上的两端上。上源极/漏极区122可以是从上沟道层120C生长的外延结构，因此，可以包括上沟道层120C的相同或相似的(多种)材料。每个上沟道层120C在其两端可以连接到上源极/漏极区122。

取决于将由下源极/漏极区112或上源极/漏极区122形成的场效应晶体管(FET)的类型，下源极/漏极区112和上源极/漏极区122可以掺有或注入有p型或n型掺杂剂。例如，下源极/漏极区112可以掺有或注入有诸如硼(B)、镓(Ga)等的p型掺杂剂以将下纳米片晶体管10L形成为p型FET(PFET)，上源极/漏极区122可以掺有或注入诸如磷(P)、砷(As)、铟(In)等的n型掺杂剂以将上纳米片晶体管10U形成为n型FET(NFET)。然而，实施方式不限于此。下源极/漏极区112可以包括n型掺杂剂，而上源极/漏极区122可以包括p型掺杂剂。此外，下源极/漏极区112和上源极/漏极区122可以都包括n型掺杂剂或p型掺杂剂。

如图1A所示，层间电介质(ILD)结构160可以在下沟道结构110和下源极/漏极区112分别与上沟道结构120和上源极/漏极区122垂直重叠的区域(在下文中称为“重叠区域”)处形成在上源极/漏极区122上方以及在上源极/漏极区122和下源极/漏极区112之间。重叠区域包括沿着图1E所示的线I-I'的多堆叠半导体器件(图1A)的截面。如图1B所示，ILD结构160也可以在下沟道结构110和下源极/漏极区112分别不与上沟道结构120和上源极/漏极区122垂直重叠的区域(在下文中称为“非重叠区域”)处形成在下源极/漏极区112上方。非重叠区域包括沿着图1E所示的线II-II'的多堆叠半导体器件(图1B)的截面。由于如上所述的下沟道结构110和上沟道结构120之间的沟道宽度的差异，多堆叠半导体器件10可以具有重叠区域和非重叠区域。ILD结构160可以将下源极/漏极区112与上源极/漏极区122隔离，并且还可以将下源极/漏极区112和上源极/漏极区122与多堆叠半导体器件10中的其它电路元件隔离。

图1A-1C还示出了第一隔离结构150-1和第二隔离结构150-2可以形成在多堆叠半导体器件10的侧部。根据一实施方式，第一隔离结构150-1可以是扩散中断结构，其将下源极/漏极区112和上源极/漏极区122与包括多堆叠半导体器件10的集成电路中的其它源极/漏极区隔离。根据一实施方式，第二隔离结构150-2可以是栅极切割隔离结构，其在沟道宽度方向上将下栅极结构115和上栅极结构与其它栅极结构隔离。第一隔离结构150-1和第二隔离结构150-2可以每个包括硅氧化物或硅氮化物，但不限于此。

图1D示出了上源极/漏极区122如前所述可以在沟道宽度方向上具有比下源极/漏极区112小的宽度。这是因为上源极/漏极区122从包括上沟道层120C的上沟道结构120生长，上沟道结构120具有比包括下沟道层110C的下沟道结构110小的宽度，如上所述和如图1C所示。由于该沟道宽度差异，下沟道结构110的一部分可以不与上沟道结构120垂直重叠，如图1C所示，因此，在多堆叠半导体器件10中重叠区域与非重叠区域区分开。

多堆叠半导体器件10可以具有上述沟道宽度差异以实现下源极/漏极区接触结构(未示出)，其从多堆叠半导体器件上方的后段制程(BEOL)结构(未示出)向下延伸以落在图1D所示的下源极/漏极区112的顶表面上。否则，如果下沟道结构110和上沟道结构120具有相等的沟道宽度，则下源极/漏极区112和上源极/漏极区122可能具有相等的宽度，于是，下源极/漏极区接触结构可能必须弯曲并连接到下源极/漏极区112的侧表面，其形成困难且容易出错。

虽然下源极/漏极区112连接到下沟道结构110，但是它们可以通过下内间隔物117与下栅极结构115隔离，如图1A所示。类似地，连接到上沟道结构120的上源极/漏极区122可以通过上内间隔物127与上栅极结构125隔离，也如图1A所示。内间隔物117和127可以由包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等的一种或更多种材料形成，但不限于此。

参照图1A-1C，下栅极结构115可以包括栅极电介质层115D的下部、形成在栅极电介质层115D的下部上的下功函数金属层115F、以及形成在下功函数金属层115F上的下栅电极115P。此外，上栅极结构125可以包括栅极电介质层115D的上部、形成在栅极电介质层115D的上部上的上功函数金属层125F、以及形成在上功函数金属层125F上的上栅电极125M。栅极电介质层115D的下部和上部可以是在制造多堆叠半导体器件10时同时形成的连续连接的结构。

除了围绕沟道层110C和120C之外，栅极电介质层115D还可以形成在衬底105的顶表面上，并且可以在STI结构106的顶表面上在沟道长度方向上向外延伸到第一隔离结构150-1并在沟道宽度方向上向外延伸到第二隔离结构150-2。此外，栅极电介质层115D可以沿着第一隔离结构150-1的侧壁和第二隔离结构150-2的侧壁向上延伸，并且还可以形成在这些隔离结构150-1和150-2的顶表面上。此外，围绕下沟道层110C和上沟道层120C的栅极电介质层115D可以沿着ILD结构160的侧壁延伸，并且可以形成在ILD结构160的顶表面上。

栅极电介质层115D可以每个包括界面层和高k层。界面层可以被提供来保护沟道层110C和120C，促进高k层在其上的生长，并提供与沟道层110C和120C的必要特性界面。界面层可以由硅氧化物、硅氮氧化物形成，但不限于此。高k层可以被提供来允许增加的栅极电容而在沟道层110C和120C处没有相关的电流泄漏。高k层可以由铪氧化物、铪硅酸盐、铪氮氧化物、铪硅氮氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅酸盐、锆氮氧化物、锆硅氮氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、钽氧化物和/或铅钪钽氧化物的一种或更多种材料形成，但不限于此。

栅极电介质层115D可以由下功函数金属层115F和上功函数金属层125F围绕，下功函数金属层115F和上功函数金属层125F可以在p型和n型之间定义下纳米片晶体管10L和上纳米片晶体管10U的极性类型和/或控制用于两个纳米片晶体管10L和10U的相应栅极阈值电压。根据一实施方式，下功函数金属层115F也可以形成在衬底105、STI结构106、第一隔离结构150-1的下部和第二隔离结构150-2的下部上的栅极电介质层115D上，如图1A-1C所示。根据一实施方式，形成在上沟道层120C中最下面的上沟道层下方的上功函数金属层125F可以在下栅电极115P上向外横向延伸到第一隔离结构150-1和第二隔离结构150-2以连接到下功函数金属层115F。此外，该上功函数金属层125F也可以形成在第一隔离结构150-1、第二隔离结构150-2和ILD结构160的侧壁和顶表面上，栅极电介质层115D在它们之间。

控制用于下栅极结构115和上栅极结构125的相应阈值电压的下功函数金属层115F和上功函数金属层125F可以每个由钛(Ti)、钽(Ta)或它们的化合物(诸如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN)形成，但不限于此。然而，当下纳米片晶体管10L和上纳米片晶体管10U分别要形成PFET和NFET时，下功函数金属层115F和上功函数金属层125F可以由不同的材料或材料化合物形成以控制下栅极结构115和上栅极结构125。根据一实施方式，为了形成NFET，TiN和TiC的组合可以被包括在上功函数金属层125F中，而没有TiC或没有碳的TiN可以被包括在下功函数金属层115F中以形成PFET。然而，实施方式不限于此。下功函数金属层115F可以用于NFET，而上功函数金属层125F可以用于PFET，或者功函数金属层115F和125F可以都用于NFET和PFET之一。

根据一实施方式，下栅电极115P可以由包括多晶硅的(多种)材料形成，而上栅电极125M可以由钨(W)、钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、铜(Cu)或它们的化合物形成，但不限于此。下栅电极115P和上栅电极125M中的每个可以配置为接收用于多堆叠半导体器件10的输入电压或配置用于多堆叠半导体器件10到包括多堆叠半导体器件10的集成电路中的相邻电路的内部路由。根据一实施方式，形成下栅电极115P的多晶硅可以掺有或注入有诸如硼(B)、镓(Ga)、磷(As)、砷(Sb)、铟(In)等的一种或更多种掺杂剂以增强导体属性。取决于将由下纳米片晶体管10L形成的FET的类型，下栅电极115P可以包括一种或更多种选择的掺杂剂。

根据一实施方式，下栅电极115P和上栅电极125M可以如图1C所示通过其间的上功函数金属层125F彼此连接，以形成例如CMOS器件。

根据一实施方式，下栅电极115P和上栅电极125M可以不形成在下沟道层110C之间和上沟道层120C之间，而下功函数金属层115F和上功函数金属层125F可以分别形成在其中。这是因为沟道层110C和/或120C之间的纳米级沟道间隔可能不是宽到足以在其中容纳栅电极115P和/或125M。然而，因为功函数金属层115F和125F分别连接到栅电极115P和125M，所以可以不需要在其中形成栅电极115P和125P。

尽管对于栅电极，多晶硅可能导致比金属或金属化合物高的栅极电阻，但是由于其结晶冶金结构，多晶硅可以用作导电栅电极。此外，当掺有或注入有上述掺杂剂的多晶硅形成栅电极时，它可以是用于栅电极的金属或金属化合物的有成本效益的替代物。此外，包括多晶硅的下栅电极115P在下栅电极115P和上栅电极125M之间提供更清晰的可见边界。

此外，下栅电极115P可以由多晶硅形成，因为多晶硅对形成下功函数金属层115F的金属或金属化合物的湿蚀刻选择性可以能够防止下功函数金属层115F在形成多堆叠半导体器件10中的上功函数金属层125F的步骤中被蚀刻或损坏，如下面将描述的。

在下文中，参照图2-7描述制造与图1A-1D所示的多堆叠半导体器件10对应的多堆叠半导体器件的方法。

图2是制造根据一实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅形成，而用于上纳米片晶体管的上栅电极由金属或金属化合物形成。图3-7示出了根据一实施方式的在图2的流程图中提及的制造多堆叠半导体器件的方法的各个步骤之后在沟道宽度方向视图中的多堆叠半导体器件结构。要理解，为了简洁起见，参照沟道宽度方向视图描述制造多堆叠半导体器件的方法。

图3-7所示的多堆叠半导体器件结构可以与图1A-1D所示的多堆叠半导体器件10相同或对应。因此，在下文中可以省略相同或对应的结构或元件的重复描述。当提到相同的结构或元件时，可以在下文中使用用于描述图1A-1D中的多堆叠半导体器件10的相同附图标记和参考字符。

在图2的步骤S110中，可以提供包括在下堆叠处的下沟道结构和在上堆叠处的上沟道结构的多堆叠半导体器件结构，其中下沟道结构和上沟道结构由初始栅极结构围绕，初始栅极结构包括栅极电介质层、初始功函数金属层和初始栅电极图案，初始栅电极图案包括多晶硅或包含掺杂剂的多晶硅。

参照图3，可以在衬底105上提供多堆叠半导体器件结构10'，其包括在下堆叠处的下沟道结构110和在上堆叠处的上沟道结构120。两个沟道结构110和120可以由初始栅极结构115'围绕。根据一实施方式，下沟道结构110和上沟道结构120中的每个可以由作为沟道层的多个纳米片层形成。沟道结构110和120的纳米片层可以从衬底105外延生长。尽管未在图2中示出，但是下源极/漏极区112和上源极/漏极区122可以分别形成在下沟道结构110的两端和上沟道结构120的两端(如图1A-1D所示)。

在多堆叠半导体器件结构10'中，在上堆叠处的上沟道结构120可以具有比在下堆叠处的下沟道结构110小的沟道宽度。因此，从上沟道结构120生长的上源极/漏极区122可以具有比从下沟道结构110生长的下源极/漏极区112小的宽度(如图1A-1D所示)。可以提供该沟道宽度差异和源极/漏极区宽度差异以促进在下源极/漏极区112的顶表面上的源极/漏极接触结构的连接，如上面参照图1A-1D所述。

多堆叠半导体器件结构10'的初始栅极结构115'可以包括栅极电介质层115D、初始功函数金属层115F'和初始栅电极图案115P'。其上具有初始功函数金属层115F'的栅极电介质层115D可以围绕下沟道结构110的下沟道层110C和上沟道结构120的上沟道层120C两者。初始栅电极图案115P'可以被图案化以形成在初始功函数金属层115F'上。这里，根据一实施方式，初始栅电极图案115P'，其将在稍后的步骤中形成图1A-1D所示的多堆叠半导体器件10的下栅电极115P，可以由多晶硅或包括掺杂剂的多晶硅形成。

栅极电介质层115D和其上的初始功函数金属层115F'也可以在衬底105和STI结构106上横向延伸至第一隔离结构150-1(如图1A-1B所示)和第二隔离结构150-2。横向延伸的栅极电介质层115D和其上的初始功函数金属层115F'也可以沿着两个隔离结构150-1和150-2的侧壁向上延伸，并且也可以形成在其顶表面上。栅极电介质层115D和其上的初始功函数金属层115F'也可以形成在ILD结构160的侧壁和顶表面上(如图1A-1D所示)。

在图2的步骤S120中，可以从上堆叠去除初始栅电极图案，在下堆叠处留下初始栅电极图案作为用于下纳米片晶体管的包括多晶硅或包含掺杂剂的多晶硅的下栅电极。

参照图4，根据一实施方式，可以从多堆叠半导体器件结构10'的上堆叠去除初始栅电极图案115P'。

该步骤中的去除操作可以通过例如光刻和诸如反应离子蚀刻(RIE)的干蚀刻来执行，以选择性地去除由多晶硅或包括掺杂剂的多晶硅形成的初始栅电极图案115P'，直至两个沟道结构110和120之间的水平而不影响包括栅极电介质层115D和初始功函数金属层115F'的其它半导体元件。例如，与氧混合的溴化氢(HBr)气体等离子体可以用于RIE蚀刻剂，但不限于此。尽管未示出，但是其上具有掩模图案的上沟道结构120可以用作用于光刻和干蚀刻操作的掩模结构。因此，在该步骤中的去除操作之后，栅极电介质层115D和初始功函数金属层115F'仍然可以保留在多堆叠半导体器件结构10'的上堆叠处。

在该步骤中的去除操作之后保留在两个沟道结构110和120之间的水平下方的初始栅电极图案115P'变成用于多堆叠半导体器件10的下栅电极115P。

在图2的步骤S130中，可以从上堆叠去除初始功函数金属层，在下堆叠处留下初始功函数金属层作为下功函数金属层，在该下功函数金属层上，下栅电极被形成用于下纳米片晶体管。

参照图5，根据一实施方式，可以去除多堆叠半导体器件结构10'的上堆叠中的初始功函数金属层115F'，留下栅极电介质层115D。

在该步骤中，可以通过例如使用包括过氧化氢但不限于此的湿蚀刻剂的湿蚀刻去除围绕上沟道层120C以及形成在上沟道层120C中最下面的上沟道层与下栅电极115P之间的初始功函数金属层115F'，该湿蚀刻可以相对于形成下栅电极115P的多晶硅或包括掺杂剂的多晶硅选择性地侵蚀形成初始功函数金属层115F'的(多种)材料，诸如TiN或TiC。湿蚀刻操作还可以去除在初始栅电极图案115P'的顶表面的水平上方形成在第一隔离结构150-1(图4中未示出)、第二隔离结构150-2和ILD结构160的侧壁和顶表面上的初始功函数金属层115F'。然而，栅极电介质层115D可以经受住初始功函数金属层115F'的该湿蚀刻。

这里，因为下栅电极115P由多晶硅或包括掺杂剂的多晶硅形成，所以与将金属或金属化合物用于下栅电极115P的情况相比，将初始功函数金属层115F'仅去除至两个沟道结构110和120之间的水平的湿蚀刻控制可以更好地执行。

通过该去除操作，可以去除在下栅电极115P的顶表面的水平上方的初始功函数金属层115F'，但是保留在该水平下方的初始功函数金属层115F'变成在其上形成下栅电极115的用于多堆叠半导体器件10的下功函数金属层115F。

在图2的步骤S140中，可以在步骤S130中初始功函数金属层被去除的上堆叠处形成用于上纳米片晶体管的上功函数金属层。

参照图6，根据一实施方式，可以在之前步骤中在上堆叠处去除初始功函数金属层115F'的位置上形成上功函数金属层125F。这里，根据一实施方式，上功函数金属层125F可以由与形成初始功函数金属层115F'的(多种)材料不同的(多种)材料形成。

在该步骤中，可以通过例如原子层沉积(ALD)但不限于此形成代替在之前步骤中去除的初始功函数金属层115F'的上功函数金属层125F。上功函数金属层125F可以共形地形成以围绕上沟道层120C。上功函数金属层125F也可以形成在上沟道层120C中最下面的上沟道层和下栅电极115P的顶表面之间。上功函数金属层125F可以在下栅电极115P的顶表面上以及隔离结构150-1、150-2和ILD结构160(图1A-1C所示)上的下功函数金属层的顶表面上向外延伸到第一隔离结构150-1(图1A-1B所示)和第二隔离结构150-2，栅极电介质层115D在其间。此外，上功函数金属层125F可以形成在隔离结构150-1、150-2和ILD结构160(图1A-1C所示)的侧壁和顶表面上，栅极电介质层115D在其间。

在图2的步骤S150中，可以在上功函数金属层上形成用于上纳米片晶体管的包括金属或金属化合物的上栅电极，以形成其中至少下栅电极和上栅电极包括不同材料的多堆叠半导体器件的栅极结构。

参照图7，根据一实施方式，上栅电极125M可以在上功函数金属层125F上形成并且被平坦化以完成图1A-1D所示的多堆叠半导体器件10的栅极结构。

可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或其组合来沉积上栅电极125M，但不限于此。可以通过例如化学机械平坦化(CMP)技术来执行上栅电极125M的平坦化，但不限于此，使得上栅电极125M的顶表面可以与形成在隔离结构150-1、150-2和ILD结构160的顶表面上的上功函数金属层125F共面。

通过以上步骤，可以获得包括由具有成本效益的多晶硅或包含掺杂剂的多晶硅形成的下栅电极115P的多堆叠半导体器件10。此外，多晶硅或包含掺杂剂的多晶硅还可以能够在形成上功函数金属层125F的该步骤中基于多晶硅对金属或金属化合物的蚀刻选择性而保护下功函数金属层115F不被损坏或蚀刻。

然而，以上实施方式仍然可能暴露下功函数金属层115F在制造多堆叠半导体器件10的过程中被蚀刻或损坏的风险。例如，当多堆叠半导体器件结构10'的上堆叠中的初始功函数金属层115F'如图4所示被湿蚀刻时，在下栅电极115P侧的初始功函数金属层115F'也可能被蚀刻或损坏。因此，在以下实施方式中，引入附加隔离结构以更好地保护多堆叠半导体器件的下功函数金属层。

图8A-8D示出了根据一实施方式的多堆叠半导体器件，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅或包括掺杂剂的多晶硅形成，并且包括保护用于下栅极结构的下功函数金属层的栅极内间隔物。

参照图8A-8D，多堆叠半导体器件20可以包括形成在衬底205上的下纳米片晶体管20L和上纳米片晶体管20U，STI结构206也可以形成在衬底205上或衬底205周围。

形成多堆叠半导体器件20的各种结构和元件可以在其结构特性、功能特性和材料特性方面与图1A-1D所示的多堆叠半导体器件10的那些相同或相似。例如，下纳米片晶体管20L可以包括可与多堆叠半导体器件10的下纳米片晶体管10L的对应结构或元件相同或相似的包含下沟道层210C的下沟道结构210、包含栅极电介质层215D和下栅电极215P的下栅极结构215、以及下源极/漏极区212。此外，上纳米片晶体管20U可以包括可与多堆叠半导体器件10的上纳米片晶体管10U的对应结构或元件相同或相似的包含上沟道层220C的上沟道结构220、包含栅极电介质层215D、上功函数金属层225F和上栅电极225M的上栅极结构225、以及上源极/漏极区222。多堆叠半导体器件20中的下内间隔物217、上内间隔物227、第一隔离结构250-1、第二隔离结构250-2和ILD结构260也可以与多堆叠半导体器件10中的对应结构或元件相同或相似。此外，如在多堆叠半导体器件10中那样，上沟道结构220可以具有比下沟道结构210短的沟道宽度。因此，省略其重复描述，并且在下文中仅描述多堆叠半导体器件20的不同方面。

图8B示出了在非重叠区域处，下功函数金属层215F可以不连接到上功函数金属层225F，而如图1B所示，下功函数金属层115F可以连接到上功函数金属层115F。这是因为，如稍后将描述的，根据一实施方式，其中可包括栅极内间隔物200的第一至第六凹槽G1-G6可以在该非重叠区域处在下栅电极215P的顶表面的水平下方形成在下功函数金属层215F上。根据一实施方式，第一至第六凹槽G1-G6中的栅极内间隔物200的顶表面可以与下栅电极215P的顶表面共面。根据一实施方式，其中具有栅极内间隔物200的第一至第六凹槽G1-G6可以在沟道宽度方向上沿着第一隔离结构250-1延伸。

图8C也示出了下功函数金属层215F可以不连接到上功函数金属层225F。这是因为，根据一实施方式，其中也可包括栅极内间隔物200的第七和第八凹槽G7-G8可以在该非重叠区域处在下栅电极215P的顶表面的水平下方形成在下功函数金属层215F上。根据一实施方式，与第一至第六凹槽G1-G6中的栅极内间隔物200一样，第七和第八凹槽G7-G8中的栅极内间隔物200可以具有可与下栅电极215P的顶表面共面的顶表面。

第七和第八凹槽G7-G8可以分别形成在下栅电极215P在沟道宽度方向上彼此相反的两个侧表面处。根据一实施方式，其中具有栅极内间隔物200的第七和第八凹槽G7-G8可以在沟道长度方向上沿着第二隔离结构250-2延伸。根据一实施方式，在第七和第八凹槽G7-G8当中，第八凹槽G8可以连接到在沟道宽度方向上延伸的第三和第四凹槽G3-G4，因此，其中的栅极内间隔物200也可以彼此连接。

根据一实施方式，当下沟道结构210和上沟道结构220具有相等的沟道宽度，并因此在多堆叠半导体器件20中可以不存在非重叠区域时，第一至第六凹槽G1-G6可以不形成在多堆叠半导体器件20中，而第七和第八凹槽G7-G8仍然可以形成在图8C所示的相同位置处。

包括在第一至第八凹槽G1-G8中的栅极内间隔物200可以用于在多堆叠半导体器件20中形成上功函数金属层225F的步骤中更好地保护下功函数金属层215F，并且可以在完成多堆叠半导体器件20之后保留在其中，如将参照图10-14进一步描述的。与下内间隔物217和上内间隔物227类似，栅极内间隔物200可以由包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等的一种或更多种材料形成，但不限于此。

图8C进一步示出了在第二隔离结构250-2的下侧壁上的栅极电介质层215D、下功函数金属层215F和第七和第八凹槽G7-G8的每个中的栅极内间隔物200可以横向地插置在第二隔离结构250-2的下侧壁与下栅电极215P之间。

返回参照图8B，下栅电极215P也可以形成在其中具有栅极内间隔物200的相邻的第一和第二凹槽G1-G2之间、在其中具有栅极内间隔物200的相邻的第三和第四凹槽G3-G4之间、以及在其中具有栅极内间隔物200的相邻的第五和第六凹槽G5-G6之间。这是因为，如将参照图10-14进一步描述的，由于下功函数金属层215F和下栅电极215P之间的蚀刻速率差异，第一至第六凹槽G1-G6可能在非重叠区域中在下功函数金属层215F上方的这些位置形成在下栅电极215P的两侧。

因此，尽管制造工艺可以包括用于凹槽和栅极内间隔物200的附加步骤，但是本实施方式中的多堆叠半导体器件20可以在制造具有用于下纳米片晶体管和上纳米片晶体管的不同功函数金属层的多堆叠半导体器件的工艺中为下功函数金属层215F提供更好的保护。

在下文中，将参照图9-14描述制造与图8A-8D所示的多堆叠半导体器件20对应的多堆叠半导体器件的方法。

图9是根据一实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，用于下纳米片晶体管的下栅电极由多晶硅形成，并且包括保护用于下栅极结构的下功函数金属层的栅极内间隔物。图10-14示出了根据一实施方式的在图9的流程图中提及的制造多堆叠半导体器件的方法的各个步骤之后在沟道宽度方向视图中的多堆叠半导体器件结构。要理解，为了简洁起见，参照沟道宽度方向视图描述制造多堆叠半导体器件的方法。

图10-14所示的多堆叠半导体器件结构可以与图8A-8D所示的多堆叠半导体器件20相同或对应。因此，在下文中可以省略相同或对应的结构或元件的重复描述。当提到相同的结构或元件时，可以在下文中使用用于描述图8A-8D中的多堆叠半导体器件20的相同附图标记和参考字符。

在图9的步骤S210中，可以提供包括在下堆叠处的下沟道结构和在上堆叠处的上沟道结构的多堆叠半导体器件结构，其中下沟道结构和上沟道结构由初始栅极结构围绕，初始栅极结构包括栅极电介质层、初始功函数金属层和初始栅电极图案，初始栅电极图案包括多晶硅或包含掺杂剂的多晶硅。

参照图10，可以在衬底205上提供包括在下堆叠处的下沟道结构210和在上堆叠处的上沟道结构220的多堆叠半导体器件结构20'。两个沟道结构210和220可以由初始栅极结构215'围绕。因为该多堆叠半导体器件结构20'可以与图3所示的多堆叠半导体器件结构10'相同，因此，包括栅极电介质层215D、初始功函数金属层215F'和初始栅电极图案215P'的图10的初始栅极结构215'可以与包括栅极电介质层115D、初始功函数金属层115F'和初始栅电极图案115P'的图3的初始栅极结构115'相同或相似。因此，在此省略重复的描述。

在图9的步骤S220中，除了在上沟道结构的上沟道层之间以外，从上堆叠去除初始栅电极图案和初始功函数金属层，使得在选定区域处初始功函数金属层比初始栅电极图案被进一步向下去除，从而在保留在下堆叠处的初始功函数金属层上的选定区域处形成多个凹槽，并在下堆叠处留下初始栅电极图案作为用于下纳米片晶体管的下栅电极。

参照图11，根据一实施方式，基于多晶硅或包含掺杂剂的多晶硅与金属或金属化合物之间的不同的蚀刻速率或蚀刻选择性，除了上沟道层220C之间以及上沟道层220C中最下面的上沟道层和初始栅电极图案215P'之间以外，可以从多堆叠半导体器件结构20'的上堆叠去除初始栅电极图案215P'和初始功函数金属层215F'。

该步骤中的去除操作可以通过例如光刻和诸如反应离子蚀刻(RIE)的干蚀刻来执行，以去除由多晶硅或包含掺杂剂的多晶硅形成的初始栅电极图案215P'以及初始功函数金属层215F'至两个沟道结构210和220之间周围的水平，而不影响包括栅极电介质层215D的其它半导体元件。例如，溴化氢(HBr)气体和与氧气混合的氟化气体的组合可以用于RIE蚀刻剂，但不限于此。尽管未示出，但是其上具有掩模图案的上沟道结构220可以用作用于光刻和干蚀刻操作的掩模结构。因此，在该步骤中的去除操作之后，栅极电介质层215D仍然可以保留在多堆叠半导体器件结构20'的上堆叠处。此外，由于在该步骤中执行的干蚀刻，形成在上沟道层220C之间以及在最上面的上沟道层220C和初始栅电极图案215P'之间的初始功函数金属层215F'也可以保留在多堆叠半导体器件结构20'中。

此外，当在该步骤中应用对于形成初始功函数金属层215F'的(多种)材料比对于形成初始栅电极图案215P'的(多种)材料具有更高蚀刻速率的反应离子蚀刻(RIE)时，初始功函数金属层215F'可以比初始栅电极图案215P'被进一步向下蚀刻。结果，包括第一至第八凹槽G1-G8(图8A-8D和图11所示)的多个凹槽可以形成在保留在下沟道结构210和上沟道结构220之间的水平处或该水平下方的初始栅电极图案215P'的侧部。凹槽G1-G8可以在下堆叠处形成在初始功函数金属层215F'上，因此，凹槽G1-G8中的每个的底部可以是该位置处剩余的初始功函数金属层215F'的顶表面。凹槽G1-G8的高度可以对应于初始栅电极图案215P'的(多种)材料和初始功函数金属层215F'的(多种)材料之间的蚀刻速率差异。如上所述，初始栅电极图案215P'可以包括多晶硅或其中包含掺杂剂的多晶硅，初始功函数金属层215F'可以包括钛(Ti)、钽(Ta)或它们的化合物，诸如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN，但不限于此。

第一至第八凹槽G1-G8可以形成于在干蚀刻之后保留在非重叠区域处的初始功函数金属层215F'上，如上面参照图1A-1D和图8A-8D所述。第一至第六凹槽G1-G6中的每个可以在沟道宽度方向上延伸，其中初始栅电极图案215P'的一部分在干蚀刻之后保留(图8A-8B)。此外，可在沟道长度方向上延伸的第七和第八凹槽G7-G8可以在剩余的初始栅电极图案215P'和第二隔离结构250-2之间形成在剩余的初始功函数金属层215F'上(图8C和图11)。

在第一至第八凹槽G1-G8中，第一至第六凹槽G1-G6可以由于如上所述的在下沟道结构210和上沟道结构220之间的沟道宽度差异而形成。因此，当下沟道结构210和上沟道结构220具有相等的沟道宽度，并因此多堆叠半导体器件结构20'不具有非重叠区域时，第一至第六凹槽G1-G6可以在该步骤中不通过光刻和干蚀刻操作形成，而第七和第八凹槽G7-G8仍然可以形成在图11所示的相同位置。

在该步骤中的去除操作之后保留的初始栅电极图案215P'可以形成图8A-8D的多堆叠半导体器件20的下栅电极215P。

在图9的步骤S230中，可以在凹槽中形成栅极内间隔物，并可以去除上沟道层之间的初始功函数金属层，从而留下在下堆叠处的初始功函数金属层作为用于下纳米片晶体管的下功函数金属层。

参照图12，栅极内间隔物200可以形成在包括第一至第八凹槽G1-G8的凹槽中，并且在栅极内间隔物200保护其下方的初始功函数金属层215F'的同时，在之前步骤中的干蚀刻之后保留在上沟道层220C之间以及在最下面的上沟道层220C和下栅电极215P之间的初始功函数金属层215F'可以被去除。

栅极内间隔物200可以通过例如薄膜沉积技术诸如原子层沉积(ALD)形成在凹槽中。栅极内间隔物200可以包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等的一种或更多种材料，但不限于此。尽管未在附图中示出，但是栅极内间隔物200可以通过以下形成：经由ALD将上述(多种)内间隔物材料沉积在暴露凹槽的多堆叠半导体器件结构20'上，并经由例如使用氢氟酸(HF)或氢氟酸和硝酸的混合物作为湿蚀刻剂的湿蚀刻夹断形成在凹槽中的(多种)内间隔物材料，但不限于此。该湿蚀刻可以选择性地蚀刻形成栅极内间隔物200的(多种)材料。根据一实施方式，通过该沉积和蚀刻操作，栅极内间隔物200可以被夹断以保留在凹槽中。根据一实施方式，当栅极内间隔物200被夹断时，凹槽中的栅极内间隔物200的顶表面可以与下栅电极215P的顶表面共面。

当在非重叠区域中形成的凹槽中的栅极内间隔物200覆盖或保护其下方的初始功函数金属层215F'时，在之前的干蚀刻操作之后在上堆叠处保留在上沟道层220C之间的初始功函数金属层215F'可以通过例如使用包括过氧化氢但不限于此的湿蚀刻剂的湿蚀刻被去除，该湿蚀刻可以相对于形成下栅电极215P的多晶硅或包括掺杂剂的多晶硅和形成栅极内间隔物200的诸如硅氮化物的(多种)材料选择性地侵蚀形成初始功函数金属层215F'的(多种)材料，诸如TiN或TiC。因此，初始功函数金属层215F'可以仅保留在下堆叠处以形成图8A-8D所示的多堆叠半导体器件20的下功函数金属层215F。

除非形成凹槽并在其中形成栅极内间隔物200，否则仍然可能存在用于去除保留在上沟道层220C之间的初始功函数金属层215F'的湿蚀刻剂也可能侵蚀初始栅极结构215'的初始功函数金属层215F'的风险。换句话说，通过形成凹槽和在其中的栅极内间隔物200，当保留在上沟道层220C之间的初始功函数金属层215F'在该步骤中被去除时，可以保护初始栅极结构215'的初始功函数金属层215F'。

在图9的步骤S240中，可以在用于上纳米片晶体管的上沟道结构、下栅电极和栅极内间隔物上形成包括不同于初始功函数金属层的材料的上功函数金属层。

参照图13，根据一实施方式，可以在两个沟道结构110和120之间的水平上方的初始功函数金属层215F'被去除的位置上形成上功函数金属层225F。这里，根据一实施方式，上功函数金属层225F可以由与形成初始功函数金属层215F'的(多种)材料不同的(多种)材料形成。

在该步骤中，可以通过例如原子层沉积(ALD)形成代替在之前步骤中被去除的初始功函数金属层215F'的上功函数金属层225F，但不限于此。上功函数金属层225F可以共形地形成以围绕上沟道层220C。上功函数金属层225F也可以形成在下栅电极215P的顶表面上，向外延伸到第一隔离结构250-1(图8A-8B所示)和第二隔离结构250-2。此外，上功函数金属层225F可以形成在隔离结构250-1、250-2和ILD结构260(图8A-8B所示)的侧壁和顶表面上，栅极电介质层215D在其间。

在步骤S250中，可以在上功函数金属层上形成用于上纳米片晶体管的包括金属或金属化合物的上栅电极，以形成多堆叠半导体器件的栅极结构，在多堆叠半导体器件中至少下栅电极和上栅电极包括不同的材料，并且栅极内间隔物在选定区域处形成在上功函数金属层上。

参照图14，根据一实施方式，上栅电极225M可以形成在上功函数金属层225F上并被平坦化以完成图8A-8D所示的多堆叠半导体器件20的栅极结构。

可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或其组合来沉积上栅电极225M，但不限于此。可以通过例如化学机械平坦化(CMP)技术来执行上栅电极225M的平坦化，但不限于此，使得上栅电极225M的顶表面可以与形成在隔离结构250-1、250-2和ILD结构260的顶表面上的上功函数金属层225F共面。

通过以上步骤，在多堆叠半导体器件20中，下栅电极215P可以由更具成本效益的多晶硅或包含掺杂剂的多晶硅形成，而上栅电极225M可以由金属或金属化合物形成。此外，多堆叠半导体器件20可以包括形成在包括下栅电极215P的侧部的选定区域处的栅极内间隔物200，以更好地保护下堆叠处的将变成下功函数金属层215F的初始功函数金属层215F'在制造多堆叠半导体器件20的过程中不被蚀刻或损坏。

在包括下纳米片晶体管和上纳米片晶体管的多堆叠半导体器件的以上实施方式中，出于成本效益、制造简单性和保护下功函数金属层的目的，使用多晶硅或包括掺杂剂的多晶硅而不是金属或金属化合物来形成用于下纳米片晶体管的下栅电极。然而，至少因为金属或金属化合物具有比多晶硅或包含掺杂剂的多晶硅低的栅极电阻，所以金属或金属化合物仍然可以优选作为用于栅电极的(多种)材料。因此，以下实施方式提供了一种多堆叠半导体器件，其中多晶硅层形成在下栅极结构和上栅极结构之间以在制造多堆叠半导体器件的过程中保护下功函数金属层，而下栅电极和上栅电极均由金属或金属化合物形成。

图15A-15D示出了根据一实施方式的多堆叠半导体器件，在该多堆叠半导体器件中，多晶硅层形成在下栅极结构和上栅极结构之间。

参照图15A-15D，多堆叠半导体器件30可以包括形成在衬底305上的下纳米片晶体管30L和上纳米片晶体管30U，并且STI结构306也可以形成在衬底305上。

形成多堆叠半导体器件30的各种结构和元件可以在其结构特性、功能特性和材料特性方面与如图1A-1D所示的多堆叠半导体器件10的那些相同或相似。例如，在多堆叠半导体器件30中，包括下沟道层310C的下沟道结构310、下源极/漏极区312、下内间隔物317、包括上沟道层320C的上沟道结构320、包括栅极电介质层315D的上部、上功函数金属层325F和上栅电极325M的上栅极结构325、上源极/漏极区322、上内间隔物327、第一隔离结构350-1、第二隔离结构350-2、以及ILD结构360可以与多堆叠半导体器件10中的对应结构或元件相同或相似。此外，上沟道结构320可以具有比下沟道结构310短的沟道宽度，如在多堆叠半导体器件10中那样。因此，省略其重复描述，并且在下文中仅描述多堆叠半导体器件30的不同方面。

参照图15A-15C，在多堆叠半导体器件30中，上栅极结构325通过隔离层330与下栅极结构315分开，隔离层330可以由例如硅氮化物形成，但不限于此。类似于多堆叠半导体器件10的下栅极结构115，下栅极结构315可以包括围绕下沟道层310C的栅极电介质层315D的下部、形成在其上的下功函数金属层315F、以及形成在下功函数金属层315F上的下栅电极315M。与多堆叠半导体器件10中的栅极电介质层115D一样，栅极电介质层315D也可以形成在衬底305、STI结构306以及第一隔离结构350-1、第二隔离结构350-2和ILD结构360的侧壁和顶表面上。

然而，与在多堆叠半导体器件10中不同，多堆叠半导体器件30中的栅极电介质层315D还可以围绕隔离层330，并且下功函数金属层315F还可以形成在下沟道层315C中最上面的下沟道层和隔离层330之间，栅极电介质层315D在其间。

此外，根据一实施方式，下栅电极315M可以由诸如铜(Cu)、铝(Al)、钨(W)、钼(Mo)、钌(Ru)、钴(Co)的金属或它们的化合物形成，但不限于此。

此外，根据一实施方式，多晶硅层340可以形成在下栅电极315M的顶表面以及下功函数金属层315F在下栅电极315M上的部分上。此外，根据一实施方式，横向延伸到第一隔离结构350-1和第二隔离结构350-2的上功函数金属层325F可以形成在多晶硅层340的顶表面上，使得多晶硅层340可以将下栅极结构315与上栅极结构325电连接，两个栅极结构315和325可以通过其共用栅极输入信号。

由于其晶体冶金结构，多晶硅仍然可以被用作导电栅电极材料，因此，形成在下栅电极315M上的多晶硅层340可以能够电连接两个栅极结构315和325。此外，根据一实施方式，多晶硅层340也可以掺有或注入有诸如硼(B)、镓(Ga)、磷(As)、砷(Sb)、铟(In)等的一种或更多种掺杂剂，以增强多晶硅层340中的导体属性。

根据一实施方式，多晶硅层340可以形成为使得其顶表面在与隔离层330的顶表面的水平相同的水平处或在隔离层330的顶表面的水平下方，并且其底表面在与隔离层330的底表面的水平相同的水平处或在隔离层330的底表面的水平上方。此外，形成在下栅电极315M的顶表面上的多晶硅层340可以横向插置在隔离层330和第一隔离结构350-1之间以及在多晶硅层340和第二隔离结构350-2之间。

多晶硅层340可以用于在多堆叠半导体器件30的制造过程中保护形成在多堆叠半导体器件结构的下堆叠上的功函数金属层，如稍后将参照图17-22描述的。该多晶硅层340可以保留在完成的多堆叠半导体器件30中，并用作下纳米片晶体管30L的下栅电极的部分。

在下文中，将参照图16-22描述制造与图15A-15D所示的多堆叠半导体器件30对应的多堆叠半导体器件的方法。

图16是根据一实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，多晶硅层形成在下栅极结构和上栅极结构之间，并且下栅电极和上栅电极均由金属或金属化合物形成。图17-22示出了根据一实施方式的在图16的流程图中提及的制造多堆叠半导体器件的方法的各个步骤之后在沟道宽度方向视图中的多堆叠半导体器件结构。要理解，为了简洁起见，参照沟道宽度方向视图描述制造多堆叠半导体器件的方法。

图17-22所示的多堆叠半导体器件结构可以与图15A-15D所示的多堆叠半导体器件30相同或对应。因此，在下文中可以省略相同或对应的结构或元件的重复描述。当提及相同的结构或元件时，可以在下文中使用用于描述图15A-15D中的多堆叠半导体器件30的相同附图标记和参考字符。

在图16的步骤S310中，可以提供包括在下堆叠处的下沟道结构和在上堆叠处的上沟道结构的多堆叠半导体器件结构，其中下沟道结构和上沟道结构由初始栅极结构围绕，初始栅极结构包括栅极电介质层、初始功函数金属层和初始栅电极图案，初始栅电极图案包括金属或金属化合物。

参照图17，可以在衬底305上提供包括在下堆叠处的下沟道结构310和在上堆叠处的上沟道结构320的多堆叠半导体器件结构30'。这两个沟道结构可以被初始栅极结构315'围绕。根据一实施方式，下沟道结构310和上沟道结构320中的每个可以由作为沟道层的多个纳米片层形成。沟道结构310和320的纳米片层可以从衬底305外延生长。

与在图3所示的多堆叠半导体器件结构10'中一样，上沟道结构320可以具有比下沟道结构310小的沟道宽度。因此，从上沟道结构320生长的上源极/漏极区322可以具有比从下沟道结构310(如图15A-15D所示)生长的下源极/漏极区312小的宽度。可以提供这种沟道宽度差异和源极/漏极区宽度差异以促进下源极/漏极区312的顶表面上的源极/漏极接触结构的连接，如上面在之先的实施方式中所述。

多堆叠半导体器件结构30'的初始栅极结构315'可以包括栅极电介质层315D、初始功函数金属层315F'和初始栅电极图案315M'。其上具有初始功函数金属层315F'的栅极电介质层315可以围绕下沟道结构310的下沟道层310C和上沟道结构320的上沟道层320C两者。初始栅电极图案315M'可以被图案化以形成在初始功函数金属层315F'上。这里，根据一实施方式，在稍后的步骤中将形成图15A-15D所示的多堆叠半导体器件30的下栅电极315M的初始栅电极图案315M'可以由诸如铜(Cu)、铝(Al)、钨(W)、钼(Mo)、钌(Ru)、钴(Co)的金属或者它们的化合物形成，但不限于此。

栅极电介质层315D和其上的初始功函数金属层315F'也可以在衬底305和STI结构306上横向延伸至第一隔离结构350-1(如图15A-15B所示)和第二隔离结构350-2。横向延伸的栅极电介质层315D和其上的初始功函数金属层315F'也可以沿着两个隔离结构350-1和350-2的侧壁向上延伸，并且也可以形成在其顶表面上。栅极电介质层315D和其上的初始功函数金属层315F'也可以形成在ILD结构360的侧壁和顶表面上(如图15A-15D所示)。

根据一实施方式，隔离层330可以形成在下沟道结构310和上沟道结构320之间，并由栅极电介质层315D和初始功函数金属层315F'围绕。尽管未示出，但是隔离层330可以替代插置在与沟道层310C和320C一起从衬底305外延生长的两个沟道结构310和320之间的硅锗层。

在图16的步骤S320中，除了在上沟道结构的上沟道层之间以及在上沟道层中最下面的上沟道层下方以外，可以从上堆叠去除初始栅电极图案和初始功函数金属层。

参照图18，根据一实施方式，除了在上沟道层320C之间以及在上沟道层320C中最下面的上沟道层与隔离层330之间以外，可以从多堆叠半导体器件结构30'的上堆叠去除初始栅电极图案315M'和初始功函数金属层315F'。

根据一实施方式，该步骤中的去除操作可以通过例如光刻和诸如反应离子蚀刻(RIE)的干蚀刻来执行，以选择性地向下去除初始栅电极图案315M'和初始功函数金属层315F'直到隔离层330的底表面的水平或隔离层330的底表面下方的水平，或者直到隔离层330的底表面和顶表面之间的水平。例如，与氧混合的氟化气体等离子体可以用于RIE蚀刻剂，但不限于此。尽管未示出，但其上具有掩模图案的上沟道结构320可以用作用于光刻和干蚀刻操作的掩模结构。因此，在该步骤中的去除操作之后，形成在上沟道层320C之间以及在上沟道层320C中最下面的上沟道层与隔离层330之间的初始功函数金属层315F'可以仍然保留在多堆叠半导体器件结构30'的上堆叠处。栅极电介质层315D也可以在该步骤中的去除操作中幸存下来。

在图16的步骤S330中，可以在步骤S320中去除了初始功函数金属层和初始栅电极图案的空间中形成多晶硅结构，在多晶硅结构下方在下堆叠处留下初始栅电极图案作为用于下纳米片晶体管的下栅电极。

参照图19，根据一实施方式，可以在去除了初始栅电极图案315M'和初始功函数金属层315F'的空间中形成多晶硅结构340'，并平坦化多晶硅结构340'。

在该步骤中，多晶硅结构340'的形成可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或其组合来执行，但不限于此。多晶硅结构340'的平坦化可以通过例如化学机械平坦化(CMP)技术来执行，但不限于此，使得多晶硅结构340'的顶表面可以与隔离结构350-1、350-2和ILD结构360的顶表面共面。

根据一实施方式，多晶硅结构340'可以形成在初始栅电极315M的顶表面上，此外，多晶硅结构340'还可以覆盖在之前步骤中的去除操作之后保留并向上暴露的初始功函数金属层315F'的顶表面。

在该步骤中保留在多晶硅结构340'下方的初始栅电极图案315M'形成多堆叠半导体器件30的下栅电极315M。

在图16的步骤S340中，可以将多晶硅结构向下去除直到两个沟道结构之间的预定水平以在其间形成多晶硅层。

参照图20，根据一实施方式，可以将多晶硅结构340'向下去除到隔离层330的顶表面的水平或隔离层330的顶表面下方的水平，以在下沟道结构310的一侧在下栅电极315M和初始功函数金属层315F'形成多晶硅层340。

尽管未示出，但是该步骤中去除多晶硅结构340'的操作可以再次基于其上具有掩模图案的上沟道结构320通过例如另一光刻和干蚀刻来执行。

根据一实施方式，可以执行去除操作使得在去除操作之后保留的多晶硅结构340'的顶表面可以在隔离层330的顶表面的水平处或在隔离层330的顶表面下方，以在下栅电极315M上形成多晶硅层340。

此外，根据一实施方式，在该步骤中，多晶硅层340可以掺有或注入有一种或更多种掺杂剂，诸如硼(B)、镓(Ga)、磷(P)、砷(As)、铟(In)等。可选地，根据一实施方式，可以在之前的步骤中在去除该多晶硅结构340'以仅留下多晶硅层340之前对多晶硅结构340'执行掺杂或注入操作。

在图16的步骤S350中，可以基于多晶硅层去除在上沟道层之间以及在上沟道层中最下面的上沟道层下方的初始功函数金属层，从而留下多晶硅层下方的初始功函数金属层作为用于下纳米片晶体管的下功函数金属层。

参照图21，根据一实施方式，可以去除保留在上沟道层320C之间以及在上沟道层320C中最下面的上沟道层与隔离层330之间的初始功函数金属层315F'。

在该步骤中，可以通过例如使用包括过氧化氢的湿蚀刻剂的湿蚀刻来去除初始功函数金属层315F'，但不限于此，该湿蚀刻可能相对于多晶硅层340中包括的多晶硅或包括掺杂剂的多晶硅和栅极电介质层315D选择性地侵蚀形成初始功函数金属层315F'的(多种)材料，诸如TiN或TiC。因此，可以防止形成在多晶硅层340下方的初始功函数金属层315F'被蚀刻或损坏。

在多堆叠半导体器件结构30'的上堆叠中的初始功函数金属层315F'的去除操作之后，保留在多堆叠半导体器件结构30'的下堆叠中的初始功函数金属层315F'成为用于多堆叠半导体器件30的下功函数金属层315F。

可选地和/或附加地，根据一实施方式，在去除多堆叠半导体器件结构30'的上堆叠中的初始功函数金属层315F'之前，多晶硅层340可以通过蚀刻其仅在下栅电极315M上的部分被进一步去除。根据一实施方式，该进一步去除操作可以在初始功函数金属层315F'上留下多晶硅层340的至少一部分，该初始功函数金属层315F'在图18的之前步骤中的去除操作之后在下沟道结构310和上沟道结构320的远侧保留并向上暴露。该可选的和/或附加的步骤可以降低可能由多晶硅层340产生的较高栅极电阻，因为多晶硅层340可以不形成在下栅电极310M的顶表面上，而它可以形成在剩余且暴露的初始功函数金属层315F'上。

在图16的步骤S360中，可以在上沟道结构和多晶硅层上形成用于上纳米片晶体管的包括与初始功函数金属层不同材料的上功函数金属层，并且可以在上功函数金属层上形成用于上纳米片晶体管的上栅电极，以形成多堆叠半导体器件的栅极结构，其中下栅极结构和上栅极结构通过多晶硅层连接。

参照图22，根据一实施方式，可以在多堆叠半导体器件结构30'的上堆叠中的初始功函数金属层315F'被去除的地方形成上功函数金属层325F，并且上栅电极325M可以在上功函数金属层325F上形成并被平坦化，以完成图15A-15D所示的多堆叠半导体器件30的栅极结构。

这里，根据一实施方式，上功函数金属层325F可以包括与初始功函数金属层315F'中包括的(多种)材料不同的(多种)材料。

在该步骤中，替代在之前步骤中从多堆叠半导体器件结构30'的上堆叠去除的初始功函数金属层315F'的上功函数金属层325F可以通过例如原子层沉积(ALD)来形成，但不限于此。上功函数金属层325F可以共形地形成为围绕上沟道层320C。上功函数金属层325F也可以形成在多晶硅层340的顶表面上，并且也可以形成在隔离结构350-1、350-2和ILD结构360(如图15A-15D所示)的侧壁和顶表面上，栅极电介质层315D在其间。

上栅电极325M可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或其组合来沉积，但不限于此。上栅电极325M的平坦化可以通过例如化学机械平坦化(CMP)技术来执行，但不限于此，使得上栅电极325M的顶表面可以与形成在隔离结构350-1、350-2和ILD结构360上的上功函数金属层325F的顶表面共面。

通过以上步骤，可以获得多堆叠半导体器件30，其中多晶硅层340在下沟道结构的一侧形成在下栅电极315M和下功函数金属层上。由于该多晶硅层340，可以防止多堆叠半导体器件30的下功函数金属层315F在制造多堆叠半导体器件30的过程中被损坏或蚀刻。

在以上实施方式中已经呈现了本公开，其中多堆叠半导体器件中的下场效应晶体管和上场效应晶体管中的每个是纳米片晶体管。然而，根据实施方式，本公开还可以应用于这样的多堆叠半导体器件，其中下场效应晶体管和上场效应晶体管中的至少一个是作为沟道层的一个或更多个垂直鳍结构被栅极结构围绕的鳍式场效应晶体管(FinFET)，另一个是纳米片晶体管，本公开还可以应用于这样的多堆叠半导体器件，其中下场效应晶体管和上场效应晶体管中的每个是FinFET。

此外，在以上实施方式中已经呈现了本公开，其中多堆叠半导体器件包括具有不同沟道宽度的下沟道结构和上沟道结构。然而，本公开还可以应用于这样的多堆叠半导体器件，其中下沟道结构和上沟道结构具有相等的沟道宽度。

此外，在以上实施方式中已经呈现了本公开，其中多堆叠半导体器件包括下沟道结构和上沟道结构，并且上沟道结构具有比下沟道结构更多数量的沟道层。然而，本公开还可以应用于这样的多堆叠半导体器件，其中下沟道结构具有比上沟道结构更多数量的沟道层，或者下沟道结构具有与上沟道结构相同数量的沟道层。

图23是示出根据一示例实施方式的包括多堆叠半导体器件的电子设备的示意性框图，该多堆叠半导体器件可以包括由多晶硅或包含掺杂剂的多晶硅形成的栅极结构。

参照图23，电子设备4000可以包括至少一个应用处理器4100、通信模块4200、显示/触摸模块4300、存储器件4400和缓冲RAM 4500。根据实施方式，电子设备4000可以是诸如智能电话或平板计算机的移动设备，但不限于此。

应用处理器4100可以控制电子设备4000的操作。通信模块4200实现为执行与外部设备的无线或有线通信。显示/触摸模块4300实现为显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储器件4400实现为存储用户数据。存储器件4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)器件等。存储器件4400可以执行如上所述用户数据和映射数据的缓存。

缓冲RAM 4500可以临时存储用于处理电子设备4000的操作的数据。例如，缓冲RAM4500可以是易失性存储器，诸如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低功耗双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。

电子设备4000中的至少一个部件可以包括上面参照图1A-1D至图22描述的多堆叠半导体器件10、20和30中的至少一个。

前述内容是对示例性实施方式的说明并且将不被解释为限制本公开。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解，在不实质上脱离本公开的情况下，可以在以上实施方式中进行许多修改。

Claims (19)

1.一种多堆叠半导体器件，包括：

衬底；

下场效应晶体管，在所述下场效应晶体管中下沟道结构被下栅极结构围绕，所述下栅极结构包括下功函数金属层和下栅电极；以及

上场效应晶体管，在所述上场效应晶体管中上沟道结构被上栅极结构围绕，所述上栅极结构包括上功函数金属层和上栅电极，

其中所述下栅电极包括多晶硅或包含掺杂剂的多晶硅，所述上栅电极包括金属或金属化合物。

2.根据权利要求1所述的多堆叠半导体器件，其中所述下功函数金属层和所述上功函数金属层分别包括不同的材料。

3.根据权利要求2所述的多堆叠半导体器件，其中所述上沟道结构的沟道宽度小于所述下沟道结构的沟道宽度，

其中所述下沟道结构和所述上沟道结构中的每个具有一个或更多个纳米片沟道层，以及

其中所述上沟道结构具有比所述下沟道结构更多数量的所述纳米片沟道层。

4.根据权利要求1所述的多堆叠半导体器件，进一步包括栅极内间隔物，所述栅极内间隔物在所述下沟道结构不与所述上沟道结构垂直重叠的选定区域处形成在所述下功函数金属层和所述上功函数金属层之间。

5.根据权利要求4所述的多堆叠半导体器件，其中，在所述选定区域处，所述栅极内间隔物下方的所述下功函数金属层的顶表面低于所述下栅电极的顶表面的水平。

6.根据权利要求5所述的多堆叠半导体器件，其中所述上功函数金属层形成在所述下栅电极上，并连接到所述下栅电极。

7.根据权利要求1所述的多堆叠半导体器件，其中所述上沟道结构的沟道宽度小于所述下沟道结构的沟道宽度，

其中所述下沟道结构和所述上沟道结构中的每个具有一个或更多个纳米片沟道层，以及

其中所述上沟道结构具有比所述下沟道结构更多数量的所述纳米片沟道层。

8.根据权利要求1所述的多堆叠半导体器件，其中所述下沟道结构和所述上沟道结构中的每个具有一个或更多个纳米片沟道层。

9.根据权利要求1所述的多堆叠半导体器件，其中所述下沟道结构具有用于纳米片晶体管的一个或更多个纳米片沟道层，所述上沟道结构具有用于鳍式场效应晶体管的作为沟道层的一个或更多个垂直鳍结构。

10.根据权利要求1所述的多堆叠半导体器件，进一步包括栅极内间隔物，所述栅极内间隔物在选定区域处形成在所述下功函数金属层和所述上功函数金属层之间。

11.根据权利要求10所述的多堆叠半导体器件，其中，在所述选定区域处，所述栅极内间隔物下方的所述下功函数金属层的顶表面低于所述下栅电极的顶表面的水平。

12.根据权利要求10所述的多堆叠半导体器件，其中所述上沟道结构的沟道宽度小于所述下沟道结构的沟道宽度，

其中所述下沟道结构和所述上沟道结构中的每个具有一个或更多个纳米片沟道层，以及

其中所述上沟道结构具有比所述下沟道结构更多数量的所述纳米片沟道层。

13.根据权利要求10所述的多堆叠半导体器件，其中所述选定区域包括所述下栅电极的一侧，当在沟道宽度方向上观察时，在所述下栅电极的所述一侧，所述栅极内间隔物不与所述下沟道结构和所述上沟道结构中的任何一个垂直重叠。

14.根据权利要求10所述的多堆叠半导体器件，其中所述下功函数金属层和所述上功函数金属层分别包括不同的材料。

15.一种多堆叠半导体器件，包括：

衬底；

下场效应晶体管，在所述下场效应晶体管中下沟道结构被下栅极结构围绕，所述下栅极结构包括下功函数金属层和下栅电极；

上场效应晶体管，在所述上场效应晶体管中上沟道结构被上栅极结构围绕，所述上栅极结构包括上功函数金属层和上栅电极；以及

多晶硅层，在所述下功函数金属层上的选定区域处在所述下功函数金属层和所述上功函数金属层之间，

其中所述下栅电极和所述上栅电极中的每个包括金属或金属化合物，以及

其中所述多晶硅层包括多晶硅或包含掺杂剂的多晶硅。

16.根据权利要求15所述的多堆叠半导体器件，其中所述多晶硅层将所述下功函数金属层连接到所述上功函数金属层。

17.根据权利要求16所述的多堆叠半导体器件，其中所述选定区域包括在所述下沟道结构和所述上沟道结构的一侧的区域，当在沟道宽度方向上观察时，在所述区域中，所述多晶硅层不与所述下沟道结构和所述上沟道结构中的任何一个垂直重叠。

18.根据权利要求17所述的多堆叠半导体器件，进一步包括在所述下沟道结构和所述上沟道结构之间的隔离层。

19.根据权利要求18所述的多堆叠半导体器件，其中所述多晶硅层在所述下栅电极上形成在所述隔离层的一侧。