TWI897291B

TWI897291B - 半導體裝置及其形成方法

Info

Publication number: TWI897291B
Application number: TW113109115A
Authority: TW
Inventors: 黃彥傑; 黃懷瑩; 邱維剛; 李逸哲; 林佑明
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2024-01-18
Filing date: 2024-03-13
Publication date: 2025-09-11
Also published as: CN119947116A; TW202531862A; US20250240973A1

Abstract

多層氫阻擋堆疊可以被包括在半導體裝置中的非揮發性記憶體結構和內連線結構中的導電結構之間。多層氫阻擋堆疊可以最小化和/或防止氫擴散到非揮發性記憶體結構的一層或多層中，例如非揮發性記憶體結構的金屬氧化物通道。多層氫阻擋堆疊可以包括氫吸收層和位於氫吸收層上的氫阻隔層。氫阻隔層阻擋或阻止氫氣經由導電結構擴散到非揮發性記憶體結構中。氫吸收層可以吸收可能擴散穿過氫阻隔層的任何氫原子。

Description

半導體裝置及其形成方法

本發明的實施例是有關於一種鐵電非揮發性記憶體及其形成方法。

鐵電隨機存取記憶體(FeRAM)單元是一種利用包括鐵電(FE)層的鐵電場效電晶體(FeFET)來基於鐵電層的極化選擇性地儲存資訊的隨機存取記憶體單元。例如，可以將第一電壓施加到FeFET的閘極結構以使鐵電層以與FeRAM單元的編程狀態相對應的第一極化配置來極化，並且可以將第二電壓施加到閘極結構使鐵電層被極化為與FeRAM單元的擦除狀態相對應的第二極化配置。

本發明實施例提供一種半導體裝置。此半導體裝置包含位於此半導體裝置的基底上方的內連線結構，內連線結構包括多個介電層和多個介電層中的多個導電結構。此半導體裝置包括位於內連線結構的多個介電層中的介電層中的非揮發性記憶體結構，其中非揮發性記憶體結構包括金屬氧化物通道層，並且其中非揮發性性記憶體結構電耦合具有多個導電結構中的至少一個導電結構。半導體裝置包括位於非揮發性記憶體結構和至少一個導電結構之間的氫阻擋層。

本發明實施例提供一種方法。此方法包括形成非揮發性記憶體結構的底部閘極。此方法包括在底部閘極上方形成非揮發性記憶體結構的鐵電層。此方法包括在鐵電層上方形成非揮發性記憶體結構的金屬氧化物通道層。此方法包括在金屬氧化物通道層上方形成介電層。此方法包括至少在金屬氧化物通道層附近或上方形成非揮發性記憶體結構的源極/汲極。此方法包括在源極/汲極上形成氫吸收層。此方法包括在氫吸收層上形成氫阻隔層。此方法包括在氫阻隔層上形成導電結構。

本發明實施例提供一種方法。此方法包括在基底上方形成半導體裝置的內連線結構的第一部分。此方法包括在內連線結構的第一部分上形成非揮發性記憶體結構。此方法包括在內連線結構的第一部分上方和非揮發性記憶體結構上方形成內連線結構的第二部分，其中形成內連線結構的第二部分包括：在內連線結構的第一部分上方形成一個或多個介電層。內連線結構在一個或多個介電層中形成凹陷，其中內連線結構的第一部分中的第一導電結構通過凹陷暴露，在凹陷中的第一導電結構上形成氫阻擋層，形成第二導電結構位於凹陷中的氫阻擋層上。

100:示例環境/半導體處理工具

102:沉積工具/半導體處理工具

104:曝光工具/半導體處理工具

106:顯影工具/半導體處理工具

108:蝕刻工具/半導體處理工具

110:平坦化工具/半導體處理工具

112:電鍍工具/半導體處理工具

114:晶圓/晶粒傳輸工具/半導體處理工具

200、208:半導體裝置

202:裝置層

204:內連線結構

206:基底

210:介電層

212:層間介電層

214:蝕刻停止層

216:導電結構

218:連接結構

220:非揮發性記憶體結構

222:氫阻擋層

222a:氫吸收層

222b:氫阻隔層

300、400、500、600、608、612、616、618、620、800、900、920、1000:示例實施例

302:底部閘極

304:介面層

306:晶種層

308:鐵電層

310:阻擋層

312:金屬氧化物通道層

314、316:源極/汲極

402:間隙壁

602、604、606:氮化鈦層

610:鈦層

614:釕層

700、706、708:示例

702:氫濃度

704:深度

802、1002、1004、1006、1008、1010:凹陷

902:時間

904:ALD循環

906:含氧氣體

908:第一金屬材料前驅物

910:第二金屬材料前驅物

912:半導體材料前驅物

914a、914b、914c、914d、916a、916b、916c、916d:金屬氧化物部分

918、918a、918b:氧化物半導體部分

922:ALD超級循環

924a、924b:第一金屬材料前驅物循環

926a、926b:第二金屬材料前驅物循環

928:半導體材料前驅物循環

1100:裝置

1110:匯流排

1120:處理器

1130:記憶體

1140:輸入構件

1150:輸出構件

1160:通訊構件

1200、1300:製程

1210、1220、1230、1240、1250、1260、1270、1280、1310、1320、1330:方塊

D1、D10、D2、D3、D4、D5、D6、D7、D8、D9:尺寸

X、Z:方向

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是其中可以實現本文所描述的系統和/或方法的示例環境的圖。

圖2是本文所描述的示例半導體裝置的圖。

圖3是本文所述的非揮發性記憶體結構的示例實施例的圖。

圖4是本文所述的非揮發性記憶體結構的示例實施例的圖。

圖5是本文所描述的氫阻擋層的示例實施例的圖。

圖6A至圖6F是本文所述的氫阻擋層的示例實施例的圖。

圖7A至圖7C是結合圖6A至圖6F示出和描述的氫阻擋層的示例實施例的半導體裝置中的示例性氫濃度的圖。

圖8A至圖8K是形成本文所述的半導體裝置的示例實施例的圖。

圖9A和圖9B是形成本文所述的氫阻擋層的氫吸收層的示例實施例的圖。

圖10A至圖10N是形成本文所述的非揮發性記憶體結構的示例實施例的圖。

圖11是本文所描述的裝置的示例構件的圖。

圖12是與形成本文所述的非揮發性記憶體結構相關聯的示例流程的流程圖。

圖13是與形成本文所述的半導體裝置相關聯的示例流程的流程圖。

以下揭露內容提供諸多不同的實施例或實例以實施所提供標的物的不同特徵。以下對構件及排列的具體實例進行闡述以簡化本揭露。當然，該些僅是實例並不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡明及清晰的目的，且自身並不表示所討論的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的定向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同定向。裝置可具有其他定向(旋轉 90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地作出解釋。除非另有明確陳述，否則具有相同參考編號的每一元件被假設具有相同的材料組成物且具有處於相同厚度範圍內的厚度。

在某些情況下，鐵電隨機存取記憶體(FeRAM)結構可以包括金屬氧化物通道層(例如，包括金屬氧化物材料或諸如氧化銦鎵鋅(IGZO)的金屬氧化物半導體材料的通道層)位於鐵電層上方，以及鄰近金屬氧化物通道層的多個源極/汲極。相對於元素半導體通道、III-V半導體通道或II-VI半導體通道等，金屬氧化物通道層的使用可以使得能夠在FeRAM結構中實現減少的電流洩漏。

然而，金屬氧化物材料非常容易受到氫污染。如果氫擴散到FeRAM結構的金屬氧化物通道中，則可能增加金屬氧化物通道中的載子濃度。由於金屬氧化物通道的金屬氧化物材料的低鋅氧(ZO)鍵解離能，電荷載子濃度可能增加。特別是，由於ZO鍵解離能低，金屬氧化物材料中鋅(Zn)和氧(O)之間的鍵很容易斷裂，導致鋅具有氧空位(Zn-VO)以及鍵結的遊離氧與擴散的氫在金屬氧化物通道中形成水(H₂O)。水和氧化鋅可能促進金屬氧化物通道中電荷的保留，導致載子濃度增加。除了其他示例之外，增加的載子濃度可能導致FeRAM結構的截止電流洩漏增加、正偏壓溫度不穩定性(PBTI)增加和/或負偏壓溫度不穩定性(NBTI)增加。另外和/或替代地，金屬氧化物半導體通道中的氫污染可能將電荷載子濃度增加到FeRAM結構陷入常開配置的程度，使得FeRAM結構不可操作。

在本文所描述的一些實作方式中，FeRAM結構被包括在半導體裝置的內連線結構。多層氫阻擋堆疊被包括在FeRAM結構和內連線結構中的導電結構之間，FeRAM結構的源極/汲極連接到此內連線結構。多層氫阻擋堆疊可以最小化和/或防止氫擴散到FeRAM結構的一層或多層中，例如FeRAM結構的金屬氧化物通道中。多層氫阻擋堆疊可以包括氫吸收層和位於氫吸收層上的氫阻隔層。氫阻隔層阻擋或阻止氫經由導電結構擴散到FeRAM結構。氫吸收層可以吸收可能擴散穿過氫阻隔層的任何氫原子。

以此方式，氫吸收層和氫阻隔層的組合最小化和/或防止氫擴散到FeRAM結構的一層或多層中，例如FeRAM結構的金屬氧化物通道中。這可以降低FeRAM結構的金屬氧化物通道中電荷載子濃度的可能性，這使得FeRAM結構能夠實現低PBTI和/或低NBTI。另外和/或替代地，氫吸收層和氫阻隔層的組合可以使得FeRAM結構能夠實現低截止電流洩漏和/或可以降低FeRAM結構因為載流子濃度變得不可操作的可能性。

圖1是其中可以實現本文所描述的系統和/或方法的示例環境100的圖。如圖1所示，示例環境100可以包含多個半導體處理工具102-112和晶圓/晶粒傳輸工具114。多個半導體處理工具102-112可以包括沉積工具102、曝光工具104，顯影工具 106、蝕刻工具108、平坦化工具110、電鍍工具112和/或另一類型的半導體處理工具。除了其他示例之外，示例環境100中包含的工具可以包括在半導體潔淨室、半導體鑄造廠、半導體處理設施和/或製造設施中。

沉積工具102是半導體處理工具，其包括半導體處理室和能夠將各種類型的材料沉積到基底上的一個或多個裝置。在一些實施例中，沉積工具102包括能夠在諸如晶片的基底上沉積光阻層的旋塗工具。在一些實施例中，沉積工具102包括化學氣相沉積(CVD)工具，例如等離子體增強CVD(PECVD)工具、高密度等離子體CVD(HDP-CVD)工具、低於大氣壓力CVD(SACVD)工具、低壓CVD(LPCVD)工具、原子層沉積(ALD)工具、等離子體增強原子層沉積(PEALD)工具、或另一類型的CVD工具。在一些實施例中，沉積工具102包括物理氣相沉積(PVD)工具，例如濺鍍工具或另一種類型的PVD工具。在一些實施例中，沉積工具102包括被配置為透過外延生長形成裝置的層和/或區域的外延工具。在一些實施例中，示例環境100包括多種類型的沉積工具102。

濺鍍(或濺射)技術是PVD技術，其包括將材料(例如金屬、介電或另一種類型的材料)沉積到基底或晶片上的一種或多種技術。例如，濺射製程可包括將基底放置在處理室中的陽極上，其中供應氣體(例如，氬氣或另一種化學惰性氣體)並點燃以形成氣體離子的等離子體。等離子體中的離子從陰極加速到濺鍍靶，這導致離子轟擊濺鍍靶並釋放沉積材料的顆粒。陽極吸引顆粒，導致顆粒向晶片移動並沉積到晶片上。

ALD技術是一種沉積技術，用於半導體製造業，形成具有原子級厚度控制的共形的薄膜。ALD操作包括使用連續的氣相前驅物(或反應物)，每個前驅物以自限方式單獨與材料表面反應。將第一氣相前驅物引入處理室中以與材料的表面反應。然後將第一氣相前驅物從處理室中移出，並將第二氣相前驅物引入到處理室中以與材料的表面反應，等等。重複這種交替製程，以高度受控的方式在表面上生長或以其他方式形成薄膜。ALD操作中可以包括額外的氣相前驅物以沉積不同的材料原子層。

曝光工具104是能夠將光阻層暴露於輻射源的半導體處理工具，所述輻射源例如是紫外光(UV)源(例如，深紫外光(EUV)源、極紫外光(EUV)源和/或類似紫外光源)、X射線源、電子束(e-beam)源和/或類似物。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩幕轉移到光阻層。此圖案可以包括用於形成半導體裝置的一個或多個結構的圖案，可以包括用於蝕刻半導體裝置的各個部分的圖案，等等。在一些實作方式中，曝光工具104包括掃描器、步進機或類似類型的曝光工具。

顯影工具106是半導體處理工具，其能夠對已經曝光於輻射源的光阻層進行顯影，以對從曝光工具104轉移到光阻層的圖案進行顯影。在一些示例實施例中，顯影工具106對光阻層進行顯影。透過去除光阻層的未曝光部分來形成圖案。在一些實施例中，顯影工具106通過去除光阻層的曝光部分來形成圖案。在一些實施例中，顯影工具106透過使用化學顯影劑溶解光阻層的曝光或未曝光部分來形成圖案。

蝕刻工具108是一種能夠蝕刻基底、晶片或半導體裝置的各種類型的材料的半導體處理工具。例如，蝕刻工具108可以包括濕蝕刻工具、乾蝕刻工具等。在一些實施例中，蝕刻工具108包括填充蝕刻劑的腔室，並將基底放置在腔室中特定時間以去除特定量的基底的一個或多個部分。在一些實施例中，蝕刻工具108可以使用等離子體蝕刻或等離子體輔助蝕刻來蝕刻基底的一個或多個部分，這可以涉及使用電離氣體來同向性或定向地蝕刻該一個或多個部分。

平坦化工具110是一種能夠對晶片或半導體裝置的各層進行拋光或平整化的半導體處理工具。例如，平坦化工具110可以包括化學機械平坦化(CMP)工具和/或拋光或平坦化沉積或電鍍材料的層或表面的另一類型的平坦化工具。平坦化工具110可以利用化學力和機械力的組合(例如，化學蝕刻和自由研磨拋光)來拋光或平坦化半導體裝置的表面。平坦化工具110可以結合拋光墊和保持環(例如，通常具有比半導體裝置更大的直徑)來利用研磨劑和腐蝕性化學漿料。拋光墊和半導體裝置可以透過動態拋光頭壓在一起並透過保持環保持就位。動態拋光頭可以以不同的旋轉軸旋轉以去除材料並平整半導體裝置的任何不規則形貌，從而使半導體裝置平坦或平面化。

電鍍工具112是一種能夠用一種或多種金屬電鍍基底(例如，晶片、半導體裝置等)或其一部分的半導體處理工具。例如，電鍍工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如，錫銀、錫鉛等)電鍍裝置，和/或用於一種或多種其他類型的導電材料、金屬和/或類似類型的材料的電鍍裝置。

晶圓/晶粒傳輸工具114包括移動機器人、機械臂、有軌電車或有軌車、高架起重機運輸(OHT)系統、自動材料搬運系統(AMHS)和/或被配置成用於在半導體處理工具102-112之間傳送基底和/或半導體裝置，其被配置為在同一半導體處理工具的處理室之間傳送基底和/或半導體裝置，和/或被配置為傳送基底和/或半導體裝置往返其他位置，例如晶片架、儲藏室等。在一些實施例中，晶片/晶粒傳輸工具114可以是被配置為行進特定路徑和/或可以半自主或自主操作的程式裝置。在一些實施例中，示例環境100包括多個晶圓/晶粒傳輸工具114。

例如，晶片/晶粒傳輸工具114可以被包含在集束工具或包含多個處理室的另一種類型的工具中，並且可以被配置為在多個處理室之間傳送基底和/或半導體裝置，以在處理室和緩衝區之間傳送基底和/或半導體裝置，在處理室和諸如裝置前端模組(EFEM)之類的介面工具之間傳送基底和/或半導體裝置，和/或在處理室和運輸載體(例如，前開口統一晶圓盒(FOUP))之間傳送基底和/或半導體裝置。在一些實施例中，晶片/晶粒傳輸工具114可以被包括在多室(或簇)沉積工具102中，多室(或簇)沉積工具102可以包括預清潔處理室(例如，用於清潔或去除氧化物、氧化和/或沉積物)。沉積處理室(例如，用於沉積不同類型材料的處理室、用於執行不同類型沉積操作的處理室)。在這些實施例中，晶片/晶粒傳輸工具114被配置成在沉積工具102的處理室之間傳送基底和/或半導體裝置，而不會破壞或移除處理室和/或在沉積工具102中的處理操作期間的真空(或至少部分真空)，如本文所述。

在一些實施例中，半導體處理工具102-112和/或晶圓/晶粒傳輸工具114中的一個或多個可用於執行本文所述的一個或多個半導體處理操作。例如，半導體處理工具102-112和/或晶圓/晶粒傳輸工具114中的一個或多個可以用於形成非揮發性記憶體結構的底部閘極；在底部閘極上方形成非揮發性記憶體結構的鐵電層；在鐵電層上方形成非揮發性記憶體結構的金屬氧化物通道層；在金屬氧化物通道層上方形成介電層；形成非揮發性記憶體結構的源極/汲極至少其中一個鄰近金屬氧化物通道層或位於金屬氧化物通道層上方；在源極/汲極上形成氫吸收層；在氫吸收層上形成氫阻隔層；和/或在氫阻隔層上形成導電結構等。

另一個示例，半導體處理工具102-112和/或晶圓/晶粒傳輸工具114中的一個或多個可以用於在基底上方形成半導體裝置的內連線結構的第一部分；內連線結構的第一部分形成非揮發性記憶體結構；和/或在內連線結構的第一部分上方和非揮發性記憶體結構上方形成內連線結構的第二部分，其中形成內連線結構的第二部分包括：在內連線結構的第一部分上方形成一個或多個介電層內連線結構；在一個或多個介電層中形成凹陷，其中內連線結構的第一部分中的第一導電結構透過凹陷暴露出來；在凹陷內的第一導電結構上形成氫阻擋層；和/或在凹陷中的氫阻擋層上形成第二導電結構等。

在一些實施例中，半導體處理工具102-112和/或晶圓/晶粒傳輸工具114中的一個或多個可以用於執行結合圖8A至圖8K、圖9A、圖9B、圖10A至圖10N、圖12和/或圖13所描述的一個或多個半導體處理操作。

圖1所示的裝置的數量和佈置被提供作為一個或多個示例。實際上，可以存在比圖1中所示更多的裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，圖1中所示的兩個或更多個裝置可以在單一裝置，或單一裝置如圖1所示可以實現為多個分散式裝置。另外或替代地，示例環境100的一組裝置(例如，一個或多個裝置)可以執行被描述為由示例環境100的另一組裝置執行的一個或多個功能。

圖2是本文所描述的示例半導體裝置200的圖。半導體裝置200可以包括系統單晶片(SoC)裝置、諸如中央處理單元(CPU)或圖形處理單元(GPU)的邏輯裝置、記憶體裝置(例如，高頻寬記憶體(HBM)裝置)、和/或另一種類型的半導體裝置。

如圖2所示，半導體裝置200可以包括裝置層202和在半導體裝置200中的z方向上位於裝置層202之上的內連線結構204。裝置層202包括基底206。基底206可以對應於其上形成半導體裝置200的半導體晶圓的一部份。基底206包括矽(Si)基底、由包括矽的材料形成的基底、諸如砷化鎵(GaAs)的III-V族化合物半導體材料基底、絕緣體上矽(SOI)基底、或另一種類型的半導體基底。基底206可以在半導體裝置200中的x方向和/或y方向上延伸。

半導體裝置208可以被包括在半導體裝置200的裝置層202中的基底206之中和/或之上。半導體裝置208包括電晶體(例如，平面電晶體、鰭式場效電晶體(finFET)、環閘(GAA))電晶體)、像素感測器、電容器、電阻器、電感器、光電偵測器、收發器、發射器、接收器、光電路和/或其他類型的半導體裝置。

介電層210被包括在基底206上方。介電層210包括層間介電(ILD)層、蝕刻停止層(ESL)和/或另一類型的介電層。介電層210包括介電材料，其使得基底206和/或半導體裝置208的各個部分能夠被選擇性地蝕刻或防止蝕刻，和/或電隔離裝置層202中的半導體裝置208。介電層210包括氮化矽(SixNy)、氧化物(例如，氧化矽(SiOx)和/或另一氧化物材料)、和/或另一類型的介電材料。介電層210可以在半導體裝置200中的x方向和/或y方向上延伸。

半導體裝置200的內連線結構204被包括在半導體裝置200的基底206上方以及在z方向上的半導體裝置208上方。內連線結構204包括沿著近似垂直於基底206的一個方向(例如，z方向上)佈置的多個介電層。介電層可以包括在以交替方式佈置的ILD層212和ESL 214。ILD層212和ESL 214可以在半導體裝置200中的x方向和/或y方向上延伸。

ILD層212可以各自包括氧化物(例如，矽氧化物(SiOx)和/或另一種氧化物材料)、未摻雜矽酸鹽玻璃(USG)、含硼矽酸鹽玻璃(BSG)、含氟矽酸鹽玻璃(FSG)、原矽酸四乙酯(TEOS)、氫倍半矽氧烷(HSQ)和/或其他適當的介電材料。在一些實施例中，ILD層212包括介電常數小於約2.5的極低介電常數(ELK)介電材料。ELK介電材料的例子包括碳摻雜氧化矽(C-SiOx)、無定形氟化碳(a-CxFy)、聚對二甲苯、雙苯並環丁烯(BCB)、聚四氟乙烯(PTFE)、碳氧化矽(SiOC)聚合物、多孔氫倍半矽氧烷(HSQ)、多孔甲基倍半矽氧烷(MSQ)、多孔聚芳醚(PAE)和/或多孔氧化矽(SiOx)等。

ESL 214可以各自包括氮化矽(SixNy)、碳化矽(SiC)、氮氧化矽(SiON)和/或另一合適的介電材料。在一些實施例中，ILD層212和ESL 214包括不同的介電材料以提供蝕刻選擇性，使得能夠在內連線結構204中形成各種結構。

內連線結構204包括多個導電結構216。導電結構216與裝置層202中和/或內連線結構204中的一個或多個半導體裝置 208電耦合和/或物理耦合。導電結構216對應於能夠向半導體裝置208提供訊號和/或電力和/或從半導體裝置208提供訊號和/或電力的電路。導電結構216可以包括通孔、溝槽、接觸件、插頭、互連件、金屬化層、導電跡線和/或其他類型的導電結構。導電結構216可以是一種或多種導電材料，例如鎢(W)、鈷(Co)、釕(Ru)、鈦(Ti)、鋁(Al)、銅(Cu)、金(Au)和/或或其組合，以及導電材料的其他示例。在一些示例實施例中，在導電結構216和ILD層212之間和/或在導電結構216和ESL 214之間包括一層或多層襯層。一層或多層襯層可以包括阻擋襯層、阻障襯層和/或其他類型的襯層。用於一個或多個襯層的材料的示例包括氮化鉭(TaN)和/或氮化鈦(TiN)等。

在一些實施例中，內連線結構204的導電結構216可以以垂直方式(例如，沿z方向)佈置。換句話說，多個堆疊導電結構216在裝置層202和內連線結構204上方的連接結構218之間延伸，以促進電訊號和/或電力在裝置層202和連接結構218之間路由。堆疊導電結構216的多層可稱為M層。例如，金屬0(M0)層可以位於內連線結構204的底部並且可以直接與裝置層202耦合(例如，與裝置層202中的半導體裝置208的接觸件或互連件耦合)，例如，金屬1層(M1)層可以位於內連線結構204中的M0層上方，金屬2層(M2)層可以位於M1層上方，等等。在一些實施例中，內連線結構204包括九(9)個堆疊導電結構216(例如，M0-M8)。在一些實施例中，內連線結構204 包括另一數量的堆疊導電結構216。

連接結構218包括焊球、焊錫凸塊、接觸墊(例如，平面網格陣列(LGA)墊)、接觸引腳(例如，引腳網格陣列(PGA)引腳)、凸塊下金屬化(UBM)連接件、微凸塊、球網格陣列(BGA)、受控塌陷晶片連接(C4)凸塊和/或其他類型的連接結構。連接結構218使得半導體裝置200能夠連接到半導體裝置封裝基底(例如，中介層、重佈線路層(RDL)結構、印刷電路板(PCB))和/或附接到另一半導體裝置。

半導體裝置200的內連線結構204中更包括一個或多個半導體裝置。例如，內連線結構204的ILD層212中包括非揮發性記憶體結構220。在其他示例中，內連線結構204中包括電阻器、電容器、射頻(RF)開關、光調製器、波導和/或另一類型的半導體裝置。非揮發性記憶體結構220與內連線結構204中的一個或多個導電結構216電耦合和/或物理耦合。

在一些實施例中，非揮發性記憶體結構220包括FeRAM結構和/或包括鐵電場效電晶體(FeFET)的另一種類型的非揮發性記憶體結構。FeRAM結構(或包括FeFET的非揮發性記憶體結構)包括金屬氧化物通道層。在一些實施例中，非揮發性記憶體結構220包括非揮發性記憶體結構，該非揮發性記憶體結構包括薄膜電晶體(TFT)、動態隨機存取記憶體(DRAM)結構、金屬-鐵電-金屬(MFM)記憶體結構、金屬-鐵電-金屬-絕緣體(MFMI)記憶體結構，和/或包括金屬-氧化物通道層的另一種類型的記憶體結構。

如圖2進一步所示，半導體裝置200的內連線結構204中包括一層或多層氫阻擋層222。氫阻擋層222最小化和/或防止氫擴散到非揮發性記憶體結構220。在一些實施例中，氫阻擋層222被包括在內連線結構204中的垂直相鄰的導電結構216之間(例如，在半導體裝置200中在z方向上相鄰)。在一些實施例中，氫阻擋層222被包括在導電結構216和非揮發性記憶體結構220之間。

氫阻擋層222可以被包括在非揮發性記憶體結構220上方(例如，氫阻擋層222在半導體裝置200中位於比非揮發性記憶體結構220更大的z方向高度處)。氫擴散可能在形成非揮發性記憶體結構220之後執行的一個或多個半導體處理操作期間和/或作為其結果而發生。例如，氫可能從形成在非揮發性記憶體結構220上方的一個或多個ILD層212和/或ESL 214擴散到導電結構216中。作為另一示例，可能在形成非揮發性記憶體結構220和/或在非揮發性記憶體結構上方形成一層或多層之後，對半導體裝置200執行高壓退火(或另一類型的退火操作)。高壓退火可能涉及使用氫製程氣體，並且來自氫製程氣體的氫可能擴散穿過導電結構216。在非揮發性記憶體結構220上包括氫阻擋層222使得能夠實現氫阻擋層222以最小化和/或防止氫氣經由導電結構216向下擴散到非揮發性記憶體結構220中，否則氫可能由這些後續半導體處理操作產生。

氫阻擋層222可以包括包含多個層的多層堆疊。例如，氫阻擋層222可包括氫吸收層222a和氫吸收層222a之上和/或上方的氫阻隔層222b。在一些實施例中，氫阻擋層222僅包括氫吸收層222a或僅包括氫阻隔層222b。

氫阻隔層222b包括一種或多種材料阻止氫透過擴散到氫阻隔層222b中並穿過氫阻隔層222b來抵抗氫擴散。這種氫阻擋材料的例子包括各種類型的氫阻擋含金屬材料和/或氫阻擋導電金屬氮化物和/或氫阻擋介電質等。可用於氫阻隔層222b的氫阻擋金屬的例子包括釕(Ru)、銀(Ag)、鋁(Al)、鈦(Ti)、金(Au)、鉑(Pt)、鈷(Co)、鐵(Fe)、錫(Sn)和/或鎳(Ni)等。氫阻擋導電金屬氮化物的例子包括氮化鈦(TiN)等。氫阻擋介電質的例子包括氧化鋁(AlxOy諸如Al₂O₃)、氮化矽(SixNy諸如Si₃N₄)、氧化鈦(TiOx諸如TiO₂)，和/或碳化鈦(TiC)等。

氫吸收層222a包括一種或多種材料，其透過在氫可以穿過氫吸收層222a之前吸收氫來抵抗氫的擴散。因此，穿過氫吸收層222a上方的氫阻隔層222b的氫可以被氫吸收層222a吸收，從而最小化和/或防止氫氣穿過氫阻隔層222b和氫吸收層222a兩者。可用於氫吸收層222a的氫吸收材料的例子包括一種或多種具有高吸收氫傾向的材料。例如，氫吸收層222a可以包括易於吸收氫的一種或多種含金屬氧化物材料和/或一種或多種金屬氧化物半導體材料。因此，氫吸收層222a的金屬氧化物材料和/或金屬氧化物半導體材料可以在氫擴散到非揮發性記憶體結構220的通道層的氧化物材料和/或金屬氧化物半導體材料並被金屬吸收之前吸收氫。可以包括在氫吸收層222a中的金屬氧化物材料和/或金屬氧化物半導體材料的例子包括導電金屬氧化物材料和/或導電金屬氧化物半導體材料，其含有一種或多種金屬，例如鈦(Ti)、鋯(Zr)、釩(V)、銅(Cu)、鎢(W)、釷(Th)、錫(Sn)、銦(In)、鋅(Zn)和/或鈀(Pd)等。例如，氫吸收層222a可以包括高度氮化的氧化銦鎵鋅(InGaZnO或IGZO)、氧化銦鎵(InGaO或IGO)、氧化銦鋅(InZnO或IZO)、氧化銦(InO)、氧化鋅錫(InGaZnO或IGZO)。除其他示例外，更包括氧化鋅錫(ZnSnO或ZSO)、氧化鎵鋅(GaZnO或GZO)、氧化銦錫(InSnO或ISO)、和/或氧化鋅(ZnO)。

如上所述，提供圖2作為示例。其他示例可能與關於圖2所描述的不同。

圖3是本文所描述的非揮發性記憶體結構220的示例實施例300的圖。如本文所述，一個或多個氫阻擋層222被包括在非揮發性記憶體結構220與半導體裝置200的內連線結構204中的一個或多個導電結構216之間。氫阻擋層222被包括在非揮發性記憶體結構220上面能夠最小化和/或防止氫氣經由導電結構216向下擴散到非揮發性記憶體結構220。

如圖3所示，非揮發性記憶體結構220可以包括在半導體裝置200的內連線結構204的ILD層212中。非揮發性記憶體結構220可以包括底部閘極302。底部閘極302也可以被稱為掩埋電極並且可以是非揮發性記憶體結構220的閘極結構。底部閘極302可以與被包括在非揮發性記憶體結構220的非揮發性記憶體陣列的字線電耦合。底部閘極302可以包括具有相對較低的熱膨脹係數(CTE)的一種或多種導電金屬材料。這種導電性含金屬材料的例子包括鉑(Pt)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、鐵(Fe)、鎳(Ni)、鈷(Co)、鉻(Cr)、鈹(Be)、銻(Sb)、銥(Ir)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)和/或其合金。

非揮發性記憶體結構220可以包括在底部閘極302之上和/或上方的介面層304。介面層304可以包括被配置為減少非揮發性記憶體結構220中的應力誘發的含氧化物材料。介面層304的含氧化物材料的例子包括五氧化二鉭(Ta₂O₅)、氧化鉀(K₂O)、氧化銣(Rb₂O)、氧化鍶(SrO)、氧化鋇(BaO)、氧化鋯(ZrO或ZrO₂)、氧化釔(Y₂O₃)、氧化鉿(HfO₂)、鉿二氧化矽(HfSiO₂)、非晶態氧化釩(α-V₂O₃)、非晶態氧化鉻(α-Cr₂O₃)、非晶態氧化鎵(α-Ga₂O₃)、非晶態氧化鐵(α-Fe₂O₃)、非晶態氧化鈦(α-Ti₂O₃)、非晶態氧化銦(α-In₂O₃)、釔鋁石榴石(YAlO₃或YAP)、氧化鉍(Bi₂O₃)、釔氧化物(Yb₂O₃)、氧化鏑(Dy₂O₃)、氧化釓(Gd₂O₃)、鈦酸鍶(SrTiO₃)、鏑鈧氧(DyScO₃)、鈧酸鋱(TbScO₃)、鈧酸釓(GdScO₃)、氧化鈧釹(NdScO₃)、氧化釹鎵(NdGaO₃)、和/或鋁酸鉭鑭鍶 (LaSrAlTaO₃或LSAT)等。在一些實施例中，介面層304包括雙層外延結構，雙層外延結構包括鑭鍶錳氧化物(LaSrMnO₃或LSMO)和SrTiO₃、LSMO和DyScO₃、LSMO和TbScO₃、LSMO和GdScO₃、LSMO和NdScO₃、LSMO和NdGaO₃、和/或LSMO和LSAT等。在一些實施例中，介面層304的厚度包括在約0.5奈米至約5奈米的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

非揮發性記憶體結構220可以包括介面層304之上和/或上方的晶種層306。晶種層306可以提供其上形成非揮發性記憶體結構220的鐵電層308的基底。晶種層306可以包括單層結構或多層結構。晶種層306可以主要具有立方相、四方相和/或斜方相(例如，其中立方相、四方相和/或斜方相大於單斜相)。晶種層306可以包括一種或多種氧化物材料，例如鉭(Ta)、五氧化二鉭(Ta₂O₅)、鋯(Zr)、氧化鋯(ZrO或ZrO₂)、氧化釔(Y₂O₃)、鉿(Hf)、氧化鉿(HfO₂)、氧化鋁(Al₂O₃)、氧化鉿鋯(Hf_xZr_1-xO_y)和/或另一種氧化物材料。在一些實施例中，晶種層306的厚度包括在約0.1奈米至約10奈米的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

鐵電層308可以包括在晶種層306之上和/或上方。鐵電層308可以包括具有氧空位和/或主要包括立方相、四方相和/或斜方相(例如，其中立方相、四方相和/或斜方相大於單斜相)。實例包括氧化鉿(例如HfO或HfO₂)、氧化鋯(例如ZrO₂)、氮化鋁(AlN)、氮化鋁鈧(例如AlScN)、PBT(例如PbZrO₃)、PZT(例如Pb[Zr_xTi_1-x]O₃,(0x1))、PLZT(例如Pb_1-xLa_xZr_1-yTi_yO₃)、鈦酸鋇(例如BaTiO₃)、鉛鈦酸鹽(例如PbTiO₃)、偏鈮酸鉛(例如PbNb₂O₆)、鈮酸鋰(例如LiN_bO₃)、鉭酸鋰(例如LiTaO₃)、PMN(例如PbMg_1-3Nb_2/3O₃)、PST(例如，PbSc_1/2Ta_1/2O₃)、SBT(例如，SrBi₂Ta₂O₉)、BNT(例如，Bi_1/2Na_1/2TiO₃)，和/或它們的組合。在一些實施例中，鐵電材料可以包括摻雜劑，例如鈧(Sc)、鑭(La)、鈣(Ca)、鋇(Ba)、釔(Y)、錶(Sr)、鋯(Zr)、矽(Si)、鋁(Al)、鈧(Sc)、銦(In)和/或釓(Gd)等。例如，鐵電材料可以包括摻雜鋯的氧化鉿(例如，Zr：HfO₂)、摻雜矽的氧化鉿(例如，Si：HfO₂)、摻雜鑭的氧化鉿(例如，La：HfO₂)、摻雜鋁的氧化鉿(例如Al：HfO₂)、摻雜鉭的氧化鉿(Ta：HfO₂)、摻雜鈧的氧化鉿(例如Sc：HfO₂)、摻雜釔的氧化銪(例如Y：HfO₂)、摻雜鍶的氧化鉿(例如，Sr：HfO₂)、摻雜銦的氧化鉿(例如，In：HfO₂)、和/或摻雜釓的氧化鉿(例如，Gd：HfO₂)。在一些示例實施例中，鐵電層308的厚度包括在約0.1奈米至約100奈米的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

非揮發性記憶體結構220可以包括鐵電層308之上和/或上方的阻擋層310。阻擋層310可以包括矽(Si)和氧化鉿(HfO₂)的組合。阻擋層310可以具有大於約1：10的矽與氧化鉿的比值。然而，其他值也在本揭露的範圍內。另外和/或替代地，阻擋層310可以包括矽(Si)、鎂(Mg)、鋁(Al)、鑭(La)、氧化釔(Y₂O₃)、氮(N)、鈣(Ca)、鈧(Sc)、鍶(Sr)、釓(Gd)、氮化鈦(TiN)、碳氮化鎢(WCN)、氮化鎢(WN)和/或氮化鉭(TaN)等實例。在一些示例實施例中，阻擋層310與鐵電層308之間的介面處的氧對鋯濃度或氧對鉿濃度可以大於或等於約1：1。然而，其他值也在本揭露的範圍內。在一些實施例中，阻擋層310的厚度包括在約0.1奈米至約10奈米的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

非揮發性記憶體結構220可以包括位於阻擋層310之上和/或上方的金屬氧化物通道層312。金屬氧化物通道層312可以包括一種或多種金屬氧化物材料或金屬氧化物半導體材料。例如包括氧化銦鎵鋅(InGaZnO或IGZO)、非晶態IGZO(α-IGZO)、氧化鎵鋅(GaZnO或GZO)、氧化錫鎵鋅(SnGaZnO或SGZO)、矽(Si)、鍺(Ge)、矽鍺(SiGe)、矽鍺碳合金(SiGeC)、砷化鎵(GaAs)、磷化銦(InP)、磷酸鎵(GaP)、氮化鎵(GaN)、銻鎵(GaSb)、砷化鋁(AlAs)、砷化銦(InAs)、銻化銦(InSb)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷酸鎵銦(GaInP)、砷化鋁鋁(InAlAs)、磷酸鋁銦鎵(AlInGaP)、硫化鎘(CdS)、硒化鎘(CdSe)、硫化鋅(ZnS)、硒化鋅(ZnSe)、硫化鋅(ZnTe)、硫化鉛(PbS)、硫化鉛(PbTe)、碲化汞(HgTe)、銦鎵氧化錫(InGaSnO)和/或氧化銦鎵錫鋅(InGASnZnO)等。在一些實施例中，在金屬氧化物通道層312中可以使用鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、鉭(Ta)、鍶(Sr)、鋇(Ba)、鈧(Sc)、鎂(Mg)、鑭(La)和/或釓(Gd)代替鎵，以實現較低濃度的氧空位和/或實現較低的表面態。另外和/或替代地，II-VI族化合物半導體材料和/或III-V族化合物半導體材料可以用於非揮發性記憶體結構220的通道層。在一些示例實施例中，金屬氧化物通道層312的厚度被包括在約1奈米至約100奈米的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

非揮發性記憶體結構220可以包括在阻擋層310之上和/或上方的源極/汲極314和316。源極/汲極可以單獨地或共同地指源極區域或汲極電極，這取決於上下文。在一些示例實施例中，金屬氧化物通道層312位於源極/汲極314和316之間，如圖3中的示例實施例300所示。在一些示例實施例中，源極/汲極314和316被包括在金屬氧化物通道層312上，金屬氧化物通道層312位於阻擋層310與源極/汲極314和316之間。源極/汲極314和316可以各自包括一種或多種金屬材料，例如鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)和/或金(Au)等。

底部閘極302、鐵電層308、金屬氧化物通道層312以及源極/汲極314和316可以對應於非揮發性記憶體結構220的FeFET。源極/汲極314和/或316可以各自包括在ILD層212中。在一些示例實施例中，源極/汲極314和/或316的高度或厚度可以包括在約10奈米至約600奈米的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

為了將非揮發性記憶體結構220轉變到編程狀態，可以將第一閘極電壓(例如，正閘極電壓+V_G)施加到底部閘極302。這導致鐵電層308的電子/電洞對中的電子電荷載流子向底部閘極302偏壓。可以向源極/汲極314施加0電壓(0V)，並且可以將源極/汲極316接地。這導致金屬氧化物通道層312處於非導電狀態，從而導致鐵電層308的電子/電洞對中的電子電荷載流子向金屬氧化物通道層312偏壓。

為了將非揮發性記憶體結構220轉變到擦除狀態，可以向底部閘極302施加第二閘極電壓(例如，負閘極電壓-V_G)。可以向底部閘極302施加0電壓(0V)。源極/汲極314和316可以接地。這使得金屬氧化物通道層312處於導電狀態。這導致鐵電層308中的電子/電洞對中的電子電荷載流子向底部閘極302偏壓，並導致鐵電層308的電子/電洞對中的電子電荷載流子向金屬氧化物通道層312偏壓。

源極/汲極314和316可以各自與半導體裝置200的內連線結構204中的導電結構216電耦合。這使得電輸入(例如，電壓、電流)能夠被施加到源極/汲極314和/或316，和/或使源極/汲極314和/或316電接地。

如圖3進一步所示，氫阻擋層222可以包括在源極/汲極314和導電結構216之間，和/或氫阻擋層222可以包括在源極/ 汲極316和導電結構216之間。例如，氫阻擋層222的氫吸收層222a可以包括在源極/汲極314上，氫阻擋層222的氫阻隔層222b可以包括在氫吸收層222a上，並且導電結構216可以包括在氫阻隔層222b上。作為另一個示例，氫阻擋層222的氫吸收層222a可以被包括在源極/汲極316上，氫阻擋層222的氫阻隔層222b可以被包括在氫吸收層222a上，並且導電結構216可以包括在氫阻隔層222b上。在一些實施例中，氫阻擋層222省略氫吸收層222a，並且氫阻擋層222的氫阻隔層222b被包括在源極/汲極314上和/或源極/汲極316上。在一些示例實施例中，氫阻擋層222省略氫吸收層222a，且導電結構216包括在氫阻擋層222的氫阻隔層222b上。

如上所述，提供圖3作為示例。其他示例可能與關於圖3所描述的不同。

圖4是本文所描述的非揮發性記憶體結構220的示例實施例400的圖。非揮發性記憶體結構220的示例實施例400包括與非揮發性記憶體結構220的示例實施例400類似的層和/或結構的組合和佈置。例如，非揮發性記憶體結構220的示例實施例400包括底部閘極302、介面層304、晶種層306、鐵電層308、阻擋層310、金屬氧化物通道層312、以及源極/汲極314和316。此外，氫阻擋層222(包括氫吸收層222a和/或氫阻隔層222b)可以被包括在源極/汲極314與導電結構216之間和/或之間源極/汲極316和導電結構216之間。

另外，非揮發性記憶體結構220的示例實施例400包括源極/汲極314和316之間的間隙壁402。間隙壁402包括一種或多種介電材料，諸如氧化矽(SiOx)、矽氮化物(SixNy)、碳化矽(SiC)、氮氧化矽(SiON)和/或另一合適的介電材料。間隙壁402可以提供源極/汲極314和316之間的電性隔離，並且可以提供其上形成源極/汲極314和316的基座。源極/汲極314和316被包括在金屬氧化物通道層312的頂表面的部分上、間隙壁402的相對側壁上、和/或間隙壁402的頂表面的部分上。氫阻擋層222(包括氫吸收層222a和/或氫阻隔層222b)符合源極/汲極314和316的形狀和/或輪廓。

如上所述，提供圖4作為示例。其他示例可能與關於圖4所描述的不同。

圖5是本文所描述的氫阻擋層222的示例實施例500的圖。如圖5所示，氫阻擋層222可以包括氫吸收層222a和氫吸收層222a上的氫阻隔層222b。

氫吸收層222a的z方向厚度對應的尺寸D1。在一些示例實施例中，尺寸D1包括在約10埃至約1000奈米的範圍內。如果尺寸D1小於約10埃，則氫吸收層222a可能無法提供足夠的氫吸收，以防止非揮發性記憶體結構220的金屬氧化物通道層312中的氫吸收和電荷載子濃度。對於大於約1000奈米的尺寸D1可能導致非揮發性記憶體結構220與導電結構216之間(和/或導電結構216之間)的高接觸電阻，這導致電阻-電容(RC) 延遲增加。如果尺寸D1在大約10埃至大約1000奈米的範圍內，則氫吸收層222a可以足夠厚以有效地吸收半導體裝置200中的氫，並且可以在半導體裝置200中實現低RC延遲。然而，尺寸D1的其他值以及除約10埃至約1000奈米之外的範圍也在本揭露的範圍內。

氫阻隔層222b的z方向厚度的尺寸D2。在一些示例實施例中，尺寸D2包括在約10埃至約1000奈米的範圍內。如果尺寸D2小於約10埃，則氫阻隔層222b可能無法提供足夠的氫擴散阻擋，以防止非揮發性記憶體結構220的金屬氧化物通道層312中的氫吸收和電荷載子濃度。大於約1000奈米的尺寸D2的值可能導致非揮發性記憶體結構220和導電結構216之間(和/或導電結構216之間)的高接觸電阻，這導致半導體裝置200中增加的RC延遲。如果尺寸D2在約10埃至約1000奈米的範圍內，則氫阻隔層222b可以足夠厚以有效地阻擋半導體裝置200中的氫擴散，並且可以在半導體裝置200中實現低RC延遲。然而，尺寸D2的其他值以及除了約10埃至約1000奈米之外的範圍也在本揭露的範圍內。

如上所述，提供圖5作為示例。其他示例可能與關於圖5描述的不同。

圖6A至圖6F是本文所描述的氫阻隔層222b的示例實施例的圖。在一些實施例中，氫阻隔層222b包括單層結構，例如釕(Ru)層或鈦(Ti)層等。結合圖6A至圖6F示出和描述的氫阻隔層222b的示例實施例包括多層堆疊，其中氫阻隔層222b包括多個層。在氫阻隔層222b中包含多個層使得能夠針對氫阻隔層222b的特定類型的材料和/或厚度來調整氫阻隔層222b的氫阻擋性質。

如圖6A所示，氫阻隔層222b的示例實施例600包括多個氮化鈦(TiN)層，例如氮化鈦層602、氮化鈦層602上的氮化鈦層604、以及氮化鈦層604上的氮化鈦層606。因此，氮化鈦層602-606在半導體裝置200中沿z方向佈置。氮化鈦層602具有對應於氮化鈦層602的z方向厚度的尺寸D3。氮化鈦層604具有對應於氮化鈦層604的z方向厚度的尺寸D4。氮化鈦層606具有對應於氮化鈦層606的z方向厚度的尺寸D5。在示例實施例600中，尺寸D3、尺寸D4和尺寸D5近似相等。在一些示例實施例中，尺寸D3、尺寸D4和尺寸D5均包括在約150埃至約250埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

如圖6B所示，氫阻隔層222b的示例實施例608包括氮化鈦層602、氮化鈦層602上的鈦(Ti)層610(例如，金屬層)、以及鈦層610上的氮化鈦層606。因此，氮化鈦層602、鈦層610和氮化鈦層606在半導體裝置200中沿z方向佈置。氮化鈦層602具有對應於氮化鈦層602的z方向厚度的尺寸D3。鈦層610具有對應於鈦層610的z方向厚度的尺寸D6。氮化鈦層606具有對應於氮化鈦層606的z方向厚度的尺寸D5。在示例實施例608中，尺寸D3、尺寸D6和尺寸D5近似相等。在一些示例實施例中，尺寸D3、尺寸D6和尺寸D5均包括在約150埃至約250埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

如圖6C所示，氫阻隔層222b的示例實施例612包括氮化鈦層602、氮化鈦層602上的釕(Ru)層614(例如，金屬層)、以及釕層614上的氮化鈦層606。因此，氮化鈦層602、釕層614和氮化鈦層606在半導體裝置200中沿z方向佈置。氮化鈦層602具有對應於氮化鈦層602的z方向厚度的尺寸的尺寸。釕層614具有對應於釕層614的z方向厚度的尺寸D7。氮化鈦層606具有對應於氮化鈦層606的z方向厚度的尺寸D5。在示例實施例612中，尺寸D3和尺寸D5近似相等，且均包含在約150埃至約250埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。尺寸D7大於尺寸D3和尺寸D5。例如，尺寸D7可以包括在約210埃至約290埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

如圖6D所示，氫阻隔層222b的示例實施例616包括氮化鈦層602-606，類似於示例實施例600。然而，在示例實施例616中，氮化鈦層604具有尺寸D8。尺寸D8對應於氮化鈦層604的z方向厚度，且尺寸D8大於尺寸D3和尺寸D5。在一些示例實施例中，尺寸D8包括在約550埃至約650埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。在一些示例實施例中，尺寸D8與尺寸D3的比率以及尺寸D8與尺寸D5的比率被包括在大約2：1至大約4：1的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

如圖6E所示，氫阻隔層222b的示例實施例618包括氮化鈦層602、鈦層610和氮化鈦層606，類似於示例實施例608。然而，在示例實施例618中，如圖所示，鈦層610具有對應於鈦層610的z方向厚度的尺寸D9，且尺寸D9大於尺寸D3和尺寸D5。在一些示例實施例中，尺寸D9包括在約550埃至約650埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。在一些示例實施例中，尺寸D9與尺寸D3的比率以及尺寸D9與尺寸D5的比率被包括在大約2：1至大約4：1的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

如圖6F所示，氫阻隔層222b的示例實施例620包括氮化鈦層602、釕層614和氮化鈦層606，類似於示例實施例612。然而，在示例實施例620中如圖所示，釕層614具有對應於釕層614的z方向厚度的尺寸D10，且尺寸D10大於尺寸D3和尺寸D5。在一些示例實施例中，尺寸D10包括在約430埃至約530埃的範圍內。然而，該範圍的其他值也在本揭露的範圍內。在一些示例實施例中，尺寸D10與尺寸D3的比率以及尺寸D10與尺寸D5的比率被包括在約1.75：1至約3.5：1的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

如上所述，圖6A至圖6F作為示例提供。其他示例可以與關於圖6A至圖6F所描述的不同。

圖7A至圖7C是結合圖6A至圖6F示出和描述的氫阻隔層222b的示例實施例的半導體裝置200中的示例性氫濃度的圖。圖7A是具有不同層佈置的氫阻隔層222b的氫濃度702作為半導體裝置200中的深度704的函數的示例700。例如，示例700包括氫阻隔層222b的示例實施例600、氫阻隔層222b的示例實施例608以及氫阻隔層222b的示例實施例612的氫濃度702。於非揮發性記憶體結構220上方的ILD層212、氫阻隔層222b、間隙壁402和金屬氧化物通道層312中示出氫濃度702。

在示例700中，氫阻隔層222b的示例實施例600、608和612中的每一個的氫濃度702導致阻擋氫從ILD層212擴散到金屬氧化物通道層312中，如氫濃度702在金屬氧化物通道層312中的比在ILD層212中所示的氫濃度更小。在氫阻隔層222b的示例實施例608中，氫濃度702在鈦層610的頂部附近峰值，因為鈦層610除了阻止氫氣擴散外，還吸收氫氣。氫阻隔層222b的示例實施例612中的釕層614比氫阻隔層222b的示例實施例600中的鈦層610和氮化鈦層604吸收更少的氫。因此，氫阻隔層222b的示例實施例612中的氫濃度702小於氫阻隔層222b的示例實施例600和608中的氫濃度702。

圖7B是氫阻隔層222b的示例實施例616、氫阻隔層222b的示例實施例618以及氫阻隔層222b的示例實施例620的氫濃度702的示例706。如圖7B所示，氫阻隔層222b的示例實施例616、氫阻隔層222b的示例實施例618以及氫阻隔層222b 的示例實施例620分別具有與氫阻隔層222b的示例實施例600、氫阻隔層222b的示例實施例608以及氫阻隔層222b的示例實施例612類似的氫阻擋特性。

如圖7C中的示例708所示，氫阻隔層222b的示例實施例618中的鈦層610的較大厚度可以提供比氫阻隔層222b的示例實施例608中的鈦層610更大的氫阻擋性能，原因在於，氫阻隔層222b的示例實施例618的金屬氧化物通道層312中較大深度704處的氫濃度702低於氫阻隔層222b的示例實施例608。類似地，氫阻隔層222b的示例實施例620中的釕層614的較大厚度可以提供比氫阻隔層222b的示例實施例612中的釕層614更大的氫阻擋性能，因為氫濃度702為氫阻隔層222b的示例實施例620的金屬氧化物通道層312中的較大深度704處的深度小於氫阻隔層222b的示例實施例612的深度。

如上所述，圖7A至圖7C作為示例提供。其他示例可以與關於圖7A至圖7C所描述的不同。

圖8A至圖8K是形成本文所描述的半導體裝置200的示例實施例800的圖。在一些實施例中，可以使用本文所述的半導體處理工具102-112中的一個或多個來執行圖8A至圖8K所描述的半導體處理操作中的一個或多個。在一些實施例中，可以使用另一種類型的半導體處理工具來執行圖8A至圖8K所描述的半導體處理操作中的一個或多個。

轉向圖8A，提供基底206。基底206可以以半導體晶片的形式提供，例如矽(Si)晶片可以提供為SOI晶片，和/或另一類型的半導體工件。

如圖8B所示，半導體裝置208可以形成在半導體裝置200的裝置層202中的基底206之中和/或之上。可以使用半導體處理工具102-114中的一個或多個來形成一個或多個半導體裝置208。例如，沉積工具102可用於執行各種沉積操作以沉積半導體裝置208的層，和/或沉積用於蝕刻基底206和/或半導體裝置208的部分的光阻層。另一個示例，曝光工具104可以用於曝光光阻層以在光阻層中形成圖案。作為另一個示例，顯影工具106可以對光阻層中的圖案進行顯影。作為另一個示例，蝕刻工具108可用於蝕刻基底206和/或沉積層的部分以形成半導體裝置208。作為另一個示例，平坦化工具110可用於平坦化半導體裝置208的部分。作為另一個示例，電鍍工具112可以用來沉積半導體裝置208的金屬結構和/或層。

如圖8C所示，沉積工具102用於在基底206之上和/或上方以及在半導體裝置208之上和/或上方沉積介電層210。沉積工具102可以用於沉積介電層210，使用PVD技術、ALD技術、CVD技術、氧化技術、結合圖1所描述的另一種類型的沉積技術和/或另一種合適的沉積技術。在一些示例實施例中，平坦化工具110可以用於在沉積介電層210之後平坦化介電層210。

如圖8D所示，半導體裝置200的內連線結構204的第一部分形成在介電層210上方。沉積工具102用於在半導體裝置 200的內連線結構204的第一部分中沉積ILD層212和ESL 214的交替層。以這種方式，ILD層212和ESL 214可以佈置在半導體裝置200中的z方向上。沉積工具102可以用於沉積每個ILD層212以及每個ESL 214，使用PVD技術、ALD技術、CVD技術、氧化技術、結合圖1所描述的另一種類型的沉積技術和/或另一種合適的沉積技術。在一些實施例中，平坦化工具110可以用於在沉積ILD層212和/或ESL 214之後平坦化ILD層212和/或ESL 214。

如圖8D進一步所示，沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平面化工具110和/或電鍍工具112用於執行各種操作以形成位於半導體裝置200的內連線結構204的第一部分的導電結構216。導電結構216可以被包括在ILD層212和/或ESL 214中，並且可以與裝置層202中的半導體裝置208電耦合。在一些示例實施例中，ILD層212、ESL 214和導電結構216可以在z方向上建構在金屬化層中。例如，可以形成第一ESL 214和第一ILD層212，可以在第一ESL 214和/或第一ILD層212中形成凹陷，並且可以在凹陷中形成第一導電結構216(例如，M0金屬化層)。第二ESL 214和第二ILD層212可以形成在第一ESL 214和第一ILD層212上方，可以在第二ESL 214和/或第二ILD層212中形成凹陷，並且可以在凹陷中形成第二導電結構216(例如，M1金屬化層)。內連線結構204的第一部分的剩餘金屬化層可以以類似的方式形成。

如圖8E所示，半導體裝置200的內連線結構204的第二部分形成在內連線結構204的第一部分之上和/或上方。可以執行與結合圖8D所描述的技術類似的技術。以形成內連線結構204的第二部分。此外，在內連線結構204的第二部分中的ILD層212中形成非揮發性記憶體結構220。可以在非揮發性記憶體結構220上形成導電結構216以電連接內連線結構204中的非揮發性記憶體結構220。結合圖10A至圖10N示出並描述了形成非揮發性記憶體結構220的示例實施例。

如圖8E進一步所示，可以在非揮發性記憶體結構220上形成一層或多層氫阻擋層222，並且可以在一層或多層氫阻擋層222上形成與非揮發性記憶體結構220耦合的導電結構216。在一些實施例中，形成氫阻擋層222包括在非揮發性記憶體結構220上形成氫吸收層222a，以及在氫吸收層222a上形成氫阻隔層222b。然後可以在氫阻隔層222b上形成導電結構216。在一些實施例中，形成氫阻擋層222包括在非揮發性記憶體結構220上形成氫吸收層222a，以及在氫吸收層222a上形成導電結構216。在一些實施例中，形成氫阻擋層222包括在非揮發性記憶體結構220上形成氫阻隔層222b，以及在氫阻隔層222b上形成導電結構216。

氫吸收層222a可以使用沉積工具102來形成。在一些示例實施例中，沉積工具102用於使用ALD技術(諸如結合9A和/或圖9B示出和描述的ALD技術)來沉積氫吸收層222a。在一些實施例中，沉積工具102用於使用另一種沉積技術來沉積氫吸收層222a，例如PVD技術、CVD技術、氧化技術、結合圖1所描述的另一種類型的沉積技術，以及/或另一種合適的沉積技術。

可以使用沉積工具102來形成氫阻隔層222b。在一些示例實施例中，沉積工具102用於使用諸如濺射技術的PVD技術來沉積氫阻隔層222b。在一些實施例中，沉積工具102用於使用另一種沉積技術來沉積氫阻隔層222b，例如PLD技術、ALD技術、CVD技術、氧化技術、結合圖1所描述的另一種類型的沉積技術、和/或另一種合適的沉積技術。在一些實施例中，形成氫阻隔層222b包括形成結合圖6A至圖6F示出和描述的多層堆疊的示例實施例中的一個或多個。

如圖8F至圖8I所示，內連線結構204的第三部分形成在內連線結構204的第二部分上方以及非揮發性記憶體結構220上方。如圖8F所示，ESL 214和ILD層212形成在非揮發性記憶體結構220之上。沉積工具102可用於使用PVD技術、ALD技術、CVD技術、氧化技術、結合圖1所描述的技術和/或另一種合適的沉積技術來沉積ILD層212和/或ESL 214。在一些實施例中，平坦化工具110可以用於在沉積ILD層212和/或ESL 214之後平坦化ILD層212和/或ESL 214。

如圖8G所示，凹陷802形成在ILD層212和ESL 214中和/或穿過ILD層212和ESL 214。凹陷802可以形成在一個或多個導電結構216上方，使得一個或多個導電結構216透過凹陷802暴露。在一些實施例中，光阻層中的圖案用於蝕刻ILD層212和/或ESL 214以形成凹陷802。在這些示例實施例中，沉積工具102可用於形成ILD層212上的光阻層。曝光工具104可用於將光阻層暴露於輻射源以圖案化光阻層。顯影工具106可用於顯影並去除光阻層的部分以露出圖案。蝕刻工具108可以用於基於圖案來蝕刻ILD層212和/或ESL 214以形成凹陷802。在一些實施例中，蝕刻操作包括等離子體蝕刻操作、濕化學蝕刻操作和/或另一種類型的蝕刻操作。在一些實施例中，光阻去除工具可用於去除光阻層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施例中，硬罩幕層被用作基於圖案蝕刻ILD層212和/或ESL 214的替代技術。

如圖8H進一步所示，可以在通過凹陷802暴露的導電結構216的頂表面上形成一個或多個氫阻擋層222。在一些示例實施例中，形成氫阻擋層222包括在凹陷802中的導電結構216上形成氫吸收層222a，並在氫吸收層222a上形成氫阻隔層222b。在一些實施例中，形成氫阻擋層222包括在凹陷802中的導電結構216上僅形成氫吸收層222a。在一些實施例中，形成氫阻擋層222包括在在凹陷802中的導電結構216上僅形成氫阻隔層222b。

氫吸收層222a可以使用沉積工具102來形成。在一些示例實施例中，沉積工具102用於使用ALD技術(諸如結合圖 9A和/或圖9B示出和描述的ALD技術)來沉積氫吸收層222a。在一些實施例中，沉積工具102用於使用另一種沉積技術來沉積氫吸收層222b，例如PVD技術、CVD技術、氧化技術、結合圖1所描述的另一種類型的沉積技術，以及/或另一種合適的沉積技術。

如圖8I所示，導電結構216形成在凹陷802中。具體地，導電結構216形成在凹陷802中的氫阻擋層222上，使得氫阻擋層222被包括在內連線結構204中的垂直相鄰的導電結構216(例如，在z方向上相鄰的導電結構216)之間。

沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術以外的沉積技術在凹陷802中沉積導電結構216。在一些實施例中，平坦化工具110可以在沉積導電結構216之後執行CMP操作以平坦化導電結構216。

如圖8J所示，內連線結構204的第四部分可以形成在內連線結構204的第三部分之上。內連線結構204的第四部分可以使用與結合圖8F至圖8I所描述的技術的類似組合來形成，使得氫阻擋層222被包含在內連線結構204的第三部分中的導電結構216與包含在內連線結構204的第四部分中的導電結構216之間。

如圖8K所示，連接結構218形成在內連線結構204上，使得連接結構218與內連線結構204中的一個或多個導電結構216電耦合和/或物理耦合。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一沉積技術和/或除了上面結合圖1所描述之外的沉積技術來沉積連接結構218。在一些示例實施例中，半導體封裝工具將連接結構218連接到半導體裝置200。

如上所述，圖8A至圖8K作為示例提供。其他示例可以與關於圖8A至圖8K所描述的不同。

圖9A和圖9B是形成本文所述的氫阻擋層222的氫吸收層222a的示例實施例的圖。可以使用本文所述的半導體處理工具102-112中的一個或多個來執行圖9A和圖9B所描述的處理，例如沉積工具102(例如，ALD工具)。

圖9A示出了形成本文所述的氫阻擋層222的氫吸收層222a的示例實施例900。示例實施例900包括示例性ALD技術，其中形成氫吸收層222a的逐層晶體結構。ALD技術中的多個操作作為時間902的函數來執行。

如圖9A所示，執行多個ALD循環904以形成氫吸收層222a。示例實施例900中的ALD循環904包括使用連續的氣相前驅物(或反應物)。將半導體裝置200放置在沉積工具102的處理室中，並且在ALD循環904中脈動含氧氣體906以對半導體裝置200執行氧處理。含氧氣體906可以包括臭氧(O₃)、氧氣(O₂)、水蒸氣(H₂O)和/或其他含氧氣體。含氧氣體906的脈衝的持續時間可以包括在約0.1秒至約3秒的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

含氧氣體906的脈衝之後是第一金屬材料前驅物908的第一脈衝，其中第一金屬材料前驅物908被提供到沉積工具102的處理室。第一金屬材料前驅物908可以包括用於IGZO氫吸收層222a的銦(In)氣相前驅物。銦前驅物的實例包括99.99%微量金屬基準的乙酸銦(III)(C₆H₉InO₆)、99.99%微量金屬基準的乙酸銦(III)水合物(C₆H₉InO₆ xH₂O)和/或99.99%微量金屬的乙醯丙酮銦(III)(C1₅H₂₁InO₆)，等等。第一金屬材料前驅物908的第一脈衝的持續時間可以包括在約0.1秒至約3秒的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

隨後從處理室中清除第一金屬材料前驅物908，並將含氧氣體906的另一脈衝提供至處理室。含氧氣體906的脈衝之後是第二金屬材料前驅物910的脈衝，其中第二金屬材料前驅物 910被提供到沉積工具102的處理室。第二金屬材料前驅物910可以包括用於IGZO氫吸收層222a的鋅(Zn)氣相前驅物。鋅前驅物的例子包括約99.9999%的純鋅、97%的雙(五氟苯基)鋅((C₆F₅)₂Zn)、97%的雙(2,2,6,6-四甲基-3,5-庚二酮)鋅(II)(Zn(OCC(CH₃)₃CHCOC(CH₃)₃)₂)、二乙基鋅52wt%Zn基(C₂H₅)₂Zn)，和/或二苯基鋅92%((C₆H₅)₂Zn)等。第二金屬材料前驅物910的脈衝的持續時間可以包括在約0.1秒至約3秒的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

隨後從處理室中清除第二金屬材料前驅物910，並將含氧氣體906的另一脈衝提供至處理室。含氧氣體906的脈衝之後是半導體材料前驅物912的脈衝，其中半導體材料前驅物912被提供到沉積工具102的處理室。半導體材料前驅物912可以包括用於IGZO氫吸收層222a的鎵(Ga)氣相前驅物。鎵前驅物的實例包括三乙基鎵((CH₃CH₂)₃Ga)、三甲基鎵(Ga(CH₃)₃)和/或三(二甲基氨基)鎵(III)98%(C₁₂H₃₆Ga₂N₆)等。半導體材料前驅物912的脈衝持續時間可以包括在約0.1秒至約3秒的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

隨後從處理室中清除半導體材料前驅物912，並將含氧氣體906的另一脈衝提供至處理室。含氧氣體906的脈衝之後是第二金屬材料前驅物910和第一金屬材料前驅物908的背對背脈衝。換句話說，提供第二金屬材料前驅物910的第二脈衝至沉積工具102的處理室中，隨後從處理室移除第二金屬材料前驅物 910，並且將第一金屬材料前驅物908的第二脈衝提供給處理室，而沒有含氧氣體906的介入脈衝。

或者，可以使用錫(Sn)氣相前驅物來取代第一金屬材料前驅物908(例如，以形成ZnSnO氫吸收層222a)或第二金屬材料前驅物910(例如，以形成InSnO氫吸收層)。錫前驅物的例子包括雙[雙(三甲基甲矽烷基)氨基]錫(II)([[(CH₃)₃Si]₂N]₂Sn)、四烯丙錫97%((H₂C=CHCH₂)₄Sn)、四(二乙氨基)錫(IV)([(C₂H₅)₂N]₄Sn)、四(二甲基氨基)錫(IV)99.9%微量金屬基([(CH₃)₂N]₄Sn)、四甲基錫95%綠色替代品(SN(CH₃)₄)、四乙烯基錫97%(Sn(CH=CH₂)₄)、乙醯丙酮錫(II)99.9%微量金屬基(C₁₀H₁₄O₄Sn)、三甲基(苯基乙炔基)錫97%(C₆H₅C=CSn(CH₃)₃)和/或三甲基(苯基)錫98%(C₆H₅Sn(CH₃)₃)，等等。

第一金屬材料前驅物908的第一脈衝可以與含氧氣體906反應以形成氫吸收層222a的金屬氧化物部分914a。金屬氧化物部分914a包括含氧金屬材料(例如，金屬氧化物材料)，其包括第一金屬材料前驅物908的金屬。第二金屬材料前驅物910的第一脈衝可以與含氧氣體906反應以在金屬氧化物部分914a上形成氫吸收層222a的金屬氧化物部分916a。金屬氧化物部分916a包括含氧金屬材料(例如，金屬氧化物材料)，其包括第二金屬材料前驅物910的金屬。半導體材料前驅物912的脈衝可以與含氧氣體906反應以形成氫吸收層222a的氧化物半導體部分 918位於金屬氧化物部分916a上。氧化物半導體部分918包括含氧半導體材料，其包括半導體材料前驅物912的半導體材料。第二金屬材料前驅物910的第二脈衝可以與含氧氣體906反應以形成氫吸收層222a的金屬氧化物部分916b，位於氧化物半導體部分918上。金屬氧化物部分916b包括氧化金屬材料(例如，金屬氧化物材料)，其包括第二金屬材料前驅物910的金屬。第一金屬材料前驅物908的第二脈衝可以與含氧氣體906反應以在金屬氧化物部分916b上形成氫吸收層222a的金屬氧化物部分914b。金屬氧化物部分914b包括氧化金屬材料(例如，金屬氧化物材料)，其包括第一金屬材料前驅物908的金屬。

可以執行附加的ALD循環904以形成圖9A中所示的重複的逐層晶體結構。執行的ALD循環904的數量可以基於氫吸收層222a要實現的厚度。在一些示例實施例中，每個ALD循環904的沉積速率被包括在每個ALD循環904大約0.5埃至每個ALD循環904大約2埃的範圍內。然而，該範圍的其他值也在本公開的範圍內。每個ALD循環904的持續時間可以包括在大約3秒至大約6秒的範圍內。然而，該範圍的其他值也在本揭露的範圍內。

在一些示例實施例中，圖9A所示的重複的逐層晶體結構在半導體裝置200的最終結構中是可見的。在一些示例實施例中，部分914a、916a、918、916b和/或914b至少由於隨後的熱處理而部分混合在一起。ALD循環904可各自包括比半導體材料前驅物912的脈衝數量更大量的第一金屬材料前驅物908和第二金屬材料前驅物910的脈衝，以實現氫吸收層222a中的高氮濃度。

圖9B示出了形成本文所述的氫阻擋層222的氫吸收層222a的示例實施例920。在示例實施例920中，執行ALD超級循環922，其中執行多個前驅物循環以將氫吸收層222a的部分形成為比示例實施例900中更大的厚度。這導致在氫吸收層222a在最終結構中更明顯可見的逐層晶體結構。

如圖9B所示，執行第一金屬材料前驅物循環924a，其中含氧氣體906的第一脈衝、第一金屬材料前驅物908的第一脈衝、含氧氣體906的第二脈衝、第一金屬材料前驅物908的第二脈衝順序地執行。執行ALD超級循環922中的第一金屬材料前驅物循環924a以沉積氫吸收層222a的金屬氧化物部分914a和914b。

在第一金屬材料前驅物循環924a之後執行第二金屬材料前驅物循環926a。在第二金屬材料前驅物循環926a中，含氧氣體906的第一脈衝、第二金屬材料前驅物910的第一脈衝、含氧氣體906的第二脈衝和第二金屬材料前驅物910的第二脈衝依序進行。執行ALD超級循環922中的第二金屬材料前驅物循環926a以將氫吸收層222a的金屬氧化物部分916a和916b沉積在金屬氧化物部分914a和914b上。

在第二金屬材料前驅物循環926a之後執行半導體材料前驅物循環928。在半導體材料前驅物循環928中，含氧氣體906的第一脈衝、半導體材料前驅物912的第一脈衝、含氧氣體906的第二脈衝、以及半導體材料前驅物912的第二脈衝依序執行。執行ALD超級循環922中的半導體材料前驅物循環928以將氫吸收層222a的氧化物半導體部分918a和918b沉積在金屬氧化物部分916a和916b上。

在半導體材料前驅物循環928之後執行另一個第二金屬材料前驅物循環926b。在第二金屬材料前驅物循環926b中，含氧氣體906的第一脈衝、第二金屬材料前驅物910的第一脈衝、含氧氣體906的第二脈衝和第二金屬材料前驅物910的第二脈衝依序執行。執行ALD超級循環922中的第二金屬材料前驅物循環926b以在氧化物半導體部分918a和918b上沉積氫吸收層222a的金屬氧化物部分916c和916d。

在第二金屬材料前驅物循環926b之後執行另一個第一金屬材料前驅物循環924b。在第一金屬材料前驅物循環924b中，含氧氣體906的第一脈衝、第一金屬材料前驅物908的第一脈衝、含氧氣體906的第二脈衝和第一金屬材料前驅物908的第二脈衝順序地執行。執行ALD超級循環922中的第一金屬材料前驅物循環924b以將氫吸收層222a的金屬氧化物部分914c和914d沉積在金屬氧化物部分916c和916d上。

如上所述，圖9A和圖9B作為示例提供。其他示例可以與關於圖9A和圖9B所描述的不同。

圖10A至圖10N是形成本文所述的非揮發性記憶體結構220的示例實施例1000的圖。在一些實施例中，可以使用本文所述的半導體處理工具102-112中的一個或多個來執行圖10A至圖10N所描述的一個或多個半導體處理操作。在一些實施例中，可以使用另一種類型的半導體處理工具來執行圖10A至圖10N所描述的一個或多個半導體處理操作。

如圖10A所示，示例實施例1000所描述的操作可以結合半導體裝置200的內連線結構204的ILD層212來執行。

如圖10B和圖10C所示，底部閘極302可以形成在ILD層212中。底部閘極302可以形成在ILD層212中的凹陷1002中。或者，底部閘極302可以形成在ILD層212上。

在一些實施例中，光阻層中的圖案用於蝕刻ILD層212以形成凹陷1002。在這些實施例中，沉積工具102可用於在ILD層212上形成光阻層。曝光工具104可用於將光阻層暴露於輻射源以圖案化光阻層。顯影工具106可用於顯影並去除光阻層的部分以露出圖案。蝕刻工具108可用於基於圖案蝕刻ILD層212以在ILD層212中形成凹陷1002。在一些實施例中，蝕刻操作包括等離子體蝕刻操作、濕化學蝕刻操作和/或另一種類型的蝕刻操作。在一些實施例中，光阻去除工具可用於去除光阻層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施例中，硬罩幕層被用作基於圖案蝕刻ILD層212的替代技術。

沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術以外的沉積技術在凹陷1002中沉積底部閘極302。在一些實施例中，平坦化工具110可以在沉積底部閘極302之後執行CMP操作以平坦化底部閘極302。

如圖10D所示，介面層304可以形成在ILD層212之上和/或上方以及底部閘極302之上和/或上方。如圖10D中進一步所示，可以形成晶種層306在介面層304上方和/或之上。在一些實施例中，沉積工具102可用於執行原位熱退火操作，其可包括在沉積的同時對介面層304和/或晶種層306進行熱退火。工具102用於沉積介面層304和/或晶種層306。熱退火操作可以增加介面層304和/或晶種層306的結晶度。沉積工具102可以用於沉積介面層304和/或晶種層306。使用ALD技術或脈衝層沉積(PLD)技術來形成介面層304和/或晶種層306。沉積工具102可以將介面層304和/或晶種層306加熱到包括在約300攝氏度至約700攝氏度的範圍內的溫度持續約30秒至約10分鐘以實現介面層304和/或晶種層306的結晶度。然而，這些範圍的其他值也在本揭露的範圍內。此外，介面層304可以形成為準單晶金屬氧化物。

如圖10E所示，鐵電層308可以形成在晶種層306之上和/或上方。晶種層306促進鐵電層308以特定晶體結構生長和/ 或生長到特定晶粒尺寸。沉積工具102可用於使用ALD技術、CVD技術、PVD技術、上文結合圖1描述的另一沉積技術和/或除上文結合圖1所描述的沉積技術之外的沉積技術來沉積鐵電層308。在一些實施例中，平坦化工具110可以在沉積鐵電層308之後執行CMP操作以平坦化鐵電層308。

如圖10F所示，阻擋層310可以形成在鐵電層308之上和/或上方。沉積工具102可以用來利用ALD技術、CVD技術、PVD技術、上面結合圖1所描述的另一種沉積技術，和/或除了上面結合圖1所描述的沉積技術之外的沉積技術。在一些示例實施例中，平坦化工具110可以在沉積阻擋層310之後執行CMP操作以平坦化阻擋層310。。

如圖10G所示，金屬氧化物通道層312可以形成在阻擋層310之上和/或上方。沉積工具102可以用來利用ALD技術、CVD技術、PVD技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術來沉積金屬氧化物通道層312。在一些實施例中，平坦化工具110可以執行CMP操作以在沉積金屬氧化物通道層312之後平坦化金屬氧化物通道層312。在一些示例實施例中，可以選擇用於沉積金屬氧化物通道層312的前驅氣體的混合物(其可以被稱為“混合物”)以實現金屬氧化物通道層312的合適的電子遷移率和表面狀態。此混合物可以包括固體金屬前驅物的混合物。可以使用低壓容器(LPV)來氣化混合物，並且可以將所得氣化的前驅混合物引入(例如，脈衝)到包含非揮發性記憶體結構220的ALD反應室中。當沉積金屬氧化物通道層312時，氣化的前驅混合物可以與阻擋層310和/或鐵電層308反應。

如圖10H所示，可以在金屬氧化物通道層312之上和/或上方形成ILD層212的附加材料。此外，可以形成ILD層212的附加材料，使得非揮發性記憶體結構220被ILD層212封裝。沉積工具102可用於使用ALD技術、CVD技術、PVD技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術來沉積ILD層212的附加材料。在一些示例實施例中，平坦化工具110可以在沉積ILD層212的附加材料之後執行CMP操作以平坦化ILD層212。

如圖10I所示，凹陷1004和1006可以形成在ILD層212中和/或穿過ILD層212，使得金屬氧化物通道層312的側壁通過凹陷1004和1006暴露。在一些示例實施例中，光阻層用於蝕刻ILD層212以形成凹陷1004和1006。在這些實施例中，沉積工具102可用於在ILD層212上形成光阻層。曝光工具104可用於曝光將光阻層照射到輻射源以圖案化光阻層。顯影工具106可用於顯影並去除光阻層的部分以露出圖案。蝕刻工具108可用於基於圖案蝕刻ILD層212以在ILD層212中形成凹陷1004和1006。在一些實施例中，蝕刻操作包括等離子體蝕刻操作、濕化學蝕刻操作和/或另一種類型的蝕刻操作。在一些實施例中，光阻去除工具可用於去除光阻層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施例中，硬罩幕層被用作基於圖案蝕刻ILD層212的替代技術。

如圖10J所示，源極/汲極314和316分別形成在凹陷1004和1006中。可以使用沉積工具102和/或電鍍工具112來沉積源極/汲極314和316，包括使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術、和/或另一種合適的沉積技術。在一些實施例中，平坦化工具110可以用於在沉積源極/汲極314和316之後平坦化源極/汲極314和316。源極/汲極314和316的平坦化導致源極/汲極314和316的頂表面和ILD層212的頂表面基本上共面。

如圖10K所示，ILD層212的附加材料可以形成在源極/汲極314和316之上和/或上方。沉積工具102可以用於使用ALD技術、CVD技術、PVD技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術來沉積ILD層212的附加材料。平坦化工具110可以在沉積ILD層212的附加材料之後執行CMP操作以平坦化ILD層212。

如圖10L所示，凹陷1008和1010可以形成在ILD層212中和/或穿過ILD層212，使得源極/汲極314和316的頂面分別透過凹陷1008和1010暴露。在一些實施例中，光阻層中的圖案用於蝕刻ILD層212以形成凹陷1008和1010。在這些實施例中，沉積工具102可用於在ILD層212上形成光阻層。曝光工具 104可用於將光阻層暴露於輻射源以圖案化光阻層。顯影工具106可用於顯影並去除光阻層的部分以露出圖案。蝕刻工具108可用於基於圖案蝕刻ILD層212以在ILD層212中形成凹陷1008和1010。在一些實施例中，蝕刻操作包括等離子體蝕刻操作、濕化學蝕刻操作和/或另一種類型的蝕刻操作。在一些實施例中，光阻去除工具可用於去除光阻層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施例中，硬罩幕層被用作基於圖案蝕刻ILD層212的替代技術。

如圖10M所示，氫阻擋層222分別形成在凹陷1008和1010中的源極/汲極314和316的頂部表面上。例如，氫阻擋層222的氫吸收層222a可以形成在凹陷1008中的源極/汲極314的頂表面上，並且氫阻擋層222的氫阻隔層222b可以形成在氫阻擋層222的氫吸收層222a上。氫吸收層222a位於凹陷1008中的源極/汲極314的頂表面上。作為另一個示例，氫阻擋層222的氫阻隔層222b可以形成在源極/汲極的頂表面上。氫阻擋層222的氫吸收層222a可以形成在凹陷1010中的源極/汲極316的頂表面上的氫阻隔層222b上。在一些實施例中，氫吸收層222a使用結合圖9A和/或圖9B描述的一種或多種技術形成。

如圖10N所示，導電結構216分別形成在凹陷1008和1010中的源極/汲極314和316之上的氫阻擋層222上。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術和 /或另一種合適的沉積技術來沉積導電結構216。在一些示例實施例中，平坦化工具110可以用於在沉積導電結構216之後平坦化導電結構216。

如上所述，圖10A至圖10N作為示例提供。其他示例可以與關於圖10A至圖10N所描述的不同。

圖11是本文所描述的裝置1100的示例構件的圖。在一些實施例中，半導體處理工具102-112和/或晶圓/晶粒傳輸工具114中的一個或多個可包括一個或多個裝置1100和/或裝置1100的一個或多個零件。如圖11所示，裝置1100可以包括匯流排1110、處理器1120、記憶體1130、輸入構件1140、輸出構件1150和/或通訊構件1160。

匯流排1110可包括實現裝置1100的構件之間的有線和/或無線通訊的一個或多個構件。匯流排1110可將圖11的兩個或多個構件耦合在一起，例如經由操作耦合、通訊耦合、電子耦合、耦合和/或電耦合。例如，匯流排1110可以包括電連接(例如，電線、跡線和/或引線)和/或無線匯流排。處理器1120可以包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式閘陣列、專用積體電路和/或另一類型的處理單元。處理器1120可以以硬體、韌體或硬體和軟體的組合來實現。在一些實作方式中，處理器1120可以包括能夠被編程以執行本文別處所述的一個或多個操作或製程的一個或多個處理器。

記憶體1130可以包括揮發性和/或非揮發性記憶體。例如，記憶體1130可以包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟和/或其他類型的記憶體(例如，快閃記憶體、磁記憶體和/或光記憶體)。記憶體1130可以包括內部記憶體(例如，RAM、ROM或硬碟)和/或可移除記憶體(例如，經由通用序列匯流排連接可移除)。記憶體1130可以是非暫時性電腦可讀媒體。記憶體1130可以儲存與裝置1100的操作相關的資訊、一種或多種指令、和/或軟體(例如，一種或多種軟體應用程式)。在一些實作方式中，記憶體1130可以包括耦合的一個或多個記憶體例如，經由匯流排1110(例如，通訊地耦合)到一個或多個處理器(例如，處理器1120)。處理器1120與記憶體1130之間的通訊耦合可以使得處理器1120能夠讀取和/或將資訊儲存在記憶體1130和/或處理儲存在處理器1120中的資訊。

輸入構件1140可以使得裝置1100能夠接收輸入，例如使用者輸入和/或感測到的輸入。例如，輸入構件1140可以包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感應器、全球定位系統感應器、全球導航衛星系統感應器、加速計、陀螺儀和/或致動器。輸出構件1150可以使得裝置1100能夠諸如經由顯示器、揚聲器和/或發光二極體來提供輸出。通訊構件1160可以使得裝置1100能夠經由有線連接和/或無線連接與其他裝置通訊。例如，通訊構件1160可以包括接收機、發射機、收發機、數據機、網路介面卡和/或天線。

裝置1100可以執行本文所述的一個或多個操作或流程。例如，非暫時性電腦可讀媒體(例如，記憶體1130)可以儲存一組指令(例如，一個或多個指令或程式碼)以供處理器1120執行。處理器1120可以執行此群組指令以執行本文描述的一項或多項操作或流程。在一些實作方式中，由一個或多個處理器1120執行該群組指令導致一個或多個處理器1120和/或裝置1100執行本文所述的一個或多個操作或流程。在一些實作方式中，可以使用硬連線電路來取代指令或與指令組合來執行本文所述的一個或多個操作或流程。另外或替代地，處理器1120可以被設定為執行本文所述的一個或多個操作或流程。因此，本文所描述的實現不限於硬體電路和軟體的任何特定組合。

圖11所示的部件的數量和佈置是作為示例提供的。裝置1100可以包括比圖11所示的更多的構件、更少的構件、不同的構件或不同佈置的構件。附加地或替代地，裝置1100的一組構件(例如，一個或多個構件)可以執行一個被描述為由裝置1100的另一組構件執行的一個或多個功能。

圖12是與形成本文所述的非揮發性記憶體結構相關聯的示例流程1200的流程圖。在一些實作方式中，使用一種或多種半導體處理工具(例如，半導體處理工具102-112中的一種或多種)來執行圖12的一個或多個處理方塊。另外或替代地，圖12的一個或多個處理方塊可以使用裝置1100的一個或多個構件來執行，例如處理器1120、記憶體1130、輸入構件1140、輸出構件1150和/或通訊構件1160。

如圖12所示，製程1200可以包括形成非揮發性記憶體結構的底部閘極(方塊1210)。例如，半導體處理工具102-112中的一個或多個可以用於形成非揮發性記憶體結構220的底部閘極302，如本文所述。

如圖12進一步所示，製程1200可以包括在底部閘極上方形成非揮發性記憶體結構的鐵電層308(方塊1220)。例如，半導體處理工具102-112中的一個或多個可以用於在底部閘極302上方形成非揮發性記憶體結構220的鐵電層308，如本文所述。

如圖12進一步所示，製程1200可以包括在鐵電層上方形成非揮發性記憶體結構的金屬氧化物通道層(方塊1230)。例如，半導體處理工具102-112中的一個或多個可以用於在鐵電層308上方形成非揮發性記憶體結構220的金屬氧化物通道層312，如本文所述。

如圖12進一步所示，製程1200可以包括在金屬氧化物通道層上方形成介電層(方塊1240)。例如，半導體處理工具102-112中的一個或多個可以用於在金屬氧化物通道層312上方形成介電層(例如，ILD層212)，如本文所述。

如圖12進一步所示，製程1200可以包括在金屬氧化物通道層附近或上方至少之一形成非揮發性記憶體結構的源極/汲極(方塊1250)。例如，半導體處理工具102-112中的一個或多個可以用於在以下位置形成非揮發性記憶體結構220的源極/汲極(例如，源極/汲極314、316)。如本文所述，與金屬氧化物通道層312相鄰或在金屬氧化物通道層312上方的至少之一。

如圖12進一步所示，製程1200可以包括在源極/汲極上形成氫吸收層(方塊1260)。例如，半導體處理工具102-112中的一個或多個可以用於在源極/汲極上形成氫吸收層222a，如本文所述。

如圖12進一步所示，製程1200可包括在氫吸收層上形成氫阻擋層(方塊1270)。例如，半導體處理工具102-112中的一個或多個可以用於在氫吸收層222a上形成氫阻隔層222b，如本文所述。

如圖12進一步所示，製程1200可以包括在氫阻擋層上形成導電結構(方塊1280)。例如，半導體處理工具102-112中的一個或多個可以用於在氫阻隔層222b上形成導電結構216，如本文所述。

製程1200可以包括另外的實現方式，例如下面描述的和/或與本文別處描述的一個或多個其他製程相結合的任何單一實現方式或實現方式的任何組合。

在第一示例實施例中，形成源極/汲極包括在介電層中形成第一凹陷(例如，凹陷1004、凹陷1006)，以及在第一凹陷中形成源極/汲極，其中形成氫吸收層222a包括在介電層中形成第二凹陷(例如，凹陷1008、凹陷1010)，使得源極/汲極透過第二凹陷暴露，以及在源極/汲極上的第二凹陷中形成氫吸收層222a。

在第二示例實施例中，單獨或與第一示例實施例組合，形成氫阻隔層222b包括在第二凹陷中的氫吸收層222a上形成氫阻隔層222b，其中形成導電結構216包括形成導電結構216在第二凹陷中的氫阻隔層222b上。

在第三示例實施例中，單獨或與第一和第二示例實施例中的一個或多個組合，形成氫吸收層222a包括執行多個ALD循環904以沉積氫吸收層222a，其中執行多個ALD循環904包括使用第一金屬材料前驅物908沉積氫吸收層222a的第一部分(例如，金屬氧化物部分914a)，使用第二金屬材料前驅物910在氫吸收層222a的第一部分上沉積第二部分(例如，金屬氧化物部分916a)，並且使用半導體材料前驅物912沉積位於氫吸收層222a的第二部分上的氫吸收層222a的第三部分(例如，氧化物半導體部分918)。

在第四示例實施例中，單獨或與第一至第三示例實施例中的一個或多個組合，執行ALD循環904更包括使用第二金屬材料前驅物910在氫吸收層222a的第三部分上沉積氫吸收層222a的第四部分(例如，金屬氧化物部分916b)，並且使用第一金屬材料前驅物908在氫吸收層222a的第四部分上沉積氫吸收層222a的第五部分(例如，金屬氧化物部分914b)。

在第五示例實施例中，單獨或與第一至第四示例實施例中的一個或多個組合，形成氫吸收層包括執行多個ALD循環(例如，ALD超級循環922)以沉積氫吸收層222a，其中執行多個ALD循環(例如，ALD超級循環922)中的一個ALD循環(例如，ALD超級循環922)包括使用第一金屬材料前驅物908沉積氫吸收層222a的第一部分(例如，金屬氧化物部分914a)，使用第一金屬材料前驅物908在氫吸收層222a的第一部分上沉積氫吸收層222a的第二部分(例如，金屬氧化物部分914b)，使用第二金屬材料前驅物910在氫吸收層222a的第二部分上沉積氫吸收層222a的第三部分(例如，金屬氧化物部分916a)，使用第二金屬材料前驅物910在氫吸收層222a的第三部分上沉積氫吸收層222a的第四部分(例如，金屬氧化物部分916b)，使用半導體材料前驅物912在氫吸收層222a的第四部分上沉積氫吸收層222a的第五部分(例如，氧化物半導體部分918a)，並且使用半導體材料前驅物912在氫吸收層222a的第五部分上沉積氫吸收層222a的第六部分(例如，氧化物半導體部分918b)。

儘管圖12示出了製程1200的示例方塊，但是在一些實作方式中，製程1200包括與圖12中描繪的方塊相比更多的方塊、更少的方塊、不同的方塊或不同佈置的方塊。附加地或替代地，兩個或更多個製程1200的方塊可以並行執行。

圖13是與形成本文所描述的半導體裝置相關聯的示例製程1300的流程圖。在一些實作方式中，使用一種或多種半導體處理工具(例如，半導體處理工具102-112中的一種或多種) 來執行圖13的一個或多個處理方塊。另外或替代地，圖13的一個或多個處理方塊可以使用裝置1100的一個或多個構件來執行，例如處理器1120、記憶體1130、輸入構件1140、輸出構件1150和/或通訊構件1160。

如圖13所示，製程1300可以包括在基底上方形成半導體裝置的內連線結構的第一部分(方塊1310)。例如，半導體處理工具102-112中的一個或多個可以用於在基底206上方形成半導體裝置200的內連線結構204的第一部分，如本文所述。

如圖13進一步所示，製程1300可以包括在內連線結構的第一部分上形成非揮發性記憶體結構(方塊1320)。例如，半導體處理工具102-112中的一個或多個可以用於形成內連線結構204的第一部分的非揮發性記憶體結構220，如本文所述。

如圖13進一步所示，製程1300可以包括在內連線結構的第一部分上方和非揮發性記憶體結構上方形成內連線結構的第二部分(方塊1330)。例如，半導體處理工具102-112中的一個或多個可以用於在內連線結構204的第一部分之上以及在非揮發性記憶體結構220之上形成內連線結構204的第二部分，如本文所描述的。在一些示例實施例中，形成內連線結構204的第二部分包括在內連線結構204的第一部分上方形成一個或多個介電層(例如，一個或多個ILD層212、一個或多個ESL 214)。在一些實施例中，形成內連線結構204的第二部分包括在一個或多個介電層中形成凹陷802，其中內連線結構204的第一部分中的第一導電結構216通過凹陷802暴露。內連線結構204的第二部分包括在凹陷802中的第一導電結構216上形成氫阻擋層222；以及在凹陷802中的氫阻擋層222上形成第二導電結構216。

製程1300可以包括另外的實現方式，例如下面描述的和/或與本文別處描述的一個或多個其他製程相結合的任何單一實現方式或實現方式的任何組合。

在第一示例實施例中，形成氫阻擋層222包括在凹陷802中的第一導電結構216上形成氫阻擋層222的氫吸收層222a，以及形成在凹陷802中的氫吸收層222a上的氫阻擋層222的氫阻隔層222b。

在第二示例實施例中，單獨或與第一示例實施例組合，形成第二導電結構216包括在氫阻隔層222b上形成第二導電結構216。

在第三示例實施例中，單獨或與第一和第二示例實施例中的一個或多個結合，形成氫吸收層222a包括將氫吸收層222a形成至包括在以下範圍內的厚度(例如，尺寸D1)：約10埃至約1000奈米。

在第四示例實施例中，單獨或與第一至第三示例實施例中的一個或多個結合，形成氫阻隔層222b包括將氫阻隔層222b形成至包括在以下範圍內的厚度(例如，尺寸D2)：約10埃至約1000奈米。

在第五示例實施例中，單獨或與第一至第四示例實施例中的一個或多個組合，製程1300包括在形成內連線結構204的第二部分前，在形成內連線結構204的第一部分中的非揮發性記憶體結構220上形成另一氫阻擋層222。

儘管圖13示出了製程1300的示例方塊，但是在一些實作中，製程1300包括與圖13中描繪的那些相比更多的方塊、更少的方塊、不同的方塊或不同佈置的方塊。附加地或替代地，兩個或更多個製程1300的方塊可以並行執行。

以此方式，多層氫阻擋堆疊可以被包括在半導體裝置中的非揮發性記憶體結構和內連線結構中的導電結構之間。多層氫阻擋堆疊可以最小化和/或防止氫擴散到非揮發性記憶體結構的一層或多層中，例如非揮發性記憶體結構的金屬氧化物通道。多層氫阻擋堆疊可以包括氫吸收層和位於氫吸收層上的氫阻擋層。氫阻擋層阻擋或阻止氫氣經由導電結構擴散到非揮發性記憶體結構中。氫吸收層可以吸收可能擴散穿過氫阻擋層的任何氫原子。氫吸收層和氫阻擋層的組合最小化和/或防止氫擴散到FeRAM結構的一層或多層中，例如非揮發性記憶體結構的金屬氧化物通道中。這可以降低非揮發性記憶體結構的金屬氧化物通道中的電荷載子濃度的可能性，這可以使得非揮發性記憶體結構能夠實現低PBTI和/或低NBTI。另外和/或替代地，氫吸收層和氫阻擋層的組合可以使得非揮發性記憶體結構能夠實現低截止電流洩漏，和/或可以降低由於載流子濃度的原因，可能會變得無法運作使得非揮發性記憶體結構發生故障的可能性。

如同上面更詳細描述的，本文所描述的一些實作方式提供了一種半導體裝置。此半導體裝置包含位於此半導體裝置的基底上方的內連線結構，內連線結構包括多個介電層和多個介電層中的多個導電結構。此半導體裝置包括位於內連線結構的多個介電層中的介電層中的非揮發性記憶體結構，其中非揮發性記憶體結構包括金屬氧化物通道層，並且其中非揮發性性記憶體結構電耦合具有多個導電結構中的至少一個導電結構。半導體裝置包括位於非揮發性記憶體結構和至少一個導電結構之間的氫阻擋層。

在一些實施例中，所述氫阻擋層包括金屬氧化物半導體材料。

在一些實施例中，所述氫阻擋層包括以下至少一個：釕(Ru)，鋁(Al)，銀(Ag)，鉑(Pt)，金(Au)，鈦(Ti)，或氮化鈦(TiN)。

在一些實施例中，所述氫阻擋層包括：氫吸收層，其包括含金屬氧化物材料；以及氫阻擋層，位於所述氫吸收層上，其包括含金屬材料。

在一些實施例中，所述氫阻擋層包括：第一氮化鈦(TiN)層；金屬層，位於所述第一氮化鈦層上；以及第二氮化鈦層，位於所述金屬層上。

在一些實施例中，所述金屬層的厚度大於所述第一氮化鈦層的厚度；以及其中所述金屬層的所述厚度大於所述第二氮化鈦層的厚度。

在一些實施例中，所述金屬層的厚度與所述第一氮化鈦層的厚度大致相等；以及其中所述金屬層的所述厚度與所述第二氮化鈦層的厚度大致相等。

在一些實施例中，所述氫阻擋層包括：第一氮化鈦(TiN)層；第二氮化鈦層，位於所述第一氮化鈦層上；以及第三氮化鈦層，位於所述第二氮化鈦層上。

如同上面更詳細地描述的，本文所描述的一些示例實施例提供了一種方法。此方法包括形成非揮發性記憶體結構的底部閘極。此方法包括在底部閘極上方形成非揮發性記憶體結構的鐵電層。此方法包括在鐵電層上方形成非揮發性記憶體結構的金屬氧化物通道層。此方法包括在金屬氧化物通道層上方形成介電層。此方法包括至少在金屬氧化物通道層附近或上方形成非揮發性記憶體結構的源極/汲極。此方法包括在源極/汲極上形成氫吸收層。此方法包括在氫吸收層上形成氫阻隔層。此方法包括在氫阻隔層上形成導電結構。

在一些實施例中，形成所述源極/汲極的步驟包括：在所述介電層中形成第一凹陷；以及在所述第一凹陷中形成源極/汲極；以及其中形成所述氫吸收層包括：在所述介電層中形成第二凹陷，其中所述源極/汲極透過所述第二凹陷暴露出來；以及在所述源極/汲極上的所述第二凹陷中形成所述氫吸收層。

在一些實施例中，形成所述氫阻擋層包括：在所述第二凹陷內的所述氫吸收層上形成所述氫阻擋層；以及其中形成所述導電結構包括：在所述第二凹陷中的所述氫阻擋層上形成所述導電結構。

在一些實施例中，形成所述氫吸收層的步驟包括：執行多個原子層沉積(ALD)循環以沉積所述氫吸收層，其中執行所述多個ALD循環中的一個ALD循環包括：使用第一金屬材料前驅物沉積所述氫吸收層的第一部分；使用第二金屬材料前驅物在所述氫吸收層的所述第一部分上沉積所述氫吸收層的第二部分；以及使用半導體材料前驅物將所述氫吸收層的第三部分沉積在所述氫吸收層的所述第二部分上。

在一些實施例中，執行所述ALD循環更包括：使用所述第二金屬材料前驅物在所述氫吸收層的所述第三部分上沉積所述氫吸收層的第四部分；以及使用所述第一金屬材料前驅物在所述氫吸收層的所述第四部分上沉積所述氫吸收層的第五部分。

在一些實施例中，形成所述氫吸收層的步驟包括：執行多個原子層沉積(ALD)循環以沉積所述氫吸收層，其中執行所述多個ALD循環中的一個ALD循環包括：使用第一金屬材料前驅物沉積所述氫吸收層的第一部分；使用所述第一金屬材料前驅物在所述氫吸收層的所述第一部分上沉積所述氫吸收層的第二部分；使用第二金屬材料前驅物在所述氫吸收層的所述第二部分上沉積所述氫吸收層的第三部分；使用所述第二金屬材料前驅物在所述氫吸收層的所述第三部分上沉積所述氫吸收層的第四部分；使用半導體材料前驅物在所述氫吸收層的所述第四部分上沉積所述氫吸收層的第五部分；以及使用所述半導體材料前驅物在所述氫吸收層的所述第五部分上沉積所述氫吸收層的第六部分。

如同上面更詳細地描述的，本文所描述的一些示例實施例提供了一種方法。此方法包括在基底上方形成半導體裝置的內連線結構的第一部分。此方法包括在內連線結構的第一部分上形成非揮發性記憶體結構。此方法包括在內連線結構的第一部分上方和非揮發性記憶體結構上方形成內連線結構的第二部分，其中形成內連線結構的第二部分包括：在內連線結構的第一部分上方形成一個或多個介電層。內連線結構在一個或多個介電層中形成凹陷，其中內連線結構的第一部分中的第一導電結構通過凹陷暴露，在凹陷中的第一導電結構上形成氫阻擋層，形成第二導電結構位於凹陷中的氫阻擋層上。

在一些實施例中，形成所述氫阻擋層的步驟包括：在所述凹陷內的所述第一導電結構上形成所述氫阻擋層的氫吸收層；以及在所述凹陷中的所述氫吸收層上形成所述氫阻擋層的氫阻隔層。

在一些實施例中，形成所述第二導電結構包括：在所述氫阻隔層上形成所述第二導電結構。

在一些實施例中，形成所述氫吸收層的步驟包括：將所述氫吸收層形成為包括在約10埃至約1000奈米範圍內的厚度。

在一些實施例中，形成所述氫阻隔層包括：將所述氫阻隔層形成為包括在約10埃至約1000奈米範圍內的厚度。

在一些實施例中，所述方法更包括：在形成所述內連線結構的所述第二部分之前，在所述內連線結構的所述第一部分中的所述非揮發性記憶體結構上形成另一氫阻擋層。

如本文所使用的，「滿足閾值」根據上下文可以指大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值、不等於閾值的值。

前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。