TWI876671B

TWI876671B - 半導體裝置及其形成方法

Info

Publication number: TWI876671B
Application number: TW112143741A
Authority: TW
Inventors: 邱于建; 周承翰; 鄭雅云; 張雅淳; 呂文琳; 張育愷; 廖珮君; 吳忠緯
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-09-18
Filing date: 2023-11-13
Publication date: 2025-03-11
Also published as: TW202515293A; US20250098187A1; CN119603962A

Abstract

記憶體單元結構包括電晶體結構和電容器結構，其中電容器結構包括氫吸收層。氫吸收層吸收氫，這防止或減少氫擴散到電晶體結構的下面的金屬氧化物通道中的可能性。以此方式，氫吸收層最小化和/或降低金屬氧化物通道中氫污染的可能性，這可以使得記憶體單元結構能夠實現低電流洩漏並降低資料損壞和/或記憶體單元結構的故障，等等。

Description

半導體裝置及其形成方法

本發明的實施例是有關於一種半導體裝置及其形成方法。

記憶體裝置用於多種應用。記憶體裝置由通常佈置成多行和多列的陣列的多個記憶體單元組成。一種類型的記憶體單元包括動態隨機存取記憶體(DRAM)單元。在某些應用中，與其他類型的基於記憶體單元的記憶體裝置相比，可以選擇基於DRAM單元的記憶體裝置，因為DRAM單元相對於其他類型的記憶體單元，例如靜態隨機存取記憶體(SRAM)單元或其他類型的記憶體單元，具有較低的成本、較小的面積以及保存更大量資料的能力。

本發明的實施例提供一種半導體裝置。此半導體裝置包括多個後段介電層。此半導體裝置包括記憶體單元結構，位於多個後段介電層中，包括：電晶體結構；電容器結構，位於電晶體結構上方，包括：第一底部電極層、位於第一底部電極層上方的第二底部電極層、氫吸收層，位於第一底部電極層和第二底部電極層之間、位於第二底部電極層上方的介電層、以及位於介電層上方的頂部電極層。

本發明的實施例提供一種半導體裝置。此半導體裝置包括多個後段介電層。此半導體裝置包括記憶體單元結構，位於多個後段介電層中，包括：電晶體結構、位於電晶體結構上方的電容器結構，包括：底部電極層、位於底部電極層上方的介電層、位於介電層上方的第一頂部電極層、位於第一頂部電極層上方的第二頂部電極層、以及位於第一頂部電極層與第二頂部電極層之間的氫吸收層。

本發明的實施例提供一種方法。此方法包括形成包括在半導體裝置的記憶體單元結構中的電晶體結構的閘極結構。此方法包括在閘極結構上方形成電晶體結構的閘介電層。此方法包括在閘介電層上形成電晶體結構的通道層。此方法包括在通道層上形成電晶體結構的多個源極/汲極區。此方法包括在多個源極/汲極區中的源極/汲極區上形成記憶體單元結構的源極/汲極互連結構。此方法包括在源極/汲極互連結構上形成包括在記憶體單元結構中的電容器結構的底部電極。此方法包括在底部電極上方形成電容器結構的氫吸收層。此方法包括在氫吸收層上方形成電容器結構的頂部電極。

100:示例環境

102:沉積工具/半導體處理工具

104:曝光工具/半導體處理工具

106:顯影工具/半導體處理工具

108:蝕刻工具/半導體處理工具

110:平坦化工具/半導體處理工具

112:電鍍工具/半導體處理工具

114:晶圓/晶粒運輸工具

200、500、700、900、1300:示例半導體裝置/半導體裝置

202、502、702、902、1302:記憶體單元結構

204:閘極結構

206:通道層

208、208a、208b、210:源極/汲極區

212、214:互連結構

216:電容器結構

218:位元線導電結構

220、222、224、272:介電層

226、254、264:鈍化層

228、242、262:蝕刻停止層

230、240、244、256、266:隔離層

232、234、246、248、258:襯層

236:閘電極

238:閘介電層

250、260:電極

252:電晶體結構

268:底部電極

268a:第一底部電極層

268b:第二底部電極層

270、270a、270b:氫吸收層

274:頂部電極

300、310、318:範例

302:閾值電壓

304:閘極長度

306、308、324、326、328、330:資料圖

312:應力時間

314、316:資料組

320:氫濃度

322:水平位置

400、600、800、1000、1400:示例實施方式

402、602、802、1002、1402:凹槽

274a:第一頂部電極層

274b:第二頂部電極層

1100:裝置

1100:匯流排

1120:處理器

1130:記憶體

1140:輸入組件

1150:輸出組件

1160:通訊組件

1200:示例製程/製程

1210:框

A、B:截面

x、y、z:方向

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據工業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是其中可以實現本文所描述的系統和/或方法的示例環境的圖。

圖2A至圖2C是本文所描述的示例半導體裝置的圖。

圖3A至圖3C是與包含本文所述的氫吸收層的記憶體單元結構相關聯的參數的範例的圖。

圖4A至圖4T是形成本文所述的半導體裝置的記憶體單元結構的示例實施方式的圖。

圖5A至圖5C是本文所描述的示例半導體裝置的圖。

圖6A至圖6F是形成本文所述的半導體裝置的記憶體單元結構的示例實施方式的圖。

圖7A至圖7C是本文所述的示例半導體裝置的圖。

圖8A至圖8O是形成本文所述的半導體裝置的記憶體單元結構的示例實施方式的圖。

圖9A至圖9C是本文所描述的示例半導體裝置的圖。

圖10A至圖10F是形成本文所述的半導體裝置的記憶體單元結構的示例實施方式的圖。

圖11是本文所描述的裝置的範例組件的圖。

圖12是與形成本文所述的記憶體單元結構相關聯的範例流程的流程圖。

圖13A至圖13C是本文所描述的示例半導體裝置的圖。

圖14A至圖14H是形成本文所述的半導體裝置的記憶體單元結構的示例實施方式的圖。

以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例以簡化本公開。當然，這些僅是實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵之上或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含可在第一特徵與第二特徵之間形成額外特徵，使得第一特徵與第二特徵可以不直接接觸的實施例。此外，本公開可能在各種實例中重複附圖標號和/或字母。這一重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例或配置之間的關係。

此外，為易於描述，可在文中使用例如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似物的空間相對術語來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向外，空間相對術語意圖涵蓋器件在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。

動態隨機存取記憶體(DRAM)記憶體單元是一種易失性記憶體單元，通常包括與電容器串聯的電晶體。這可以稱為一電晶體一電容器(1T-1C)DRAM單元。1T-1C DRAM單元中的電容器透過選擇性地儲存電荷來充當記憶體裝置。電容器可以透過電晶體充電，並且可以透過對電容器儲存的電荷進行放電來感測儲存在電容器中的電荷量。由1T-1C DRAM單元儲存的邏輯值(例如，1值或0值)可以對應電容器儲存的電荷量。

在某些情況下，1T-1C DRAM單元的電晶體可以包括金屬氧化物通道(例如，包括金屬氧化物材料的通道層)。相對於元素半導體通道或III-V化合物半導體通道，金屬氧化物通道的使用可以減少1T-1C DRAM單元中的電流洩漏，這可以改善1T-1C DRAM單元的電容器中的電荷保留(並且因此改善資料保留)。然而，金屬氧化物材料非常容易受到氫污染。如果氫擴散到1T-1C DRAM單元的金屬氧化物通道中，則金屬氧化物通道中的載子濃度會增加。增加的載子濃度會導致1T-1C DRAM單元的關斷電流洩漏增加、正偏壓溫度不穩定性(PBTI)增加和/或負偏壓溫度不穩定性(NBTI)增加。另外和/或替代地，金屬氧化物通道中的氫污染可以將電荷載子濃度增加到1T-1C DRAM單元陷入常開配置的程度，使得1T-1C DRAM單元無法操作。

在本文所述的一些實施例中，記憶體單元結構(例如， 1T-1C DRAM單元或另一類型的記憶體單元結構)包括電晶體結構和電容器結構，其中電容器結構包括氫吸收層。氫吸收層吸收氫，例如大氣氫和/或用於各種類型的沉積過程(例如等離子體增強化學氣相沉積(PE-CVD)和原子層沉積(ALD))中的氫。氫吸收層吸收氫，這防止或減少氫擴散到電晶體結構的下面的金屬氧化物通道中的可能性。以此方式，氫吸收層最小化和/或降低金屬氧化物通道中氫污染的可能性，這可以使得記憶體單元結構能夠實現低電流洩漏，並且降低資料損壞和/或記憶體單元結構故障的可能性，等等。

圖1是其中可以實現本文所描述的系統和/或方法的示例環境100的圖。如圖1所示，示例環境100可以包含多個半導體處理工具102-112和晶圓/晶粒運輸工具114。多個半導體處理工具102-112可以包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112和/或另一類型的半導體處理工具。除了其他範例之外，示例環境100中包含的工具可以包括在半導體潔淨室、半導體鑄造廠、半導體處理設施和/或製造設施中。

沉積工具102是半導體處理工具，其包括半導體處理室和能夠將各種類型的材料沉積到基底上的一個或多個裝置。在一些實施例中，沉積工具102包括能夠在諸如晶圓的基底上沉積光阻劑層的旋塗工具。在一些實施例中，沉積工具102包括化學氣相沉積(CVD)工具，例如等離子體增強CVD(PECVD)工具、高密度等離子體CVD(HDP-CVD)工具、低於大氣壓力CVD(SACVD)工具、低壓CVD(LPCVD)工具、原子層沉積(ALD)工具、等離子體增強原子層沉積(PEALD)工具、或另一類型的CVD工具。在一些實施例中，沉積工具102包括物理氣相沉積(PVD)工具，例如濺鍍工具或另一種類型的PVD工具。在一些實施例中，沉積工具102包括被配置為透過外延生長形成裝置的層和/或區域的外延工具。在一些實施例中，示例環境100包括多種類型的沉積工具102。

曝光工具104是能夠將光阻劑層暴露於輻射源的半導體加工工具，所述輻射源例如是紫外光(UV)源(例如，深紫外光(EUV)源、極紫外光(EUV)源、X射線源、電子束(e-beam)源和/或類似物)。曝光工具104可以將光阻劑層暴露於輻射源以將圖案從光罩幕轉移到光阻劑層。此圖案可以包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案，可以包括用於形成半導體裝置的一個或多個結構的圖案，可以包括用於蝕刻半導體裝置的各個部分的圖案，等等。在一些實作方式中，曝光工具104包括掃描器、步進機或類似類型的曝光工具。

顯影工具106是半導體處理工具，其能夠對已經曝光於輻射源的光阻劑層進行顯影，以對從曝光工具104轉移到光阻劑層的圖案進行顯影。在一些實施方式中，顯影工具106對光阻劑層進行顯影。透過去除光阻劑層的未曝光部分來形成圖案。在一些實施例中，顯影工具106通過去除光阻劑層的曝光部分來顯影圖案。在一些實施例中，顯影工具106透過使用化學顯影劑溶解光阻劑層的曝光或未曝光部分來顯影圖案。

蝕刻工具108是一種能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體處理工具。例如，蝕刻工具108可以包括濕蝕刻工具、乾蝕刻工具等。在一些實施例中，蝕刻工具108包括填充蝕刻劑的腔室，並將基底放置在腔室中特定時間段以去除特定量的基底的一個或多個部分。在一些實施例中，蝕刻工具108可以使用等離子體蝕刻或等離子體輔助蝕刻來蝕刻基底的一個或多個部分，這可以涉及使用電離氣體來同向性或定向地蝕刻該一個或多個部分。

平坦化工具110是一種能夠對晶圓或半導體裝置的各層進行拋光或平整化的半導體加工工具。例如，平坦化工具110可以包括化學機械平坦化(CMP)工具和/或拋光或平坦化沉積或電鍍材料的層或表面的另一類型的平坦化工具。平坦化工具110可以利用化學力和機械力的組合(例如，化學蝕刻和自由研磨拋光)來拋光或平坦化半導體裝置的表面。平坦化工具110可以結合拋光墊和保持環(例如，通常具有比半導體裝置更大的直徑)來利用研磨劑和腐蝕性化學漿料。拋光墊和半導體裝置可以透過動態拋光頭壓在一起並透過保持環保持就位。動態拋光頭可以以不同的旋轉軸旋轉以去除材料並平整半導體裝置的任何不規則形貌，從而使半導體裝置平坦或平面。

電鍍工具112是一種能夠用一種或多種金屬電鍍基底 (例如，晶圓、半導體裝置等)或其一部分的半導體加工工具。例如，電鍍工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如，錫銀、錫鉛等)電鍍裝置，和/或用於一種或多種其他類型的導電材料、金屬和/或類似類型的材料的電鍍裝置。

晶圓/晶粒運輸工具114包括移動機器人、機械臂、有軌電車或有軌車、高架起重機運輸(OHT)系統、自動材料搬運系統(AMHS)和/或被配置成用於在半導體處理工具102-112之間傳送基底和/或半導體裝置，其被配置為在同一半導體處理工具的處理室之間傳送基底和/或半導體裝置，和/或被配置為傳送基底和/或半導體裝置往返其他位置，例如晶圓架、儲藏室等。在一些實施例中，晶圓/晶粒傳送工具114可以是被配置為行進特定路徑和/或可以半自主或自主操作的程式裝置。在一些實施例中，示例環境100包括多個晶圓/晶粒運輸工具114。

例如，晶圓/晶粒傳送工具114可以被包含在集束工具或包含多個處理室的另一種類型的工具中，並且可以被配置為在多個處理室之間傳送基底和/或半導體裝置，以在處理室和緩衝區之間傳送基底和/或半導體裝置，在處理室和諸如裝置前端模組(EFEM)之類的介面工具之間傳送基底和/或半導體裝置，和/或在處理室和運輸載體(例如，前開口統一晶圓盒(FOUP))之間的半導體裝置傳送基底和/或半導體裝置，等等。在一些實施例中，晶圓/晶粒傳送工具114可以被包括在多室(或簇)沉積工具 102中，多室(或簇)沉積工具102可以包括預清潔處理室(例如，用於清潔或去除氧化物、氧化和/或沉積物)。沉積處理室(例如，用於沉積不同類型材料的處理室、用於執行不同類型沉積操作的處理室)。在這些實施例中，晶圓/晶粒傳送工具114被配置成在沉積工具102的處理室之間傳送基底和/或半導體裝置，而不會破壞或移除處理室和/或在沉積工具102中的處理操作之間的真空(或至少部分真空)，如本文所述。

在一些實施方案中，半導體處理工具102-112中的一者或多者可執行本文所述的一者或多者半導體處理操作。例如，半導體加工工具102-112中的一個或多個可以形成包括在半導體裝置的記憶體單元結構中的電晶體結構的閘極結構；可以在閘極結構上方形成電晶體結構的閘介電層；可在閘介電層上形成電晶體結構的通道層；可以在通道層上形成電晶體結構的多個源極/汲極區；可以在多個源極/汲極區中的源極/汲極區上形成記憶體單元結構的源極/汲極互連結構；可以在源極/汲極互連結構上形成包括在記憶體單元結構中的電容器結構的底部電極；可以在底部電極上方形成電容器結構的氫吸收層；和/或可以在氫吸收層之上形成電容器結構的頂部電極，以此類推。半導體處理工具102-112中的一個或多個可以執行本文所述的其他半導體處理操作，諸如結合圖4A至圖4T、圖6A至圖6F、圖8A至圖8O、圖10A至圖10F、圖12和/或圖13。

圖1所示的裝置的數量和佈置被提供作為一個或多個範例。實際上，可以存在比圖1中所示的附加裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，圖1中所示的兩個或更多個裝置可以在單一裝置，或單一裝置內實作圖1所示的裝置可以實現為多個分散式裝置。另外或替代地，示例環境100的一組裝置(例如，一個或多個裝置)可以執行被描述為由示例環境100的另一組裝置執行的一個或多個功能。

圖2A至圖2C是本文所描述的示例半導體裝置200的圖。具體地，圖2A示出了半導體裝置200的後段製程(BEOL)區域的俯視圖，圖2B示出了沿著圖2A中的截面A-A的BEOL區域的截面圖。圖2C示出了沿圖2A中的截面B-B的BEOL區域的截面圖。半導體裝置200包含半導體裝置的範例，諸如半導體記憶體元件、影像感測器元件(例如，互補金屬氧化物半導體(CMOS)影像感測器(CIS)元件)、半導體邏輯元件(例如，處理器、中央處理單元(CPU)、圖形處理單元(GPU)、數位訊號處理器(DSP))、輸入/輸出裝置、專用積體電路(ASIC)或另一類型的半導體裝置。在一些實施例中，半導體裝置200包括前段製程(FEOL)區域，其包括與半導體裝置200的BEOL區域連接的積體電路。

如圖2A所示，半導體裝置200可以包含記憶體陣列，該記憶體陣列包含多個記憶體單元結構202。記憶體陣列可以被包含在BEOL中的一個或多個後段製程介電層(例如，BEOL介電層)中。記憶體單元結構202可以包括揮發性記憶體結構，例如DRAM記憶體結構和/或另一類型的揮發性記憶體結構。

記憶體陣列中的記憶體單元結構202可以包括閘極結構204、閘極結構204上方的通道層206、以及通道層206上方的多個源極/汲極區208和210。閘極結構204、通道層206以及源極/汲極區208和210可以對應於記憶體單元結構202的電晶體結構。本文所使用的源極/汲極區可以指源極區、汲極區或源極區和汲極區兩者，取決於上下文。記憶體單元結構202還可以包括源極/汲極區208上方的互連結構212、源極/汲極區210上方的互連結構214、互連結構214上方的電容器結構216以及上方的位元線導電結構218。互連結構212可以將記憶體單元結構202的電晶體與位元線導電結構218電耦合，且互連結構214可以將記憶體單元結構202的電晶體與電容器結構216電耦合。電容器結構216可以被配置為選擇性地儲存記憶體單元結構202的電荷，使得記憶體單元結構202能夠基於電容器結構216中儲存的電荷量來儲存一個或多個邏輯值。電容器結構216可以被稱為記憶體單元結構202的基於電荷的可程式記憶體單元。

如圖2A進一步所示，記憶體陣列中的一個或多個位元線導電結構218可以在半導體裝置200中的第一方向(例如，x方向)上延伸。記憶體中的一個或多個閘極結構204陣列可以在半導體裝置200中沿著近似正交於第一方向的第二方向(例如，y方向)延伸。這使得閘極結構204能夠跨越記憶體陣列中的多個記憶體單元結構202，並且使得單一位元線導電結構218能夠跨越記憶體陣列中的多個記憶體單元結構202。因此，記憶體陣列中的記憶體單元結構202可以佈置成網格，並且每個電耦合到單一閘極結構204和位元線導電結構218，這使得記憶體陣列中的每個記憶體單元結構202能夠透過閘極結構204和位元線導電結構218的特定組合被存取。

在一些實作方式中，記憶體陣列中的一個或多個通道層206可以在半導體裝置200中的第一方向上延伸並且可以跨越多個記憶體單元結構202。源極/汲極區208和源極/汲極區210可以沿著第二方向延伸。在一些實施例中，每個記憶體單元結構202可以包括其自己的一組源極/汲極區208和210以及與源極/汲極區208和210耦合的單一通道層206。因此，記憶體單元結構202可以稱為作為單通道記憶體單元結構。源極/汲極區208和210可以被包括在閘極結構204的正上方和/或周邊內。

在一些實施例中，可以包括介電層220和222以提供源極/汲極區208和/或210之間的電隔離。介電層220可以提供相鄰源極/汲極區208和/或210之間沿x方向的電隔離。介電層222可以在兩個或更多個源極/汲極區208之間和/或兩個或更多個源極/汲極區210之間提供沿y方向的電隔離。

圖2B示出了記憶體單元結構202沿著圖2A所示的截面A-A的截面圖。沿截面A-A的截面圖包括記憶體單元結構202的互連結構214和電容器結構216。

如圖2B所示，記憶體單元結構202可以包括在半導體裝置200的一個或多個後段層中。後段介電層(例如，BEOL層或BEOL介電層)可以包含介電層224，其中包含記憶體單元結構202的閘極結構204。介電層224可以包括一層或多層，諸如鈍化層226、蝕刻停止層(ESL)228和/或隔離層230等。閘極結構204可以包括位於閘極結構204的閘電極236與介電層224之間的一個或多個襯層232和234。

鈍化層226可以包括一種或多種高介電常數(高k)介電材料，以提供相對於隔離層230的蝕刻選擇性。高k介電材料的例子包括介電常數大於氧化矽介電常數(約3.6)的介電材料，例如氮氧化矽(SiON_x)和/或氮化矽(Si_xN_y)等。ESL 228可以包括氧化鋁(AlO_x)、氮化鋁(AlN_x)和/或另一合適的ESL材料。隔離層230可以包括一種或多種低介電常數(低k)介電材料，諸如氧化矽(SiO_x)、摻氟矽酸鹽玻璃(FSG)和/或另一種低k介電材料。

閘電極236可以包括多晶矽(例如，多晶矽)、諸如鎢(W)和/或鋁(Al)的一種或多種導電材料、一種或多種高k材料、和/或它們的組合。襯層232和/或234可以包括黏合襯裡(例如，被包括以促進閘電極236和介電層224之間的黏合襯裡)、阻擋層(例如，被包括以減少或最小化閘電極236的材料擴散到介電層224中)和/或另一類型的襯層。用於襯層232和/或234的材料的例子包括氮化鉭(TaN)和/或氮化鈦(TiN)等。

閘介電層238可以包括在閘極結構204之上和/或上方。閘介電層238可以包括在介電層224之上。閘介電層238可以包括一種或多種介電材料，如氧化鉿(HfO₂等HfO_x)、氧化矽(SiO₂等SiO_x)、氧化鋁(Al₂O₃等Al_xO_y)、氧化鋯(Zr_xO_y)、氧化鈦(Ti_xO_y))和/或氮氧化矽(SiON)等。

通道層206可以被包括在閘介電層238之上和/或上方。以這種方式，閘介電層238位於閘極結構204和通道層206之間。通道層206可以包括一種或多種金屬氧化物材料或金屬氧化物半導體材料。在一些實施例中，通道層206是n型通道，其包括氧化錫(SnO_x，例如SnO₂)、氧化銦(In_xO_y，例如In₂O₃)、氧化鋅(ZnO)、氧化銦鎵鋅(InGaZnO或IGZO)，和/或其他n型金屬氧化物材料。在一些實施例中，通道層206是p型通道，其包括氧化鎳(NiO)、氧化銅(Cu_xO，諸如Cu₂O)、銅鋁氧化物(CuAlO_x，諸如CuAlO₂)、銅鎵氧化物。(CuGaO_x諸如CuGaO₂)、銅氧化銦(CuInO_x諸如CuInO₂)、銅酸鍶(SrCu_xO_y諸如SrCu₂O₂)、氧化錫(SnO)和/或另一種p型金屬氧化物材料。

半導體裝置200可以包括額外的後段介電層，例如通道層206上方的介電層220。介電層220可以包括一層或多層，例如隔離層240、ESL 242和記憶體單元結構202的源極/汲極區208和210可以包括在介電層220中。源極/汲極區208和210可以各自包括一個或多個襯層246和/或248，並且源極/汲極區208 和210可以被包括在通道層206之上和/或上方。源極/漏極區208和210可以與通道層206電耦合，使得電流被選擇性地允許透過通道層206在源極/汲極區208和210之間流動。

隔離層240和244可以各自包括一種或多種低k介電材料，諸如氧化矽(SiO_x)、FSG和/或另一種低k介電材料。ESL 242可以包括氧化鋁(AlO_x)、氮化鋁(AlN_x)和/或另一合適的ESL材料。

源極/汲極區208和/或210的一個或多個襯層246和/或248可以包括阻擋襯墊以防止材料從電極250遷移到周圍介電層220中，包括黏附層以促進黏附在電極250和周圍的介電層220和/或另一種類型的襯層之間。用於源極/汲極區208和/或210的電極250的材料的範例包括多晶矽、銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)和/或鋁(Al)，等等。襯層246和/或248的例子包括氮化鉭(TaN)、氮化鈦(TiN)、氧化銦錫(ITO)和/或另一合適的襯層等。

閘極結構204、閘介電層238、通道層206以及源極/汲極區208和210可以對應於記憶體單元結構202的電晶體結構252。電晶體結構252的閘極結構204可以包括在通道層206下方(例如，在半導體裝置200中的z方向上)以及源極/汲極區208和210下方。因此，閘極結構204可以稱為底閘極。

電晶體結構252可以透過互連結構214在電晶體結構252之上與電容器結構216電耦合。電晶體結構252可以被配置為選擇性地控制對電容器結構216的存取。例如，電晶體結構252可以被活化以使得電荷能夠透過電晶體結構252提供給電容器結構216。作為另一個範例，電晶體結構252可以被去活化以使得電荷能夠被儲存在(例如，保留在)電容器結構216中。作為另一個範例，電晶體結構252可以被活化以執行「讀取」操作，其中儲存在電容器結構216中的電荷通過電晶體結構252放電並被測量。

在一些實施例中，記憶體單元結構202可以與電晶體結構252下方的字線導電結構(未示出)物理耦合和/或電耦合。字線導電結構也可以稱為存取線導電結構，除其他範例之外，更包括選擇線導電結構、位址線導電結構和/或行線導電結構。字線導電結構可以被配置為選擇性地向電晶體結構252的閘極結構204提供電壓或電流，以用於執行與記憶體單元結構202相關聯的存取操作。

互連結構214可以包括在一個或多個後段介電層中，例如鈍化層254和/或鈍化層254上方的隔離層256等。互連結構214可以被納入源極/汲極區210上，並且可以與源極/汲極區210電耦合和/或物理耦合。

鈍化層254可以包括一種或多種高k介電材料，例如氮氧化矽(SiON_x)和/或氮化矽(Si_xN_y)等。隔離層256可以包括一種或多種低k介電材料，諸如氧化矽(SiO_x)、FSG和/或另一種低k介電材料。

互連結構214可以包括通孔、插塞、溝槽、雙鑲嵌結構和/或另一類型的導電結構。互連結構214可以包括一個或多個襯層258和電極260。電極260可以包括一種或多種導電材料，例如銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)和/或銀(Ag)等。一層或多層襯層258可以包括在電極260與鈍化層254和/或隔離層256之間。一層或多層襯層258可以包括阻擋襯墊，以防止材料從電極260遷移到鈍化層254和/或隔離層256、可以包括以促進電極260與鈍化層254和/或隔離層256之間的黏附的黏附層、和/或另一種類型的襯層。包括在襯層258的材料的例如包括氮化鉭(TaN)、氮化鈦(TiN)和/或另一合適的襯層等。

電容器結構216可以包括深溝槽電容器(DTC)，該深溝槽電容器在電容器結構216的高度和電容器結構216的寬度或臨界尺寸(CD)之間具有相對高的縱橫比。或者，電容器結構216可以包括平面電容器和/或另一種類型的電容器結構。電容器結構216的底表面可以與互連結構214電耦合和/或物理耦合。電容器結構216可以包括半導體裝置200的一個或多個後段介電層，例如ESL 262、鈍化層264和/或隔離層266。

ESL 262可以包括氧化鋁(AlO_x)、氮化鋁(AlN_x)和/或另一合適的ESL材料。鈍化層264可以包括一種或多種高k介電材料，例如氮氧化矽(SiON_x)和/或氮化矽(Si_xN_y)等。隔離層266可以包括低k介電材料，諸如氧化矽(SiO_x)、FSG和/或另一低k介電材料。

電容器結構216可以包括在電容器結構216的側壁和底表面之上和/或上方的底部電極268。底部電極268可以包括第一底部電極層268a和第二底部電極層268b。第一底部電極層268a和第二底部電極層268b可以各自包括導電(或半導體)材料，例如氮化鉭(TaN)、氮化鈦(TiN)、鎢(W)、鋁(Al)、多晶矽，和/或其他合適的材料。

電容器結構216也可以包括在第一底部電極層268a和第二底部電極層268b之間的氫吸收層270。因此，氫吸收層270可以被包括在第一底部電極層268a之上和/或上方，並且第二底部電極層268b可以被包括在氫吸收層270之上和/或上方。氫吸收層270可以符合電容器結構216的深溝槽電容器結構的輪廓。氫吸收層可以包括容易吸收氫(H)的金屬氧化物材料(或金屬氧化物半導體材料)。金屬氧化物材料的範例可以包括氧化銦(In_xO_y諸如In₂O₃)、鈦氧化物(TiO_x諸如TiO₂)、ITO、氧化銦錫(ITO)、氧化鈰，除其他範例外，更包括氧化鋅(CeO_x)、氧化鋅(ZnO)和/或氧化銦鎵鋅(IGZO)。

氫吸收層270的金屬氧化物材料可以在氫向下擴散到通道層206的金屬氧化物材料中之前吸收並保留氫。至少一些後段介電層(和/或其他層)可以使用氫用作載氣和/或淨化氣體的沉積技術來沉積，導致難以調節半導體裝置200中的氫含量。此外，電容器結構216的金屬層，互連結構214和/或源極/汲極區 210通常可以具有低氫遷移能量，使得氫能夠快速擴散通過這些結構並進入通道層206。半導體裝置200的熱處理操作可以進一步促進氫向下擴散到通道層206中。氫可以離子化並與通道的金屬氧化物材料中的氧結合以形成氧-氫(OH)鍵。

相反地，氫吸收層270可以在氫向下擴散到通道層206的金屬氧化物材料中之前吸收氫。具體地，氫吸收層270的金屬氧化物材料捕獲周圍區域中的自由電子並結合自由電子與離子化氫產生自由電子，使得離子化氫保持固定在氫吸收層270內。氫吸收層270中吸收離子化氫的化學反應可表示為：MO_x+H⁺+e^-→M(OH)_x

其中M是指金屬氧化物材料的金屬成分。因此，氫吸收層270可以沉積為金屬氧化物層，並且在半導體裝置200中吸收氫之後可以隨後包含一種或多種金屬氫氧化物材料(例如，In(OH)_x、Ti(OH)_x、Zn(OH)_x)。

在一些實施例中，氫吸收層270的厚度包括在約1奈米至約100奈米的範圍內。如果氫吸收層270的厚度小於約1奈米，則氫吸收層270可能無法提供足夠的氫吸收，導致通道層206中的氫擴散量增加。當氫吸收層270大於約100奈米時，氫吸收層270可能佔據電容器結構216的大量體積，從而減少電容器結構216的電極的可用體積。這可能會增加電容器結構216的電阻率並降低電容器結構216的電容。如果氫吸收層270的厚度包括在大約1奈米至大約100奈米的範圍內，則可以實現足夠量的氫吸收，並且可以實現足夠低的電阻和足夠高的電容以用於電容器結構216。然而，氫吸收層270的厚度的其他值以及除約1奈米至約100奈米之外的範圍也在本揭露的範圍內。

電容器結構216也可以包括在底部電極268之上和/或上方(例如，在第二底部電極層268b之上和/或上方)的介電層272。介電層272可以包括高k介電材料，其使得能夠實現電容器結構216的高電容。可以包括在電容器結構216的介電層272中的高k介電材料的範例包括氧化鋯(ZrO_x，諸如ZrO₂)、鉿氧化物(HfO_x，諸如HfO₂)、鉿鋯氧化物(HZO)、鋯鋁氧化物(ZAO)、矽摻雜氧化鉿(HSO)和/或其他高k介電材料。將底部電極268分成第一底部電極層268a和第二底部電極層268b使得氫吸收層270能夠形成為使得氫吸收層270不與介電層272直接接觸，否則可能會導致氫吸收層270與介電層272直接接觸，其可能導致介電層272的高k材料與氫吸收層270之間的逆反應。以此方式，形成氫吸收層270使得氫吸收層270不與介電層272直接接觸可以實現電容器結構216的層的低表面粗糙度，這可以使得電容器結構216能夠實現高電容值和/或低電阻。

頂部電極274可以包括在介電層272之上和/或上方。頂部電極274可以包括導電(或半導體)材料，例如氮化鉭(TaN)、氮化鈦(TiN)、鎢(W)、鋁(Al)、多晶矽和/或其他合適的材料。

圖2C示出了記憶體單元結構202沿著圖2A所示的截面平面B-B的另一截面圖。沿截面B-B的截面圖包括記憶體單元結構202的互連結構212和位元線導電結構218。

如圖2C所示，源極/汲極區208可以與互連結構212電耦合和/或物理耦合。互連結構212可以包括在源極/汲極區208上方的鈍化層254中。互連結構212可以將源極/汲極區208電耦合至互連結構212上方的位元線導電結構218。互連結構212可以包括一個或多個襯層258和電極260。電極260可以包括一個或多個導電結構材料，例如銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)和/或銀(Ag)等。一個或多個襯層258可以包括在電極260與鈍化層254和/或隔離層256之間。包括在襯層258中的材料的例子包括氮化鉭(TaN)、氮化鈦(TiN)和/或另一個合適的襯層，等等。

位元線導電結構218也可以稱為列線導電結構。位元線導電結構218可以位於互連結構212之上和/或上方，並且可以被配置為選擇性地從電容器結構216接收電流或透過電晶體結構252向電容器結構216提供電流。位元線導電結構218可以包括一種或多種導電材料，例如銅(Cu)、鈷(Co)、釕(Ru)、鈦(Ti)、鎢(W)、金(Au)和/或銀(Ag)等範例。

如上所述，圖2A至圖2C作為範例提供。其他範例可以與關於圖2A至圖2C所描述的不同。

圖3A至圖3C是與包含本文所述的氫吸收層270的記憶體單元結構相關聯的參數的範例的圖。圖3A示出了作為記憶體單元結構中包含的電晶體結構252的閘極長度(Lg)的函數的閾值電壓(Vts)302的範例300。如圖3A所示，資料圖306對應於包含氫吸收層270的記憶體單元結構，其中氫吸收層270具有第一厚度。資料圖308對應於包括具有第二厚度的另一氫吸收層270的另一個記憶體單元結構。第一厚度可以大於第二厚度。如資料圖306和308所示，具有較大厚度的氫吸收層270通常能夠對於相同的閘極長度304實現較大的閾值電壓302。這可能是由於具有較大厚度的氫吸收層270所致。能夠更好地吸收否則會污染記憶體單元結構的通道層的氫並降低閾值電壓302。

作為記憶體單元結構的應力時間312的函數的降低閾值電壓(Vts)302的範例310。如圖3B所示，資料組314對應於包括氫吸收層270的記憶體單元結構，且資料組316對應於不包括氫吸收層270的另一記憶體單元結構。由於氫吸收層270的氫擴散阻擋，可以減少和/或最小化NBTI對記憶體單元結構的影響。在沒有氫吸收層270的情況下，隨著應力時間312的增加，氫擴散可以引起閾值電壓的降低，如資料組316所示。

圖3C示出了氫濃度320作為沿著多個記憶體單元結構的電晶體結構252中的通道層206的水平位置322的函數的範例318。資料圖324-330可以分別對應於氫吸收層270的厚度增加。如圖3C所示，氫濃度320通常可以隨著氫吸收層270的厚度增加而減少。

如上所述，圖3A至圖3C作為範例提供。其他範例可以與關於圖3A至圖3C所描述的不同。

圖4A至圖4T是形成本文所描述的半導體裝置200的記憶體單元結構202的示例實施方式400的圖。在一些實作方式中，結合圖4A至圖4T的處理操作中的一個或多個可以使用半導體處理工具102-112和/或晶圓/晶粒運輸工具114中的一個或多個來執行。在一些實施方式中，結合圖4A至圖4T所描述的處理操作中的一個或多個可以使用未示出的另一半導體處理工具來執行。

轉向圖4A，可以在半導體裝置200的前段處理之後執行結合圖4A至圖4T所描述的處理操作中的一個或多個。因此，記憶體單元結構202可以形成在半導體裝置200的後段區域(例如，BEOL區域)中。如圖4A所示，可以形成介電層224。沉積工具102可使用CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沉積技術和/或除上文中所描述的沉積技術之外的沉積技術來沉積介電層224。在一些實施例中，沉積介電層224包括沉積鈍化層226、在鈍化層226上沉積ESL 228、以及在ESL 228上沉積隔離層230。

如圖4B和圖4C所示，記憶體單元結構202的電晶體結構252的閘極結構204可以形成在介電層224。閘極結構204可以在半導體裝置200中的y方向上延伸，如圖4B中的俯視圖所示。介電層224可以電隔離半導體裝置200中的相鄰閘極結構204。如圖4C所示，形成閘極結構204可以包括在介電層224中的凹槽中形成襯層232和/或234，並在襯層232和/或234之上和/或上方形成閘電極236。

凹槽可以形成在介電層224中和/或穿過介電層224(例如，形成在鈍化層226、ESL 228和隔離層230中和/或穿過介電層224)。在一些實施例中，光阻劑層中的圖案用於在介電層224中形成凹槽。在這些實施方式中，沉積工具102用於在介電層224上形成光阻劑層。曝光工具104對光阻劑進行曝光到輻射源以圖案化光阻劑層。顯影工具106顯影並去除光阻劑層的部分以露出圖案。蝕刻工具108基於圖案蝕刻到介電層224中以形成凹槽。在一些實施例中，蝕刻操作包括等離子體蝕刻技術、濕式化學蝕刻技術和/或另一類型的蝕刻技術。在一些實施例中，光阻劑去除工具可去除光阻劑層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

為了在凹槽中形成閘極結構204，可以使用沉積工具102和/或電鍍工具112來使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術、和/或有別於上面結合圖1所描述的沉積技術在凹槽中的襯層232和/或234之上和/或上方沉積閘電極236。在一些實施方式中，種子層首先沉積在襯層232和/或234上，並且閘電極236沉積在種子層上，其中種子層促進襯層232和/或234與閘電極236之間的黏附。在一些實施例中，平坦化工具110用於平坦化襯層232和/或 234和/或閘電極236。

如圖4D和4E所示，可以在介電層224上方和/或之上以及在閘極結構204之上和/或上方形成多個層。例如，可以在介電層224以及閘極結構204之上和/或上方形成閘介電層238。作為另一示例，通道層206可以形成在閘介電層238之上和/或上方。沉積工具102可使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術以外的沉積技術來沉積閘介電層238。平坦化工具110可用於平坦化閘介電層238。沉積工具102可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上文中描述的另一種沉積技術和/或除了上面結合圖1所述的沉積技術之外的沉積技術來沉積通道層206。在一些實施方式中，平坦化工具110可以用於平坦化通道層206。

如圖4F和圖4G所示，可以形成介電層220和222。沉積工具102可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上文結合圖1所描述的另一沉積技術和/或除了上面結合圖1所描述的以外的沉積技術來沉積介電層220和222。在一些實施方式中，平坦化工具110可以用於平坦化介電層220和222。在一些實施方式中，沉積介電層220包括沉積隔離層240、在隔離層240上沉積ESL 242，並在ESL 242上沉積隔離層244。

如圖4F和圖4G所示，記憶體單元結構202的源極/汲極區208和210可以形成在介電層220中。源極/汲極區208和 210可以在半導體裝置200中沿著y方向延伸，如圖4F的俯視圖。介電層220可以在半導體裝置200中的x方向上電隔離相鄰的源極/汲極區208和210。介電層222可以在y方向上電隔離相鄰的源極/汲極區208和相鄰的源極/汲極區210。如圖4G所示，形成源極/汲極區208或210可以包括在介電層220中的凹槽中形成襯層246和/或248，以及形成位於襯層246和/或248之上和/或上方的電極250。

用於記憶體單元結構202的電晶體結構252的源極/汲極區208和210的凹槽可以形成在閘極結構204之上並且在介電層220中和/或穿過介電層220。以這種方式，在源極/汲極區208和源極/汲極區210可以位於閘極結構204上方的通道層206中。凹槽可以形成在隔離層240、ESL 242和隔離層244中和/或穿過隔離層240、ESL 242和隔離層244。在一些實施方式中，介電層220上的光阻劑層中的圖案用於在介電層220中形成凹槽。在這些實施例中，沉積工具102用於在介電層220上形成光阻劑層。曝光工具104將光阻劑層曝光於輻射源以圖案化光阻劑層。顯影工具106顯影並去除光阻劑層的部分以露出圖案。蝕刻工具108基於圖案蝕刻到介電層220中以形成凹槽。在一些實施例中，蝕刻操作包括等離子體蝕刻技術、濕式化學蝕刻技術和/或另一類型的蝕刻技術。在一些實施例中，光阻劑去除工具可去除光阻劑層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

為了在介電層220的凹槽中形成源極/汲極區208或源極/汲極區210，可以使用沉積工具102和/或電鍍工具112來沉積襯層246和/或248，例如使用CVD技術、PVD技術、ALD技術、電鍍技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術。襯層246可以落在閘極結構204正上方的通道層206上。沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、外延技術、上文結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的之外的沉積技術，將電極250沉積在襯層246和/或248之上和/或上方形成在凹槽中。在一些實施方式中，種子層首先沉積在襯層246和/或248上，並且電極250沉積在種子層上，其中種子層促進襯層246和/或248與電極250之間的黏附。在一些實施例中，平坦化工具110用於平坦化襯層246和/或248和/或電極250。

如圖4H和4I所示，記憶體單元結構202的互連結構212(例如，源極/汲極接觸件、源極/汲極互連結構)可以形成在源極/汲極區208之上和/或上方。互連結構212可以接合在源極/汲極區208上，使得互連結構212與源極/汲極區208物理耦合和/或電耦合。如圖4I所示，互連結構212可以形成在介電層220上面的鈍化層254。互連結構212可以形成在鈍化層254中的凹槽中。

半導體裝置200的後段區域的鈍化層254可以沉積在介電層220之上和/或上方。沉積工具102可以用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術來沉積鈍化層254。在一些實作方式中，平坦化工具110可以用於平坦化鈍化層254。

在一些實施例中，光阻劑層中的圖案用於在源極/汲極區208之上的鈍化層254中形成凹槽。在這些實施方式中，沉積工具102可用於在鈍化層254上形成光阻劑層。曝光工具104可用於將光阻劑層暴露於輻射源以圖案化光阻劑層。顯影工具106可用於顯影並去除光阻劑層的部分以露出圖案。蝕刻工具108可以用於基於圖案蝕刻到鈍化層254中以形成凹槽。在一些實施例中，蝕刻操作包括等離子體蝕刻技術、濕式化學蝕刻技術和/或另一類型的蝕刻技術。在一些實施例中，光阻劑去除工具可去除光阻劑層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

沉積工具102和/或電鍍工具112可以用於在凹槽中沉積互連結構212。例如，沉積工具102和/或電鍍工具112可以用於使用CVD技術、PVD技術、ALD技術、電鍍技術、氧化技術、上面結合圖1另一種描述的沉積技術、和/或除了上面結合圖1所描述的沉積技術之外的沉積技術，在凹槽中沉積互連結構212的襯層258。作為另一個範例，沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術和/或除上面結合圖1所描述的沉積技術之外的沉積技術，來將互連結構212的電極260沉積在凹槽中的襯層258上。在一些實施例中，平坦化工具110可以用於平坦化互連結構212。在一些實施例中，種子層沉積在互連結構212中。在形成電極260之前形成凹槽以促進襯層258和電極260之間的黏附。

如圖4J和4K所示，記憶體單元結構202的位元線導電結構218可以形成在互連結構212上方，使得位元線導電結構218位於電晶體結構252上方。位元線導電結構218可以落在互連結構212上。互連結構212使得互連結構212與位元線導電結構218耦合。以此方式，互連結構212將電晶體結構252與位元線導電結構218電耦合。位元線導電結構218可以在半導體裝置200中的x方向延伸。

沉積工具102和/或電鍍工具112可以用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術和/或除上文結合圖1所述的沉積技術以外的沉積技術，來沉積位元線導電結構218。在一些實施方式中，平坦化工具110用於平坦化位元線導電結構218。

如圖4L和4M所示，記憶體單元結構202的互連結構214(例如，源極/汲極接觸件、源極/汲極互連結構)可以形成在源極/汲極區210之上和/或上方。互連結構214可以接合在源極/汲極區210上，使得互連結構214與源極/汲極區210物理耦合和/或電耦合。如圖4M所示，互連結構214可以形成在鈍化層254中且互連結構214可以形成在鈍化層254上方的隔離層256中。互連結構214可以形成在鈍化層254中和隔離層256中的凹槽中。

半導體裝置200的後段區域的隔離層256可以沉積在鈍化層254之上和/或上方。沉積工具102可以用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術，來沉積隔離層256。在一些實施例中，平坦化工具110可以用於平坦化隔離層256。

在一些實施例中，光阻劑層中的圖案用於在鈍化層254中以及在源極/汲極區210上方的隔離層256中形成凹槽。在這些實施方式中，沉積工具102可用於形成隔離層256上的光阻劑層。可使用曝光工具104將光阻劑層暴露於輻射源以圖案化光阻劑層。顯影工具106可用於顯影並去除光阻劑層的部分以露出圖案。蝕刻工具108可以用於基於圖案蝕刻到鈍化層254和隔離層256中以形成凹槽。在一些實施例中，蝕刻操作包括等離子體蝕刻技術、濕式化學蝕刻技術和/或另一類型的蝕刻技術。在一些實施例中，光阻劑去除工具可去除光阻劑層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽的替代技術。

沉積工具102和/或電鍍工具112可以用於在凹槽中沉積互連結構214。例如，沉積工具102和/或電鍍工具112可以用於使用CVD技術、PVD技術、ALD技術、電鍍技術、氧化技術、上面結合圖1另一種描述的沉積技術、和/或除了上面結合圖1所描述的沉積技術之外的沉積技術，在凹槽中沉積互連結構214的襯層258。作為另一個範例，沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術和/或除了上面結合圖1所描述的沉積技術之外的沉積技術，來將互連結構214的電極260沉積在凹槽中的襯層258上。在一些實施例中，平坦化工具110可以用於平坦化互連結構214。在一些實施例中，種子層在形成電極260之前沉積在互連結構214中的凹槽以促進襯層258和電極260之間的黏附。

如圖4N所示，記憶體單元結構202的電容器結構216可以形成在記憶體單元結構202的互連結構214上方。電容器結構216可以透過互連結構214與電晶體結構252電耦合。圖4O至圖4T示出了形成電容器結構216的範例操作。

如圖4O所示，ESL 262可以形成在隔離層256之上和/或上方。鈍化層264可以形成在ESL 262之上和/或上方。隔離層266可以形成在鈍化層264之上和/或上方。沉積工具102可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖 1描述的另一種沉積技術，和/或不同於上面結合圖1所描述的沉積技術來沉積ESL 262、鈍化層264和/或隔離層266。在一些實施例中，平坦化工具110用於平坦化ESL 262、鈍化層264和/或隔離層266。

如圖4O進一步所示，穿過ESL 262、鈍化層264和/或隔離層266形成凹槽402。凹槽402可以形成在互連結構214上方，使得互連結構214的頂表面透過凹槽402暴露。

在一些實施例中，光阻劑層中的圖案用於在互連結構214上方和到互連結構214上形成ESL 262、鈍化層264和/或隔離層266中的凹槽402。在這些實施例中，沉積工具102可以使用曝光工具104在隔離層266上形成光阻劑層。曝光工具104可用於將光阻劑層暴露於輻射源以圖案化光阻劑層。顯影工具106可用於顯影並去除光阻劑層的部分以露出圖案。蝕刻工具108可以用於基於圖案蝕刻到ESL 262、鈍化層264和/或隔離層266中以形成凹槽402。在一些實施方式中，蝕刻操作包括等離子體蝕刻技術、濕化學蝕刻技術，和/或另一種類型的蝕刻技術。在一些實施例中，光阻劑去除工具可去除光阻劑層的剩餘部分(例如，使用化學剝離劑、等離子體灰化和/或另一技術)。在一些實施例中，硬罩幕層被用作基於圖案形成凹槽402的替代技術。

如圖4P所示，電容器結構216的底部電極268的第一底部電極層268a可以形成在凹槽402。具體地，第一底部電極層268a可以共形地沉積在凹槽402的側壁和底表面上，使得第一底部電極層268a符合凹槽402的形狀或輪廓。凹槽402的底表面可以對應於互連結構214的頂表面。因此，第一底部電極層268a沉積在互連結構214的頂部表面上。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術、和/或不同於上面結合圖1所描述的沉積技術，來沉積第一底部電極層268a。

如圖4Q所示，電容器結構216的氫吸收層270可以形成在第一底部電極層268a之上和/或上方。具體地，氫吸收層270可以共形地沉積在凹槽402的側壁上方和底表面上方，使得氫吸收層270符合凹槽402的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或不同於如上文結合圖1所描述的沉積技術之外的沉積技術，來沉積氫吸收層270。

如圖4R所示，電容器結構216的底部電極268的第二底部電極層268b可以形成在凹槽402中的氫吸收層270之上和/或上方。具體地，第二底部電極層268b可以共形地沉積在凹槽402的側壁和底表面上方，使得第二底部電極層268b符合凹槽402的形狀或輪廓。可以使用沉積工具102和/或電鍍工具112來使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術和/或除了上面結合圖1描述的沉積技術之外的沉積技術，來沉積第二底部電極層268b。

如圖4S所示，電容器結構216的介電層272可以形成在第二底部電極層268b之上和/或上方。具體地，介電層272可以共形地沉積在凹槽402的側壁上方和底表面上方，使得介電層272符合凹槽402的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上文結合圖1所描述的另一沉積技術和/或除上文結合圖1所述之外的沉積技術，來沉積介電層272。

如圖4T所示，電容器結構216的頂部電極274可以形成在凹槽402中的介電層272之上和/或上方。具體地，可以沉積頂部電極274以填充電容器結構216中的剩餘體積。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術和/或除上面結合圖1所描述的沉積技術之外的沉積技術，來沉積頂部電極274。

在一些實施例中，平坦化工具110可以用於平坦化第一底部電極層268a、第二底部電極層268b、氫吸收層270、介電層272和/或頂部電極274。在一些實施方式中，在隔離層266的頂表面上方沉積第一底部電極層268a、第二底部電極層268b、氫吸收層270、介電層272和/或頂電極274，並且平坦化工具110用於從隔離層266的頂表面去除多餘的材料。

在形成電容器結構216之後，可以執行後續的半導體處理操作以在半導體裝置200中形成層和/或結構。例如，可以在電容器結構216上方形成附加介電層和/或附加金屬化層。半導體加工操作可能涉及使用氫(例如，作為載氣、作為淨化氣體、作為沉積材料的元素)和/或熱處理，其中任何一個都可能導致氫向下擴散到記憶體單元結構中電容器結構216中，然而，電容器結構216中的氫吸收層270反而吸收氫，從而阻擋、最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的可能性。以這種方式，電容器結構216的氫吸收層270可以最小化和/或減少通道層206污染的可能性，這可以最小化和/或減少記憶體單元結構202的效能下降和/或故障的可能性。

如上所述，圖4A至圖4T作為範例提供。其他範例可以與關於圖4A至圖4T所描述的不同。

圖5A至圖5C是本文所描述的示例半導體裝置500的圖。如圖5A至圖5C所示，半導體裝置500可以包含記憶體陣列，該記憶體陣列包含多個記憶體單元結構502。記憶體陣列可以被包含在半導體裝置500的BEOL區域中的一個或多個後段介電層(例如，BEOL介電層)中。記憶體單元結構502可以包括易失性記憶體結構，例如DRAM記憶體結構和/或另一類型的揮發性記憶體結構。

如圖5A至圖5C所示，記憶體單元結構502可以包括與記憶體單元結構202類似的零件204-276的組合和佈置。然而，在記憶體單元結構502中，氫吸收層270被包括在第一頂部電極層274a和第二頂部電極層274b之間。因此，記憶體單元結構 502的電容器結構216可以包括底部電極268、底部電極268與第一頂部電極層274a之間的介電層272、以及第一頂部電極層274a與第二頂部電極層274b之間的氫吸收層270。

如記憶體單元結構202所示，在第一底部電極層268a和第二底部電極層268b之間包括氫吸收層270提供了氫吸收層270可以跨越其吸收半導體裝置200中的氫的大半徑區域。如記憶體單元結構502所示，在第一頂部電極層274a和第二頂部電極層274b之間包括氫吸收層270，為氫吸收層270的厚度提供了靈活性，並且使得氫吸收層270的厚度能夠減小。氫吸收層270的大小是根據電容器結構216的深寬比來決定。

如上所述，圖5A至圖5C作為範例提供。其他範例可以與關於圖5A至圖5C所描述的不同。

圖6A至圖6F是形成本文所描述的半導體裝置500的記憶體單元結構502的示例實施方式600的圖。在一些實作方式中，結合圖6A至圖6F所描述的處理操作中的一個或多個可以使用半導體處理工具102-112和/或晶圓/晶粒運輸工具114中的一個或多個來執行。在一些實施方式中，可以結合圖6A至圖6F描述的處理操作中的一個或多個使用圖1中未示出的另一半導體處理工具來執行。

如圖6A所示，可以執行結合圖4A至圖4M所描述的一個或多個半導體處理操作以形成半導體裝置500的記憶體單元結構502的組件204-214和218-266。如圖6A進一步所示，穿過 ESL 262、鈍化層264、和/或隔離層266形成凹槽602。凹槽602可以形成在互連結構214上方，使得互連結構214的頂表面透過凹槽602暴露。

如圖6B所示，記憶體單元結構502的電容器結構216的底部電極268可以形成在凹槽602。具體地，底部電極268可以共形地沉積在記憶體單元結構502的凹槽602側壁上和底部表面上。使得底部電極268符合凹槽602的形狀或輪廓。凹槽602的底部表面可以對應於互連結構214的頂部表面。因此，沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上文中描述的與圖1相關的另一種沉積技術，和/或除上文與圖1相關描述的沉積技術之外的沉積技術，來沉積底部電極268。

如圖6C所示，記憶體單元結構502的電容器結構216的介電層272可以形成在底部電極268之上和/或上方。具體地，介電層272可以共形地沉積在凹槽602的側壁上方並且在底表面上方，使得介電層272符合凹槽602的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一種沉積技術、和/或除了上面結合圖1所描述的沉積技術之外的沉積技術，來沉積介電層272。

如圖6D所示，電容器結構216的頂部電極274的第一頂部電極層274a可以形成在凹槽602中的介電層272之上和/或上方。具體地，第一頂部電極層274a可以形成在凹槽602中的介電層272之上和/或上方。共形地沉積在凹槽602的側壁上和底部表面上，使得第一頂部電極層274a符合凹槽602的形狀或輪廓。可以使用沉積工具102和/或電鍍工具112使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術和/或不同於上面結合圖1所描述的沉積技術，來形成第一頂部電極層274a。

如圖6E所示，記憶體單元結構502的電容器結構216的氫吸收層270可以形成在第一頂部電極層274a之上和/或上方。具體地，氫吸收層270可以共形地沉積在凹槽602的側壁和底表面上方，使得氫吸收層270符合凹槽602的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一種沉積技術和/或如上文結合圖1所描述的除此之外的沉積技術，來沉積氫吸收層270。

如圖6F所示，電容器結構216的頂部電極274的第二頂部電極層274b可以形成在凹槽602中的氫吸收層270之上和/或上方。具體地，第二頂部電極層274b可以沉積以填充凹槽602中的剩餘體積。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術、和/或不同於上面結合圖1所描述的沉積技術，來沉積第二頂部電極層274b。

在一些實施例中，平坦化工具110可以用於平坦化底部電極268、氫吸收層270、介電層272、第一頂部電極層274a和/或第二頂部電極層274b。在一些實施例中，底部電極268、氫吸收層270、介電層272、第一頂部電極層274a和/或第二頂部電極層274b沉積在隔離層266的頂部表面上方，並且平坦化工具110用於從隔離層266的頂表面移除多餘的材料。

在形成電容器結構216之後，可以執行後續的半導體處理操作以在半導體裝置500中形成層和/或結構。例如，可以在電容器結構216上方形成附加介電層和/或附加金屬化層。半導體加工操作可能涉及使用氫(例如，作為載氣、作為淨化氣體、作為沉積材料的元素)和/或熱處理，其中任何一個都可能導致氫向下擴散到記憶體單元結構中502並污染電晶體結構252的通道層206，這會導致記憶體單元結構502的性能下降和/或故障。然而，電容器結構216中的氫吸收層270吸收氫，從而阻擋，最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的可能性。以這種方式，電容器結構216的氫吸收層270可以最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的通道層206的可能性，其可以最小化和/或減少記憶體單元結構502的效能下降和/或故障的可能性。

如上所述，圖6A至圖6F作為範例提供。其他範例可以與關於圖6A至圖6F所描述的不同。

圖7A至圖7C是本文所描述的示例半導體裝置700的圖。如圖7A至圖7C所示，半導體裝置700可以包含記憶體陣列，該記憶體陣列包含多個記憶體單元結構702。記憶體陣列可以被包含在半導體裝置的BEOL區域中的一個或多個後段介電層(例如，BEOL介電層)中。記憶體單元結構702可以包括易失性記憶體結構，例如DRAM記憶體結構和/或另一類型的揮發性記憶體結構。

如圖7A至圖7C所示，記憶體單元結構702可以包括與記憶體單元結構202類似的組件204-276的組合與佈置。然而，在記憶體單元結構702中，電晶體結構252包括與單通道電晶體結構相反的雙通道電晶體結構。具體地，如圖7B所示，透過互連結構214與電容器結構216耦合的源極/汲極區210可以位於閘極結構204的正上方，且記憶體單元結構702還可以包含多個源極/汲極區208a和208b位於閘極結構204的相對側上方且鄰近閘極結構204的相對側。因此，電晶體結構252的通道層206中的第一通道位於源極/汲極區208a與源極/汲極區210之間，且電晶體結構252的通道層206中的第二通道位於源極/汲極區208b和源極/汲極區210之間。源極/汲極區208a和208b可以各自電耦合和/或電耦合。或與相同位元線導電結構218物理耦合，或可以與不同位元線導電結構218電耦合和/或物理耦合。

記憶體單元結構702的電晶體結構252的雙通道配置使得記憶體單元結構702相對於記憶體單元結構202能夠實現增加的導通電流(例如，近似兩倍的導通電流)。相對於記憶體單元結構702，記憶體單元結構202可以提供降低的製造複雜性和增加的記憶體單元密度。

如上所述，圖7A至圖7C作為範例提供。其他範例可以與關於圖7A至圖7C所描述的不同。

圖8A至圖8O是形成本文所描述的半導體裝置700的記憶體單元結構702的示例實施方式800的圖。在一些實作方式中，結合圖8A至圖8O所描述的處理操作中的一個或多個可以使用半導體處理工具102-112和/或晶圓/晶粒運輸工具114中的一個或多個來執行。在一些實施方式中，結合圖8A至圖8O所描述的處理操作中的一個或多個可以使用圖1中未示出的另一半導體處理工具來執行。

如圖8A和圖8B所示，結合圖8A和圖8B所描述的一個或多個半導體處理操作包括：可執行圖4A至圖4G的製程以形成半導體裝置700的記憶體單元結構702的零件204-210、220-252。然而，可以執行附加的半導體處理操作以形成多個源極/汲極區208，包括記憶體單元結構702中的閘極結構204上方的源極/汲極區208a以及閘極結構204上方的源極/汲極區208b。源極/汲極區208a可以鄰近閘極結構204的第一側形成，且源極/汲極區208b可以形成為鄰近閘極結構204的與第一側相對的部分側。源極/汲極區210可以直接形成在閘極結構204上方，使得在源極/汲極區208a與源極/汲極區210之間的通道層206中形成第一通道，並且在源極/汲極區208b與源極/汲極區210之間的通道層206中形成第二通道。這樣，電晶體結構252為雙通道電晶體結構。

如圖8C和圖8D所示，記憶體單元結構702的互連結構212可以形成在源極/汲極區208a和208b之上和/或上方，使得互連結構212與源極/汲極區208a和208b物理耦合和/或電耦合。

如圖8E和圖8F所示，記憶體單元結構702的位元線導電結構218可以形成在互連結構212上方，使得位元線導電結構218位於電晶體結構252上方。位元線導電結構218可以落在互連結構212上，使得互連結構212與位元線導電結構218耦合。以此方式，互連結構212透過源極/汲極區208a和208b將電晶體結構252與位元線導電結構218電耦合。或者，源極/汲極區208a和208b可以各自與不同的位元線導電結構218電耦合。位元線導電結構218可以在半導體裝置200中的x方向上延伸。

如圖8G至圖8O所示，結合圖8G至圖8O所描述的一個或多個半導體處理操作。可執行圖4L至圖4T的製程以形成半導體裝置700的記憶體單元結構702的零件214、216和256-274，包括在其中形成電容器結構216的凹槽802中形成氫吸收層270。

在形成電容器結構216之後，可以執行後續的半導體處理操作以在半導體裝置700中形成層和/或結構。例如，可以在電容器結構216上方形成附加介電層和/或附加金屬化層。半導體加工操作可能涉及使用氫(例如，作為載氣、作為淨化氣體、作為沉積材料的元素)和/或熱處理，其中任何一個都可能導致氫向下擴散到記憶體單元結構中702並污染電晶體結構252的通道層206，這可能導致記憶體單元結構702的性能下降和/或故障。然而，電容器結構216中的氫吸收層270吸收氫，從而阻擋，最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的可能性。以這種方式，電容器結構216的氫吸收層270可以最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的通道層206的可能性，其可以最小化和/或減少記憶體單元結構702的效能下降和/或故障的可能性。

如上所述，圖8A至圖8O是作為範例提供的。其他範例可以與關於圖8A至圖8O所描述的不同。

圖9A至圖9C是本文所描述的示例半導體裝置900的圖。如圖9A至圖9C所示，半導體裝置900可以包含記憶體陣列，該記憶體陣列包含多個記憶體單元結構902。記憶體陣列可以被包含在半導體裝置900的BEOL區域中的一個或多個後段介電層(例如，BEOL介電層)中。記憶體單元結構902可以包括易失性記憶體結構，諸如DRAM記憶體結構和/或另一類型的易失性記憶體結構。

如圖9A至圖9C所示，記憶體單元結構902可以包括與記憶體單元結構502類似的零件204-276b的組合與佈置。然而，在記憶體單元結構902中，電晶體結構252包括與單通道電晶體結構相反的雙通道電晶體結構。具體地，如圖9B所示，透過互連結構214與電容器結構216耦合的源極/汲極區210可以位於閘極結構204的正上方，且記憶體單元結構902還可以包含多個源極/汲極區208a和208b位於閘極結構204的相對側上方且鄰近閘極結構204的相對側。因此，電晶體結構252的通道層206中的第一通道位於源極/汲極區208a與源極/汲極區210之間，且電晶體結構252的通道層206中的第二通道位於源極/汲極區208b和源極/汲極區210之間。源極/汲極區208a和208b可以各自電耦合和/或電耦合，或與相同位元線導電結構218物理耦合，或可以與不同位元線導電結構218電耦合和/或物理耦合。

記憶體單元結構902的電晶體結構252的雙通道配置使得記憶體單元結構902相對於記憶體單元結構502能夠實現增加的導通電流(例如，導通電流的大約兩倍)。然而，相對於記憶體單元結構902，記憶體單元結構502可以提供降低的製造複雜性和增加的記憶體單元密度。

如上所述，圖9A至圖9C作為範例提供。其他範例可以與關於圖9A至圖9C所描述的不同。

圖10A至圖10F是形成本文所述的半導體裝置900的記憶體單元結構902的示例實施方式1000的圖。在一些實作方式中，結合圖10A至圖10F所描述的處理操作中的一個或多個可以使用半導體處理工具102-112和/或晶圓/晶粒傳送工具114中的一個或多個來執行。在一些實施方式中，結合圖10A至圖10F所描述的處理操作中的一個或多個可以使用圖1中未示出的另一半導體處理工具來執行。

如圖10A所示，可以執行結合圖4A至圖4M和/或圖8A至圖8H描述的一個或多個半導體處理操作以形成半導體裝置900的記憶體單元結構902的組件204-214和218-266。如圖10A進一步所示，穿過ESL 262、鈍化層264和/或隔離層266形成凹槽1002。凹槽1002可以形成在互連結構214上方，使得互連結構214的頂表面透過凹槽1002暴露。

如圖10B所示，記憶體單元結構902的電容器結構216的底部電極268可以形成在凹槽1002。具體地，底部電極268可以共形地沉積在記憶體單元結構902的側壁上和底部表面上，使得底部電極268符合凹槽1002的形狀或輪廓。凹槽1002的底部表面可以對應於互連結構214的頂部表面。因此，沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上文中描述的與圖1相關的另一種沉積技術和/或除上文與圖1相關描述的沉積技術之外的沉積技術，來沉積底部電極268。

如圖10C所示，記憶體單元結構902的電容器結構216的介電層272可以形成在底部電極268之上和/或上方。具體地，介電層272可以共形地沉積在凹槽1002的側壁上方與底表面上方，使得介電層272符合凹槽1002的形狀或輪廓。可以使用沉積工具102和/或電鍍工具112來利用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一種沉積技術，和/或除了上面結合圖1所描述的沉積技術之外的沉積技術，來沉積介電層272。

如圖10D所示，電容器結構216的頂部電極274的第一頂部電極層274a可以形成在凹槽1002中的介電層272之上和/或上方。具體地，第一頂部電極層274a可以共形地沉積在凹槽1002的側壁上和底部表面上，使得第一頂部電極層274a符合凹槽1002的形狀或輪廓。沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術和/或不同於上面結合圖1描述的沉積技術來沉積第一頂部電極層274a。

如圖10E所示，記憶體單元結構902的電容器結構216的氫吸收層270可以形成在第一頂部電極層274a之上和/或上方。具體地，氫吸收層270可以共形地沉積在凹槽1002的側壁上方和底表面上方，使得氫吸收層270符合凹槽1002的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上面結合圖1所描述的另一沉積技術和/或與上面結合圖1所描述的不同的其他沉積技術，來沉積第二底部電極層268b。

如圖10F所示，電容器結構216的頂部電極274的第二頂部電極層274b可以形成在凹槽1002中的氫吸收層270之上和/或上方。具體地，第二頂部電極層274b可以沉積以填充凹槽1002中的剩餘體積。沉積工具102和/或電鍍工具112可以用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術、和/或不同於上面結合圖1所描述的沉積技術，來沉積第二頂部電極層274b。

在形成電容器結構216之後，可以執行後續的半導體處理操作以在半導體裝置900中形成層和/或結構。例如，可以在電容器結構216上方形成附加介電層和/或附加金屬化層。半導體加工操作可能涉及使用氫(例如，作為載氣、作為淨化氣體、作為沉積材料的元素)和/或熱處理，其中任何一個都可能導致氫向下擴散到記憶體單元結構中902並污染電晶體結構252的通道層206，這會導致記憶體單元結構902的性能下降和/或故障。然而，電容器結構216中的氫吸收層270吸收氫，從而阻擋，最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的可能性。以這種方式，電容器結構216的氫吸收層270可以最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的通道層206的可能性，其可以最小化和/或減少記憶體單元結構902的效能下降和/或故障的可能性。

如上所述，圖10A至圖10F作為範例提供。其他範例可以與關於圖10A至圖10F所描述的不同。

圖11是本文所描述的裝置1100的範例組件的圖。在一些實施例中，半導體處理工具102-112和/或晶圓/晶粒運輸工具114中的一個或多個可包括一個或多個裝置1100和/或裝置1100的一個或多個組件。如圖11所示，裝置1100可以包括匯流排1110、處理器1120、記憶體1130、輸入組件1140、輸出組件1150和/或通訊組件1160。

匯流排1110可以包括實現裝置1100的組件之間的有線和/或無線通訊的一個或多個組件。匯流排1110可以將圖11的兩個或多個組件耦合在一起，例如經由操作耦合、通訊耦合、電子耦合、耦合和/或電耦合。例如，匯流排1110可以包括電連接(例如，電線、跡線和/或引線)和/或無線匯流排。處理器1120可以包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式閘陣列、專用積體電路和/或另一類型的處理單元。處理器1120可以以硬體、韌體或硬體和軟體的組合來實現。在一些實作方式中，處理器1120可以包括能夠被編程以執行本文別處所述的一個或多個操作或過程的一個或多個處理器。

記憶體1130可以包括揮發性和/或非揮發性記憶體。例如，記憶體1130可以包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟和/或其他類型的記憶體(例如，快閃記憶體、磁記憶體和/或光記憶體)。記憶體1130可以包括內部記憶體(例如，RAM、ROM或硬碟)和/或可移除記憶體(例如，經由通用序列匯流排連接可移除)。記憶體1130可以是非暫時性電腦可讀媒體。記憶體1130可以儲存與裝置1100的操作相關的資訊、一種或多種指令、和/或軟體(例如，一種或多種軟體應用程式)。在一些實作方式中，記憶體1130可以包括耦合的一個或多個記憶體例如，經由匯流排1110(例如，通訊地耦合)到一個或多個處理器(例如，處理器1120)。處理器1120與記憶體1130之間的通訊耦合可以使得處理器1120能夠讀取和/或處理儲存在記憶體1130中的資訊和/或將資訊儲存在記憶體1130中。

輸入組件1140可以使得裝置1100能夠接收輸入，例如使用者輸入和/或感測到的輸入。例如，輸入組件1140可以包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感應器、全球定位系統感應器、全球導航衛星系統感應器、加速計、陀螺儀和/或致動器。輸出組件1150可以使得裝置1100能夠諸如經由顯示器、揚聲器和/或發光二極體來提供輸出。通訊組件1160可以使得裝置1100能夠經由有線連接和/或無線連接與其他裝置通訊。例如，通訊組件1160可以包括接收機、發射機、收發機、數據機、網路介面卡和/或天線。

裝置1100可以執行本文所述的一個或多個操作或流程。例如，非暫時性電腦可讀媒體(例如，記憶體1130)可以儲存一組指令(例如，一個或多個指令或程式碼)以供處理器1120 執行。處理器1120可以執行此群組指令以執行本文描述的一項或多項操作或流程。在一些實作方式中，由一個或多個處理器1120執行該群組指令導致一個或多個處理器1120和/或裝置1100執行本文所述的一個或多個操作或流程。在一些實作方式中，可以使用硬連線電路來取代指令或與指令組合來執行本文所述的一個或多個操作或流程。另外或替代地，處理器1120可以被設定為執行本文所述的一個或多個操作或流程。因此，本文所描述的實現不限於硬體電路和軟體的任何特定組合。

圖11所示的部件的數量和佈置是作為範例提供的。裝置1100可以包括比圖11所示的附加組件、更少的組件、不同的組件或不同佈置的組件。附加地或替代地，裝置1100的一組組件(例如，一個或多個組件)可以執行一個被描述為由裝置1100的另一組組件執行的一個或多個功能。

圖12是與形成本文所描述的記憶體單元結構相關聯的示例製程1200的流程圖。在一些實作方式中，使用一種或多種半導體處理工具(例如，半導體處理工具102-112中的一種或多種)來執行圖12的一個或多個處理框。另外或替代地，圖12的一個或多個處理框可以使用裝置1100的一個或多個組件來執行，例如處理器1120、記憶體1130、輸入組件1140、輸出組件1150和/或通訊組件1160。

如圖12所示，製程1200可以包括形成包含在半導體裝置的記憶體單元結構中的電晶體結構的閘極結構(框1210)。例如，半導體處理工具102-112中的一個或多個可以用來形成包括在如本文所描述的半導體裝置(例如，半導體裝置200、半導體裝置500、半導體裝置700、半導體裝置900)的記憶體單元結構(例如，記憶體單元結構202、記憶體單元結構502、記憶體單元結構702、記憶體單元結構902)。

如圖12進一步所示，製程1200可以包括在閘極結構上方形成電晶體結構的閘介電層(框1220)。例如，半導體加工工具102-112中的一個或多個可以用於在閘極結構204上方形成電晶體結構252的閘介電層238，如本文所述。

如圖12進一步所示，製程1200可以包括在閘介電層上形成電晶體結構的通道層(框1230)。例如，半導體加工工具102-112中的一個或多個可以用於在閘介電層238上形成電晶體結構252的通道層206，如本文所述。

如圖12進一步所示，製程1200可以包括在通道層上形成電晶體結構的多個源極/汲極區(框1240)。例如，半導體加工工具102-112中的一個或多個可以用於在通道層206上形成電晶體結構252的多個源極/汲極區208和210，如本文所述。

如圖12進一步所示，製程1200可以包括在多個源極/汲極區中的源極/汲極區上形成記憶體單元結構的源極/汲極互連結構(框1250)。例如，半導體加工工具102-112中的一個或多個可以用於在多個源極/汲極區的源極/汲極區210上形成記憶體單元結構的源極/汲極互連結構(例如，互連結構214)，如本文所述。

如圖12進一步所示，製程1200可以包括在源極/汲極互連結構上形成包括在記憶體單元結構中的電容器結構的底部電極(框1260)。例如，半導體加工工具102-112中的一個或多個可以用於在源極/汲極互連結構上形成包括在記憶體單元結構中的電容器結構216的底部電極268，如本文所述。

如圖12進一步所示，製程1200可以包括在底部電極上方形成電容器結構的氫吸收層(框1270)。例如，半導體加工工具102-112中的一個或多個可以用於在底部電極268上方形成電容器結構216的氫吸收層270，如本文所述。

如圖12進一步所示，製程1200可以包括在氫吸收層上方形成電容器結構的頂部電極(框1280)。例如，半導體加工工具102-112中的一個或多個可以用於在氫吸收層270上方形成電容器結構的頂部電極274，如本文所述。

製程1200可以包括另外的實現方式，例如下面描述的和/或與本文別處描述的一個或多個其他過程相結合的任何單一實現方式或實現方式的任何組合。

在第一實施例中，形成底部電極268包括在源極/汲極互連結構上形成底部電極268的第一底部電極層268a，其中形成氫吸收層270包括在第一底部電極層268a上形成氫吸收層270，其中形成底部電極268包括在氫吸收層270上形成底部電極268的第二底部電極層268b，並且其中製程1200包括形成高k介電層 (例如，介電層272)在第二底部電極層268b上，並且其中形成頂部電極274包括在高k介電層上形成頂部電極274。

在第二實施方式中，單獨或與第一實施方式結合，形成氫吸收層270包括形成金屬氧化物材料的氫吸收層270。

在第三實施方式中，單獨或與第一和第二實施方式中的一個或多個組合，氫吸收層270在半導體裝置的一個或多個後續層的形成期間吸收半導體裝置中的氫。

在第四實施方式中，單獨或與第一至第三實施方式中的一種或多種結合，金屬氧化物材料包括氧化銦(In_xO_y)、氧化鈦(TiO_x)、氧化銦(TiO_x)、氧化銦(In_xO_y)、氧化銦(TiO_x)、氧化錫(ITO)、氧化鈰(CeO_x)、氧化鋅(ZnO)或氧化銦鎵鋅(IGZO)。

在第五實施方式中，單獨或與第一至第四實施方式中的一個或多個組合，製程1200包括在底部電極268上形成高k介電層(例如，介電層272)，其中形成頂部電極274包括在高k介電層上形成頂部電極274的第一頂部電極層274a，其中形成氫吸收層270包括在第一頂部電極層274a上形成氫吸收層270，並且其中形成頂部電極274包括在氫吸收層270上形成頂部電極274的第二個頂部電極層274b。

在第六實施方式中，單獨或與第一至第五實施方式中的一個或多個結合，形成氫吸收層270包括將氫吸收層270形成至包括在約1奈米至約100奈米範圍內的厚度。

儘管圖12示出了製程1200的範例框，但是在一些實作方式中，過程1200包括與圖12中描繪的那些相比的附加框、更少的框、不同的框或不同佈置的框。附加地或替代地，兩個或更多個框於製程1200的過程可以並行執行。

圖13A至圖13C是本文所描述的示例半導體裝置1300的圖。如圖13A至圖13C所示，半導體裝置1300可以包含記憶體陣列，該記憶體陣列包含多個記憶體單元結構1302。記憶體陣列可以被包含在半導體裝置1300的BEOL區域中的一個或多個後段介電層(例如，BEOL介電層)中。記憶體單元結構1302可以包括揮發性記憶體結構，例如DRAM記憶體結構和/或另一類型的揮發性記憶體結構。

如圖13A至圖13C所示，記憶體單元結構1302可以包括與記憶體單元結構202類似的零件204-276的組合和佈置。然而，記憶體單元結構1302包括多個氫吸收層，包括在第一底部電極268a和第二底部電極268b之間的氫吸收層270a，以及在頂部電極的第一頂部電極層274a和第二頂部電極層274b之間的另一個氫吸收層270b。因此，記憶體單元結構1302的電容器結構216可以包括第一底部電極268a、第一底部電極268a上的第一氫吸收層270a、第一氫吸收層270a上的第二底部電極268b、介電層272位於第二底部電極層268b與第一頂部電極層274a之間，氫吸收層270b位於第一頂部電極層274a與第二頂部電極層274b之間。在記憶體單元結構1302中包含多個氫吸收層可以進一步增強記憶體單元結構1302的電容器結構216中的氫吸收。

如上所述，圖13A至圖13C作為範例提供。其他範例可以與關於圖13A至圖13C所描述的不同。

圖14A至圖14H是形成本文所描述的半導體裝置1300的記憶體單元結構1302的示例實施方式1400的圖。在一些實作方式中，結合圖14A至圖14H所描述的處理操作中的一個或多個可以使用半導體處理工具102-112和/或晶圓/晶粒傳送工具114中的一個或多個來執行。在一些實施方式中，結合圖14A至圖14H所描述的處理操作中的一個或多個可以使用圖1中未示出的另一半導體處理工具來執行。

如圖14A所示，可以執行結合圖4A至圖4M所描述的一個或多個半導體處理操作以形成半導體裝置1300的記憶體單元結構1302的零件204-214和218-266。如圖14A進一步所示，穿過ESL 262、鈍化層264和/或隔離層266形成凹槽1402。凹槽1402可以形成在互連結構214上方，使得互連結構214的頂表面透過凹槽1402暴露。

如圖14B所示，記憶體單元結構1302的電容器結構216的第一底部電極268a可以形成在凹槽1402。具體地，第一底部電極268a可以共形地沉積在凹槽1402的側壁上和底部表面上，使得第一底部電極268a符合凹槽1402的形狀或輪廓。凹槽1402的底部表面可以對應於互連結構214的頂部表面。因此，第一底部電極268a是沉積在互連結構214的頂部表面上。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的其他技術和/或不同於上面結合圖1所描述的沉積技術，來沉積第一底部電極268a。

如圖14C所示，記憶體單元結構1302的電容器結構216的氫吸收層270a可以形成在第一底部電極層268a之上和/或上方。具體地，氫吸收層270a可以共形地沉積在凹槽1402的側壁和底表面上方，使得氫吸收層270a符合凹槽1402的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上文結合圖1所描述的另一沉積技術和/或除了如上文結合圖1所描述的沉積技術的其他沉積技術，來沉積氫吸收層270a。

如圖14D所示，電容器結構216的底部電極268的第二底部電極層268b可以形成在凹槽1402中的氫吸收層270a之上和/或上方。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一沉積技術和/或除了如上面結合圖1所描述的沉積技術之外的沉積技術，來沉積第二底部電極層268b。

如圖14E所示，記憶體單元結構1302的電容器結構216的介電層272可以形成在第二底部電極層268b之上和/或上方。具體地，介電層272可以共形地沉積在凹槽1402的側壁上方和底表面上方，使得介電層272符合凹槽1402的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上文結合圖1所描述的另一沉積技術和/或除上文結合圖1所述之外的沉積技術，來沉積介電層272。

如圖14F所示，電容器結構216的頂部電極274的第一頂部電極層274a可以形成在凹槽1402中的介電層272之上和/或上方。具體地，第一頂部電極層274a可以共形地沉積在凹槽1402的側壁上和底部表面上，使得第一頂部電極層274a符合凹槽1402的形狀或輪廓。沉積工具102和/或電鍍工具112可以使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1描述的另一種沉積技術和/或不同於上面結合圖1描述的沉積技術來形成第一頂部電極層274a。

如圖14G所示，記憶體單元結構502的電容器結構216的氫吸收層270b可以形成在第一頂部電極層274a之上和/或上方。具體地，氫吸收層270b可以共形地沉積在凹槽1402的側壁和底表面上方，使得氫吸收層270符合凹槽1402的形狀或輪廓。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、氧化技術、上文結合圖1所描述的另一沉積技術和/或除了如上面結合圖1所描述的以外的沉積技術，來沉積氫吸收層270b。

如圖14H所示，電容器結構216的頂部電極274的第二頂部電極層274b可以形成在凹槽1402中的氫吸收層270b之上和/或上方。具體地，第二頂部電極層274b可以沉積以填充凹槽1402中的剩餘體積。沉積工具102和/或電鍍工具112可用於使用CVD技術、PVD技術、ALD技術、電鍍技術、上面結合圖1所描述的另一種沉積技術、和/或不同於上面結合圖1所描述的沉積技術，來沉積第二頂部電極層274b。

在一些實施例中，平坦化工具110可用於平坦化第一底部電極268a、氫吸收層270a、第二底部電極268b、介電層272、第一頂部電極層274a、氫吸收層270b和/或第二頂部電極層274b。在一些實施例中，第一底部電極268a、氫吸收層270a、第二底部電極268b、介電層272、第一頂部電極層274a、氫吸收層270b和/或第二頂部電極層274b是沉積在隔離層266的頂表面上方，並且平坦化工具110用於從隔離層266的頂表面去除多餘的材料。

在形成電容器結構216之後，可以執行後續的半導體處理操作以在半導體裝置1300中形成層和/或結構。例如，可以在電容器結構216上方形成附加介電層和/或附加金屬化層。半導體加工操作可能涉及使用氫(例如，作為載氣、作為淨化氣體、作為沉積材料的元素)和/或熱處理，其中任一個都會導致氫向下擴散到記憶體單元結構1302中並污染電晶體結構252的通道層206，這會導致記憶體單元結構1302的性能下降和/或故障。然而，氫吸收層相反，電容器結構216中的氫吸收層270a和270b吸收氫，從而阻擋、最小化和/或降低氫擴散經過電容器結構216並進入電晶體結構252的可能性。以這種方式，氫吸收層270a和270b吸收氫。電容器結構216可以最小化和/或減少通道層 206污染的可能性，這可以最小化和/或減少記憶體單元結構1302的效能下降和/或故障的可能性。

如上所述，圖14A至圖14H作為範例提供。其他範例可以與關於圖14A至圖14H所描述的不同。

如此一來，記憶體單元結構包括電晶體結構和電容結構，其中電容結構包括氫吸收層。氫吸收層吸收氫，例如大氣氫和/或在各種類型的沉積過程中使用的氫。氫吸收層吸收氫，這防止或減少氫擴散到電晶體結構的下面的金屬氧化物通道中的可能性。以此方式，氫吸收層最小化和/或降低金屬氧化物通道中氫污染的可能性，這可以使得記憶體單元結構能夠實現低電流洩漏並降低資料損壞和/或記憶體單元結構的故障，等等。

如同上面更詳細描述的，本文所描述的一些實作方式提供了一種半導體裝置。此半導體裝置包括多個後段介電層。此半導體裝置包括記憶體單元結構，位於多個後段介電層中，包括：電晶體結構；電容器結構，位於電晶體結構上方，包括：第一底部電極層、位於第一底部電極層上方的第二底部電極層、氫吸收層，位於第一底部電極層和第二底部電極層之間、位於第二底部電極層上方的介電層、以及位於介電層上方的頂部電極層。

在一些實施例中，所述氫吸收層包括一種或多種金屬氧化物材料。

在一些實施例中，所述氫吸收層包括以下至少之一：氧化銦(In_xO_y)，二氧化鈦(TiO_x)，氧化銦錫(ITO)，氧化鈰 (CeO_x)，氧化鋅(ZnO)，或氧化銦鎵鋅(IGZO)。

在一些實施例中，所述氫吸收層的厚度在約1奈米至約100奈米的範圍內。

在一些實施例中，所述電容器結構包括深溝槽電容器結構；以及其中所述氫吸收層符合所述深溝槽電容器結構的輪廓。

在一些實施例中，所述電晶體結構包括單通道電晶體結構，所述單通道電晶體結構包括：閘極結構；通道層，位於所述閘極結構上方；第一源極/汲極區，位於所述通道層上且位於所述閘極結構正上方；以及第二源極/汲極區，位於所述通道層上且位於所述閘極結構正上方。

在一些實施例中，所述電晶體結構包括雙通道電晶體結構，所述雙通道電晶體結構包括：閘極結構；通道層，位於所述閘極結構上方；第一源極/汲極區，位於所述通道層上且位於所述閘極結構正上方；第二源極/汲極區，位於所述閘極結構上方的所述通道層上，其中所述第二源極/汲極區鄰近所述閘極結構的第一側；以及第三源極/汲極區，位於所述閘極結構上方的所述通道層上，其中所述第三源極/汲極區鄰近所述閘極結構的與所述第一側相對的第二側。

如同上面更詳細描述的，本文所描述的一些實作方式提供了一種半導體裝置。此半導體裝置包括多個後段介電層。此半導體裝置包括記憶體單元結構，位於多個後段介電層中，包括：電晶體結構、位於電晶體結構上方的電容器結構，包括：底部電極層、位於底部電極層上方的介電層、位於介電層上方的第一頂部電極層、位於第一頂部電極層上方的第二頂部電極層、以及位於第一頂部電極層與第二頂部電極層之間的氫吸收層。

在一些實施例中，所述氫吸收層包括一種或多種金屬氫氧化物材料。

如同上面更詳細地描述的，本文所描述的一些實施方式提供了一種方法。此方法包括形成包括在半導體裝置的記憶體單元結構中的電晶體結構的閘極結構。此方法包括在閘極結構上方形成電晶體結構的閘介電層。此方法包括在閘介電層上形成電晶體結構的通道層。此方法包括在通道層上形成電晶體結構的多個源極/汲極區。此方法包括在多個源極/汲極區中的源極/汲極區上形成記憶體單元結構的源極/汲極互連結構。此方法包括在源極/汲極互連結構上形成包括在記憶體單元結構中的電容器結構的底部電極。此方法包括在底部電極上方形成電容器結構的氫吸收層。此方法包括在氫吸收層上方形成電容器結構的頂部電極。

在一些實施例中，形成所述底部電極包括：在所述源極/汲極互連結構上形成所述底部電極的第一底部電極層；其中形成所述氫吸收層包括：在所述第一底部電極層上形成所述氫吸收層；其中形成所述底部電極包括：在所述氫吸收層上形成所述底部電極的第二底部電極層；其中所述方法更包括：在所述第二底部電極層上形成高介電常數(high-k)介電層；以及其中形成所述頂部電極包括：在所述高介電常數介電層上形成所述頂部電極。

在一些實施例中，形成所述氫吸收層包括：形成金屬氧化物材料的所述氫吸收層。

在一些實施例中，所述氫吸收層在所述半導體裝置的一層或多層後續層的形成期間吸收所述半導體裝置中的氫。

在一些實施例中，所述金屬氧化物材料包含以下中的至少一者：氧化銦(In_xO_y)，二氧化鈦(TiO_x)，氧化銦錫(ITO)，氧化鈰(CeO_x)，氧化鋅(ZnO)，或氧化銦鎵鋅(IGZO)。

在一些實施例中，所述方法更包括：在所述底部電極上形成高介電常數(high-k)介電層，其中形成所述頂部電極包括：在所述高介電常數介電層上形成所述頂部電極的第一頂部電極層；其中形成所述氫吸收層包括：在所述第一頂部電極層上形成所述氫吸收層；以及其中形成所述頂部電極包括：在所述氫吸收層上形成所述頂部電極的第二頂部電極層。

在一些實施例中，形成所述氫吸收層包括：將所述氫吸收層形成為包括在約1奈米至約100奈米範圍內的厚度。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。

200:示例半導體裝置/半導體裝置

202:記憶體單元結構