CN119947116A - 半导体装置及其形成方法 - Google Patents

Abstract

本发明提供一种多层氢阻挡堆叠可以被包括在半导体装置中的非挥发性内存结构和内连线结构中的导电结构之间。多层氢阻挡堆叠可以最小化和/或防止氢扩散到非挥发性内存结构的一层或多层中，例如非挥发性内存结构的金属氧化物通道。多层氢阻挡堆叠可以包括氢吸收层和位于氢吸收层上的氢阻隔层。氢阻隔层阻挡或阻止氢气经由导电结构扩散到非挥发性内存结构中。氢吸收层可以吸收可能扩散穿过氢阻隔层的任何氢原子。

Description

半导体装置及其形成方法

技术领域

本发明的实施例是有关于一种半导体装置及其形成方法。

背景技术

铁电随机存取内存(FeRAM)单元是一种利用包括铁电(FE)层的铁电场效晶体管(FeFET)来基于铁电层的极化选择性地储存信息的随机存取内存单元。例如，可以将第一电压施加到FeFET的闸极结构以使铁电层以与FeRAM单元的编程状态相对应的第一极化配置来极化，并且可以将第二电压施加到闸极结构使铁电层被极化为与FeRAM单元的擦除状态相对应的第二极化配置。

发明内容

本发明实施例提供一种半导体装置。此半导体装置包含位于此半导体装置的衬底上方的内连线结构，内连线结构包括多个介电层和多个介电层中的多个导电结构。此半导体装置包括位于内连线结构的多个介电层中的介电层中的非挥发性内存结构，其中非挥发性内存结构包括金属氧化物通道层，并且其中非挥发性性内存结构电耦合具有多个导电结构中的至少一个导电结构。半导体装置包括位于非挥发性内存结构和至少一个导电结构之间的氢阻挡层。

本发明实施例提供一种方法。此方法包括形成非挥发性内存结构的底部闸极。此方法包括在底部闸极上方形成非挥发性内存结构的铁电层。此方法包括在铁电层上方形成非挥发性内存结构的金属氧化物通道层。此方法包括在金属氧化物通道层上方形成介电层。此方法包括至少在金属氧化物通道层附近或上方形成非挥发性内存结构的源极/汲极。此方法包括在源极/汲极上形成氢吸收层。此方法包括在氢吸收层上形成氢阻隔层。此方法包括在氢阻隔层上形成导电结构。

本发明实施例提供一种方法。此方法包括在衬底上方形成半导体装置的内连线结构的第一部分。此方法包括在内连线结构的第一部分上形成非挥发性内存结构。此方法包括在内连线结构的第一部分上方和非挥发性内存结构上方形成内连线结构的第二部分，其中形成内连线结构的第二部分包括：在内连线结构的第一部分上方形成一个或多个介电层。内连线结构在一个或多个介电层中形成凹陷，其中内连线结构的第一部分中的第一导电结构通过凹陷暴露，在凹陷中的第一导电结构上形成氢阻挡层，形成第二导电结构位于凹陷中的氢阻挡层上。

附图说明

结合附图阅读以下详细说明，会最佳地理解本揭露的各态样。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是其中可以实现本文所描述的系统和/或方法的示例环境的图。

图2是本文所描述的示例半导体装置的图。

图3是本文所述的非挥发性内存结构的示例实施例的图。

图4是本文所述的非挥发性内存结构的示例实施例的图。

图5是本文所描述的氢阻挡层的示例实施例的图。

图6A至图6F是本文所述的氢阻挡层的示例实施例的图。

图7A至图7C是结合图6A至图6F示出和描述的氢阻挡层的示例实施例的半导体装置中的示例性氢浓度的图。

图8A至图8K是形成本文所述的半导体装置的示例实施例的图。

图9A和图9B是形成本文所述的氢阻挡层的氢吸收层的示例实施例的图。

图10A至图10N是形成本文所述的非挥发性内存结构的示例实施例的图。

图11是本文所描述的装置的示例构件的图。

图12是与形成本文所述的非挥发性内存结构相关联的示例流程的流程图。

图13是与形成本文所述的半导体装置相关联的示例流程的流程图。

具体实施方式

以下揭露内容提供诸多不同的实施例或实例以实施所提供目标物的不同特征。以下对构件及排列的具体实例进行阐述以简化本揭露。当然，该些仅是实例并不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简明及清晰的目的，且自身并不表示所讨论的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如「在…之下(beneath)」、「在…下方(below)」、「下部的(lower)」、「在…上方(above)」、「上部的(upper)」及类似用语等空间相对性用语来阐述图中所示一个组件或特征与另一(其他)组件或特征的关系。除了图中所绘示的定向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同定向。装置可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。除非另有明确陈述，否则具有相同参考编号的每一组件被假设具有相同的材料组成物且具有处于相同厚度范围内的厚度。

在某些情况下，铁电随机存取内存(FeRAM)结构可以包括金属氧化物通道层(例如，包括金属氧化物材料或诸如氧化铟镓锌(IGZO)的金属氧化物半导体材料的通道层)位于铁电层上方，以及邻近金属氧化物通道层的多个源极/汲极。相对于元素半导体通道、III-V半导体通道或II-VI半导体通道等，金属氧化物通道层的使用可以使得能够在FeRAM结构中实现减少的电流泄漏。

然而，金属氧化物材料非常容易受到氢污染。如果氢扩散到FeRAM结构的金属氧化物通道中，则可能增加金属氧化物通道中的载子浓度。由于金属氧化物通道的金属氧化物材料的低锌氧(ZO)键解离能，电荷载子浓度可能增加。特别是，由于ZO键解离能低，金属氧化物材料中锌(Zn)和氧(O)之间的键很容易断裂，导致锌具有氧空位(Zn-VO)以及键结的游离氧与扩散的氢在金属氧化物通道中形成水(H₂O)。水和氧化锌可能促进金属氧化物通道中电荷的保留，导致载子浓度增加。除了其他示例之外，增加的载子浓度可能导致FeRAM结构的截止电流泄漏增加、正偏压温度不稳定性(PBTI)增加和/或负偏压温度不稳定性(NBTI)增加。另外和/或替代地，金属氧化物半导体通道中的氢污染可能将电荷载子浓度增加到FeRAM结构陷入常开配置的程度，使得FeRAM结构不可操作。

在本文所描述的一些实作方式中，FeRAM结构被包括在半导体装置的内连线结构。多层氢阻挡堆叠被包括在FeRAM结构和内连线结构中的导电结构之间，FeRAM结构的源极/汲极连接到此内连线结构。多层氢阻挡堆叠可以最小化和/或防止氢扩散到FeRAM结构的一层或多层中，例如FeRAM结构的金属氧化物通道中。多层氢阻挡堆叠可以包括氢吸收层和位于氢吸收层上的氢阻隔层。氢阻隔层阻挡或阻止氢经由导电结构扩散到FeRAM结构。氢吸收层可以吸收可能扩散穿过氢阻隔层的任何氢原子。

以此方式，氢吸收层和氢阻隔层的组合最小化和/或防止氢扩散到FeRAM结构的一层或多层中，例如FeRAM结构的金属氧化物通道中。这可以降低FeRAM结构的金属氧化物通道中电荷载子浓度的可能性，这使得FeRAM结构能够实现低PBTI和/或低NBTI。另外和/或替代地，氢吸收层和氢阻隔层的组合可以使得FeRAM结构能够实现低截止电流泄漏和/或可以降低FeRAM结构因为载流子浓度变得不可操作的可能性。

图1是其中可以实现本文所描述的系统和/或方法的示例环境100的图。如图1所示，示例环境100可以包含多个半导体处理工具102-112和晶圆/管芯传输工具114。多个半导体处理工具102-112可以包括沉积工具102、曝光工具104，显影工具106、蚀刻工具108、平坦化工具110、电镀工具112和/或另一类型的半导体处理工具。除了其他示例之外，示例环境100中包含的工具可以包括在半导体洁净室、半导体铸造厂、半导体处理设施和/或制造设施中。

沉积工具102是半导体处理工具，其包括半导体处理室和能够将各种类型的材料沉积到衬底上的一个或多个装置。在一些实施例中，沉积工具102包括能够在诸如芯片的衬底上沉积光阻层的旋涂工具。在一些实施例中，沉积工具102包括化学气相沉积(CVD)工具，例如等离子体增强CVD(PECVD)工具、高密度等离子体CVD(HDP-CVD)工具、低于大气压力CVD(SACVD)工具、低压CVD(LPCVD)工具、原子层沉积(ALD)工具、等离子体增强原子层沉积(PEALD)工具、或另一类型的CVD工具。在一些实施例中，沉积工具102包括物理气相沉积(PVD)工具，例如溅镀工具或另一种类型的PVD工具。在一些实施例中，沉积工具102包括被配置为透过外延生长形成装置的层和/或区域的外延工具。在一些实施例中，示例环境100包括多种类型的沉积工具102。

溅镀(或溅射)技术是PVD技术，其包括将材料(例如金属、介电或另一种类型的材料)沉积到衬底或芯片上的一种或多种技术。例如，溅射工艺可包括将衬底放置在处理室中的阳极上，其中供应气体(例如，氩气或另一种化学惰性气体)并点燃以形成气体离子的等离子体。等离子体中的离子从阴极加速到溅镀靶，这导致离子轰击溅镀靶并释放沉积材料的颗粒。阳极吸引颗粒，导致颗粒向芯片移动并沉积到芯片上。

ALD技术是一种沉积技术，用于半导体制造业，形成具有原子级厚度控制的共形的薄膜。ALD操作包括使用连续的气相前驱物(或反应物)，每个前驱物以自限方式单独与材料表面反应。将第一气相前驱物引入处理室中以与材料的表面反应。然后将第一气相前驱物从处理室中移出，并将第二气相前驱物引入到处理室中以与材料的表面反应，等等。重复这种交替工艺，以高度受控的方式在表面上生长或以其他方式形成薄膜。ALD操作中可以包括额外的气相前驱物以沉积不同的材料原子层。

曝光工具104是能够将光阻层暴露于辐射源的半导体处理工具，所述辐射源例如是紫外光(UV)源(例如，深紫外光(EUV)源、极紫外光(EUV)源和/或类似紫外光源)、X射线源、电子束(e-beam)源和/或类似物。曝光工具104可以将光阻层暴露于辐射源以将图案从光罩幕转移到光阻层。此图案可以包括用于形成半导体装置的一个或多个结构的图案，可以包括用于蚀刻半导体装置的各个部分的图案，等等。在一些实作方式中，曝光工具104包括扫描仪、步进机或类似类型的曝光工具。

显影工具106是半导体处理工具，其能够对已经曝光于辐射源的光阻层进行显影，以对从曝光工具104转移到光阻层的图案进行显影。在一些示例实施例中，显影工具106对光阻层进行显影。透过去除光阻层的未曝光部分来形成图案。在一些实施例中，显影工具106通过去除光阻层的曝光部分来形成图案。在一些实施例中，显影工具106透过使用化学显影剂溶解光阻层的曝光或未曝光部分来形成图案。

蚀刻工具108是一种能够蚀刻衬底、芯片或半导体装置的各种类型的材料的半导体处理工具。例如，蚀刻工具108可以包括湿蚀刻工具、干蚀刻工具等。在一些实施例中，蚀刻工具108包括填充蚀刻剂的腔室，并将衬底放置在腔室中特定时间以去除特定量的衬底的一个或多个部分。在一些实施例中，蚀刻工具108可以使用等离子体蚀刻或等离子体辅助蚀刻来蚀刻衬底的一个或多个部分，这可以涉及使用电离气体来同向性或定向地蚀刻该一个或多个部分。

平坦化工具110是一种能够对芯片或半导体装置的各层进行抛光或平整化的半导体处理工具。例如，平坦化工具110可以包括化学机械平坦化(CMP)工具和/或抛光或平坦化沉积或电镀材料的层或表面的另一类型的平坦化工具。平坦化工具110可以利用化学力和机械力的组合(例如，化学蚀刻和自由研磨抛光)来抛光或平坦化半导体装置的表面。平坦化工具110可以结合抛光垫和保持环(例如，通常具有比半导体装置更大的直径)来利用研磨剂和腐蚀性化学浆料。抛光垫和半导体装置可以透过动态抛光头压在一起并透过保持环保持就位。动态抛光头可以以不同的旋转轴旋转以去除材料并平整半导体装置的任何不规则形貌，从而使半导体装置平坦或平面化。

电镀工具112是一种能够用一种或多种金属电镀衬底(例如，芯片、半导体装置等)或其一部分的半导体处理工具。例如，电镀工具112可以包括铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或合金(例如，锡银、锡铅等)电镀装置，和/或用于一种或多种其他类型的导电材料、金属和/或类似类型的材料的电镀装置。

晶圆/管芯传输工具114包括移动机器人、机械臂、有轨电车或有轨车、高架起重机运输(OHT)系统、自动材料搬运系统(AMHS)和/或被配置成用于在半导体处理工具102-112之间传送衬底和/或半导体装置，其被配置为在同一半导体处理工具的处理室之间传送衬底和/或半导体装置，和/或被配置为传送衬底和/或半导体装置往返其他位置，例如芯片架、储藏室等。在一些实施例中，芯片/管芯传输工具114可以是被配置为行进特定路径和/或可以半自主或自主操作的程序装置。在一些实施例中，示例环境100包括多个晶圆/管芯传输工具114。

例如，芯片/管芯传输工具114可以被包含在集束工具或包含多个处理室的另一种类型的工具中，并且可以被配置为在多个处理室之间传送衬底和/或半导体装置，以在处理室和缓冲区之间传送衬底和/或半导体装置，在处理室和诸如装置前端模块(EFEM)之类的接口工具之间传送衬底和/或半导体装置，和/或在处理室和运输载体(例如，前开口统一晶圆盒(FOUP))之间传送衬底和/或半导体装置。在一些实施例中，芯片/管芯传输工具114可以被包括在多室(或簇)沉积工具102中，多室(或簇)沉积工具102可以包括预清洁处理室(例如，用于清洁或去除氧化物、氧化和/或沉积物)。沉积处理室(例如，用于沉积不同类型材料的处理室、用于执行不同类型沉积操作的处理室)。在这些实施例中，芯片/管芯传输工具114被配置成在沉积工具102的处理室之间传送衬底和/或半导体装置，而不会破坏或移除处理室和/或在沉积工具102中的处理操作期间的真空(或至少部分真空)，如本文所述。

在一些实施例中，半导体处理工具102-112和/或晶圆/管芯传输工具114中的一个或多个可用于执行本文所述的一个或多个半导体处理操作。例如，半导体处理工具102-112和/或晶圆/管芯传输工具114中的一个或多个可以用于形成非挥发性内存结构的底部闸极；在底部闸极上方形成非挥发性内存结构的铁电层；在铁电层上方形成非挥发性内存结构的金属氧化物通道层；在金属氧化物通道层上方形成介电层；形成非挥发性内存结构的源极/汲极至少其中一个邻近金属氧化物通道层或位于金属氧化物通道层上方；在源极/汲极上形成氢吸收层；在氢吸收层上形成氢阻隔层；和/或在氢阻隔层上形成导电结构等。

另一个示例，半导体处理工具102-112和/或晶圆/管芯传输工具114中的一个或多个可以用于在衬底上方形成半导体装置的内连线结构的第一部分；内连线结构的第一部分形成非挥发性内存结构；和/或在内连线结构的第一部分上方和非挥发性内存结构上方形成内连线结构的第二部分，其中形成内连线结构的第二部分包括：在内连线结构的第一部分上方形成一个或多个介电层内连线结构；在一个或多个介电层中形成凹陷，其中内连线结构的第一部分中的第一导电结构透过凹陷暴露出来；在凹陷内的第一导电结构上形成氢阻挡层；和/或在凹陷中的氢阻挡层上形成第二导电结构等。

在一些实施例中，半导体处理工具102-112和/或晶圆/管芯传输工具114中的一个或多个可以用于执行结合图8A至图8K、图9A、图9B、图10A至图10N、图12和/或图13所描述的一个或多个半导体处理操作。

图1所示的装置的数量和布置被提供作为一个或多个示例。实际上，可以存在比图1中所示更多的装置、更少的装置、不同的装置或不同布置的装置。此外，图1中所示的两个或更多个装置可以在单一装置，或单一装置如图1所示可以实现为多个分布式装置。另外或替代地，示例环境100的一组装置(例如，一个或多个装置)可以执行被描述为由示例环境100的另一组装置执行的一个或多个功能。

图2是本文所描述的示例半导体装置200的图。半导体装置200可以包括系统单芯片(SoC)装置、诸如中央处理单元(CPU)或图形处理单元(GPU)的逻辑设备、内存装置(例如，高带宽内存(HBM)装置)、和/或另一种类型的半导体装置。

如图2所示，半导体装置200可以包括装置层202和在半导体装置200中的z方向上位于装置层202之上的内连线结构204。装置层202包括衬底206。衬底206可以对应于其上形成半导体装置200的半导体晶圆的一部份。衬底206包括硅(Si)衬底、由包括硅的材料形成的衬底、诸如砷化镓(GaAs)的III-V族化合物半导体材料衬底、绝缘体上硅(SOI)衬底、或另一种类型的半导体衬底。衬底206可以在半导体装置200中的x方向和/或y方向上延伸。

半导体装置208可以被包括在半导体装置200的装置层202中的衬底206之中和/或之上。半导体装置208包括晶体管(例如，平面晶体管、鳍式场效晶体管(finFET)、环闸(GAA))晶体管)、像素传感器、电容器、电阻器、电感器、光电侦测器、收发器、发射器、接收器、光电路和/或其他类型的半导体装置。

介电层210被包括在衬底206上方。介电层210包括层间介电(ILD)层、蚀刻停止层(ESL)和/或另一类型的介电层。介电层210包括介电材料，其使得衬底206和/或半导体装置208的各个部分能够被选择性地蚀刻或防止蚀刻，和/或电隔离装置层202中的半导体装置208。介电层210包括氮化硅(SixNy)、氧化物(例如，氧化硅(SiOx)和/或另一氧化物材料)、和/或另一类型的介电材料。介电层210可以在半导体装置200中的x方向和/或y方向上延伸。

半导体装置200的内连线结构204被包括在半导体装置200的衬底206上方以及在z方向上的半导体装置208上方。内连线结构204包括沿着近似垂直于衬底206的一个方向(例如，z方向上)布置的多个介电层。介电层可以包括在以交替方式布置的ILD层212和ESL214。ILD层212和ESL 214可以在半导体装置200中的x方向和/或y方向上延伸。

ILD层212可以各自包括氧化物(例如，硅氧化物(SiOx)和/或另一种氧化物材料)、未掺杂硅酸盐玻璃(USG)、含硼硅酸盐玻璃(BSG)、含氟硅酸盐玻璃(FSG)、原硅酸四乙酯(TEOS)、氢倍半硅氧烷(HSQ)和/或其他适当的介电材料。在一些实施例中，ILD层212包括介电常数小于约2.5的极低介电常数(ELK)介电材料。ELK介电材料的例子包括碳掺杂氧化硅(C-SiOx)、无定形氟化碳(a-CxFy)、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)、碳氧化硅(SiOC)聚合物、多孔氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)和/或多孔氧化硅(SiOx)等。

ESL 214可以各自包括氮化硅(SixNy)、碳化硅(SiC)、氮氧化硅(SiON)和/或另一合适的介电材料。在一些实施例中，ILD层212和ESL 214包括不同的介电材料以提供蚀刻选择性，使得能够在内连线结构204中形成各种结构。

内连线结构204包括多个导电结构216。导电结构216与装置层202中和/或内连线结构204中的一个或多个半导体装置208电耦合和/或物理耦合。导电结构216对应于能够向半导体装置208提供讯号和/或电力和/或从半导体装置208提供讯号和/或电力的电路。导电结构216可以包括通孔、沟槽、接触件、插头、互连件、金属化层、导电迹线和/或其他类型的导电结构。导电结构216可以是一种或多种导电材料，例如钨(W)、钴(Co)、钌(Ru)、钛(Ti)、铝(Al)、铜(Cu)、金(Au)和/或或其组合，以及导电材料的其他示例。在一些示例实施例中，在导电结构216和ILD层212之间和/或在导电结构216和ESL 214之间包括一层或多层衬层。一层或多层衬层可以包括阻挡衬层、阻障衬层和/或其他类型的衬层。用于一个或多个衬层的材料的示例包括氮化钽(TaN)和/或氮化钛(TiN)等。

在一些实施例中，内连线结构204的导电结构216可以以垂直方式(例如，沿z方向)布置。换句话说，多个堆叠导电结构216在装置层202和内连线结构204上方的连接结构218之间延伸，以促进电讯号和/或电力在装置层202和连接结构218之间路由。堆叠导电结构216的多层可称为M层。例如，金属0(M0)层可以位于内连线结构204的底部并且可以直接与装置层202耦合(例如，与装置层202中的半导体装置208的接触件或互连件耦合)，例如，金属1层(M1)层可以位于内连线结构204中的M0层上方，金属2层(M2)层可以位于M1层上方，等等。在一些实施例中，内连线结构204包括九(9)个堆叠导电结构216(例如，M0-M8)。在一些实施例中，内连线结构204包括另一数量的堆叠导电结构216。

连接结构218包括焊球、焊锡凸块、接触垫(例如，平面网格阵列(LGA)垫)、接触引脚(例如，引脚网格阵列(PGA)引脚)、凸块下金属化(UBM)连接件、微凸块、球网格阵列(BGA)、受控塌陷芯片连接(C4)凸块和/或其他类型的连接结构。连接结构218使得半导体装置200能够连接到半导体装置封装衬底(例如，中介层、重布线路层(RDL)结构、印刷电路板(PCB))和/或附接到另一半导体装置。

半导体装置200的内连线结构204中还包括一个或多个半导体装置。例如，内连线结构204的ILD层212中包括非挥发性内存结构220。在其他示例中，内连线结构204中包括电阻器、电容器、射频(RF)开关、光调制器、波导和/或另一类型的半导体装置。非挥发性内存结构220与内连线结构204中的一个或多个导电结构216电耦合和/或物理耦合。

在一些实施例中，非挥发性内存结构220包括FeRAM结构和/或包括铁电场效晶体管(FeFET)的另一种类型的非挥发性内存结构。FeRAM结构(或包括FeFET的非挥发性内存结构)包括金属氧化物通道层。在一些实施例中，非挥发性内存结构220包括非挥发性内存结构，该非挥发性内存结构包括薄膜晶体管(TFT)、动态随机存取内存(DRAM)结构、金属-铁电-金属(MFM)内存结构、金属-铁电-金属-绝缘体(MFMI)内存结构，和/或包括金属-氧化物通道层的另一种类型的内存结构。

如图2进一步所示，半导体装置200的内连线结构204中包括一层或多层氢阻挡层222。氢阻挡层222最小化和/或防止氢扩散到非挥发性内存结构220。在一些实施例中，氢阻挡层222被包括在内连线结构204中的垂直相邻的导电结构216之间(例如，在半导体装置200中在z方向上相邻)。在一些实施例中，氢阻挡层222被包括在导电结构216和非挥发性内存结构220之间。

氢阻挡层222可以被包括在非挥发性内存结构220上方(例如，氢阻挡层222在半导体装置200中位于比非挥发性内存结构220更大的z方向高度处)。氢扩散可能在形成非挥发性内存结构220之后执行的一个或多个半导体处理操作期间和/或作为其结果而发生。例如，氢可能从形成在非挥发性内存结构220上方的一个或多个ILD层212和/或ESL 214扩散到导电结构216中。作为另一示例，可能在形成非挥发性内存结构220和/或在非挥发性内存结构上方形成一层或多层之后，对半导体装置200执行高压退火(或另一类型的退火操作)。高压退火可能涉及使用氢工艺气体，并且来自氢工艺气体的氢可能扩散穿过导电结构216。在非挥发性内存结构220上包括氢阻挡层222使得能够实现氢阻挡层222以最小化和/或防止氢气经由导电结构216向下扩散到非挥发性内存结构220中，否则氢可能由这些后续半导体处理操作产生。

氢阻挡层222可以包括包含多个层的多层堆叠。例如，氢阻挡层222可包括氢吸收层222a和氢吸收层222a之上和/或上方的氢阻隔层222b。在一些实施例中，氢阻挡层222仅包括氢吸收层222a或仅包括氢阻隔层222b。

氢阻隔层222b包括一种或多种材料阻止氢透过扩散到氢阻隔层222b中并穿过氢阻隔层222b来抵抗氢扩散。这种氢阻挡材料的例子包括各种类型的氢阻挡含金属材料和/或氢阻挡导电金属氮化物和/或氢阻挡介电质等。可用于氢阻隔层222b的氢阻挡金属的例子包括钌(Ru)、银(Ag)、铝(Al)、钛(Ti)、金(Au)、铂(Pt)、钴(Co)、铁(Fe)、锡(Sn)和/或镍(Ni)等。氢阻挡导电金属氮化物的例子包括氮化钛(TiN)等。氢阻挡介电质的例子包括氧化铝(AlxOy诸如Al₂O₃)、氮化硅(SixNy诸如Si₃N₄)、氧化钛(TiOx诸如TiO₂)，和/或碳化钛(TiC)等。

氢吸收层222a包括一种或多种材料，其透过在氢可以穿过氢吸收层222a之前吸收氢来抵抗氢的扩散。因此，穿过氢吸收层222a上方的氢阻隔层222b的氢可以被氢吸收层222a吸收，从而最小化和/或防止氢气穿过氢阻隔层222b和氢吸收层222a两者。可用于氢吸收层222a的氢吸收材料的例子包括一种或多种具有高吸收氢倾向的材料。例如，氢吸收层222a可以包括易于吸收氢的一种或多种含金属氧化物材料和/或一种或多种金属氧化物半导体材料。因此，氢吸收层222a的金属氧化物材料和/或金属氧化物半导体材料可以在氢扩散到非挥发性内存结构220的通道层的氧化物材料和/或金属氧化物半导体材料并被金属吸收之前吸收氢。可以包括在氢吸收层222a中的金属氧化物材料和/或金属氧化物半导体材料的例子包括导电金属氧化物材料和/或导电金属氧化物半导体材料，其含有一种或多种金属，例如钛(Ti)、锆(Zr)、钒(V)、铜(Cu)、钨(W)、钍(Th)、锡(Sn)、铟(In)、锌(Zn)和/或钯(Pd)等。例如，氢吸收层222a可以包括高度氮化的氧化铟镓锌(InGaZnO或IGZO)、氧化铟镓(InGaO或IGO)、氧化铟锌(InZnO或IZO)、氧化铟(InO)、氧化锌锡(InGaZnO或IGZO)。除其他示例外，还包括氧化锌锡(ZnSnO或ZSO)、氧化镓锌(GaZnO或GZO)、氧化铟锡(InSnO或ISO)、和/或氧化锌(ZnO)。

如上所述，提供图2作为示例。其他示例可能与关于图2所描述的不同。

图3是本文所描述的非挥发性内存结构220的示例实施例300的图。如本文所述，一个或多个氢阻挡层222被包括在非挥发性内存结构220与半导体装置200的内连线结构204中的一个或多个导电结构216之间。氢阻挡层222被包括在非挥发性内存结构220上面能够最小化和/或防止氢气经由导电结构216向下扩散到非挥发性内存结构220。

如图3所示，非挥发性内存结构220可以包括在半导体装置200的内连线结构204的ILD层212中。非挥发性内存结构220可以包括底部闸极302。底部闸极302也可以被称为掩埋电极并且可以是非挥发性内存结构220的闸极结构。底部闸极302可以与被包括在非挥发性内存结构220的非挥发性内存阵列的字线电耦合。底部闸极302可以包括具有相对较低的热膨胀系数(CTE)的一种或多种导电金属材料。这种导电性含金属材料的例子包括铂(Pt)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、铁(Fe)、镍(Ni)、钴(Co)、铬(Cr)、铍(Be)、锑(Sb)、铱(Ir)、钼(Mo)、锇(Os)、钍(Th)、钒(V)和/或其合金。

非挥发性内存结构220可以包括在底部闸极302之上和/或上方的接口层304。接口层304可以包括被配置为减少非挥发性内存结构220中的应力诱发的含氧化物材料。接口层304的含氧化物材料的例子包括五氧化二钽(Ta₂O₅)、氧化钾(K₂O)、氧化铷(Rb₂O)、氧化锶(SrO)、氧化钡(BaO)、氧化锆(ZrO或ZrO₂)、氧化钇(Y₂O₃)、氧化铪(HfO₂)、铪二氧化硅(HfSiO₂)、非晶态氧化钒(α-V₂O₃)、非晶态氧化铬(α-Cr₂O₃)、非晶态氧化镓(α-Ga₂O₃)、非晶态氧化铁(α-Fe₂O₃)、非晶态氧化钛(α-Ti₂O₃)、非晶态氧化铟(α-In₂O₃)、钇铝石榴石(YAlO₃或YAP)、氧化铋(Bi₂O₃)、钇氧化物(Yb₂O₃)、氧化镝(Dy₂O₃)、氧化钆(Gd₂O₃)、钛酸锶(SrTiO₃)、镝钪氧(DyScO₃)、钪酸铽(TbScO₃)、钪酸钆(GdScO₃)、氧化钪钕(NdScO₃)、氧化钕镓(NdGaO₃)、和/或铝酸钽镧锶(LaSrAlTaO₃或LSAT)等。在一些实施例中，接口层304包括双层外延结构，双层外延结构包括镧锶锰氧化物(LaSrMnO₃或LSMO)和SrTiO₃、LSMO和DyScO₃、LSMO和TbScO₃、LSMO和GdScO₃、LSMO和NdScO₃、LSMO和NdGaO₃、和/或LSMO和LSAT等。在一些实施例中，接口层304的厚度包括在约0.5奈米至约5奈米的范围内。然而，该范围的其他值也在本揭露的范围内。

非挥发性内存结构220可以包括接口层304之上和/或上方的晶种层306。晶种层306可以提供其上形成非挥发性内存结构220的铁电层308的衬底。晶种层306可以包括单层结构或多层结构。晶种层306可以主要具有立方相、四方相和/或斜方相(例如，其中立方相、四方相和/或斜方相大于单斜相)。晶种层306可以包括一种或多种氧化物材料，例如钽(Ta)、五氧化二钽(Ta₂O₅)、锆(Zr)、氧化锆(ZrO或ZrO₂)、氧化钇(Y₂O₃)、铪(Hf)、氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化铪锆(Hf_xZr_1-xO_y)和/或另一种氧化物材料。在一些实施例中，晶种层306的厚度包括在约0.1奈米至约10奈米的范围内。然而，该范围的其他值也在本揭露的范围内。

铁电层308可以包括在晶种层306之上和/或上方。铁电层308可以包括具有氧空位和/或主要包括立方相、四方相和/或斜方相(例如，其中立方相、四方相和/或斜方相大于单斜相)。实例包括氧化铪(例如HfO或HfO₂)、氧化锆(例如ZrO₂)、氮化铝(AlN)、氮化铝钪(例如AlScN)、PBT(例如PbZrO₃)、PZT(例如Pb[Zr_xTi_1-x]O₃,(0≤x≤1))、PLZT(例如Pb_1-xLa_xZr_{1- y}Ti_yO₃)、钛酸钡(例如BaTiO₃)、铅钛酸盐(例如PbTiO₃)、偏铌酸铅(例如PbNb₂O₆)、铌酸锂(例如LiNbO₃)、钽酸锂(例如LiTaO₃)、PMN(例如PbMg_1-3Nb_2/3O₃)、PST(例如，PbSc_1/2Ta_1/2O₃)、SBT(例如，SrBi₂Ta₂O₉)、BNT(例如，Bi_1/2Na_1/2TiO₃)，和/或它们的组合。在一些实施例中，铁电材料可以包括掺杂剂，例如钪(Sc)、镧(La)、钙(Ca)、钡(Ba)、钇(Y)、表(Sr)、锆(Zr)、硅(Si)、铝(Al)、钪(Sc)、铟(In)和/或钆(Gd)等。例如，铁电材料可以包括掺杂锆的氧化铪(例如，Zr:HfO₂)、掺杂硅的氧化铪(例如，Si:HfO₂)、掺杂镧的氧化铪(例如，La:HfO₂)、掺杂铝的氧化铪(例如Al:HfO₂)、掺杂钽的氧化铪(Ta:HfO₂)、掺杂钪的氧化铪(例如Sc:HfO₂)、掺杂钇的氧化铕(例如Y:HfO₂)、掺杂锶的氧化铪(例如，Sr:HfO₂)、掺杂铟的氧化铪(例如，In:HfO₂)、和/或掺杂钆的氧化铪(例如，Gd:HfO₂)。在一些示例实施例中，铁电层308的厚度包括在约0.1奈米至约100奈米的范围内。然而，该范围的其他值也在本揭露的范围内。

非挥发性内存结构220可以包括铁电层308之上和/或上方的阻挡层310。阻挡层310可以包括硅(Si)和氧化铪(HfO₂)的组合。阻挡层310可以具有大于约1:10的硅与氧化铪的比值。然而，其他值也在本揭露的范围内。另外和/或替代地，阻挡层310可以包括硅(Si)、镁(Mg)、铝(Al)、镧(La)、氧化钇(Y₂O₃)、氮(N)、钙(Ca)、钪(Sc)、锶(Sr)、钆(Gd)、氮化钛(TiN)、碳氮化钨(WCN)、氮化钨(WN)和/或氮化钽(TaN)等实例。在一些示例实施例中，阻挡层310与铁电层308之间的接口处的氧对锆浓度或氧对铪浓度可以大于或等于约1:1。然而，其他值也在本揭露的范围内。在一些实施例中，阻挡层310的厚度包括在约0.1奈米至约10奈米的范围内。然而，该范围的其他值也在本揭露的范围内。

非挥发性内存结构220可以包括位于阻挡层310之上和/或上方的金属氧化物通道层312。金属氧化物通道层312可以包括一种或多种金属氧化物材料或金属氧化物半导体材料。例如包括氧化铟镓锌(InGaZnO或IGZO)、非晶态IGZO(α-IGZO)、氧化镓锌(GaZnO或GZO)、氧化锡镓锌(SnGaZnO或SGZO)、硅(Si)、锗(Ge)、硅锗(SiGe)、硅锗碳合金(SiGeC)、砷化镓(GaAs)、磷化铟(InP)、磷酸镓(GaP)、氮化镓(GaN)、锑镓(GaSb)、砷化铝(AlAs)、砷化铟(InAs)、锑化铟(InSb)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷酸镓铟(GaInP)、砷化铝铝(InAlAs)、磷酸铝铟镓(AlInGaP)、硫化镉(CdS)、硒化镉(CdSe)、硫化锌(ZnS)、硒化锌(ZnSe)、碲化锌(ZnTe)、硫化铅(PbS)、碲化铅(PbTe)、碲化汞(HgTe)、铟镓氧化锡(InGaSnO)和/或氧化铟镓锡锌(InGASnZnO)等。在一些实施例中，在金属氧化物通道层312中可以使用铪(Hf)、锆(Zr)、钛(Ti)、铝(Al)、钽(Ta)、锶(Sr)、钡(Ba)、钪(Sc)、镁(Mg)、镧(La)和/或钆(Gd)代替镓，以实现较低浓度的氧空位和/或实现较低的表面态。另外和/或替代地，II-VI族化合物半导体材料和/或III-V族化合物半导体材料可以用于非挥发性内存结构220的通道层。在一些示例实施例中，金属氧化物通道层312的厚度被包括在约1奈米至约100奈米的范围内。然而，该范围的其他值也在本揭露的范围内。

非挥发性内存结构220可以包括在阻挡层310之上和/或上方的源极/汲极314和316。源极/汲极可以单独地或共同地指源极区域或汲极电极，这取决于上下文。在一些示例实施例中，金属氧化物通道层312位于源极/汲极314和316之间，如图3中的示例实施例300所示。在一些示例实施例中，源极/汲极314和316被包括在金属氧化物通道层312上，金属氧化物通道层312位于阻挡层310与源极/汲极314和316之间。源极/汲极314和316可以各自包括一种或多种金属材料，例如铝(Al)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、钴(Co)、铜(Cu)和/或金(Au)等。

底部闸极302、铁电层308、金属氧化物通道层312以及源极/汲极314和316可以对应于非挥发性内存结构220的FeFET。源极/汲极314和/或316可以各自包括在ILD层212中。在一些示例实施例中，源极/汲极314和/或316的高度或厚度可以包括在约10奈米至约600奈米的范围内。然而，该范围的其他值也在本揭露的范围内。

为了将非挥发性内存结构220转变到编程状态，可以将第一闸极电压(例如，正闸极电压+VG)施加到底部闸极302。这导致铁电层308的电子/电洞对中的电子电荷载流子向底部闸极302偏压。可以向源极/汲极314施加0电压(0V)，并且可以将源极/汲极316接地。这导致金属氧化物通道层312处于非导电状态，从而导致铁电层308的电子/电洞对中的电子电荷载流子向金属氧化物通道层312偏压。

为了将非挥发性内存结构220转变到擦除状态，可以向底部闸极302施加第二闸极电压(例如，负闸极电压-VG)。可以向底部闸极302施加0电压(0V)。源极/汲极314和316可以接地。这使得金属氧化物通道层312处于导电状态。这导致铁电层308中的电子/电洞对中的电子电荷载流子向底部闸极302偏压，并导致铁电层308的电子/电洞对中的电子电荷载流子向金属氧化物通道层312偏压。

源极/汲极314和316可以各自与半导体装置200的内连线结构204中的导电结构216电耦合。这使得电输入(例如，电压、电流)能够被施加到源极/汲极314和/或316，和/或使源极/汲极314和/或316电接地。

如图3进一步所示，氢阻挡层222可以包括在源极/汲极314和导电结构216之间，和/或氢阻挡层222可以包括在源极/汲极316和导电结构216之间。例如，氢阻挡层222的氢吸收层222a可以包括在源极/汲极314上，氢阻挡层222的氢阻隔层222b可以包括在氢吸收层222a上，并且导电结构216可以包括在氢阻隔层222b上。作为另一个示例，氢阻挡层222的氢吸收层222a可以被包括在源极/汲极316上，氢阻挡层222的氢阻隔层222b可以被包括在氢吸收层222a上，并且导电结构216可以包括在氢阻隔层222b上。在一些实施例中，氢阻挡层222省略氢吸收层222a，并且氢阻挡层222的氢阻隔层222b被包括在源极/汲极314上和/或源极/汲极316上。在一些示例实施例中，氢阻挡层222省略氢吸收层222a，且导电结构216包括在氢阻挡层222的氢阻隔层222b上。

如上所述，提供图3作为示例。其他示例可能与关于图3所描述的不同。

图4是本文所描述的非挥发性内存结构220的示例实施例400的图。非挥发性内存结构220的示例实施例400包括与非挥发性内存结构220的示例实施例400类似的层和/或结构的组合和布置。例如，非挥发性内存结构220的示例实施例400包括底部闸极302、接口层304、晶种层306、铁电层308、阻挡层310、金属氧化物通道层312、以及源极/汲极314和316。此外，氢阻挡层222(包括氢吸收层222a和/或氢阻隔层222b)可以被包括在源极/汲极314与导电结构216之间和/或之间源极/汲极316和导电结构216之间。

另外，非挥发性内存结构220的示例实施例400包括源极/汲极314和316之间的间隙壁402。间隙壁402包括一种或多种介电材料，诸如氧化硅(SiOx)、硅氮化物(SixNy)、碳化硅(SiC)、氮氧化硅(SiON)和/或另一合适的介电材料。间隙壁402可以提供源极/汲极314和316之间的电性隔离，并且可以提供其上形成源极/汲极314和316的基座。源极/汲极314和316被包括在金属氧化物通道层312的顶表面的部分上、间隙壁402的相对侧壁上、和/或间隙壁402的顶表面的部分上。氢阻挡层222(包括氢吸收层222a和/或氢阻隔层222b)符合源极/汲极314和316的形状和/或轮廓。

如上所述，提供图4作为示例。其他示例可能与关于图4所描述的不同。

图5是本文所描述的氢阻挡层222的示例实施例500的图。如图5所示，氢阻挡层222可以包括氢吸收层222a和氢吸收层222a上的氢阻隔层222b。

氢吸收层222a的z方向厚度对应的尺寸D1。在一些示例实施例中，尺寸D1包括在约10埃至约1000奈米的范围内。如果尺寸D1小于约10埃，则氢吸收层222a可能无法提供足够的氢吸收，以防止非挥发性内存结构220的金属氧化物通道层312中的氢吸收和电荷载子浓度。对于大于约1000奈米的尺寸D1可能导致非挥发性内存结构220与导电结构216之间(和/或导电结构216之间)的高接触电阻，这导致电阻-电容(RC)延迟增加。如果尺寸D1在大约10埃至大约1000奈米的范围内，则氢吸收层222a可以足够厚以有效地吸收半导体装置200中的氢，并且可以在半导体装置200中实现低RC延迟。然而，尺寸D1的其他值以及除约10埃至约1000奈米之外的范围也在本揭露的范围内。

氢阻隔层222b的z方向厚度的尺寸D2。在一些示例实施例中，尺寸D2包括在约10埃至约1000奈米的范围内。如果尺寸D2小于约10埃，则氢阻隔层222b可能无法提供足够的氢扩散阻挡，以防止非挥发性内存结构220的金属氧化物通道层312中的氢吸收和电荷载子浓度。大于约1000奈米的尺寸D2的值可能导致非挥发性内存结构220和导电结构216之间(和/或导电结构216之间)的高接触电阻，这导致半导体装置200中增加的RC延迟。如果尺寸D2在约10埃至约1000奈米的范围内，则氢阻隔层222b可以足够厚以有效地阻挡半导体装置200中的氢扩散，并且可以在半导体装置200中实现低RC延迟。然而，尺寸D2的其他值以及除了约10埃至约1000奈米之外的范围也在本揭露的范围内。

如上所述，提供图5作为示例。其他示例可能与关于图5描述的不同。

图6A至图6F是本文所描述的氢阻隔层222b的示例实施例的图。在一些实施例中，氢阻隔层222b包括单层结构，例如钌(Ru)层或钛(Ti)层等。结合图6A至图6F示出和描述的氢阻隔层222b的示例实施例包括多层堆叠，其中氢阻隔层222b包括多个层。在氢阻隔层222b中包含多个层使得能够针对氢阻隔层222b的特定类型的材料和/或厚度来调整氢阻隔层222b的氢阻挡性质。

如图6A所示，氢阻隔层222b的示例实施例600包括多个氮化钛(TiN)层，例如氮化钛层602、氮化钛层602上的氮化钛层604、以及氮化钛层604上的氮化钛层606。因此，氮化钛层602-606在半导体装置200中沿z方向布置。氮化钛层602具有对应于氮化钛层602的z方向厚度的尺寸D3。氮化钛层604具有对应于氮化钛层604的z方向厚度的尺寸D4。氮化钛层606具有对应于氮化钛层606的z方向厚度的尺寸D5。在示例实施例600中，尺寸D3、尺寸D4和尺寸D5近似相等。在一些示例实施例中，尺寸D3、尺寸D4和尺寸D5均包括在约150埃至约250埃的范围内。然而，该范围的其他值也在本揭露的范围内。

如图6B所示，氢阻隔层222b的示例实施例608包括氮化钛层602、氮化钛层602上的钛(Ti)层610(例如，金属层)、以及钛层610上的氮化钛层606。因此，氮化钛层602、钛层610和氮化钛层606在半导体装置200中沿z方向布置。氮化钛层602具有对应于氮化钛层602的z方向厚度的尺寸D3。钛层610具有对应于钛层610的z方向厚度的尺寸D6。氮化钛层606具有对应于氮化钛层606的z方向厚度的尺寸D5。在示例实施例608中，尺寸D3、尺寸D6和尺寸D5近似相等。在一些示例实施例中，尺寸D3、尺寸D6和尺寸D5均包括在约150埃至约250埃的范围内。然而，该范围的其他值也在本揭露的范围内。

如图6C所示，氢阻隔层222b的示例实施例612包括氮化钛层602、氮化钛层602上的钌(Ru)层614(例如，金属层)、以及钌层614上的氮化钛层606。因此，氮化钛层602、钌层614和氮化钛层606在半导体装置200中沿z方向布置。氮化钛层602具有对应于氮化钛层602的z方向厚度的尺寸的尺寸。钌层614具有对应于钌层614的z方向厚度的尺寸D7。氮化钛层606具有对应于氮化钛层606的z方向厚度的尺寸D5。在示例实施例612中，尺寸D3和尺寸D5近似相等，且均包含在约150埃至约250埃的范围内。然而，该范围的其他值也在本揭露的范围内。尺寸D7大于尺寸D3和尺寸D5。例如，尺寸D7可以包括在约210埃至约290埃的范围内。然而，该范围的其他值也在本揭露的范围内。

如图6D所示，氢阻隔层222b的示例实施例616包括氮化钛层602-606，类似于示例实施例600。然而，在示例实施例616中，氮化钛层604具有尺寸D8。尺寸D8对应于氮化钛层604的z方向厚度，且尺寸D8大于尺寸D3和尺寸D5。在一些示例实施例中，尺寸D8包括在约550埃至约650埃的范围内。然而，该范围的其他值也在本揭露的范围内。在一些示例实施例中，尺寸D8与尺寸D3的比率以及尺寸D8与尺寸D5的比率被包括在大约2:1至大约4:1的范围内。然而，该范围的其他值也在本揭露的范围内。

如图6E所示，氢阻隔层222b的示例实施例618包括氮化钛层602、钛层610和氮化钛层606，类似于示例实施例608。然而，在示例实施例618中，如图所示，钛层610具有对应于钛层610的z方向厚度的尺寸D9，且尺寸D9大于尺寸D3和尺寸D5。在一些示例实施例中，尺寸D9包括在约550埃至约650埃的范围内。然而，该范围的其他值也在本揭露的范围内。在一些示例实施例中，尺寸D9与尺寸D3的比率以及尺寸D9与尺寸D5的比率被包括在大约2:1至大约4:1的范围内。然而，该范围的其他值也在本揭露的范围内。

如图6F所示，氢阻隔层222b的示例实施例620包括氮化钛层602、钌层614和氮化钛层606，类似于示例实施例612。然而，在示例实施例620中如图所示，钌层614具有对应于钌层614的z方向厚度的尺寸D10，且尺寸D10大于尺寸D3和尺寸D5。在一些示例实施例中，尺寸D10包括在约430埃至约530埃的范围内。然而，该范围的其他值也在本揭露的范围内。在一些示例实施例中，尺寸D10与尺寸D3的比率以及尺寸D10与尺寸D5的比率被包括在约1.75:1至约3.5:1的范围内。然而，该范围的其他值也在本揭露的范围内。

如上所述，图6A至图6F作为示例提供。其他示例可以与关于图6A至图6F所描述的不同。

图7A至图7C是结合图6A至图6F示出和描述的氢阻隔层222b的示例实施例的半导体装置200中的示例性氢浓度的图。图7A是具有不同层布置的氢阻隔层222b的氢浓度702作为半导体装置200中的深度704的函数的示例700。例如，示例700包括氢阻隔层222b的示例实施例600、氢阻隔层222b的示例实施例608以及氢阻隔层222b的示例实施例612的氢浓度702。于非挥发性内存结构220上方的ILD层212、氢阻隔层222b、间隙壁402和金属氧化物通道层312中示出氢浓度702。

在示例700中，氢阻隔层222b的示例实施例600、608和612中的每一个的氢浓度702导致阻挡氢从ILD层212扩散到金属氧化物通道层312中，如氢浓度702在金属氧化物通道层312中的比在ILD层212中所示的氢浓度更小。在氢阻隔层222b的示例实施例608中，氢浓度702在钛层610的顶部附近峰值，因为钛层610除了阻止氢气扩散外，还吸收氢气。氢阻隔层222b的示例实施例612中的钌层614比氢阻隔层222b的示例实施例600中的钛层610和氮化钛层604吸收更少的氢。因此，氢阻隔层222b的示例实施例612中的氢浓度702小于氢阻隔层222b的示例实施例600和608中的氢浓度702。

图7B是氢阻隔层222b的示例实施例616、氢阻隔层222b的示例实施例618以及氢阻隔层222b的示例实施例620的氢浓度702的示例706。如图7B所示，氢阻隔层222b的示例实施例616、氢阻隔层222b的示例实施例618以及氢阻隔层222b的示例实施例620分别具有与氢阻隔层222b的示例实施例600、氢阻隔层222b的示例实施例608以及氢阻隔层222b的示例实施例612类似的氢阻挡特性。

如图7C中的示例708所示，氢阻隔层222b的示例实施例618中的钛层610的较大厚度可以提供比氢阻隔层222b的示例实施例608中的钛层610更大的氢阻挡性能，原因在于，氢阻隔层222b的示例实施例618的金属氧化物通道层312中较大深度704处的氢浓度702低于氢阻隔层222b的示例实施例608。类似地，氢阻隔层222b的示例实施例620中的钌层614的较大厚度可以提供比氢阻隔层222b的示例实施例612中的钌层614更大的氢阻挡性能，因为氢浓度702为氢阻隔层222b的示例实施例620的金属氧化物通道层312中的较大深度704处的深度小于氢阻隔层222b的示例实施例612的深度。

如上所述，图7A至图7C作为示例提供。其他示例可以与关于图7A至图7C所描述的不同。

图8A至图8K是形成本文所描述的半导体装置200的示例实施例800的图。在一些实施例中，可以使用本文所述的半导体处理工具102-112中的一个或多个来执行图8A至图8K所描述的半导体处理操作中的一个或多个。在一些实施例中，可以使用另一种类型的半导体处理工具来执行图8A至图8K所描述的半导体处理操作中的一个或多个。

转向图8A，提供衬底206。衬底206可以以半导体芯片的形式提供，例如硅(Si)芯片可以提供为SOI芯片，和/或另一类型的半导体工件。

如图8B所示，半导体装置208可以形成在半导体装置200的装置层202中的衬底206之中和/或之上。可以使用半导体处理工具102-114中的一个或多个来形成一个或多个半导体装置208。例如，沉积工具102可用于执行各种沉积操作以沉积半导体装置208的层，和/或沉积用于蚀刻衬底206和/或半导体装置208的部分的光阻层。另一个示例，曝光工具104可以用于曝光光阻层以在光阻层中形成图案。作为另一个示例，显影工具106可以对光阻层中的图案进行显影。作为另一个示例，蚀刻工具108可用于蚀刻衬底206和/或沉积层的部分以形成半导体装置208。作为另一个示例，平坦化工具110可用于平坦化半导体装置208的部分。作为另一个示例，电镀工具112可以用来沉积半导体装置208的金属结构和/或层。

如图8C所示，沉积工具102用于在衬底206之上和/或上方以及在半导体装置208之上和/或上方沉积介电层210。沉积工具102可以用于沉积介电层210，使用PVD技术、ALD技术、CVD技术、氧化技术、结合图1所描述的另一种类型的沉积技术和/或另一种合适的沉积技术。在一些示例实施例中，平坦化工具110可以用于在沉积介电层210之后平坦化介电层210。

如图8D所示，半导体装置200的内连线结构204的第一部分形成在介电层210上方。沉积工具102用于在半导体装置200的内连线结构204的第一部分中沉积ILD层212和ESL214的交替层。以这种方式，ILD层212和ESL 214可以布置在半导体装置200中的z方向上。沉积工具102可以用于沉积每个ILD层212以及每个ESL 214，使用PVD技术、ALD技术、CVD技术、氧化技术、结合图1所描述的另一种类型的沉积技术和/或另一种合适的沉积技术。在一些实施例中，平坦化工具110可以用于在沉积ILD层212和/或ESL 214之后平坦化ILD层212和/或ESL 214。

如图8D进一步所示，沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平面化工具110和/或电镀工具112用于执行各种操作以形成位于半导体装置200的内连线结构204的第一部分的导电结构216。导电结构216可以被包括在ILD层212和/或ESL 214中，并且可以与装置层202中的半导体装置208电耦合。在一些示例实施例中，ILD层212、ESL 214和导电结构216可以在z方向上建构在金属化层中。例如，可以形成第一ESL 214和第一ILD层212，可以在第一ESL 214和/或第一ILD层212中形成凹陷，并且可以在凹陷中形成第一导电结构216(例如，M0金属化层)。第二ESL 214和第二ILD层212可以形成在第一ESL 214和第一ILD层212上方，可以在第二ESL 214和/或第二ILD层212中形成凹陷，并且可以在凹陷中形成第二导电结构216(例如，M1金属化层)。内连线结构204的第一部分的剩余金属化层可以以类似的方式形成。

如图8E所示，半导体装置200的内连线结构204的第二部分形成在内连线结构204的第一部分之上和/或上方。可以执行与结合图8D所描述的技术类似的技术。以形成内连线结构204的第二部分。此外，在内连线结构204的第二部分中的ILD层212中形成非挥发性内存结构220。可以在非挥发性内存结构220上形成导电结构216以电连接内连线结构204中的非挥发性内存结构220。结合图10A至图10N示出并描述了形成非挥发性内存结构220的示例实施例。

如图8E进一步所示，可以在非挥发性内存结构220上形成一层或多层氢阻挡层222，并且可以在一层或多层氢阻挡层222上形成与非挥发性内存结构220耦合的导电结构216。在一些实施例中，形成氢阻挡层222包括在非挥发性内存结构220上形成氢吸收层222a，以及在氢吸收层222a上形成氢阻隔层222b。然后可以在氢阻隔层222b上形成导电结构216。在一些实施例中，形成氢阻挡层222包括在非挥发性内存结构220上形成氢吸收层222a，以及在氢吸收层222a上形成导电结构216。在一些实施例中，形成氢阻挡层222包括在非挥发性内存结构220上形成氢阻隔层222b，以及在氢阻隔层222b上形成导电结构216。

氢吸收层222a可以使用沉积工具102来形成。在一些示例实施例中，沉积工具102用于使用ALD技术(诸如结合9A和/或图9B示出和描述的ALD技术)来沉积氢吸收层222a。在一些实施例中，沉积工具102用于使用另一种沉积技术来沉积氢吸收层222a，例如PVD技术、CVD技术、氧化技术、结合图1所描述的另一种类型的沉积技术，以及/或另一种合适的沉积技术。

可以使用沉积工具102来形成氢阻隔层222b。在一些示例实施例中，沉积工具102用于使用诸如溅射技术的PVD技术来沉积氢阻隔层222b。在一些实施例中，沉积工具102用于使用另一种沉积技术来沉积氢阻隔层222b，例如PLD技术、ALD技术、CVD技术、氧化技术、结合图1所描述的另一种类型的沉积技术、和/或另一种合适的沉积技术。在一些实施例中，形成氢阻隔层222b包括形成结合图6A至图6F示出和描述的多层堆叠的示例实施例中的一个或多个。

如图8F至图8I所示，内连线结构204的第三部分形成在内连线结构204的第二部分上方以及非挥发性内存结构220上方。如图8F所示，ESL 214和ILD层212形成在非挥发性内存结构220之上。沉积工具102可用于使用PVD技术、ALD技术、CVD技术、氧化技术、结合图1所描述的技术和/或另一种合适的沉积技术来沉积ILD层212和/或ESL 214。在一些实施例中，平坦化工具110可以用于在沉积ILD层212和/或ESL 214之后平坦化ILD层212和/或ESL214。

如图8G所示，凹陷802形成在ILD层212和ESL 214中和/或穿过ILD层212和ESL214。凹陷802可以形成在一个或多个导电结构216上方，使得一个或多个导电结构216透过凹陷802暴露。在一些实施例中，光阻层中的图案用于蚀刻ILD层212和/或ESL 214以形成凹陷802。在这些示例实施例中，沉积工具102可用于形成ILD层212上的光阻层。曝光工具104可用于将光阻层暴露于辐射源以图案化光阻层。显影工具106可用于显影并去除光阻层的部分以露出图案。蚀刻工具108可以用于基于图案来蚀刻ILD层212和/或ESL 214以形成凹陷802。在一些实施例中，蚀刻操作包括等离子体蚀刻操作、湿化学蚀刻操作和/或另一种类型的蚀刻操作。在一些实施例中，光阻去除工具可用于去除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化和/或另一技术)。在一些实施例中，硬罩幕层被用作基于图案蚀刻ILD层212和/或ESL 214的替代技术。

如图8H进一步所示，可以在通过凹陷802暴露的导电结构216的顶表面上形成一个或多个氢阻挡层222。在一些示例实施例中，形成氢阻挡层222包括在凹陷802中的导电结构216上形成氢吸收层222a，并在氢吸收层222a上形成氢阻隔层222b。在一些实施例中，形成氢阻挡层222包括在凹陷802中的导电结构216上仅形成氢吸收层222a。在一些实施例中，形成氢阻挡层222包括在在凹陷802中的导电结构216上仅形成氢阻隔层222b。

氢吸收层222a可以使用沉积工具102来形成。在一些示例实施例中，沉积工具102用于使用ALD技术(诸如结合图9A和/或图9B示出和描述的ALD技术)来沉积氢吸收层222a。在一些实施例中，沉积工具102用于使用另一种沉积技术来沉积氢吸收层222b，例如PVD技术、CVD技术、氧化技术、结合图1所描述的另一种类型的沉积技术，以及/或另一种合适的沉积技术。

可以使用沉积工具102来形成氢阻隔层222b。在一些示例实施例中，沉积工具102用于使用诸如溅射技术的PVD技术来沉积氢阻隔层222b。在一些实施例中，沉积工具102用于使用另一种沉积技术来沉积氢阻隔层222b，例如PLD技术、ALD技术、CVD技术、氧化技术、结合图1所描述的另一种类型的沉积技术、和/或另一种合适的沉积技术。在一些实施例中，形成氢阻隔层222b包括形成结合图6A至图6F示出和描述的多层堆叠的示例实施例中的一个或多个。

如图8I所示，导电结构216形成在凹陷802中。具体地，导电结构216形成在凹陷802中的氢阻挡层222上，使得氢阻挡层222被包括在内连线结构204中的垂直相邻的导电结构216(例如，在z方向上相邻的导电结构216)之间。

沉积工具102和/或电镀工具112可以使用CVD技术、PVD技术、ALD技术、电镀技术、上面结合图1描述的另一种沉积技术和/或除了上面结合图1所描述的沉积技术以外的沉积技术在凹陷802中沉积导电结构216。在一些实施例中，平坦化工具110可以在沉积导电结构216之后执行CMP操作以平坦化导电结构216。

如图8J所示，内连线结构204的第四部分可以形成在内连线结构204的第三部分之上。内连线结构204的第四部分可以使用与结合图8F至图8I所描述的技术的类似组合来形成，使得氢阻挡层222被包含在内连线结构204的第三部分中的导电结构216与包含在内连线结构204的第四部分中的导电结构216之间。

如图8K所示，连接结构218形成在内连线结构204上，使得连接结构218与内连线结构204中的一个或多个导电结构216电耦合和/或物理耦合。沉积工具102和/或电镀工具112可用于使用CVD技术、PVD技术、ALD技术、电镀技术、上面结合图1描述的另一沉积技术和/或除了上面结合图1所描述之外的沉积技术来沉积连接结构218。在一些示例实施例中，半导体封装工具将连接结构218连接到半导体装置200。

如上所述，图8A至图8K作为示例提供。其他示例可以与关于图8A至图8K所描述的不同。

图9A和图9B是形成本文所述的氢阻挡层222的氢吸收层222a的示例实施例的图。可以使用本文所述的半导体处理工具102-112中的一个或多个来执行图9A和图9B所描述的处理，例如沉积工具102(例如，ALD工具)。

图9A示出了形成本文所述的氢阻挡层222的氢吸收层222a的示例实施例900。示例实施例900包括示例性ALD技术，其中形成氢吸收层222a的逐层晶体结构。ALD技术中的多个操作作为时间902的函数来执行。

如图9A所示，执行多个ALD循环904以形成氢吸收层222a。示例实施例900中的ALD循环904包括使用连续的气相前驱物(或反应物)。将半导体装置200放置在沉积工具102的处理室中，并且在ALD循环904中脉动含氧气体906以对半导体装置200执行氧处理。含氧气体906可以包括臭氧(O₃)、氧气(O₂)、水蒸气(H₂O)和/或其他含氧气体。含氧气体906的脉冲的持续时间可以包括在约0.1秒至约3秒的范围内。然而，该范围的其他值也在本揭露的范围内。

含氧气体906的脉冲之后是第一金属材料前驱物908的第一脉冲，其中第一金属材料前驱物908被提供到沉积工具102的处理室。第一金属材料前驱物908可以包括用于IGZO氢吸收层222a的铟(In)气相前驱物。铟前驱物的实例包括99.99％微量金属基准的乙酸铟(III)(C₆H₉InO₆)、99.99％微量金属基准的乙酸铟(III)水合物(C₆H₉InO₆ xH₂O)和/或≥99.99％微量金属的乙酰丙酮铟(III)(C₁₅H₂₁InO₆)，等等。第一金属材料前驱物908的第一脉冲的持续时间可以包括在约0.1秒至约3秒的范围内。然而，该范围的其他值也在本揭露的范围内。

随后从处理室中清除第一金属材料前驱物908，并将含氧气体906的另一脉冲提供至处理室。含氧气体906的脉冲之后是第二金属材料前驱物910的脉冲，其中第二金属材料前驱物910被提供到沉积工具102的处理室。第二金属材料前驱物910可以包括用于IGZO氢吸收层222a的锌(Zn)气相前驱物。锌前驱物的例子包括约99.9999％的纯锌、97％的双(五氟苯基)锌((C₆F₅)₂Zn)、97％的双(2,2,6,6-四甲基-3,5-庚二酮)锌(II)(Zn(OCC(CH₃)₃CHCOC(CH₃)₃)₂)、二乙基锌≥52wt％Zn基(C₂H₅)₂Zn)，和/或二苯基锌92％((C₆H₅)₂Zn)等。第二金属材料前驱物910的脉冲的持续时间可以包括在约0.1秒至约3秒的范围内。然而，该范围的其他值也在本揭露的范围内。

随后从处理室中清除第二金属材料前驱物910，并将含氧气体906的另一脉冲提供至处理室。含氧气体906的脉冲之后是半导体材料前驱物912的脉冲，其中半导体材料前驱物912被提供到沉积工具102的处理室。半导体材料前驱物912可以包括用于IGZO氢吸收层222a的镓(Ga)气相前驱物。镓前驱物的实例包括三乙基镓((CH₃CH₂)₃Ga)、三甲基镓(Ga(CH₃)₃)和/或三(二甲基氨基)镓(III)98％(C₁₂H₃₆Ga₂N₆)等。半导体材料前驱物912的脉冲持续时间可以包括在约0.1秒至约3秒的范围内。然而，该范围的其他值也在本揭露的范围内。

随后从处理室中清除半导体材料前驱物912，并将含氧气体906的另一脉冲提供至处理室。含氧气体906的脉冲之后是第二金属材料前驱物910和第一金属材料前驱物908的背对背脉冲。换句话说，提供第二金属材料前驱物910的第二脉冲至沉积工具102的处理室中，随后从处理室移除第二金属材料前驱物910，并且将第一金属材料前驱物908的第二脉冲提供给处理室，而没有含氧气体906的介入脉冲。

或者，可以使用锡(Sn)气相前驱物来取代第一金属材料前驱物908(例如，以形成ZnSnO氢吸收层222a)或第二金属材料前驱物910(例如，以形成InSnO氢吸收层)。锡前驱物的例子包括双[双(三甲基甲硅烷基)氨基]锡(II)([[(CH₃)₃Si]₂N]₂Sn)、四烯丙锡97％((H₂C＝CHCH₂)₄Sn)、四(二乙氨基)锡(IV)([(C₂H₅)₂N]₄Sn)、四(二甲基氨基)锡(IV)99.9％微量金属基([(CH₃)₂N]₄Sn)、四甲基锡95％绿色替代品(SN(CH₃)₄)、四乙烯基锡97％(Sn(CH＝CH₂)₄)、乙酰丙酮锡(II)99.9％微量金属基(C₁₀H₁₄O₄Sn)、三甲基(苯基乙炔基)锡97％(C₆H₅C＝CSn(CH₃)₃)和/或三甲基(苯基)锡98％(C₆H₅Sn(CH₃)₃)，等等。

第一金属材料前驱物908的第一脉冲可以与含氧气体906反应以形成氢吸收层222a的金属氧化物部分914a。金属氧化物部分914a包括含氧金属材料(例如，金属氧化物材料)，其包括第一金属材料前驱物908的金属。第二金属材料前驱物910的第一脉冲可以与含氧气体906反应以在金属氧化物部分914a上形成氢吸收层222a的金属氧化物部分916a。金属氧化物部分916a包括含氧金属材料(例如，金属氧化物材料)，其包括第二金属材料前驱物910的金属。半导体材料前驱物912的脉冲可以与含氧气体906反应以形成氢吸收层222a的氧化物半导体部分918位于金属氧化物部分916a上。氧化物半导体部分918包括含氧半导体材料，其包括半导体材料前驱物912的半导体材料。第二金属材料前驱物910的第二脉冲可以与含氧气体906反应以形成氢吸收层222a的金属氧化物部分916b，位于氧化物半导体部分918上。金属氧化物部分916b包括氧化金属材料(例如，金属氧化物材料)，其包括第二金属材料前驱物910的金属。第一金属材料前驱物908的第二脉冲可以与含氧气体906反应以在金属氧化物部分916b上形成氢吸收层222a的金属氧化物部分914b。金属氧化物部分914b包括氧化金属材料(例如，金属氧化物材料)，其包括第一金属材料前驱物908的金属。

可以执行附加的ALD循环904以形成图9A中所示的重复的逐层晶体结构。执行的ALD循环904的数量可以基于氢吸收层222a要实现的厚度。在一些示例实施例中，每个ALD循环904的沉积速率被包括在每个ALD循环904大约0.5埃至每个ALD循环904大约2埃的范围内。然而，该范围的其他值也在本公开的范围内。每个ALD循环904的持续时间可以包括在大约3秒至大约6秒的范围内。然而，该范围的其他值也在本揭露的范围内。

在一些示例实施例中，图9A所示的重复的逐层晶体结构在半导体装置200的最终结构中是可见的。在一些示例实施例中，部分914a、916a、918、916b和/或914b至少由于随后的热处理而部分混合在一起。ALD循环904可各自包括比半导体材料前驱物912的脉冲数量更大量的第一金属材料前驱物908和第二金属材料前驱物910的脉冲，以实现氢吸收层222a中的高氮浓度。

图9B示出了形成本文所述的氢阻挡层222的氢吸收层222a的示例实施例920。在示例实施例920中，执行ALD超级循环922，其中执行多个前驱物循环以将氢吸收层222a的部分形成为比示例实施例900中更大的厚度。这导致在氢吸收层222a在最终结构中更明显可见的逐层晶体结构。

如图9B所示，执行第一金属材料前驱物循环924a，其中含氧气体906的第一脉冲、第一金属材料前驱物908的第一脉冲、含氧气体906的第二脉冲、第一金属材料前驱物908的第二脉冲顺序地执行。执行ALD超级循环922中的第一金属材料前驱物循环924a以沉积氢吸收层222a的金属氧化物部分914a和914b。

在第一金属材料前驱物循环924a之后执行第二金属材料前驱物循环926a。在第二金属材料前驱物循环926a中，含氧气体906的第一脉冲、第二金属材料前驱物910的第一脉冲、含氧气体906的第二脉冲和第二金属材料前驱物910的第二脉冲依序进行。执行ALD超级循环922中的第二金属材料前驱物循环926a以将氢吸收层222a的金属氧化物部分916a和916b沉积在金属氧化物部分914a和914b上。

在第二金属材料前驱物循环926a之后执行半导体材料前驱物循环928。在半导体材料前驱物循环928中，含氧气体906的第一脉冲、半导体材料前驱物912的第一脉冲、含氧气体906的第二脉冲、以及半导体材料前驱物912的第二脉冲依序执行。执行ALD超级循环922中的半导体材料前驱物循环928以将氢吸收层222a的氧化物半导体部分918a和918b沉积在金属氧化物部分916a和916b上。

在半导体材料前驱物循环928之后执行另一个第二金属材料前驱物循环926b。在第二金属材料前驱物循环926b中，含氧气体906的第一脉冲、第二金属材料前驱物910的第一脉冲、含氧气体906的第二脉冲和第二金属材料前驱物910的第二脉冲依序执行。执行ALD超级循环922中的第二金属材料前驱物循环926b以在氧化物半导体部分918a和918b上沉积氢吸收层222a的金属氧化物部分916c和916d。

在第二金属材料前驱物循环926b之后执行另一个第一金属材料前驱物循环924b。在第一金属材料前驱物循环924b中，含氧气体906的第一脉冲、第一金属材料前驱物908的第一脉冲、含氧气体906的第二脉冲和第一金属材料前驱物908的第二脉冲顺序地执行。执行ALD超级循环922中的第一金属材料前驱物循环924b以将氢吸收层222a的金属氧化物部分914c和914d沉积在金属氧化物部分916c和916d上。

如上所述，图9A和图9B作为示例提供。其他示例可以与关于图9A和图9B所描述的不同。

图10A至图10N是形成本文所述的非挥发性内存结构220的示例实施例1000的图。在一些实施例中，可以使用本文所述的半导体处理工具102-112中的一个或多个来执行图10A至图10N所描述的一个或多个半导体处理操作。在一些实施例中，可以使用另一种类型的半导体处理工具来执行图10A至图10N所描述的一个或多个半导体处理操作。

如图10A所示，示例实施例1000所描述的操作可以结合半导体装置200的内连线结构204的ILD层212来执行。

如图10B和图10C所示，底部闸极302可以形成在ILD层212中。底部闸极302可以形成在ILD层212中的凹陷1002中。或者，底部闸极302可以形成在ILD层212上。

在一些实施例中，光阻层中的图案用于蚀刻ILD层212以形成凹陷1002。在这些实施例中，沉积工具102可用于在ILD层212上形成光阻层。曝光工具104可用于将光阻层暴露于辐射源以图案化光阻层。显影工具106可用于显影并去除光阻层的部分以露出图案。蚀刻工具108可用于基于图案蚀刻ILD层212以在ILD层212中形成凹陷1002。在一些实施例中，蚀刻操作包括等离子体蚀刻操作、湿化学蚀刻操作和/或另一种类型的蚀刻操作。在一些实施例中，光阻去除工具可用于去除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化和/或另一技术)。在一些实施例中，硬罩幕层被用作基于图案蚀刻ILD层212的替代技术。

沉积工具102和/或电镀工具112可以使用CVD技术、PVD技术、ALD技术、电镀技术、上面结合图1描述的另一种沉积技术和/或除了上面结合图1所描述的沉积技术以外的沉积技术在凹陷1002中沉积底部闸极302。在一些实施例中，平坦化工具110可以在沉积底部闸极302之后执行CMP操作以平坦化底部闸极302。

如图10D所示，接口层304可以形成在ILD层212之上和/或上方以及底部闸极302之上和/或上方。如图10D中进一步所示，可以形成晶种层306在接口层304上方和/或之上。在一些实施例中，沉积工具102可用于执行原位热退火操作，其可包括在沉积的同时对接口层304和/或晶种层306进行热退火。工具102用于沉积接口层304和/或晶种层306。热退火操作可以增加接口层304和/或晶种层306的结晶度。沉积工具102可以用于沉积接口层304和/或晶种层306。使用ALD技术或脉冲层沉积(PLD)技术来形成接口层304和/或晶种层306。沉积工具102可以将接口层304和/或晶种层306加热到包括在约300摄氏度至约700摄氏度的范围内的温度持续约30秒至约10分钟以实现接口层304和/或晶种层306的结晶度。然而，这些范围的其他值也在本揭露的范围内。此外，接口层304可以形成为准单晶金属氧化物。

如图10E所示，铁电层308可以形成在晶种层306之上和/或上方。晶种层306促进铁电层308以特定晶体结构生长和/或生长到特定管芯尺寸。沉积工具102可用于使用ALD技术、CVD技术、PVD技术、上文结合图1描述的另一沉积技术和/或除上文结合图1所描述的沉积技术之外的沉积技术来沉积铁电层308。在一些实施例中，平坦化工具110可以在沉积铁电层308之后执行CMP操作以平坦化铁电层308。

如图10F所示，阻挡层310可以形成在铁电层308之上和/或上方。沉积工具102可以用来利用ALD技术、CVD技术、PVD技术、上面结合图1所描述的另一种沉积技术，和/或除了上面结合图1所描述的沉积技术之外的沉积技术。在一些示例实施例中，平坦化工具110可以在沉积阻挡层310之后执行CMP操作以平坦化阻挡层310。

如图10G所示，金属氧化物通道层312可以形成在阻挡层310之上和/或上方。沉积工具102可以用来利用ALD技术、CVD技术、PVD技术、上面结合图1所描述的另一种沉积技术和/或除了上面结合图1所描述的沉积技术之外的沉积技术来沉积金属氧化物通道层312。在一些实施例中，平坦化工具110可以执行CMP操作以在沉积金属氧化物通道层312之后平坦化金属氧化物通道层312。在一些示例实施例中，可以选择用于沉积金属氧化物通道层312的前驱气体的混合物(其可以被称为“混合物”)以实现金属氧化物通道层312的合适的电子迁移率和表面状态。此混合物可以包括固体金属前驱物的混合物。可以使用低压容器(LPV)来气化混合物，并且可以将所得气化的前驱混合物引入(例如，脉冲)到包含非挥发性内存结构220的ALD反应室中。当沉积金属氧化物通道层312时，气化的前驱混合物可以与阻挡层310和/或铁电层308反应。

如图10H所示，可以在金属氧化物通道层312之上和/或上方形成ILD层212的附加材料。此外，可以形成ILD层212的附加材料，使得非挥发性内存结构220被ILD层212封装。沉积工具102可用于使用ALD技术、CVD技术、PVD技术、氧化技术、上面结合图1所描述的另一种沉积技术和/或除了上面结合图1所描述的沉积技术之外的沉积技术来沉积ILD层212的附加材料。在一些示例实施例中，平坦化工具110可以在沉积ILD层212的附加材料之后执行CMP操作以平坦化ILD层212。

如图10I所示，凹陷1004和1006可以形成在ILD层212中和/或穿过ILD层212，使得金属氧化物通道层312的侧壁通过凹陷1004和1006暴露。在一些示例实施例中，光阻层用于蚀刻ILD层212以形成凹陷1004和1006。在这些实施例中，沉积工具102可用于在ILD层212上形成光阻层。曝光工具104可用于曝光将光阻层照射到辐射源以图案化光阻层。显影工具106可用于显影并去除光阻层的部分以露出图案。蚀刻工具108可用于基于图案蚀刻ILD层212以在ILD层212中形成凹陷1004和1006。在一些实施例中，蚀刻操作包括等离子体蚀刻操作、湿化学蚀刻操作和/或另一种类型的蚀刻操作。在一些实施例中，光阻去除工具可用于去除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化和/或另一技术)。在一些实施例中，硬罩幕层被用作基于图案蚀刻ILD层212的替代技术。

如图10J所示，源极/汲极314和316分别形成在凹陷1004和1006中。可以使用沉积工具102和/或电镀工具112来沉积源极/汲极314和316，包括使用CVD技术、PVD技术、ALD技术、电镀技术、上面结合图1所描述的另一种沉积技术、和/或另一种合适的沉积技术。在一些实施例中，平坦化工具110可以用于在沉积源极/汲极314和316之后平坦化源极/汲极314和316。源极/汲极314和316的平坦化导致源极/汲极314和316的顶表面和ILD层212的顶表面基本上共面。

如图10K所示，ILD层212的附加材料可以形成在源极/汲极314和316之上和/或上方。沉积工具102可以用于使用ALD技术、CVD技术、PVD技术、氧化技术、上面结合图1所描述的另一种沉积技术和/或除了上面结合图1所描述的沉积技术之外的沉积技术来沉积ILD层212的附加材料。平坦化工具110可以在沉积ILD层212的附加材料之后执行CMP操作以平坦化ILD层212。

如图10L所示，凹陷1008和1010可以形成在ILD层212中和/或穿过ILD层212，使得源极/汲极314和316的顶面分别透过凹陷1008和1010暴露。在一些实施例中，光阻层中的图案用于蚀刻ILD层212以形成凹陷1008和1010。在这些实施例中，沉积工具102可用于在ILD层212上形成光阻层。曝光工具104可用于将光阻层暴露于辐射源以图案化光阻层。显影工具106可用于显影并去除光阻层的部分以露出图案。蚀刻工具108可用于基于图案蚀刻ILD层212以在ILD层212中形成凹陷1008和1010。在一些实施例中，蚀刻操作包括等离子体蚀刻操作、湿化学蚀刻操作和/或另一种类型的蚀刻操作。在一些实施例中，光阻去除工具可用于去除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化和/或另一技术)。在一些实施例中，硬罩幕层被用作基于图案蚀刻ILD层212的替代技术。

如图10M所示，氢阻挡层222分别形成在凹陷1008和1010中的源极/汲极314和316的顶部表面上。例如，氢阻挡层222的氢吸收层222a可以形成在凹陷1008中的源极/汲极314的顶表面上，并且氢阻挡层222的氢阻隔层222b可以形成在氢阻挡层222的氢吸收层222a上。氢吸收层222a位于凹陷1008中的源极/汲极314的顶表面上。作为另一个示例，氢阻挡层222的氢阻隔层222b可以形成在源极/汲极的顶表面上。氢阻挡层222的氢吸收层222a可以形成在凹陷1010中的源极/汲极316的顶表面上的氢阻隔层222b上。在一些实施例中，氢吸收层222a使用结合图9A和/或图9B描述的一种或多种技术形成。

如图10N所示，导电结构216分别形成在凹陷1008和1010中的源极/汲极314和316之上的氢阻挡层222上。沉积工具102和/或电镀工具112可用于使用CVD技术、PVD技术、ALD技术、电镀技术、上面结合图1所描述的另一种沉积技术和/或另一种合适的沉积技术来沉积导电结构216。在一些示例实施例中，平坦化工具110可以用于在沉积导电结构216之后平坦化导电结构216。

如上所述，图10A至图10N作为示例提供。其他示例可以与关于图10A至图10N所描述的不同。

图11是本文所描述的装置1100的示例构件的图。在一些实施例中，半导体处理工具102-112和/或晶圆/管芯传输工具114中的一个或多个可包括一个或多个装置1100和/或装置1100的一个或多个零件。如图11所示，装置1100可以包括总线1110、处理器1120、内存1130、输入构件1140、输出构件1150和/或通讯构件1160。

总线1110可包括实现装置1100的构件之间的有线和/或无线通信的一个或多个构件。总线1110可将图11的两个或多个构件耦合在一起，例如经由操作耦合、通讯耦合、电子耦合、耦合和/或电耦合。例如，总线1110可以包括电连接(例如，电线、迹线和/或引线)和/或无线总线。处理器1120可以包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序门阵列、专用集成电路和/或另一类型的处理单元。处理器1120可以以硬件、韧体或硬件和软件的组合来实现。在一些实作方式中，处理器1120可以包括能够被编程以执行本文别处所述的一个或多个操作或工艺的一个或多个处理器。

内存1130可以包括挥发性和/或非挥发性内存。例如，内存1130可以包括随机存取内存(RAM)、只读存储器(ROM)、硬盘和/或其他类型的内存(例如，闪存、磁内存和/或光内存)。内存1130可以包括内部存储器(例如，RAM、ROM或硬盘)和/或可移除内存(例如，经由通用串行总线连接可移除)。内存1130可以是非暂时性计算机可读媒体。内存1130可以储存与装置1100的操作相关的信息、一种或多种指令、和/或软件(例如，一种或多种软件应用程序)。在一些实作方式中，内存1130可以包括耦合的一个或多个内存例如，经由总线1110(例如，通讯地耦合)到一个或多个处理器(例如，处理器1120)。处理器1120与内存1130之间的通讯耦合可以使得处理器1120能够读取和/或将信息储存在内存1130和/或处理储存在处理器1120中的信息。

输入构件1140可以使得装置1100能够接收输入，例如使用者输入和/或感测到的输入。例如，输入构件1140可以包括触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、传感器、全球定位系统传感器、全球导航卫星系统传感器、加速计、陀螺仪和/或致动器。输出构件1150可以使得装置1100能够诸如经由显示器、扬声器和/或发光二极管来提供输出。通讯构件1160可以使得装置1100能够经由有线连接和/或无线连接与其他装置通讯。例如，通讯构件1160可以包括接收机、发射机、收发机、调制解调器、网络适配器和/或天线。

装置1100可以执行本文所述的一个或多个操作或流程。例如，非暂时性计算机可读媒体(例如，内存1130)可以储存一组指令(例如，一个或多个指令或程序代码)以供处理器1120执行。处理器1120可以执行此群组指令以执行本文描述的一项或多项操作或流程。在一些实作方式中，由一个或多个处理器1120执行该群组指令导致一个或多个处理器1120和/或装置1100执行本文所述的一个或多个操作或流程。在一些实作方式中，可以使用硬联机电路来取代指令或与指令组合来执行本文所述的一个或多个操作或流程。另外或替代地，处理器1120可以被设定为执行本文所述的一个或多个操作或流程。因此，本文所描述的实现不限于硬件电路和软件的任何特定组合。

图11所示的部件的数量和布置是作为示例提供的。装置1100可以包括比图11所示的更多的构件、更少的构件、不同的构件或不同布置的构件。附加地或替代地，装置1100的一组构件(例如，一个或多个构件)可以执行一个被描述为由装置1100的另一组构件执行的一个或多个功能。

图12是与形成本文所述的非挥发性内存结构相关联的示例流程1200的流程图。在一些实作方式中，使用一种或多种半导体处理工具(例如，半导体处理工具102-112中的一种或多种)来执行图12的一个或多个处理方块。另外或替代地，图12的一个或多个处理方块可以使用装置1100的一个或多个构件来执行，例如处理器1120、内存1130、输入构件1140、输出构件1150和/或通讯构件1160。

如图12所示，工艺1200可以包括形成非挥发性内存结构的底部闸极(方块1210)。例如，半导体处理工具102-112中的一个或多个可以用于形成非挥发性内存结构220的底部闸极302，如本文所述。

如图12进一步所示，工艺1200可以包括在底部闸极上方形成非挥发性内存结构的铁电层308(方块1220)。例如，半导体处理工具102-112中的一个或多个可以用于在底部闸极302上方形成非挥发性内存结构220的铁电层308，如本文所述。

如图12进一步所示，工艺1200可以包括在铁电层上方形成非挥发性内存结构的金属氧化物通道层(方块1230)。例如，半导体处理工具102-112中的一个或多个可以用于在铁电层308上方形成非挥发性内存结构220的金属氧化物通道层312，如本文所述。

如图12进一步所示，工艺1200可以包括在金属氧化物通道层上方形成介电层(方块1240)。例如，半导体处理工具102-112中的一个或多个可以用于在金属氧化物通道层312上方形成介电层(例如，ILD层212)，如本文所述。

如图12进一步所示，工艺1200可以包括在金属氧化物通道层附近或上方至少之一形成非挥发性内存结构的源极/汲极(方块1250)。例如，半导体处理工具102-112中的一个或多个可以用于在以下位置形成非挥发性内存结构220的源极/汲极(例如，源极/汲极314、316)。如本文所述，与金属氧化物通道层312相邻或在金属氧化物通道层312上方的至少之一。

如图12进一步所示，工艺1200可以包括在源极/汲极上形成氢吸收层(方块1260)。例如，半导体处理工具102-112中的一个或多个可以用于在源极/汲极上形成氢吸收层222a，如本文所述。

如图12进一步所示，工艺1200可包括在氢吸收层上形成氢阻挡层(方块1270)。例如，半导体处理工具102-112中的一个或多个可以用于在氢吸收层222a上形成氢阻隔层222b，如本文所述。

如图12进一步所示，工艺1200可以包括在氢阻挡层上形成导电结构(方块1280)。例如，半导体处理工具102-112中的一个或多个可以用于在氢阻隔层222b上形成导电结构216，如本文所述。

工艺1200可以包括另外的实现方式，例如下面描述的和/或与本文别处描述的一个或多个其他工艺相结合的任何单一实现方式或实现方式的任何组合。

在第一示例实施例中，形成源极/汲极包括在介电层中形成第一凹陷(例如，凹陷1004、凹陷1006)，以及在第一凹陷中形成源极/汲极，其中形成氢吸收层222a包括在介电层中形成第二凹陷(例如，凹陷1008、凹陷1010)，使得源极/汲极透过第二凹陷暴露，以及在源极/汲极上的第二凹陷中形成氢吸收层222a。

在第二示例实施例中，单独或与第一示例实施例组合，形成氢阻隔层222b包括在第二凹陷中的氢吸收层222a上形成氢阻隔层222b，其中形成导电结构216包括形成导电结构216在第二凹陷中的氢阻隔层222b上。

在第三示例实施例中，单独或与第一和第二示例实施例中的一个或多个组合，形成氢吸收层222a包括执行多个ALD循环904以沉积氢吸收层222a，其中执行多个ALD循环904包括使用第一金属材料前驱物908沉积氢吸收层222a的第一部分(例如，金属氧化物部分914a)，使用第二金属材料前驱物910在氢吸收层222a的第一部分上沉积第二部分(例如，金属氧化物部分916a)，并且使用半导体材料前驱物912沉积位于氢吸收层222a的第二部分上的氢吸收层222a的第三部分(例如，氧化物半导体部分918)。

在第四示例实施例中，单独或与第一至第三示例实施例中的一个或多个组合，执行ALD循环904还包括使用第二金属材料前驱物910在氢吸收层222a的第三部分上沉积氢吸收层222a的第四部分(例如，金属氧化物部分916b)，并且使用第一金属材料前驱物908在氢吸收层222a的第四部分上沉积氢吸收层222a的第五部分(例如，金属氧化物部分914b)。

在第五示例实施例中，单独或与第一至第四示例实施例中的一个或多个组合，形成氢吸收层包括执行多个ALD循环(例如，ALD超级循环922)以沉积氢吸收层222a，其中执行多个ALD循环(例如，ALD超级循环922)中的一个ALD循环(例如，ALD超级循环922)包括使用第一金属材料前驱物908沉积氢吸收层222a的第一部分(例如，金属氧化物部分914a)，使用第一金属材料前驱物908在氢吸收层222a的第一部分上沉积氢吸收层222a的第二部分(例如，金属氧化物部分914b)，使用第二金属材料前驱物910在氢吸收层222a的第二部分上沉积氢吸收层222a的第三部分(例如，金属氧化物部分916a)，使用第二金属材料前驱物910在氢吸收层222a的第三部分上沉积氢吸收层222a的第四部分(例如，金属氧化物部分916b)，使用半导体材料前驱物912在氢吸收层222a的第四部分上沉积氢吸收层222a的第五部分(例如，氧化物半导体部分918a)，并且使用半导体材料前驱物912在氢吸收层222a的第五部分上沉积氢吸收层222a的第六部分(例如，氧化物半导体部分918b)。

尽管图12示出了工艺1200的示例方块，但是在一些实作方式中，工艺1200包括与图12中描绘的方块相比更多的方块、更少的方块、不同的方块或不同布置的方块。附加地或替代地，两个或更多个工艺1200的方块可以并行执行。

图13是与形成本文所描述的半导体装置相关联的示例工艺1300的流程图。在一些实作方式中，使用一种或多种半导体处理工具(例如，半导体处理工具102-112中的一种或多种)来执行图13的一个或多个处理方块。另外或替代地，图13的一个或多个处理方块可以使用装置1100的一个或多个构件来执行，例如处理器1120、内存1130、输入构件1140、输出构件1150和/或通讯构件1160。

如图13所示，工艺1300可以包括在衬底上方形成半导体装置的内连线结构的第一部分(方块1310)。例如，半导体处理工具102-112中的一个或多个可以用于在衬底206上方形成半导体装置200的内连线结构204的第一部分，如本文所述。

如图13进一步所示，工艺1300可以包括在内连线结构的第一部分上形成非挥发性内存结构(方块1320)。例如，半导体处理工具102-112中的一个或多个可以用于形成内连线结构204的第一部分的非挥发性内存结构220，如本文所述。

如图13进一步所示，工艺1300可以包括在内连线结构的第一部分上方和非挥发性内存结构上方形成内连线结构的第二部分(方块1330)。例如，半导体处理工具102-112中的一个或多个可以用于在内连线结构204的第一部分之上以及在非挥发性内存结构220之上形成内连线结构204的第二部分，如本文所描述的。在一些示例实施例中，形成内连线结构204的第二部分包括在内连线结构204的第一部分上方形成一个或多个介电层(例如，一个或多个ILD层212、一个或多个ESL 214)。在一些实施例中，形成内连线结构204的第二部分包括在一个或多个介电层中形成凹陷802，其中内连线结构204的第一部分中的第一导电结构216通过凹陷802暴露。内连线结构204的第二部分包括在凹陷802中的第一导电结构216上形成氢阻挡层222；以及在凹陷802中的氢阻挡层222上形成第二导电结构216。

工艺1300可以包括另外的实现方式，例如下面描述的和/或与本文别处描述的一个或多个其他工艺相结合的任何单一实现方式或实现方式的任何组合。

在第一示例实施例中，形成氢阻挡层222包括在凹陷802中的第一导电结构216上形成氢阻挡层222的氢吸收层222a，以及形成在凹陷802中的氢吸收层222a上的氢阻挡层222的氢阻隔层222b。

在第二示例实施例中，单独或与第一示例实施例组合，形成第二导电结构216包括在氢阻隔层222b上形成第二导电结构216。

在第三示例实施例中，单独或与第一和第二示例实施例中的一个或多个结合，形成氢吸收层222a包括将氢吸收层222a形成至包括在以下范围内的厚度(例如，尺寸Dl)：约10埃至约1000奈米。

在第四示例实施例中，单独或与第一至第三示例实施例中的一个或多个结合，形成氢阻隔层222b包括将氢阻隔层222b形成至包括在以下范围内的厚度(例如，尺寸D2)：约10埃至约1000奈米。

在第五示例实施例中，单独或与第一至第四示例实施例中的一个或多个组合，工艺1300包括在形成内连线结构204的第二部分前，在形成内连线结构204的第一部分中的非挥发性内存结构220上形成另一氢阻挡层222。

尽管图13示出了工艺1300的示例方块，但是在一些实作中，工艺1300包括与图13中描绘的那些相比更多的方块、更少的方块、不同的方块或不同布置的方块。附加地或替代地，两个或更多个工艺1300的方块可以并行执行。

以此方式，多层氢阻挡堆叠可以被包括在半导体装置中的非挥发性内存结构和内连线结构中的导电结构之间。多层氢阻挡堆叠可以最小化和/或防止氢扩散到非挥发性内存结构的一层或多层中，例如非挥发性内存结构的金属氧化物通道。多层氢阻挡堆叠可以包括氢吸收层和位于氢吸收层上的氢阻挡层。氢阻挡层阻挡或阻止氢气经由导电结构扩散到非挥发性内存结构中。氢吸收层可以吸收可能扩散穿过氢阻挡层的任何氢原子。氢吸收层和氢阻挡层的组合最小化和/或防止氢扩散到FeRAM结构的一层或多层中，例如非挥发性内存结构的金属氧化物通道中。这可以降低非挥发性内存结构的金属氧化物通道中的电荷载子浓度的可能性，这可以使得非挥发性内存结构能够实现低PBTI和/或低NBTI。另外和/或替代地，氢吸收层和氢阻挡层的组合可以使得非挥发性内存结构能够实现低截止电流泄漏，和/或可以降低由于载流子浓度的原因，可能会变得无法运作使得非挥发性内存结构发生故障的可能性。

如同上面更详细描述的，本文所描述的一些实作方式提供了一种半导体装置。此半导体装置包含位于此半导体装置的衬底上方的内连线结构，内连线结构包括多个介电层和多个介电层中的多个导电结构。此半导体装置包括位于内连线结构的多个介电层中的介电层中的非挥发性内存结构，其中非挥发性内存结构包括金属氧化物通道层，并且其中非挥发性性内存结构电耦合具有多个导电结构中的至少一个导电结构。半导体装置包括位于非挥发性内存结构和至少一个导电结构之间的氢阻挡层。

在一些实施例中，所述氢阻挡层包括金属氧化物半导体材料。

在一些实施例中，所述氢阻挡层包括以下至少一个：钌(Ru)，铝(Al)，银(Ag)，铂(Pt)，金(Au)，钛(Ti)，或氮化钛(TiN)。

在一些实施例中，所述氢阻挡层包括：氢吸收层，其包括含金属氧化物材料；以及氢阻挡层，位于所述氢吸收层上，其包括含金属材料。

在一些实施例中，所述氢阻挡层包括：第一氮化钛(TiN)层；金属层，位于所述第一氮化钛层上；以及第二氮化钛层，位于所述金属层上。

在一些实施例中，所述金属层的厚度大于所述第一氮化钛层的厚度；以及其中所述金属层的所述厚度大于所述第二氮化钛层的厚度。

在一些实施例中，所述金属层的厚度与所述第一氮化钛层的厚度大致相等；以及其中所述金属层的所述厚度与所述第二氮化钛层的厚度大致相等。

在一些实施例中，所述氢阻挡层包括：第一氮化钛(TiN)层；第二氮化钛层，位于所述第一氮化钛层上；以及第三氮化钛层，位于所述第二氮化钛层上。

如同上面更详细地描述的，本文所描述的一些示例实施例提供了一种方法。此方法包括形成非挥发性内存结构的底部闸极。此方法包括在底部闸极上方形成非挥发性内存结构的铁电层。此方法包括在铁电层上方形成非挥发性内存结构的金属氧化物通道层。此方法包括在金属氧化物通道层上方形成介电层。此方法包括至少在金属氧化物通道层附近或上方形成非挥发性内存结构的源极/汲极。此方法包括在源极/汲极上形成氢吸收层。此方法包括在氢吸收层上形成氢阻隔层。此方法包括在氢阻隔层上形成导电结构。

在一些实施例中，形成所述源极/汲极的步骤包括：在所述介电层中形成第一凹陷；以及在所述第一凹陷中形成源极/汲极；以及其中形成所述氢吸收层包括：在所述介电层中形成第二凹陷，其中所述源极/汲极透过所述第二凹陷暴露出来；以及在所述源极/汲极上的所述第二凹陷中形成所述氢吸收层。

在一些实施例中，形成所述氢阻挡层包括：在所述第二凹陷内的所述氢吸收层上形成所述氢阻挡层；以及其中形成所述导电结构包括：在所述第二凹陷中的所述氢阻挡层上形成所述导电结构。

在一些实施例中，形成所述氢吸收层的步骤包括：执行多个原子层沉积(ALD)循环以沉积所述氢吸收层，其中执行所述多个ALD循环中的一个ALD循环包括：使用第一金属材料前驱物沉积所述氢吸收层的第一部分；使用第二金属材料前驱物在所述氢吸收层的所述第一部分上沉积所述氢吸收层的第二部分；以及使用半导体材料前驱物将所述氢吸收层的第三部分沉积在所述氢吸收层的所述第二部分上。

在一些实施例中，执行所述ALD循环还包括：使用所述第二金属材料前驱物在所述氢吸收层的所述第三部分上沉积所述氢吸收层的第四部分；以及使用所述第一金属材料前驱物在所述氢吸收层的所述第四部分上沉积所述氢吸收层的第五部分。

在一些实施例中，形成所述氢吸收层的步骤包括：执行多个原子层沉积(ALD)循环以沉积所述氢吸收层，其中执行所述多个ALD循环中的一个ALD循环包括：使用第一金属材料前驱物沉积所述氢吸收层的第一部分；使用所述第一金属材料前驱物在所述氢吸收层的所述第一部分上沉积所述氢吸收层的第二部分；使用第二金属材料前驱物在所述氢吸收层的所述第二部分上沉积所述氢吸收层的第三部分；使用所述第二金属材料前驱物在所述氢吸收层的所述第三部分上沉积所述氢吸收层的第四部分；使用半导体材料前驱物在所述氢吸收层的所述第四部分上沉积所述氢吸收层的第五部分；以及使用所述半导体材料前驱物在所述氢吸收层的所述第五部分上沉积所述氢吸收层的第六部分。

如同上面更详细地描述的，本文所描述的一些示例实施例提供了一种方法。此方法包括在衬底上方形成半导体装置的内连线结构的第一部分。此方法包括在内连线结构的第一部分上形成非挥发性内存结构。此方法包括在内连线结构的第一部分上方和非挥发性内存结构上方形成内连线结构的第二部分，其中形成内连线结构的第二部分包括：在内连线结构的第一部分上方形成一个或多个介电层。内连线结构在一个或多个介电层中形成凹陷，其中内连线结构的第一部分中的第一导电结构通过凹陷暴露，在凹陷中的第一导电结构上形成氢阻挡层，形成第二导电结构位于凹陷中的氢阻挡层上。

在一些实施例中，形成所述氢阻挡层的步骤包括：在所述凹陷内的所述第一导电结构上形成所述氢阻挡层的氢吸收层；以及在所述凹陷中的所述氢吸收层上形成所述氢阻挡层的氢阻隔层。

在一些实施例中，形成所述第二导电结构包括：在所述氢阻隔层上形成所述第二导电结构。

在一些实施例中，形成所述氢吸收层的步骤包括：将所述氢吸收层形成为包括在约10埃至约1000奈米范围内的厚度。

在一些实施例中，形成所述氢阻隔层包括：将所述氢阻隔层形成为包括在约10埃至约1000奈米范围内的厚度。

在一些实施例中，所述方法还包括：在形成所述内连线结构的所述第二部分之前，在所述内连线结构的所述第一部分中的所述非挥发性内存结构上形成另一氢阻挡层。

如本文所使用的，「满足阈值」根据上下文可以指大于阈值、大于或等于阈值、小于阈值、小于或等于阈值、等于阈值、不等于阈值的值。

前述内容概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本揭露的态样。熟习此项技术者应理解，他们可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，此种等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下对其作出各种改变、取代及变更。

Claims (10)

1.一种半导体装置，其特征在于，包括：

内连线结构，位于所述半导体装置的衬底上方，包括：

多个介电层；以及

所述多个介电层中的多个导电结构；

非挥发性内存结构，位于所述内连线结构的所述多个介电层中的介电层中，其中所述非挥发性内存结构包括金属氧化物通道层，以及

其中所述非挥发性内存结构与所述多个导电结构中的至少一个导电结构电耦合；以及

氢阻挡层，位于所述非挥发性内存结构与所述至少一个导电结构之间。

2.根据权利要求1所述的半导体装置，其特征在于，所述氢阻挡层包括：

氢吸收层，其包括含金属氧化物材料；以及

氢阻挡层，位于所述氢吸收层上，其包括含金属材料。

3.一种形成半导体装置的方法，其特征在于，包括：

形成非挥发性内存结构的底部闸极；

在所述底部闸极上方形成所述非挥发性内存结构的铁电层；

在所述铁电层上方形成所述非挥发性内存结构的金属氧化物通道层；

在所述金属氧化物通道层上方形成介电层；

形成所述非挥发性内存结构的源极/汲极，至少邻近于所述金属氧化物通道层或位于所述金属氧化物通道层上方；

在所述源极/汲极上方形成氢吸收层；

在所述氢吸收层上形成氢阻隔层；以及

在所述氢阻隔层上形成导电结构。

4.根据权利要求3所述的方法，其特征在于，形成所述源极/汲极的步骤包括：

在所述介电层中形成第一凹陷；以及

在所述第一凹陷中形成源极/汲极；以及

其中形成所述氢吸收层包括：

在所述介电层中形成第二凹陷，

其中所述源极/汲极透过所述第二凹陷暴露出来；以及

在所述源极/汲极上的所述第二凹陷中形成所述氢吸收层。

5.根据权利要求4所述的方法，其特征在于，形成所述氢阻隔层包括：

在所述第二凹陷内的所述氢吸收层上形成所述氢阻隔层；以及

其中形成所述导电结构包括：

在所述第二凹陷中的所述氢阻隔层上形成所述导电结构。

6.根据权利要求3所述的方法，其特征在于，形成所述氢吸收层的步骤包括：

执行多个原子层沉积循环以沉积所述氢吸收层，

其中执行所述多个原子层沉积循环中的一个原子层沉积循环包括：

使用第一金属材料前驱物沉积所述氢吸收层的第一部分；

使用第二金属材料前驱物在所述氢吸收层的所述第一部分上沉积所述氢吸收层的第二部分；以及

使用半导体材料前驱物将所述氢吸收层的第三部分沉积在所述氢吸收层的所述第二部分上。

7.根据权利要求6所述的方法，其特征在于，执行所述原子层沉积循环还包括：

使用所述第二金属材料前驱物在所述氢吸收层的所述第三部分上沉积所述氢吸收层的第四部分；以及

使用所述第一金属材料前驱物在所述氢吸收层的所述第四部分上沉积所述氢吸收层的第五部分。

8.根据权利要求3所述的方法，其特征在于，形成所述氢吸收层的步骤包括：

执行多个原子层沉积循环以沉积所述氢吸收层，

其中执行所述多个原子层沉积循环中的一个原子层沉积循环包括：

使用第一金属材料前驱物沉积所述氢吸收层的第一部分；

使用所述第一金属材料前驱物在所述氢吸收层的所述第一部分上沉积所述氢吸收层的第二部分；

使用第二金属材料前驱物在所述氢吸收层的所述第二部分上沉积所述氢吸收层的第三部分；

使用所述第二金属材料前驱物在所述氢吸收层的所述第三部分上沉积所述氢吸收层的第四部分；

使用半导体材料前驱物在所述氢吸收层的所述第四部分上沉积所述氢吸收层的第五部分；以及

使用所述半导体材料前驱物在所述氢吸收层的所述第五部分上沉积所述氢吸收层的第六部分。

9.一种形成半导体装置的方法，其特征在于，包括：

在衬底上方形成半导体装置的内连线结构的第一部分；

在所述内连线结构的所述第一部分中形成非挥发性内存结构；以及

在所述内连线结构的所述第一部分上方和所述非挥发性内存结构上方形成所述内连线结构的第二部分，

其中形成所述内连线结构的所述第二部分包括：

在所述内连线结构的所述第一部分上方形成一个或多个介电层；

在所述一个或多个介电层中形成凹陷，

其中所述内连线结构的所述第一部分中的第一导电结构透过所述凹陷暴露出来；

在所述凹陷内的所述第一导电结构上形成氢阻挡层；以及

在所述凹陷中的所述氢阻挡层上形成第二导电结构。

10.根据权利要求9所述的方法，其特征在于，还包括：

在形成所述内连线结构的所述第二部分之前，在所述内连线结构的所述第一部分中的所述非挥发性内存结构上形成另一氢阻挡层。