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TWI893397B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法

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TWI893397B
TWI893397B TW112122379A TW112122379A TWI893397B TW I893397 B TWI893397 B TW I893397B TW 112122379 A TW112122379 A TW 112122379A TW 112122379 A TW112122379 A TW 112122379A TW I893397 B TWI893397 B TW I893397B
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fin
semiconductor
effect transistor
gate
forming
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鍾政庭
勁 蔡
思雅 廖
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台灣積體電路製造股份有限公司
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Abstract

一種形成半導體結構的方法包括形成包括第一鰭式場效 電晶體和第二鰭式場效電晶體的互補場效電晶體。形成第一鰭式場效電晶體的製程包括形成具有第一總數的至少一半導體鰭，以及在至少一半導體鰭上形成第一閘極疊層。第二鰭式場效電晶體與第一鰭式場效電晶體垂直對齊。用於形成第二鰭式場效電晶體的製程包括形成多個半導體鰭，其中多個半導體鰭具有大於第一總數的第二總數，並且在多個半導體鰭上形成第二閘極疊層。

Description

半導體結構及其形成方法
本發明的實施例是有關於一種半導體結構及其形成方法，且特別是有關於一種包括基於鰭式場效電晶體的互補場效電晶體的半導體結構及其形成方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置通常藉由在半導體基底上依序沉積絕緣或介電層、導電層和半導體層來製造，並且使用微影來圖案化各種材料層以在其上形成電路構件和元件。
半導體行業藉由不斷減少最小特徵尺寸來提高各種電子構件(例如電晶體、二極體、電阻器、電容等)的積體密度，從而允許將更多構件整合到給定區域。然而，隨著最小特徵尺寸的減小，出現了額外的問題並應加以解決。
根據一些實施例，一種形成半導體結構的方法包括形成互補場效電晶體，其包括形成第一鰭式場效電晶體以及形成與所述第一鰭式場效電晶體垂直對齊的第二鰭式場效電晶體。形成第 一鰭式場效電晶體包括形成具有第一總數的至少一半導體鰭以及在至少一半導體鰭上形成第一閘極疊層。形成所述第二鰭式場效電晶體包括形成多個半導體鰭，其中所述多個半導體鰭具有大於所述第一總數的第二總數以及在所述多個半導體鰭上形成第二閘極疊層。
根據一些實施例，一種半導體結構包括第一鰭式場效電晶體及第二鰭式場效電晶體。第一鰭式場效電晶體包括至少一半導體鰭以及在所述至少一半導體鰭上的第一閘極疊層。第二鰭式場效電晶體包括多個半導體鰭以及在所述多個半導體鰭上的第二閘極疊層，其中所述多個半導體鰭具有大於所述至少一半導體鰭的第一總數的第二總數。
根據一些實施例，一種半導體結構包括下部鰭式場效電晶體及上部鰭式場效電晶體。下部鰭式場效電晶體包括至少一半導體鰭、介電鰭、在所述至少一半導體鰭上的第一閘極介電質及在所述第一閘極介電質上的第一閘極，其中所述第一閘極包括在所述至少一半導體鰭和所述介電鰭的相對側上的部分。上部鰭式場效電晶體包括與所述至少一半導體鰭重疊的多個半導體鰭、與所述介電鰭重疊的額外的半導體鰭、在所述多個半導體鰭上的第二閘極介電質以及在所述第二閘極介電質上的第二閘極，其中所述第二閘極包括在所述多個半導體鰭和所述額外的半導體鰭的相對側上的部分。
10:晶圓
10L:下部晶圓
10U:上部晶圓
20:基底
20’、26’:矽長條/半導體長條/矽鰭/鰭/半導體鰭
22、24:犧牲層
22’、24’:犧牲長條/犧牲層
26:半導體層/矽層
27、44、64、78:凹陷
28:硬質遮罩
30:鰭
30’:突出鰭
31:溝渠
32:STI區
34:虛設閘極介電層
36:虛設閘極
38:硬質遮罩層
40:虛設閘極疊層
42:閘極間隙壁
46、80:介電層
46L、46U:接合層
48:內間隙壁
50:犧牲區
52:虛設隔離層
52’:虛設間隙壁
53:閘極通孔開口
54L:下部磊晶源極/汲極區
54U:上部磊晶源極/汲極區
55:閘極通孔
56:第一CESL
58:第一ILD
60:第二CESL
62:第二ILD
66、66L、66U:閘極疊層
68、68’:閘極介電質
70、70’:閘極
71、82:接觸插栓
72:前側內連線結構
74:載體
76:蝕刻罩幕
81:介電鰭
84:背側內連線結構
100L:下部FinFET
100U:上部FinFET
200:製程流程
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240、242、244:製程
H1:高度
W1:寬度
3A-3A、3B-3B、16A-16A、17A-17A、18A-18A、19A-19A、19C-19C、22A-22A、22B-22B、30A-30A、30C-30C、35A-35A、35C-35C、36A-36A、36B-36B:剖面
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露 的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1到圖19A、19B和19C示出了根據一些實施例的經由底部鰭切割(bottom fin-cut)的互補FET(Complementary FET，CFET)的整體形成的中間階段的剖視圖。
圖20A-1和20B-1示出了根據一些實施例的CFET的剖視圖。
圖20A-2和20B-2示出了根據一些實施例的CFET的剖視圖。
圖21到圖35A、35B和35C示出了根據一些實施例的經由頂部鰭切割(top fin-cut)的CFET的整體形成的中間階段的剖視圖。
圖36A、36B和36C到43A、43B和43C示出了根據一些實施例的具有底部切割的CFET的順序形成的中間階段的剖視圖。
圖44示出了根據一些實施例的用於形成具有不同頂部鰭和底部鰭數量的CFET的製程流程。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其 中第一特徵與第二特徵被形成為直接接觸的實施例，亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
提供了一種頂部鰭的數量與底部鰭的數量不同的基於鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的互補FET(CFET)及其形成方法。根據一些實施例，頂部FinFET或底部FinFET中的鰭被切割，使得鰭的數量少於另一FinFET的鰭的數量。此類型的CFET可滿足一些電路需求。舉例來說，大電流(high-current)靜態隨機存取記憶體(Static Random-Access Memory，SRAM)單元可採用此結構來提高寫入裕度。本文討論的實施例是為了提供示例以實現或使用本文的主題，並且本領域的普通技術人員將容易理解在保持在不同實施例的預期範圍內的 同時可進行的修改。在各種視圖和說明性的實施例中，相同的參考標號用於表示相同的元件。雖可將所討論的方法實施例以特定順序執行，但其他方法實施例可以用任何邏輯順序來執行。
圖1到圖19A、19B和19C示出了根據一些實施例的經由底部鰭切割的互補FET(CFET)的整體形成的中間階段的剖視圖。相應的製程(202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240、242以及244)也示意性地反應在圖44所示的製程流程中。
圖1示出了初始結構的透視圖。初始結構包括晶圓10，其還包括基底20。基底20可以是半導體基底，其可以是矽基底或是矽鍺、碳摻雜的矽等其他半導體材料所形成的基底。在後續的段落中，基底20被稱為矽基底，其可由其他半導體材料來形成。
虛設(犧牲)層22和24沉積在基底20之上。犧牲層22和24可以由在後續製程中具有足夠蝕刻選擇性的不同材料形成。根據一些實施例，犧牲層22可由具有第一鍺原子百分比的矽鍺來形成。犧牲層24可由具有高於第一鍺原子百分比的第二鍺原子百分比的矽鍺形成。第二鍺原子百分比和第一鍺原子百分比之間的差異可高於約30%，並且可在約30%和約70%之間的範圍內。犧牲層24也可由其中不含矽的鍺來形成。做為另一種選擇，層(如24)可以是介電層，例如氧化矽層。在此情況下，層(如24)不是犧牲層，並且會保留在最終結構中以具有介電層46的功能(圖19A、19B和19C)。
半導體層26形成在犧牲層24之上。半導體層26由適於形成上部FET的通道的通道材料來形成。根據一些實施例，半導 體層26由矽形成(並且可包括也可不包括鍺)。在本文中，半導體層26被稱為矽層26，其也可由其他半導體材料來形成。
根據一些實施例，犧牲層(22和24)可藉由磊晶來形成矽層26，使得矽層26具有晶體結構。基底20和矽層26可摻雜有適當的n型或p型摻雜劑，以形成相應的FinFET的井區。硬質遮罩28沉積在矽層26之上。根據一些實施例，硬質遮罩28包括氮化矽、氧化矽、氮氧化矽等。
然後對硬質遮罩28進行圖案化，隨後蝕刻下面的矽層26、犧牲層(22和24)以及矽基底20。所得的結構如圖2所示。鰭30由此形成，溝渠31形成在鰭30的相對側上。鰭30包括矽長條(20’和26’)，它們分別是原來的基底20和矽層26的一部分。鰭30還包括犧牲長條(22’和24’)，它們分別是犧牲層(22和24)的剩餘部分。
參照圖3A和3B，形成淺溝渠隔離(Shallow Trench Isolation，STI)區32。圖3A和3B示出剖視圖，其中圖3A示出圖3B中的剖面3A-3A，圖3B示出圖3A中的剖面3B-3B。在隨後的圖4A和4B至19A和19B中，編號包括字母“A”的圖式也與圖3A所示的剖面相同，編號包括字母“B”的圖式也與剖面相同如圖3B所示。
STI區32的形成製程可包括沉積介電層以及執行平坦化製程以移除介電材料的多餘的部分。STI區32可包括襯裡介電質(未示出)，其可以是藉由基底20的表面層的熱氧化所形成的熱氧化物。襯裡介電質也可以是利用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)等所形成的沉積氧化矽層。STI區32還可包括襯裡介電質上方的介電材料，其中介電材料可利用ALD、可流動的化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋塗等來形成。
參照圖4A和4B，STI區32凹陷，使得鰭30的頂部部分突出高於STI區32的剩餘的部分的頂面以形成突出鰭30’。半導體長條20’高於剩餘STI區32的頂面的部分在下文中稱為突出的矽鰭20’。蝕刻可利用乾式蝕刻製程進行，其中例如使用HF和NH3作為蝕刻氣體。在蝕刻製程期間，可產生電漿。也可包括氬氣。根據本揭露的替代的實施例，STI區32的凹陷是利用濕式蝕刻製程執行的。蝕刻化學劑可包括例如HF。突出鰭30’包括矽長條20’的一些部分，其用於形成底部FinFET。
參照圖5A和5B，虛設閘極疊層40形成在突出鰭30’的頂面和側壁上。虛設閘極疊層40可包括虛設閘極介電層34和在虛設閘極介電層34上的虛設閘極36。虛設閘極介電層34可由氧化矽來形成或包括氧化矽。虛設閘極36可例如使用多晶矽或非晶矽來形成，也可使用其他材料。虛設閘極疊層40中的每一個還可包括在虛設閘極36上的一個(或多個)硬質遮罩層38。硬質遮罩層38可由氮化矽、氧化矽、碳氮化矽或其多層來形成。虛設閘極疊層40可跨越多個突出鰭30’和STI區32。
接下來，如圖6A和6B所示，在虛設閘極疊層40的側壁上形成閘極間隙壁42。根據本揭露的一些實施例，閘極間隙壁42由例如氮化矽、碳氮化矽或其類似物等介電材料來形成，並且可 以是單層結構也可以是包括多個介電層在內的多層結構。
然後執行凹陷製程以蝕刻突出鰭30’的未被虛設閘極疊層40和閘極間隙壁42覆蓋的部分，形成凹陷44。凹陷製程可以是非等向性的，因此直接在虛設閘極疊層40和閘極間隙壁42下面的突出鰭30’的部分受到保護而未被蝕刻。根據一些實施例，凹陷44的底面可低於STI區32的頂面。凹陷44位於虛設閘極疊層40的相對側。
接下來，移除犧牲長條24’，並用中間介電層46替代，如圖7A和7B所示。根據一些實施例，在一蝕刻製程中移除犧牲長條24’。蝕刻對犧牲長條22’、矽長條(20’和26’)具有選擇性，與犧牲長條24’的蝕刻相比，這些特徵具有顯著較低的蝕刻速率(例如低於10%或5%)。舉例來說，由於犧牲長條24’的鍺原子百分比高於犧牲長條22’(也稱為鰭)和矽長條26’(也稱為鰭)，因此可使用氯氣作為蝕刻氣體以產生蝕刻選擇性。犧牲長條24’被完全移除。
中間介電層46形成在被移除的犧牲長條24’所留下的空間中。中間介電層46可藉由共形地在凹陷44中沉積(例如使用ALD、CVD或其類似者)介電材料並進一步延伸到被移除的犧牲長條24’所留下的凹陷中來形成。然後在例如非等向性蝕刻製程及/或等向性蝕刻製程中蝕刻介電材料。中間介電層46可由選自氧化矽、氮化矽、碳化矽、碳氮氧化矽、碳氧化矽、氮氧化矽、氧化鉿、氧化鋯、或其類似者、其組合和其複合層的材料來形成。
圖8A和8B示出了內間隙壁48的形成。形成製程可包括在蝕刻製程中使內間隙壁48側向地凹陷、執行沉積製程以用介電 層填充側向的凹陷以及執行蝕刻製程以移除側向的凹陷之外的介電材料的部分。內間隙壁48的材料可與中間介電層46的材料不同或相同。
在圖9A和9B中，犧牲區50形成在凹陷44的下部部分中。形成製程可包括形成介電材料、平坦化介電材料以及回蝕介電材料。可接受的介電材料可包括碳化矽、氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、其組合、或其類似物，其可由諸如CVD、ALD、FCVD等的沉積製程來形成。在一些實施例中，犧牲區50由碳氮氧化矽來形成。犧牲區50的頂面可在中間介電層46的頂面和底面之間。
然後將虛設隔離層52被沉積為共形層並延伸到凹陷44中。適用的介電材料可包括對犧牲區50具有高蝕刻選擇性的材料，該材料可選自氧化矽、氮化矽、氧化鋁、氮氧化矽、碳氮氧化矽、其組合等。沉積製程可包括CVD、ALD等。然後在非等向性蝕刻製程中蝕刻虛設隔離層52，形成虛設間隙壁52’，如圖10A所示。
然後例如藉由乾式蝕刻製程、濕式蝕刻製程等或其組合移除犧牲區50。蝕刻可以是等向性的。蝕刻對虛設間隙壁52’具有選擇性。移除犧牲區50暴露出矽長條20’的側壁。
在圖10A和10B中，下部磊晶源極/汲極區54L形成在凹陷44的下部部分中。源極/汲極區指的是源極及/或汲極區，其具體取決於上下文。下部磊晶源極/汲極區54L與矽鰭20’接觸而不與矽鰭26’接觸。內間隙壁48將下部磊晶源極/汲極區54L與犧牲層22’電性絕緣，其在隨後的製程中將用替換閘極替換犧牲層22’。
下部磊晶源極/汲極區54L是磊晶成長，並且具有適用於下部奈米結構FET的裝置類型(p型或n型)的導電類型。當下部磊晶源極/汲極區54L為n型源極/汲極區時，相應的材料可包括矽或碳摻雜矽，其摻雜有例如磷、砷等的n型摻雜劑。當下部磊晶源極/汲極區54L為p型源極/汲極區時，相應的材料可包括矽或矽鍺，其摻雜有例如硼、銦等的p型摻雜劑。
然後例如藉由等向性蝕刻製程移除虛設間隙壁52’，從而暴露出矽鰭26’的側壁。
進一步參照圖11A和11B，形成第一接點蝕刻停止層(Contact Etch Stop Layer，CESL)56和第一層間介電質(Inter-Layer Dielectric，ILD)58。第一CESL 56可由對第一ILD 58的蝕刻具有高蝕刻選擇性的介電材料來形成，例如氮化矽、氧化矽、氮氧化矽或其類似物，其可由任何合適的沉積製程來形成，例如CVD、ALD等。第一ILD 58可由介電材料來形成，其可藉由任何合適的方法沉積，例如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD。第一ILD 58的適用的介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氧化矽等。
第一CESL 56和第一ILD 58的形成可包括沉積共形CESL層、沉積用於第一ILD 58的材料、隨後進行平坦化製程然後進行回蝕製程。在回蝕製程之後，暴露出矽鰭26’的側壁。
圖11A和11B進一步示出了上部磊晶源極/汲極區54U在 凹陷44的上部部分中的形成。上部磊晶源極/汲極區54U的材料可選自同一組候選材料以形成下部源極/汲極區54L，其取決於上部磊晶源極/汲極區54U的期望的導電類型。上部磊晶源極/汲極區54U的導電類型可與下部磊晶源極/汲極區54L的導電類型相反。
在圖12A和12B中，形成了第二CESL 60和第二ILD 62。材料和形成方法可分別類似於第一CESL 56和第一ILD 58的材料和形成方法，在此不再詳細討論。形成製程可包括沉積用於第二CESL 60和第二ILD 62的層，以及執行平坦化製程以移除相應層的多餘部分。在平坦化製程之後，第二ILD 62、閘極間隙壁42、虛設閘極疊層40的頂面為共面(在製程變化內)。平坦化製程可移除硬質遮罩層38或者不移除硬質遮罩層38。
接下來，在一或多道蝕刻製程中移除虛設閘極疊層40，從而形成凹陷64，如圖13A和13B所示。相應的製程在圖30中被示為製程流程200中的製程230。矽鰭(26’和20’)暴露於凹陷64。在本文中，矽鰭(26’和20’)也可替代地分別稱為(突出)鰭(26’和20’)。
圖14A和14B示出了替換閘極疊層(66U和66L)的形成。形成製程包括沉積延伸到凹陷64中的介電層和導電層，以及執行諸如CMP製程或機械研磨製程的平坦化製程以移除沉積層的多餘部分。根據一些實施例，閘極疊層66包括閘極介電質68(包括介面層和一或多個高介電常數介電層)和閘極70。介面層可包括氧化矽。高介電常數介電層可包括氧化鉿、氧化鋯、氧化鑭等。閘極70可包括TiN、TiSiN、TaN、TiAlN、TiAl、鈷、鎢等。因此，閘極70也稱為金屬閘極70。替換閘極疊層66U和66L分別 形成上部FinFET 100U和下部FinFET 100L的部分，其共同形成CFET。
圖15A和15B示出了源極/汲極接觸插栓71和前側內連線結構72。前側內連線結構72的細節並未示出。接觸插栓71的形成可包括蝕刻第二ILD 62和第二CESL 60(圖14A和14B)以形成源極/汲極接觸件開口，並用一或多種導電材料填充源極/汲極接觸件開口。源極/汲極矽化物區(未顯示)也可形成於源極/汲極區54U與接觸插栓71之間。前側內連線結構72包括介電層和在介電層中的導電特徵的多層。介電層可包括由低介電常數介電材料所形成的低介電常數介電層，並且還可包括在低介電常數介電材料之上的鈍化層。鈍化層可由非低介電常數和緻密介電材料來形成，例如未摻雜矽酸鹽玻璃(Undoped Silicate-Glass，USG)、氧化矽、氮化矽或其類似物或其組合。介電層也可包括聚合物層。
導電特徵可包括接觸插栓、導線和導通孔，其可利用鑲嵌製程來形成。導電特徵可包括金屬線和金屬通孔，其包括擴散阻擋件和在擴散阻擋件之上包含銅的材料。也可具有在金屬線和通孔之上並電性連接到金屬線和通孔的鋁墊。根據各個晶粒的封裝方式，導電特徵中的頂部特徵可包括接合墊、金屬柱、焊料區等。
圖16A和16B示出了載體74的附接，該載體74貼合到晶圓10的前側內連線結構72。圖16A示出了圖16B中的剖面16A-16A。根據一些實施例，載體74包括玻璃載體，其可藉由黏著劑(例如光熱轉換(light-to-heat-conversion，LTHC)材料)貼合到前側內連線結構72。根據替代的實施例，載體74可包括矽晶 圓，其可例如藉由熔融接合貼合到前側內連線結構72。
然後可對晶圓10的背側執行背側減薄製程。可藉由CMP製程、機械研磨製程等來執行背側減薄製程。根據一些實施例，背側減薄製程可停止在閘極介電質68上。做為另一種選擇，背側減薄製程可停止在閘極70上。由此暴露出突出的矽鰭20’。
圖17A和17B示出了根據一些實施例的底部鰭切割製程。圖17A示出了圖17B中的剖面17A-17A。形成蝕刻罩幕76，其中可包括光阻。蝕刻罩幕76可以是單層蝕刻罩幕、三層蝕刻罩幕等。蝕刻罩幕76覆蓋了一些突出的矽鰭20’，留下另一或多個突出的矽鰭20’暴露在外。然後執行蝕刻製程以移除暴露出的突出的一或多個矽鰭20'。根據一些實施例，使用閘極介電質68(例如閘極介電質68中的介面層或高介電常數介電層)作為蝕刻停止層來執行蝕刻。根據替代的實施例，閘極介電質68也被蝕刻，並且蝕刻停止在閘極70上。被移除的鰭20’所留下的空間稱為凹陷78。
在如圖所示的示例性實施例中，形成了兩個鰭，其中蝕刻了一個鰭。應當理解，FinFET可包括任何數量的突出鰭，並且可在鰭切割製程中移除任何數量的鰭，在鰭切割製程之後具有至少一或多個剩餘的鰭。
然後移除蝕刻罩幕76，如圖18A和18B所示。圖18A示出了圖18B中的剖面18A-18A。然後沉積介電層80，隨後進行平坦化製程。介電層80可由選自SiO2、SiN、SiON、SiCN、SiOCN、SiOC、Al2O3、HfO2、ZrO2、SiC、其組合、其多層的材料來形成。介電層80的一部分填充凹陷78並形成一或多個介電鰭81，其由與介電層80相同的材料所形成。
圖19A和19B示出了在形成背側內連線結構84之後所形成的結構。此外，圖19C示出了背側接觸插栓82的形成，其將下部源極/汲極區54L電性連接到背側內連線結構84。圖19A示出了圖19B中的剖面19A-19A，圖19C示出了圖19B中的剖面19C-19C。還可形成源極/汲極矽化物區(未顯示)以將下部源極/汲極區54L連接到背側內連線結構84。
背側內連線結構84的細節並未示出。背側內連線結構84還包括介電層和在介電層中的導電特徵的多層。導電特徵可包括接觸插栓、導線和導通孔，其可利用鑲嵌製程來形成。介電層和導電特徵可利用與前側內連線結構72類似的材料和結構來形成，在此不再贅述。
圖19A、19B和19C示出了共同形成CFET的頂部(上部FET)100U和底部(下部FET)100L。上部FET100U包括矽鰭26’、源極/汲極區54U和閘極疊層66U。下部FET100L包括矽鰭20’、源極/汲極區54L和閘極疊層66L。在本文中，突出的鰭20’統稱為鰭組，其可以是單鰭組(只有一個鰭)或多鰭組。頂部的鰭26’統稱為鰭組，其為多鰭組
如圖19B所示，根據這些實施例進行底部鰭切割製程，一些底部突出的鰭20’被切割。然而，頂部的突出的鰭26’並沒有被切割。因此，頂部的鰭26’的總數大於底部的鰭20’的總數。這可實現對所得CFET的效能的調整。舉例來說，當CFET用於形成SRAM單元的上拉(pull-up)和下拉(pull-down)電晶體時，頂部鰭的數量和底部鰭的數量不相等的CFET可用於提高SRAM單元的寫入裕度。舉例來說，SRAM單元中的下拉電晶體可比SRAM 單元中的上拉電晶體具有更多的鰭，這可藉由鰭切割製程來實現。
介電層80的填充由鰭切割所形成的凹陷的部分稱為介電鰭81。根據一些實施例，介電鰭81的寬度W1在約3nm和約10nm之間的範圍內，並且高度H1在約10nm和約60nm之間的範圍內。
圖20A-1和20B-1示出了根據替代實施例所形成的CFET。這些實施例類似於圖19A、19B和19C中所示的實施例，除了如圖19B中所示的閘極介電質68也在鰭切割製程中被蝕刻，並且介電鰭81與閘極70物理接觸。
圖20A-2和20B-2示出了根據另一替代實施例所形成的CFET。這些實施例類似於圖19A、19B和19C中所示的實施例，除了由與介電層80的材料不同的材料所形成的介電鰭81填充由鰭切割製程所形成的凹陷78。介電鰭81的材料也可選自與形成介電層80的同一組候選材料。介電鰭81的形成可包括沉積介電材料以及執行平坦化製程以移除介電材料的多餘部分。
前面的實施例在CFET的整體形成中採用底部鰭切割製程。圖21到圖35A、35B和35C示出了根據替代實施例的CFET整體形成中的頂部鰭切割製程。除非另有說明，否則這些實施例中的構件的材料、結構和形成過程與前述實施例中相同附圖標記所表示的相同構件基本相同。因此，關於這些實施例和隨後的實施例中所示的構件的材料、結構和形成製程的細節可參見在前述實施例的討論。
圖21示出了晶圓10的形成。細節與參照圖1所討論的基本相同。接下來，如圖22A和22B所示，蝕刻晶圓10以形成長 條30，並且還形成STI區32。矽鰭26’藉由STI區32被暴露出來。同樣地，圖22A示出了圖22B中的剖面22A-22A，而圖22B示出了圖22A中的剖面22B-22B。
接下來，參照圖23A和23B，蝕刻罩幕76可包括光阻，其被形成且被圖案化以覆蓋至少一或多個突出鰭30’，同時留下至少一或多個長條30未被覆蓋。然後在蝕刻製程中移除被暴露出的一或多個矽鰭26'，以形成一或多個凹陷27。蝕刻是選擇性的，因此犧牲長條24’不會被蝕刻。
圖24A和24B示出了STI區32的凹陷，其凹陷到低於底面犧牲長條22’下。矽鰭20’的一些部分比STI區32的頂面高，形成突出的鰭20’。
圖25A和25B示出了閘極疊層40的形成，其包括虛設閘極介電層34、虛設閘極36和硬質遮罩層38。
接下來，如圖26A和26B所示，在虛設閘極疊層40的側壁上形成閘極間隙壁42。然後執行凹陷製程以蝕刻突出鰭30’的部分，形成凹陷44。
接下來，犧牲長條24’被中間介電層46替換，如圖27A和27B所示。圖28A和28B示出了內間隙壁48的形成。在圖29A和29B中，犧牲區50形成在凹陷44的下部部分中。然後虛設隔離層52被沉積為共形層並延伸到凹陷44中。
然後在非等向性蝕刻製程中蝕刻虛設隔離層52，形成虛設間隙壁52’，如圖30A和30C所示。圖30A和30C分別示出了圖30B中的剖面30A-30A和30C-30C。在隨後的圖31A、31B、31C至圖35A、35B、35C中，其編號包括字母“A”、“B”和“C”的 圖式也分別取自與圖30A、30B和30C所示相同的剖面。
然後例如藉由乾式蝕刻製程、濕式蝕刻製程等或其組合從凹陷44移除犧牲區50。所得的結構示出在圖31A、31B、31C中。蝕刻可以是等向性的。蝕刻對虛設間隙壁52’有選擇性。移除犧牲區50暴露出矽鰭20’的側壁。
然後在凹陷44的下部部分藉由磊晶形成下部磊晶源極/汲極區54L。下部磊晶源極/汲極區54L與矽鰭20’接觸而不與矽鰭26’接觸。內間隙壁48將下部磊晶源極/汲極區54L與犧牲層22’電性絕緣。然後例如藉由等向性蝕刻製程從凹陷44中移除虛設間隙壁52’，從而暴露出矽鰭26’的側壁。
進一步參照圖31A、31B和31C，形成第一CESL 56和第一ILD 58。然後在凹陷44的上部部分中形成上部磊晶源極/汲極區54U。
在圖32A、32B和32C中，形成了第二CESL 60和第二ILD 62。形成製程可包括沉積用於第二CESL 60和第二ILD 62的層以及執行平坦化製程以移除相應層的多餘部分。在平坦化製程之後，第二ILD 62、閘極間隙壁42以及虛設閘極疊層40的頂面為共面。
接下來，在一或多道蝕刻製程中移除虛設閘極疊層40，從而形成凹陷64，如圖33A、33B和33C所示。矽鰭(26’和20’)暴露於凹陷64。在本文中，矽鰭(26’和20’)也可替代地分別稱為(突出)鰭(26’和20’)。
圖34A、34B和34C示出了替代閘極疊層66(包括66U和66L)的形成，其包括閘極介電質68和閘極70。圖35A、35B 和35C示出了接觸插栓71、前側內連線結構72、接觸插栓82和背側內連線結構84的形成。同樣地，圖35A示出了圖35B中的剖面35A-35A，圖35C示出了圖35B中的剖面35C-35C。還可形成源極/汲極矽化物區(未顯示)以將下部源極/汲極區54L連接到接觸插栓82以及將上部源極/汲極區54U連接到接觸插栓71。
圖36A、36B和36C至圖43A、43B和43C示出了CFET藉由依序製程形成CFET，其中從CFET的下部部分到上部部分依序形成CFET的特徵。同樣地，這些實施例終對應的構件的細節可參見前面的實施例，在此不再贅述。圖36A示出了圖36C中的剖面36A-36A，而圖36B示出了圖36C中的剖面36B-36B。隨後的編號包括字母“A”、“B”和“C”的圖式也分別從圖36A、36B和36C中所示的相同剖面獲得。
參照圖36A、36B和36C，形成下部晶圓10L，其中形成下部FinFET 100L。下部FinFET 100L包括源極/汲極區54L和閘極疊層66L，其形成在CESL56和ILD58中。FinFET 100L包括具有第一計數的一或多個第一半導體鰭。舉例來說，在所示的示例中，第一計數為1，而第一計數也可以是2、3、4或任何更大的數。
參照圖37A、37B和37C，例如藉由諸如ALD製程、CVD製程等的沉積製程來形成接合層46L。接合層46L可由含矽的介電材料來形成或包括含矽的介電材料，例如SiO2、SiN、SiC、SiON、SiCN、SiOC、SiOCN等。
也形成上部晶圓10U。上部晶圓10U可包括接合層46U和半導體層26。半導體層26可以是晶體矽層，其可不具有鍺或可包括矽鍺。接合層46U的材料可選自SiO2、SiN、SiC、SiON、SiCN、 SiOC、SiOCN，並且可與接合層46L的材料相同或不同。接合層46U與接合層46L的接合可藉由熔融接合。接合層(46L和46U)在接合後共同形成中間介電層46。
圖38A、38B和38C示出了在多道製程之後形成的結構。首先，如圖37A、37B和37C中所示的半導體層26被圖案化以形成多個半導體鰭26’，其突出高於中間介電層46。半導體鰭26’也稱為矽鰭26’，其可由例如矽鍺、摻雜碳矽等其他半導體材料來形成。所得的FinFET 100U(圖42A、42B和42C)包括第二半導體鰭26’，其具有不同於第一半導體鰭20’的第二計數，作為通道。舉例來說，在所示的示例中，第二計數也可以是2、3、4或任何更大的數字。第二計數可大於也可小於第一半導體鰭20’的第一計數。此外，半導體鰭26’可垂直對齊或垂直偏離相應的下面的半導體鰭20’。
形成虛設閘極疊層(未顯示，類似於圖5A和5B中的閘極疊層40)和閘極間隙壁42。使用虛設閘極疊層和閘極間隙壁42作為蝕刻罩幕來蝕刻矽鰭26’，在矽鰭26’的相鄰剩餘的部分之間形成凹陷。然後形成上部源極/汲極區54U、第二CESL 60和第二ILD 62。然後移除虛設閘極疊層以形成凹陷64，矽鰭26’藉由凹陷64被暴露出來，如圖38A、38B和38C所示。
在隨後的製程中，如圖39A、39B、39C所示，形成閘極介電質68’。閘極介電質68’可包括介面層和高介電常數介電層。接著，如圖40A、40B和40C所示，蝕刻閘極介電質68’和中間介電層46以形成閘極通孔開口53，其中下部閘極疊層66L中的閘極70被暴露出來。
在隨後的製程中，如圖41A、41B和41C所示，形成閘極通孔55。形成製程可包括在被暴露出來的閘極70上選擇性地沉積金屬材料，其中金屬材料不沉積在被暴露出來的介電材料上。閘極通孔55可由金屬來形成或包括金屬，該金屬選自W、Ru、Mo、Co、Cu、Ti、Ta、TiN、TaN或其類似物、其組合和其多層。
參照圖42A、42B和42C，形成閘極70’。閘極70’的材料選自與與閘極70相同的候選材料，例如在前面的段落中所述，並根據對應的上部FinFET的導電類型來選擇。閘極70’藉由閘極通孔55電性連接到閘極70。閘極70’和閘極介電質68’共同形成上部閘極疊層66U。上部FinFET100U由此形成，其包括在第二CESL 60和第二ILD 62中的源極/汲極區54U和閘極疊層66U。
參照圖43A、43B和43C，在隨後的製程中，形成閘極接觸插栓71和前側內連線結構72。執行背側研磨製程以減薄下部晶圓10L。然後形成閘極接觸插栓82和背側內連線結構84。
在圖43A、43B和43C所示的CFET中，底部鰭的數量小於頂部鰭的數量。根據替代的實施例，底部鰭的數量可以大於頂部鰭的數量。對應的製程與示出和討論的基本相同，除了當如圖37C所示的圖案化半導體層26時，鰭26’的數量小於鰭20’的數量。
本揭露的實施例具有一些優勢特徵。藉由具有不同鰭的數量的上部FinFET和下部FinFET來形成CFET，可調整採用CFET的電路的效能。舉例來說，當CFET用於形成SRAM單元的上拉和下拉電晶體時，可提高SRAM單元的寫入裕度。
根據本揭露的一些實施例，一種方法包括：形成CFET， 其包括形成第一FinFET，形成第一FinFET包括形成具有第一總數的至少一半導體鰭；及在至少一半導體鰭上形成第一閘極疊層；以及形成與第一FinFET垂直對齊的第二FinFET，形成第二FinFET包括形成多個半導體鰭，其中多個半導體鰭具有大於第一總數的第二總數；以及在多個半導體鰭上形成第二閘極疊層。在一實施例中，第二FinFET與第一FinFET重疊，並且其中形成至少一半導體鰭包括執行底部鰭切割製程以移除至少一半導體鰭中的鰭。
在一實施例中，至少一半導體鰭在半導體基底的塊材部分上，並且其中方法還包括執行背側減薄製程以移除半導體基底的塊材部分，其中至少一半導體鰭中的鰭中的底面被暴露出來，並且其中在底部鰭切割製程中，鰭被蝕刻；以及將介電材料填充道鰭所留下的空間中以形成介電鰭。在一個實施例中，背側減薄製程停止在第一閘極疊層中的閘極介電質。在一實施例中，在底部鰭切割製程中，第一閘極疊層中的閘極介電質被移除，並且介電鰭物理接觸第一閘極疊層中的閘極。
在一實施例中，介電鰭藉由第一閘極疊層中的閘極介電質與第一閘極疊層中的閘極物理分離。在一實施例中，第一FinFET與第二FinFET重疊，並且其中成形至少一半導體鰭包括頂部鰭切割製程。在一實施例中，方法還包括形成淺溝渠隔離區，其中至少一半導體鰭在淺溝渠隔離區中；執行蝕刻製程以移除至少一半導體鰭中的鰭；在移除鰭後，使淺溝渠隔離區凹陷。
在一實施例中，第一FinFET和第二FinFET中的第一者形成在第一晶圓中，方法還包括將第二晶圓接合到第一晶圓，其中第二晶圓包括半導體層；以及在半導體層的基礎上形成第一 FinFET和第二FinFET中的第二者。在一實施例中，第一閘極疊層中的第一閘極電性連接到第二閘極疊層中的第二閘極。在一實施例中，第一閘極和第二閘極形成為連續的同質導電區的部分。在一實施例中，第一FinFET藉由介電層與第二FinFET隔開，方法還包括在介電層中形成閘極通孔，其中第二閘極藉由閘極通孔與第一閘極連接。
根據本揭露的一些實施例，一種結構包括：第一FinFET，其包括至少一半導體鰭；及在至少一半導體鰭上的第一閘極疊層；以及與第一FinFET垂直對齊的第二FinFET，第二FinFET包括多個半導體鰭，其中多個半導體鰭具有大於至少一半導體鰭的第一總數的第二總數；以及在多個半導體鰭上的第二閘極疊層。在一實施例中，第二FinFET與第一FinFET重疊，並且其中第一FinFET包括與多個半導體鰭中的半導體鰭重疊的介電鰭。
在一實施例中，第一閘極疊層包括閘極介電質和在閘極介電質上的閘極，並且其中介電鰭物理接觸閘極。在一實施例中，第一閘極疊層包括閘極介電質以及在閘極介電質上的閘極，其中介電鰭藉由閘極介電質與閘極隔開。在一實施例中，結構還包括介電層，該介電層位於至少一半導體鰭和介電鰭之下並與至少一半導體鰭和介電鰭重疊，其中介電層和介電鰭之間具有可區分的介面。
根據本揭露的一些實施例，一種結構包括：下部FinFET，包括至少一半導體鰭；介電鰭；在至少一半導體鰭上的第一閘極介電質；以及在第一閘極介電質上的第一閘極，其中第一閘極包括在至少一半導體鰭和介電鰭的相對側上的部分；以及上部 FinFET，包括與至少一半導體鰭重疊的多個半導體鰭；與介電鰭重疊的額外的半導體鰭；在多個半導體鰭上的第二閘極介電質；以及在第二閘極介電質上的第二閘極，其中第二閘極包括在多個半導體鰭和額外的半導體鰭的相對側上的部分。在一實施例中，在結構的剖視圖中，第二閘極介電質包括多個離散的部分，每一者都包圍多個半導體鰭中的一者，以及第一閘極介電質沒有接觸介電鰭的部分。在一實施例中，介電鰭具有與至少一半導體鰭中的一者相同的寬度。
上文概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。
20’、26’:矽長條/半導體長條/矽鰭/鰭/半導體鰭
46、80:介電層
66L、66U:閘極疊層
68:閘極介電質
70:閘極
72:前側內連線結構
81:介電鰭
84:背側內連線結構
H1:高度
W1:寬度
19A-19A、19C-19C:剖面

Claims (10)

  1. 一種形成半導體結構的方法，包括：形成互補場效電晶體(CFET)包括：形成第一鰭式場效電晶體包括：形成具有第一總數的至少一半導體鰭；形成與所述至少一半導體鰭接觸的第一源極/汲極區；以及在所述至少一半導體鰭上形成第一閘極疊層；以及形成與所述第一鰭式場效電晶體垂直對齊的第二鰭式場效電晶體，形成所述第二鰭式場效電晶體包括：形成多個半導體鰭，其中所述多個半導體鰭具有大於所述第一總數的第二總數；形成與所述多個半導體鰭接觸的第二源極/汲極區；以及在所述多個半導體鰭上形成第二閘極疊層，其中，所述第二源極/汲極區垂直對齊所述第一源極/汲極區，且所述第二源極/汲極區的導電類型與所述第一源極/汲極區的導電類型相反。
  2. 如請求項1所述的形成半導體結構的方法，其中所述第二鰭式場效電晶體與所述第一鰭式場效電晶體重疊，並且其中形成至少一半導體鰭包括執行底部鰭切割製程以移除所述至少一半導體鰭中的鰭。
  3. 如請求項1所述的形成半導體結構的方法，其中所述第一鰭式場效電晶體與所述第二鰭式場效電晶體重疊，並且其中形成所述至少一半導體鰭包括頂部鰭切割製程。
  4. 如請求項1所述的形成半導體結構的方法，其中所述第一鰭式場效電晶體和所述第二鰭式場效電晶體中的第一者形成在第一晶圓中，並且所述方法還包括：將第二晶圓接合到所述第一晶圓，其中所述第二晶圓包括半導體層；以及在所述半導體層的基礎上形成所述第一鰭式場效電晶體和所述第二鰭式場效電晶體中的第二者。
  5. 如請求項1所述的形成半導體結構的方法，其中所述第一閘極疊層中的第一閘極電性連接到所述第二閘極疊層中的第二閘極。
  6. 一種半導體結構，包括：互補場效電晶體(CFET)，包括：第一鰭式場效電晶體，包括：至少一半導體鰭；第一源極/汲極區，與所述至少一半導體鰭接觸；以及第一閘極疊層，在所述至少一半導體鰭上；以及第二鰭式場效電晶體，與所述第一鰭式場效電晶體垂直對齊，所述第二鰭式場效電晶體包括：多個半導體鰭，其中所述多個半導體鰭具有大於所 述至少一半導體鰭的第一總數的第二總數；第二源極/汲極區，與所述多個半導體鰭接觸；以及第二閘極疊層，在所述多個半導體鰭上，其中，所述第二源極/汲極區垂直對齊所述第一源極/汲極區，且所述第二源極/汲極區的導電類型與所述第一源極/汲極區的導電類型相反。
  7. 如請求項6所述的半導體結構，其中所述第二鰭式場效電晶體與所述第一鰭式場效電晶體重疊，並且其中所述第一鰭式場效電晶體包括與所述多個半導體鰭中的半導體鰭重疊的介電鰭。
  8. 一種半導體結構，包括：互補場效電晶體(CFET)，包括：下部鰭式場效電晶體，包括：至少一半導體鰭；介電鰭；第一源極/汲極區，與所述至少一半導體鰭接觸；第一閘極介電質，在所述至少一半導體鰭上；以及第一閘極，在所述第一閘極介電質上，其中所述第一閘極包括在所述至少一半導體鰭和所述介電鰭的相對側上的部分；以及上部鰭式場效電晶體，包括：多個半導體鰭，與所述至少一半導體鰭重疊； 額外的半導體鰭，與所述介電鰭重疊；第二源極/汲極區，與所述多個半導體鰭以及所述額外的半導體鰭接觸；第二閘極介電質，在所述多個半導體鰭上；以及第二閘極，在所述第二閘極介電質上，其中所述第二閘極包括在所述多個半導體鰭和所述額外的半導體鰭的相對側上的部分，其中，所述第二源極/汲極區垂直對齊所述第一源極/汲極區，且所述第二源極/汲極區的導電類型與所述第一源極/汲極區的導電類型相反。
  9. 如請求項8所述的半導體結構，其中在所述半導體結構的剖視圖中，所述第二閘極介電質包括多個離散的部分，每一者圍繞所述多個半導體鰭中的一者，並且所述第一閘極介電質沒有接觸所述介電鰭的部分。
  10. 如請求項8所述的半導體結構，其中所述介電鰭具有與所述至少一半導體鰭中的一者相同的寬度。
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