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TWI891240B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法

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TWI891240B
TWI891240B TW113104645A TW113104645A TWI891240B TW I891240 B TWI891240 B TW I891240B TW 113104645 A TW113104645 A TW 113104645A TW 113104645 A TW113104645 A TW 113104645A TW I891240 B TWI891240 B TW I891240B
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Taiwan
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gate
nanostructure
semiconductor
source
backside
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TW113104645A
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廖翊博
何韋德
鍾政庭
思雅 廖
Original Assignee
台灣積體電路製造股份有限公司
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體裝置包括在第一源極/汲極區之間延伸的多個 第一奈米結構、在第一奈米結構之上並在第二源極/汲極區之間延伸的多個第二奈米結構、在第一奈米結構周圍的第一閘極疊層、在第一閘極疊層之上並設置成圍繞第二奈米結構的第二閘極疊層、在第一閘極疊層的背側上的背側閘極蝕刻停止層以及延伸穿過背側閘極蝕刻停止層並電性耦合到第一閘極疊層的背側閘極接觸件，其中背側閘極蝕刻停止層包括金屬。

Description

半導體裝置及其形成方法
本發明的實施例是有關於一種半導體裝置及其形成方法，具體來說，是有關於包括背側閘極蝕刻停止層的半導體裝置及其形成方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。通常藉由在半導體基底上依序沉積絕緣或介電層、導電層和半導體層，並使用微影來對各種材料層進行圖案化以在其上形成電路構件和元件來製造半導體裝置。
半導體產業藉由不斷減少最小特徵尺寸來不斷提高各種電子構件(例如電晶體、二極體、電阻、電容等)的積體密度，從而允許將更多的構件整合到給定的區域中。隨著半導體產業進一步朝著提高裝置密度、提高效能和降低成本的方向發展，來自製造和設計的挑戰導致了堆疊裝置配置(例如堆疊電晶體，其包括互補場效電晶體(complementary field effect transistor，CFET))的出現。然而，隨著最小特徵尺寸的減小，引入了額外的特徵。
根據一些實施例，一種半導體裝置包括在第一源極/汲極區之間延伸的多個第一奈米結構、在第一奈米結構之上並在第二源極/汲極區之間延伸的多個第二奈米結構、在第一奈米結構周圍的第一閘極疊層、在第一閘極疊層之上並設置成圍繞第二奈米結構的第二閘極疊層、在第一閘極疊層的背側上的背側閘極蝕刻停止層以及延伸穿過背側閘極蝕刻停止層並電性耦合到第一閘極疊層的背側閘極接觸件，其中背側閘極蝕刻停止層包括金屬。
根據一些實施例，一種半導體裝置的形成方法包括：在半導體基底之上形成第一電晶體和第二電晶體，其中所述第一電晶體和所述第二電晶體垂直地堆疊；將所述第一電晶體的第一閘極疊層的背側暴露出來，其中暴露出所述第一閘極疊層的所述背側包括移除所述半導體基底；在所述第一閘極疊層的所述背側上形成背側閘極蝕刻停止層；圖案化接觸件開口穿過所述背側閘極蝕刻停止層以暴露出所述第一閘極疊層；以及在所述接觸件開口中形成背側閘極接觸件，其中所述背側閘極接觸件延伸穿過所述背側閘極蝕刻停止層以電性連接到所述第一閘極疊層。
根據一些實施例，一種半導體裝置的形成方法包括：在半導體基底上形成多層堆疊，所述多層堆疊包括交替的半導體奈米結構和虛設奈米結構；形成下部源極/汲極區，其中所述半導體奈米結構的下部半導體奈米結構在所述下部源極/汲極區之間延伸；在所述下部源極/汲極區之上形成上部源極/汲極區，其中所述半導體奈米結構的上部半導體奈米結構在所述上部源極/汲極區之間延伸；將所述虛設奈米結構取代為圍繞所述下部半導體奈米 結構的下部閘極疊層和圍繞所述上部半導體奈米結構的上部閘極疊層；將所述下部閘極疊層的背側暴露出來；在所述下部閘極疊層的所述背側上沉積包括金屬的背側閘極蝕刻停止層；以及形成背側閘極接觸件延伸穿過所述包括金屬的背側閘極蝕刻停止層以電性連接到所述下部閘極疊層，其中所述背側閘極接觸件與所述下部半導體奈米結構和所述上部半導體奈米結構重疊。
10:堆疊電晶體
10L:下部奈米結構FET/奈米結構FET
10U:上部奈米結構FET/奈米結構FET
20:基底/半導體基底
20’:半導體長條/半導體鰭/鰭
22:多層堆疊
24、24A、24B、26A:虛設奈米結構
26:半導體奈米結構/奈米結構
26L:下部半導體奈米結構
26U:上部半導體奈米結構
28:半導體長條
32:STI區
36:虛設介電層
38:虛設閘極層
40:罩幕層
42:虛設閘極疊層
44:閘極間隙壁
46:源極/汲極凹陷
54:內間隙壁
56:介電隔離層
62:源極/汲極區
62L:下部源極/汲極區/下部磊晶源極/汲極區
62U:上部源極/汲極區/上部磊晶源極/汲極區
66:第一接觸蝕刻停止層(CESL)
68:第一層間介電質(ILD)
70:第二接觸蝕刻停止層(CESL)
72:第二層間介電質(ILD)
78:閘極介電層
80:閘電極
80L:下部閘電極
80U:上部閘電極
84:虛設閘極
86:罩幕
90:閘極疊層
90L:下部閘極結構/下部閘極疊層
90U:上部閘極結構
92、92L:導電特徵
94:金屬半導體合金區
96、96U:源極/汲極接觸件
104:ESL/前側ESL
106:第三ILD
108、132:閘極接觸件
110:源極/汲極通孔
112:裝置層
114:前側內連線結構
116:介電層
120、140:背側閘極ESL
122、125、126:背側ESL
124:第一背側ILD
128:第二背側ILD
130:接觸件開口
134:背側源極/汲極接觸件
136:金屬半導體合金區/矽化物區
138:背側源極/汲極通孔
142、152:開口
A-A’、B-B’:剖面/參考線
T1、T2:厚度
W1:寬度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。另外，圖式例示本揭露實施例的實例，而非旨在進行限制。
圖1示出了根據一些實施例的示例性堆疊電晶體的立體圖。
圖2、3、4、5A、5B、6、7、8、9、10、11A和11B是根據一些實施例的堆疊電晶體的製造中的中間階段的視圖。
圖12A、12B、13A、13B、14A、14B、15、16、17A和17B是根據一些實施例的堆疊電晶體的製造中的中間階段的視圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下 說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，並且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向(X方向、Y方向、Z方向)。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
提供了例如CFET的堆疊電晶體及其形成方法。在各種實施例中，堆疊電晶體包括兩個垂直堆疊的電晶體，並且閘極蝕刻停止層(etch stop layer，ESL)形成在堆疊電晶體的下部閘極疊層的背側上。堆疊電晶體的通道區可閘極ESL重疊。在一些實施例中，閘極ESL包括金屬，例如鈷、鈦、鎢、釕、鉭、鋁、鉬、其氧化物、其組合或類似者。將背側閘極ESL包含在內有利地減小了背側閘極接觸件的高寬比並且減少了在背側閘極接觸件形成製程期間對金屬閘極的損壞。此外，藉由使用金屬作為背側 閘極ESL，可有利地減少背側閘極接觸件和閘電極之間的接觸電阻。
背側閘極ESL允許背側閘極接觸件在背側閘極接觸件與堆疊電晶體的通道區重疊的位置處形成到下部閘極疊層，而不會在背側閘極接觸件形成製程期間損壞通道區。因此，當形成背側閘極接觸件時，不需要避開通道區重疊的位置，從而提高了佈線靈活性。此外，由於通道區能夠直接與背側閘極接觸件重疊，因此通道區可設計和製造為具有更大的寬度，以提高裝置速度。舉例來說，藉由增加通道區的寬度，在實施例的裝置中已觀察到裝置速度提高了14.4%到19%。因此，各種實施例允許改善的製程整合、提高佈線靈活性並提高裝置效能。
圖1示出了根據一些實施例的堆疊電晶體10(包括FET(電晶體)例如10U和10L)的示例。圖1是三維視圖，並且為了圖示清楚而省略了堆疊電晶體的一些特徵。
堆疊電晶體包括多個垂直堆疊的FET。舉例來說，堆疊電晶體可包括第一裝置類型(例如n型/p型)的下部奈米結構FET 10L和第二裝置類型(例如p型/n型)的上部奈米結構FET 10U。當堆疊電晶體是CFET時，上部奈米結構FET 10U的第二裝置類型與下部奈米結構FET 10L的第一裝置類型相反。奈米結構FET(10U和10L)包括半導體奈米結構26(包括下部半導體奈米結構26L和上部半導體奈米結構26U)，其中半導體奈米結構26作為奈米結構FET的通道區。下部半導體奈米結構26L用於下部奈米結構FET 10L且上部半導體奈米結構26U用於上部奈米結構FET 10U。在其他實施例中，堆疊電晶體也可應用於其他 類型的電晶體(例如鰭式FET或類似者)。
閘極介電層78環繞相應的半導體奈米結構26。閘電極80(包括下部閘電極80L和上部閘電極80U)在閘極介電層78之上。源極/汲極區62(包括下部源極/汲極區62L和上部源極/汲極區62U)設置在閘極介電層78和相應的閘電極80的相對側。每個源極/汲極區62可單獨或共同地指代源極或汲極，其取決於上下文。隔離特徵(未示出)可形成為將所期望的源極/汲極區62中的一些及/或所期望的閘電極80中的一些分隔開來。
圖1進一步示出了後面的圖式中所使用的參考剖面。剖面A-A’是平行於堆疊電晶體10的半導體奈米結構26的縱軸並在例如堆疊電晶體10的源極/汲極區62之間的電流流動的方向上的垂直剖面。剖面B-B’是垂直於剖面A-A’並沿著堆疊電晶體10的閘電極80的縱軸的垂直剖面。
圖2至圖11B示出了根據一些實施例的形成堆疊電晶體(如圖1示意性地表示)的中間階段的不同視圖。圖2示出了類似於圖1的立體圖。圖3、4、5A、6和11A示出了沿著與圖1中的參考剖面A-A’類似的剖面的剖視圖。圖5B、7、8、9、10和11B示出了沿著與圖1中的參考剖面B-B’類似的剖面的剖視圖。
在圖2中，提供了包括基底20的晶圓。基底20可以是半導體基底，例如塊材半導體，其可以是經摻雜的(例如摻雜有p型或n型摻雜劑)或未經摻雜的。也可使用其他基底，例如多層或梯度基底。在一些實施例中，基底20的半導體材料可包括矽、鍺、碳摻雜矽、第三五族化合物半導體、或類似者或其組 合。在一些實施例中，每個基底20可包括嵌入的CMP停止層(未單獨示出)，例如嵌入(如夾設)在矽材料層之間的矽鍺層。
半導體長條28形成為從半導體基底20向上延伸。每個半導體長條28包括半導體長條20’(半導體基底20的經圖案化的部分，也稱為半導體鰭20’)和多層堆疊22。以下將多層堆疊22的堆疊構件稱為奈米結構。具體來說，多層堆疊22包括虛設奈米結構24A、虛設奈米結構24B、下部半導體奈米結構26L和上部半導體奈米結構26U。虛設奈米結構24A和虛設奈米結構24B可進一步統稱為虛設奈米結構24，並且下部半導體奈米結構26L和上部半導體奈米結構26U可進一步統稱為半導體奈米結構26。
虛設奈米結構24A由第一半導體材料形成，並且虛設奈米結構24B由與第一半導體材料不同的第二半導體材料形成。第一和第二半導體材料可選自基底20的候選半導體材料。第一和第二半導體材料彼此具有高蝕刻選擇性。因此，在後續的製程中，虛設奈米結構24B可以比虛設奈米結構24A更快的速率被移除。
半導體奈米結構26(包括下部半導體奈米結構26L和上部半導體奈米結構26U)由一或多種第三半導體材料形成。第三半導體材料可選自基底20的候選半導體材料。下部半導體奈米結構26L和上部半導體奈米結構26U可由相同的半導體材料形成或可由不同的半導體材料形成。此外，虛設奈米結構24的第一和第二半導體材料具有比半導體奈米結構26的第三半導體材料 高的蝕刻選擇性。因此，可在後續的製程步驟中選擇性地移除虛設奈米結構24，而不顯著地移除半導體奈米結構26。在一些實施例中，虛設奈米結構24A由矽鍺形成或包括矽鍺，半導體奈米結構26由矽形成，並且虛設奈米結構24B可由具有比虛設奈米結構24A更高的鍺原子百分比的鍺或矽鍺形成。
下部半導體奈米結構26L將為CFET的下部奈米結構FET提供通道區。上部半導體奈米結構26U將為CFET的上部奈米結構FET提供通道區。緊鄰於(例如接觸)虛設奈米結構24B上方/下方的半導體奈米結構26可用於隔離並可或可不作為CFET的通道區。虛設奈米結構24B隨後將被隔離結構取代，所述隔離結構定義出下部奈米結構FET和上部奈米結構FET的邊界。
為了形成半導體長條28，第一、第二和第三半導體材料層(如上文所示和所述佈置)可沉積在半導體基底20上方。第一、第二和第三半導體材料的層可藉由成長製程(例如氣相磊晶(Vapor Phase Epitaxy，VPE)或分子束磊晶(Molecular Beam Epitaxy，MBE))、藉由沉積製程(例如化學氣相沉積(Chemical Vapor Deposition，CVD)製程或原子層沉積(Atomic Layer deposition，ALD)製程或類似者)來形成。然後，可對第一、第二和第三半導體材料層以及半導體基底20應用圖案化製程以定義出半導體長條28，所述半導體長條28包括半導體長條20’、虛設奈米結構24和半導體奈米結構26。半導體鰭和奈米結構可藉由任何合適的方法來被圖案化。舉例來說，所述圖案化製程可包括一或多道微影製程，其包括雙重圖案化或多重圖案化製程。 一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準的製程，允許創建具有例如比使用單一直接微影製程獲得的間距更小的間距的圖案。舉例來說，在一實施例中，犧牲層形成在基底之上並使用微影製程來被圖案化。使用自對準的製程沿著經圖案化的犧牲層形成間隙壁。然後移除犧牲層，並且剩餘的間隙壁可用作圖案化製程的蝕刻罩幕，以對第一、第二和第三半導體材料層以及半導體基底20進行蝕刻。蝕刻可藉由任何可接受的蝕刻製程來執行，例如反應離子蝕刻(Reactive Ion Etch，RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可以是非等向性的。
亦如圖2所示，STI區32形成在基底20之上並在相鄰的半導體長條28之間。STI區32可包括介電襯墊和在介電襯墊之上的介電材料。介電襯墊和介電材料中的每一者可包括例如氧化矽的氧化物、例如氮化矽的氮化物、類似者或其組合。STI區32的形成可包括沉積一或多種介電層以及執行平坦化製程(例如化學機械拋光(Chemical Mechanical Polish，CMP)製程、機械拋光製程或類似者)以移除介電材料的多餘部分。沉積製程可包括ALD、高密度電漿CVD(High-Density Plasma CVD，HDP-CVD)、可流動CVD(Flowable CVD，FCVD)、類似者或其組合。在一些實施例中，STI區32包括由FCVD製程接著退火製程所形成的氧化矽。然後，使一或多個介電層凹陷以定義出STI區32。可使一或多個介電層凹陷，使得半導體長條28(包括多層堆疊22)的上部部分突出得高於剩餘的STI區32。雖然圖2將STI區32的頂面示出為平坦的，但取決於用於使STI區32凹陷的蝕 刻製程來說，STI區32的頂面可以是凹形的(參見圖5B和圖7的更詳細的圖)。
在形成STI區32之後，可在半導體長條28的上部部分(突出高於STI區32的部分)的側壁上方並沿著所述側壁形成虛設閘極疊層42。形成虛設閘極疊層42可包括在半導體長條28上形成虛設介電層36。虛設介電層36可由以下材料來形成或包括以下材料：例如氧化矽、氮化矽、其組合或類似者，並可根據可接受的技術來沉積或熱生長。虛設閘極層38形成在虛設介電層36之上。可例如藉由物理氣相沉積(Physical Vapor Deposition，PVD)、CVD或其他技術來沉積虛設閘極層38，然後例如藉由CMP製程來進行平坦化。虛設閘極層38的材料可為導電的或非導電的，並可選自包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)或類似者的群組。罩幕層40形成在經平坦化的虛設閘極層38之上，並可包括例如氮化矽、氮氧化矽或類似者。接下來，可藉由光微影和蝕刻製程對罩幕層40進行圖案化以形成罩幕，所述罩幕隨後將用於對虛設閘極層38並可能還對虛設介電層36進行蝕刻及圖案化。罩幕層40、虛設閘極層38和虛設介電層36的剩餘部分形成虛設閘極疊層42。
在圖3中，形成閘極間隙壁44和源極/汲極凹陷46。首先，閘極間隙壁44形成在多層堆疊22之上並在虛設閘極疊層42的被暴露出的側壁上。閘極間隙壁44可藉由共形地形成一或多個介電層且隨後非等向性地蝕刻所述介電層來形成。適用的介電材料可包括氧化矽、氮化矽、氧氮化矽、碳氮氧化矽或類似者， 其可藉由例如CVD、ALD或類似者的沉積製程來形成。
隨後，在半導體長條28中形成源極/汲極凹陷46。源極/汲極凹陷46藉由蝕刻來形成，並可延伸穿過多層堆疊22並進入半導體長條20’中。源極/汲極凹陷46的底面可在STI區32的頂面之上、之下或與之齊平。在蝕刻製程中，閘極間隙壁44和虛設閘極疊層42遮蔽了半導體長條28的一些部分。蝕刻可包括單一蝕刻製程或多道蝕刻製程。定時蝕刻製程可用於在源極/汲極凹陷46達到所期望的深度時停止源極/汲極凹陷46的蝕刻。
在圖4中，形成內間隙壁54和介電隔離層56。形成內間隙壁54和介電隔離層56可包括蝕刻製程，所述蝕刻製程對虛設奈米結構24A側向地蝕刻並移除虛設奈米結構24B。蝕刻製程可以是等向性的並可對虛設奈米結構24的材料具有選擇性，使得虛設奈米結構24以比半導體奈米結構26更快的速率被蝕刻。蝕刻製程也可對虛設奈米結構24B的材料具有選擇性，使得虛設奈米結構24B以比虛設奈米結構24A更快的速率被蝕刻。依此方式，可將虛設奈米結構24B從下部半導體奈米結構26L(共同地)和上部半導體奈米結構26U(共同地)之間完全移除，而不完全移除虛設奈米結構24A。在虛設奈米結構24B由鍺或具有高鍺原子百分比的矽鍺形成的一些實施例中，虛設奈米結構24A由具有低鍺原子百分比的矽鍺形成且半導體奈米結構26由不具有鍺的矽所形成，蝕刻製程可包括使用氯氣(使用或不使用電漿)的乾式蝕刻製程。因為虛設閘極疊層42環繞半導體奈米結構26的側壁(參見圖2)，虛設閘極疊層42可支撐上部半導體奈米結構26U，使得在移除虛設奈米結構24B時，上部半導體奈米結構 26U不會塌陷。此外，雖然在蝕刻之後虛設奈米結構24A的側壁被示出為是直的，但側壁可以是凹的或凸的。
內間隙壁54形成在凹入的虛設奈米結構24A的側壁上，並且介電隔離層56形成在上部半導體奈米結構26U(共同地)與下部半導體奈米結構26L(共同地)之間。如隨後更詳細描述的，源極/汲極區將隨後形成在源極/汲極凹陷46中，並且虛設奈米結構24A將被相應的閘極結構取代。內間隙壁54作為隨後形成的源極/汲極區和隨後形成的閘極結構之間的隔離特徵。此外，內間隙壁54可用於防止隨後形成的源極/汲極區被後續的蝕刻製程(例如用於形成閘極結構的蝕刻製程)損壞。另一方面，介電隔離層56用於將上部半導體奈米結構26U(共同地)與下部半導體奈米結構26L(共同地)隔離。此外，中間的半導體奈米結構(半導體奈米結構26中與介電隔離層56接觸的一些)和介電隔離層56可定義出下部奈米結構FET和上部奈米結構FET的邊界。
內間隙壁54和介電隔離層56可藉由共形地沉積絕緣材料在源極/汲極凹陷46中、在虛設奈米結構24的側壁上以及在上部和下部半導體奈米結構(26U與26L)之間，然後對絕緣材料進行蝕刻來形成。絕緣材料可以是硬質介電材料，例如含碳介電材料(如碳氮氧化矽、碳氧化矽、氮氧化矽或類似者)。可使用k值小於約3.5的其他低介電常數(low-k)材料。絕緣材料可藉由例如ALD、CVD或類似者的沉積製程來形成。絕緣材料的蝕刻可以是非等向性的或等向性的。當蝕刻時，絕緣材料具有保留在虛設奈米結構26A的側壁的部分(從而形成內間隙壁54)並具 有保留在上部與下部半導體奈米結構(26U和26L)之間的部分(從而形成介電隔離層56)。
亦如圖4所示，形成下部磊晶源極/汲極區62L和上部磊晶源極/汲極區62U。下部磊晶源極/汲極區62L形成在源極/汲極凹陷46的下部部分中。下部磊晶源極/汲極區62L與下部半導體奈米結構26L接觸且不與上部半導體奈米結構26U接觸。內間隙壁54將下部磊晶源極/汲極區62L與虛設奈米結構24A電性絕緣，虛設奈米結構24A在後續製程將被閘極所取代。
下部磊晶源極/汲極區62L是磊晶成長並具有適合於下部奈米結構FET的裝置類型(p型或n型)的導電類型。當下部磊晶源極/汲極區62L是n型源極/汲極區時，相應的材料可包括矽或碳摻雜矽，其摻雜有例如磷、砷或類似者的n型摻雜劑。當下部磊晶源極/汲極區62L是p型源極/汲極區時，相應的材料可包括矽或矽鍺，其摻雜有例如硼、銦或類似者的p型摻雜劑。下部磊晶源極/汲極區62L可以是原位摻雜的並可或可不植入相應的p型或n型摻雜劑。在下部磊晶源極/汲極區62L的磊晶期間，上部半導體奈米結構26U的被暴露出的表面(例如側壁)可被掩蔽以防止在上部半導體奈米結構26U上有不期望的磊晶成長。在成長下部磊晶源極/汲極區62L之後，可移除在上部半導體奈米結構26U上的罩幕。
由於用於形成下部磊晶源極/汲極區62L的磊晶製程，下部磊晶源極/汲極區62L的上表面具有橫向向外擴展超過多層堆疊22的側壁的小面(facet)。在一些實施例中，在磊晶製程完成之後，相鄰的下部磊晶源極/汲極區62L保持分離。在其他實 施例中，這些小面導致同一FET的相鄰的下部磊晶源極/汲極區62L合併。
第一接觸蝕刻停止層(CESL)66和第一ILD 68形成在下部磊晶源極/汲極區62L之上。第一CESL 66可由相對於第一ILD 68的蝕刻具有高蝕刻選擇性的介電材料形成，例如氮化矽、氧化矽、氮氧化矽或類似者，其可藉由任何合適的沉積製程(例如CVD、ALD或類似者)來形成。第一ILD 68可由介電材料形成，其可藉由任何合適的方法沉積，例如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD。第一ILD 68的適用介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、氧化矽或類似者。
形成製程可包括沉積共形的CESL層、沉積用於第一ILD 68的材料接著進行平坦化製程，然後進行回蝕製程。在一些實施例中，第一ILD 68先被蝕刻，而第一CESL 66未被蝕刻。然後執行非等向性蝕刻製程以移除高於凹入的第一ILD 68的第一CESL 66的部分。在凹陷之後，上部半導體奈米結構26U的側壁被暴露出來。
然後在源極/汲極凹陷46的上部部分中形成上部磊晶源極/汲極區62U。上部磊晶源極/汲極區62U可由上部半導體奈米結構26U的被暴露出來的表面磊晶成長。上部磊晶源極/汲極區62U的材料可選自用於形成下部源極/汲極區62L的相同的候選群組的材料，其取決於上部磊晶源極/汲極區62U的所期望的導 電類型。在堆疊電晶體是CFET的實施例中，上部磊晶源極/汲極區62U的導電類型可與下部磊晶源極/汲極區62L的導電類型相反。舉例來說，上部磊晶源極/汲極區62U可與下部磊晶源極/汲極區62L相反地摻雜。做為另一種選擇，上部磊晶源極/汲極區62U和下部磊晶源極/汲極區62L的導電類型可相同。上部磊晶源極/汲極區62U可被原位摻雜及/或可被植入n型或p型摻雜劑。在磊晶製程之後，相鄰的上部源極/汲極區62U可保持分離或可合併。
在形成上部磊晶源極/汲極區62U之後，形成第二CESL 70和第二ILD 72。材料和形成方法可分別類似於第一CESL 66和第一ILD 68的材料和形成方法，並且在此不再詳細討論。形成製程可包括沉積用於第二CESL 70和第二ILD 72的層以及執行平坦化製程以移除對應層的多餘部分。在平坦化製程之後，第二ILD 72、閘極間隙壁44和罩幕86(若存在)或虛設閘極84的頂面(在製程變化範圍內)實質上共面。因此，罩幕層40(若存在)的頂面或虛設閘極層38的頂面被第二ILD 72暴露出來。在所示的實施例中，在移除製程之後保留罩幕層40。在其他實施例中，罩幕層40被移除，使得虛設閘極層38的頂面被第二ILD 68暴露出來。
圖5A和5B示出了用閘極疊層90取代虛設閘極疊層42和虛設奈米結構24A的取代閘極製程的不同剖面。圖5A示出了沿著圖1的參考線A-A’的剖視圖且圖5B示出了沿著圖1的參考線B-B’的剖視圖。取代閘極製程包括先移除虛設閘極疊層42和虛設奈米結構24A的剩餘部分。在一或多道蝕刻製程中移除虛設 閘極疊層42，使得凹陷被定義在閘極間隙壁44之間並且半導體長條28的上部部分被暴露出來。然後蝕刻移除虛設奈米結構24A的剩餘的部分，使得所述凹陷在半導體奈米結構26之間延伸。在蝕刻製程中，虛設奈米結構24A以比半導體奈米結構26、介電隔離層56和內間隙壁54更快的速率被蝕刻。蝕刻可以是等向性的。舉例來說，當虛設奈米結構24A由矽鍺形成且半導體奈米結構26由矽形成時，蝕刻製程可包括使用氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)或類似者的濕式蝕刻製程。
然後，閘極介電層78沉積在閘極間隙壁44之間的凹陷中並在被暴露出來的半導體奈米結構26上。閘極介電層78共形地形成在包括半導體奈米結構26和閘極間隙壁44的凹陷(被移除的虛設閘極疊層42和虛設奈米結構24A)的被暴露出來的表面上。在一些實施例中，閘極介電層78環繞半導體奈米結構26的所有(例如四個)邊。具體來說，閘極介電層78可形成在鰭20’的頂面上、在半導體奈米結構26的頂面、側壁和底面上以及在閘極間隙壁44的側壁上。閘極介電層78可包括例如氧化矽或金屬氧化物的氧化物、例如金屬矽酸鹽的矽酸鹽、其組合、其多層或類似者。閘極介電層78可包括k值大於約7.0的高介電常數(high-k)材料，例如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及其組合。可利用共形沉積製程來沉積閘極介電層78，使得STI區32上的閘極介電層78的部分可具有與STI區32的上表面相同的輪廓(例如圖5B所示的凹形輪廓)。閘極介電層78的形成方法可包括分子束沉積(MBD)、ALD、PECVD 及類似者，隨後進行平坦化製程(例如CMP)以移除在第二ILD 72之上的閘極介電層78的部分。雖然示出了單層的閘極介電層78，但閘極介電層78可包括多層，例如界面層和上面的高介電常數介電層。
下部閘電極80L形成在下部半導體奈米結構26L周圍的閘極介電層78上。舉例來說，下部閘電極80L環繞下部半導體奈米結構26L。下部閘電極80L可由含金屬的材料形成，例如鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、其組合、其多層或類似者。雖然示出了單層的閘電極，但下部閘電極80L可包括任意數量的功函數調整層、任意數量的阻障層、任意數量的黏著層和填充材料。
下部閘電極80L由適合下部奈米結構FET的的裝置類型的材料來形成。舉例來說，下部閘電極80L可包括由適合下部奈米結構FET的裝置類型的材料形成的一或多個功函數調整層。在一些實施例中，下部閘電極80L包括n型功函數調整層，其可由鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合或類似者來形成。在一些實施例中，下部閘電極80L包括p型功函數調整層，其可由氮化鈦、氮化鉭、其組合或類似者來形成。另外或替代地，下部閘電極80L可包括適合下部奈米結構FET的裝置類型的偶極感應元件。可接受的偶極感應元件包括鑭、鋁、鈧、釕、鋯、鉺、鎂、鍶及其組合。
下部閘電極80L可藉由共形地沉積使閘電極層凹陷的一或多個閘電極層來形成。用於沉積下部閘電極80L的共形沉積製程可導致STI區32上的下部閘電極80L的部分具有與STI區32 的上表面相同的輪廓(例如圖5B所示的凹形輪廓)。可執行任何可接受的蝕刻製程，例如乾式蝕刻、濕式蝕刻、類似者或其組合，以使閘電極層凹陷。蝕刻可以是等向性的。蝕刻下部閘電極80L可暴露出上部半導體奈米結構26U。
在一些實施例中，隔離層(未明確示出)可選擇性地形成在下部閘電極80L上。隔離層作為在下部閘電極80L和隨後形成的上部閘電極80U之間的隔離特徵。隔離層可藉由共形地沉積介電材料(例如氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、其組合或類似者)以及隨後使介電材料凹陷以暴露出上部半導體奈米結構26U來形成。
然後，在上述的隔離層(如果存在)或下部閘電極80L上形成上部閘電極80U。上部閘電極80U設置在上部半導體奈米結構26U之間。在一些實施例中，上部閘電極80U環繞上部半導體奈米結構26U。上部閘電極80U可由與用於形成下部閘電極80L相同的候選材料和候選製程來形成。上部閘電極80U由適合上部奈米結構FET的裝置類型的材料來形成。舉例來說，上部閘電極80U可包括由適合上部奈米結構FET的裝置類型的材料形成的一或多個功函數調整層(例如n型功函數調整層及/或p型功函數調整層)。雖然示出了單層的上部閘電極80U，但上部閘電極80U可包括任意數量的功函數調整層、任意數量的阻障層、任意數量的黏著層和填充材料。
另外，執行移除製程以使上部閘電極80U的頂面和第二ILD 72的頂面齊平。用於形成閘極介電層78的移除製程可與用於形成上部閘電極80U的移除製程相同的移除製程。在一些實施 例中，可使用例如化學機械拋光(CMP)、回蝕製程、其組合或類似者的平坦化製程。在平坦化製程之後，上部閘電極80U的頂面、閘極介電層78的頂面、第二ILD 72的頂面和閘極間隙壁44的頂面(在製程變化範圍內)實質上共面。每一對閘極介電層78和閘電極80(包括上部閘電極80U及/或下部閘電極80L)可統稱為「閘極疊層」90(包括上部閘極結構90U和下部閘極結構90L)。每個閘極疊層90沿著半導體奈米結構26(參見圖1)的通道區的三個邊(例如頂面、側壁和底面)延伸。下部閘極結構90L也可沿著半導體鰭20’的側壁及/或頂面延伸。
在圖6中，金屬半導體合金區94和源極/汲極接觸件96形成穿過第二ILD 72以電性耦合到上部磊晶源極/汲極區62U及/或下部磊晶源極/汲極區62L。作為形成源極/汲極接觸件96的示例，使用可接受的光微影和蝕刻技術形成穿過第二ILD 72和第二CESL 70的開口。在開口中形成例如擴散阻擋層、黏著層或類似者的襯墊(未單獨示出)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可執行移除製程以從閘極間隙壁44的頂面和第二ILD 72的頂面移除多餘的材料。剩餘的襯墊和導電材料在開口中形成源極/汲極接觸件96。在一些實施例中，使用例如CMP、回蝕製程、其組合或類似者的平坦化製程。在平坦化製程之後，閘極間隙壁44的頂面、第二ILD 72的頂面和源極/汲極接觸件96的頂面(在製程變化範圍內)實質上共面。
可選地，金屬半導體合金區94形成在源極/汲極區62和源極/汲極接觸件96之間的界面處。金屬半導體合金區94可以是 由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區、由金屬矽化物和金屬鍺化物兩者形成的矽鍺化物區或類似者。藉由在源極/汲極接觸件96的開口中沉積金屬，然後執行熱退火製程，可在源極/汲極接觸件96的材料之前形成金屬半導體合金區94。所述金屬可以是任何能夠與源極/汲極區62的半導體材料(例如矽、矽鍺、鍺等)反應而形成低電阻金屬-半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬金屬、其他耐火金屬、稀土金屬或其合金。所述金屬可藉由例如ALD、CVD、PVD或類似者的沉積製程來沉積。在熱退火製程之後，可執行清潔製程(例如濕式清潔)以從用於源極/汲極接觸件96的開口(例如從金屬半導體合金區94的表面)移除任何殘留的金屬。然後可在金屬半導體合金區94上形成源極/汲極接觸件96的一或多種材料。
然後形成ESL 104和第三ILD 106。在一些實施例中，ESL 104可包括對第三ILD 106的蝕刻具有高蝕刻選擇性的介電材料，例如氧化鋁、氮化鋁、碳氧化矽或類似者。第三ILD 106可使用可流動CVD、ALD或類似者來形成，並且材料可包括PSG、BSG、BPSG、USG或類似者，其可藉由任何合適的方法(例如CVD、PECVD或類似者)來沉積。
隨後，形成閘極接觸件108和源極/汲極通孔110以分別接觸上部閘電極80U和源極/汲極接觸件96(例如96U)。作為形成閘極接觸件108和源極/汲極通孔110的示例，形成穿過第三ILD 106和ESL 104的用於閘極接觸件108和源極/汲極通孔110 的開口。可使用可接受的光微影和蝕刻技術來形成開口。在開口中形成例如擴散阻擋層、黏著層或類似者的襯墊(未單獨示出)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可執行例如CMP的平坦化製程，以從第三ILD 106的頂面移除多餘的材料。剩餘的襯墊和導電材料在開口中形成閘極接觸件108和源極/汲極通孔110。可在不同的製程中或可在相同的製程中形成閘極接觸件108和源極/汲極通孔110。雖然示出為形成在相同的剖面中，但應理解閘極接觸件108和源極/汲極通孔110中的每一者可形成在不同的剖面中，其可避免接觸件短路。
在裝置層112上形成前側內連線結構114。前側內連線結構114包括介電層116和在介電層116中的導電特徵92(或92L)的層。介電層116可包括由低介電常數介電材料所形成的低介電常數介電層。介電層116還可包括由非低介電常數和緻密介電材料(例如未摻雜矽酸鹽玻璃(Undoped Silicate-Glass，USG)、氧化矽、氮化矽或類似者或其組合)形成在低介電常數介電材料上方的鈍化層。介電層116還可包括聚合物層。
導電特徵92可包括導線和通孔，其可使用鑲嵌製程形成。導電特徵92可包括金屬線和金屬通孔，其包括擴散阻擋件和在擴散阻擋件之上的含銅材料。鋁墊也可在金屬線和通孔之上並電性連接到金屬線和通孔。如下面將更詳細地解釋的，可穿過裝置層112的背側(例如與前側內連線結構114相對的一側)形成與下部閘極疊層90L和下部源極/汲極區62L的接觸件。
圖7至圖11B示出了根據一些實施例的形成到下部閘極 疊層90L和下部源極/汲極區62L的背側閘極接觸件和源極/汲極接觸件的中間步驟的剖視圖。在圖7至圖10和圖11B中，為了方便說明，便省略了上部閘極疊層80U之外的裝置層112的前側上的特徵，但應理解在圖7至圖10和圖11B所示的剖面中，ESL 104、第三ILD 106和前側內連線結構114設置在上部閘極疊層80U之下。參考圖7，可翻轉裝置的方向。舉例來說，載體基底(未明確示出)可藉由介電質對介電質接合來接合到前側內連線結構114，並可翻轉裝置以暴露出裝置層112的背側(例如基底20的與前側內連線結構114相對的一側)。
然後可對裝置層112的背側(例如對基底20)執行平坦化製程。在一些實施例中，平坦化製程可包括例如CMP及/或回蝕製程的組合。平坦化製程及/或蝕刻製程可移除基底20，暴露出半導體長條20’和STI區32。然後，執行一或多道蝕刻製程以移除半導體長條20’和STI區32。移除半導體基底20和半導體長條20’藉由改善隨後形成的背側閘極接觸件及/或背側源極/汲極接觸件之間的隔離而有利地改善電氣效能。舉例來說，藉由移除半導體基底20和半導體長條20’，可解決穿過半導體基底20/半導體長條20’的背側接觸件短路的問題。也可移除STI區32，使得背側閘極ESL可毯覆在下部閘電極80L的背側之上。半導體長條20’和STI區32可藉由任何合適的一或多道蝕刻製程並以任何順序移除。一或多道蝕刻製程可用以比周圍特徵更快的速率選擇性地蝕刻半導體長條20’及/或STI區32的材料，使得下部源極/汲極區62L在移除半導體長條20’或移除STI區32的期間不會被顯著地蝕刻或損壞。在一些實施例中，藉由一或多道濕蝕刻製程 移除半導體長條20’，而藉由一或多道乾式蝕刻製程移除STI區32。移除半導體長條20’和STI區32暴露出閘極介電層78。可選地，在一些實施例中，移除半導體長條20’可部分地使下部源極/汲極區62L凹陷以達到與下部閘極疊層90L的背面相同的水平或低於所述背面(未明確示出)。
在圖8中，背側閘極ESL 120和背側ESL 122連續地沉積在裝置層112的背側之上，例如在閘極介電層78之上。因此，閘極介電層78可沿著垂直於下部閘電極80L的背側的線設置在背側閘極ESL 120和下部閘電極80L之間。背側閘極ESL 120可以是包含金屬的層，例如金屬氧化物或類似者。在一些實施例中，背側閘極ESL 120具有至少9的k值並包括氧化鋁、氧化鉿矽、氧化鋯或類似者。在又一實施例中，背側閘極ESL可包括不同的材料，例如氮氧化矽、氮化矽或類似者。背側閘極ESL 120可藉由任何合適的製程(例如PVD、CVD、ALD或類似者)來沉積。背側閘極ESL 120在隨後的圖案化製程期間保護下部閘電極80L和奈米結構26以形成背側閘極接觸件開口(例如接觸件開口130，參見圖10)。在一些實施例中，背側閘極ESL 120可具有足夠厚的厚度T1以向下部閘電極80L和奈米結構26提供足夠的保護。在一些實施例中，背側閘極ESL 120的厚度T1至少為2nm，以在隨後的閘極接觸件開口步驟期間為下部閘電極80L和奈米結構26提供足夠的保護。舉例來說，背側閘極ESL 120的厚度T1可在2nm至10nm的範圍內。當背側閘極ESL 120的厚度T1大於10nm時，可能會導致過度的接觸電阻。
背側閘極ESL 120允許隨後形成的背側閘極接觸件(例 如閘極接觸件132，參見圖11A和11B)以與奈米結構26直接重疊。當形成背側閘極接觸件時，不再需要避開堆疊電晶體的與通道區(例如奈米結構26)重疊的位置。因此，可實現改善的佈線靈活性並具有較大寬度W1的奈米結構26，其提供改善的裝置速度。舉例來說，藉由增加通道區的寬度，在實施例的裝置中觀察到裝置速度提高了14.4%到19%。在一些實施例中，奈米結構的寬度W1大於34nm，例如在10nm至65nm的範圍內，從而實現改善的裝置性能。因此，各種實施例允許改善的製程整合、增加的佈線靈活性以及增加的裝置效能(例如速度)。
背側ESL 122可使用與上述前側ESL 104類似的材料和製程來形成，並且為了簡潔而省略背側ESL 122的詳細描述。背側ESL 122可在背側閘極接觸件形成期間提供額外的蝕刻控制，並在背側源極/汲極接觸件形成期間提供蝕刻控制。舉例來說，背側ESL 122可提供用於圖案化暴露下部源極/汲極區62L的背側源極/汲極接觸件開口的端點(endpoint)控制。
在圖9中，第一背側ILD 124、背側ESL 126和第二背側ILD 128依序沉積在背側ESL122之上。背側ESL 126可使用與上述前側ESL 104類似的材料和製程來形成，並且第一和第二背側ILD(124和128)可使用與上述第三ILD 106類似的材料和製程來形成。
在一些實施例中，在沉積第一背側ILD 124和沉積背側ESL 126之間，形成背側源極/汲極接觸件134和金屬半導體合金區136(也稱為矽化物區136)(參見圖11A)。背側源極/汲極接觸件134和金屬半導體合金區136可分別使用與如上所述的源極/ 汲極接觸件96和金屬半導體合金區94類似的材料和製程來形成。在一些實施例中，可對第一背側ILD 124執行平坦化製程以移除多餘的材料，同時形成源極/汲極接觸件134。平坦化製程(例如CMP製程或類似者)可進一步從第一背側ILD 124的頂面移除任何不期望的形貌，以提供可在其上形成後續的層的(在製程變化範圍內)相對平坦的表面。背側源極/汲極接觸件134可延伸穿過第一背側ILD 124、背側ESL 122和背側閘極ESL 120以電性耦合到底部源極/汲極區62L的背側。背側ESL 122可提供蝕刻背側源極/汲極接觸件開口的端點控制，所述背側源極/汲極接觸件開口隨後被填充以形成背側源極/汲極接觸件134。
在圖10中，背側閘極接觸件開口130被圖案化成穿過第二背側ILD 128、背側ESL 126、第一背側ILD 124、背側ESL 122、背側閘極ESL 120和閘極介電層78，以暴露出下部閘電極80L。圖案化背側閘極接觸件開口130可藉由微影和蝕刻製程的組合來實現。特別地，蝕刻背側閘極ESL 120可使用以比下部奈米結構FET的周圍特徵(例如下部閘電極80L及/或奈米結構26)更快的速率選擇性地蝕刻背側閘極ESL 120。在一些實施例中，蝕刻背側閘極ESL 120可包括利用例如氟系蝕刻劑的蝕刻氣體的非等向性蝕刻製程。氟系蝕刻劑的實施例包括F2、HF等。此外，惰性氣體、載氣也可在非等向性蝕刻製程期間流動。舉例來說，載氣可包括Ar、He、N2、其組合等。
背側閘極接觸件開口130可與奈米結構26重疊並側向地對準，其裝置層112中提供上部奈米結構FET和下部奈米結構FET的通道區。背側閘極ESL 120由合適的材料製成並且足夠 厚，以允許通過精確的端點控制來對背側閘極接觸件開口130進行圖案化。舉例來說，背側閘極ESL 120由金屬氧化物(例如氧化鋁)製成並且在各種實施例中至少為2nm厚。因此，背側閘極接觸件開口130可奈米結構26直接重疊而不會(例如藉由過度蝕刻)損壞奈米結構26。還包括背側ESL 122，以進一步改善蝕刻背側閘極接觸件開口130的端點控制。
在圖11A和11B中，背側閘極接觸件132和背側源極/汲極通孔138形成為分別接觸下部閘電極80L和源極/汲極接觸件134。具體來說，背側閘極接觸件132可在背側閘極接觸件開口130中形成並與奈米結構26重疊。作為形成背側閘極接觸件132的示例，在背側閘極接觸件開口130中形成例如擴散阻擋層、黏著層或類似者的襯墊(未單獨示出)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是鈷、鈦、鎢、釕、鉭、鋁、鉬或類似者。可執行例如CMP的平坦化製程以從第二背側ILD 128的頂面移除多餘的材料。剩餘的襯墊和導電材料在背側閘極接觸件開口130中形成背側閘極接觸件132。背側源極/汲極通孔138可由與上述源極/汲極通孔110類似的材料和製程形成。可在不同的製程中或可在相同的製程中形成背側閘極接觸件132和背側源極/汲極通孔138。雖然示出為形成在相同的剖面中，但應理解背側閘極接觸件132和背側源極/汲極通孔138中的每一者可形成在不同的剖面中，其可避免接觸件短路。此外，儘管背側閘極接觸件132被示出為延伸穿過特定數量的背側ILD(例如124和128)和背側ESL(例如120、122和126)，但背側閘極接觸件132可延伸穿過任何數量的背側ILD和 背側ESL，其取決於背側佈線配置和用於形成背側佈線(例如背側源極/汲極接觸件、背側內連線或類似者)的對應的處理步驟。舉例來說，在其他實施例中，背側閘極接觸件132可延伸穿過在第二背側ILD 128之上的至少額外的背側ESL以及在額外的背側ESL之上的至少附加背側ILD。
圖12A至17B示出了根據一些實施例的堆疊電晶體(如圖1示意性地表示)的形成的中間階段的剖視圖。在圖12A至圖17B中，除非另有說明，相似的附圖標號代表由如上文在圖2至圖11B中所述的相似製程所形成的相似元件。在圖12A至17B中，背側閘極ESL 140被選擇性地沉積在下部閘電極80L的背側上，而不是形成毯覆式沉積背側閘極ESL 120。圖12A、13A、14A和17A示出了沿著與圖1中的參考剖面A-A’類似的剖面的剖視圖。圖12B、13B、14B、15、16和17B示出了沿著與圖1中的參考剖面B-B’類似的剖面的剖視圖。
圖12A和12B示出了與圖7的中間結構類似的中間處理階段的裝置，其中相似的附圖標號代表由相似的製程所形成的相似的元件。具體來說，在圖12A和圖12B中，如上所述形成裝置層112(包括閘極疊層90、源極/汲極區62和奈米結構26)，並且在裝置層112上形成前側內連線結構114。然後將載體基底(未明確示出)接合到前側內連線結構114，翻轉中間結構，並且使用與上述類似的製程來移除半導體基底20和半導體長條20’。然而，圖12A和12B中的STI區32尚未被移除。移除半導體長條20’在STI區32中定義出開口142，其對應於被移除的半導體長條20’的位置。開口142暴露出閘極介電層78的在下部閘 電極80L的背側上的部分。
在圖13A和13B中，蝕刻掉開口142中的閘極介電層78的部分以暴露出下部閘電極80L。舉例來說，STI區32在閘極介電層78的蝕刻期間作為遮罩，使得僅蝕刻掉與奈米結構26重疊的閘極介電層78的部分。可用蝕刻劑(例如稀氫氟酸(diluted hydrofluoric acid，dHF)或類似者)選擇性地蝕刻閘極介電層78，所述蝕刻劑以比周圍結構更快的速率移除閘極介電層78的材料。舉例來說，可蝕刻掉在開口142中的閘極介電層78，而不顯著地移除下部閘電極80L的材料或下部源極/汲極區62L的材料。在一些實施例中，蝕刻閘極介電層78包括先蝕刻閘極介電層78的界面層，然後蝕刻閘極介電層78的高介電常數閘極介電層。在一些實施例中，蝕刻閘極介電層78還可能包括稍微蝕刻被開口142暴露出的內間隙壁54。舉例來說，在蝕刻製程之後，在開口142中的閘極介電層78和內間隙壁54的側表面可設置成處於同一水平。在其他實施例中，閘極介電層78的側表面可設置在比開口152中的內間隙壁54的側表面更低或更高的水平處。
在圖14A和14B中，背側閘極ESL 140選擇性地沉積在開口142中暴露的下部閘電極80L上。因此，所得的背側閘極ESL 140可與下部閘電極80L的背側直接物理接觸。背側閘極ESL 140可例如是鈷、鈦、鎢、釕、鉭、鋁、鉬、其組合或類似者所製成的金屬層。背側閘極ESL 140利用自下而上、定向(例如沿著遠離下部閘電極80L的方向)成長的選擇性製程成長在下部閘電極80L上。舉例來說，可使用下部閘電極80L作為晶種層 藉由化學鍍覆製程來成長背側閘極ESL 140。因為化學鍍覆製程是選擇性的且由下而上的製程，所以背側閘極ESL 140可成長在下部閘電極80L上，而不形成在下部源極/汲極區62L或內間隙壁54上。
背側閘極ESL 140在隨後的圖案化製程期間保護下部閘電極80L和奈米結構26以形成背側閘極接觸件開口(例如用於背側閘極接觸件132的接觸件開口，參見圖17A和17B)。因此，背側閘極ESL 140可各自具有足夠厚的厚度T2以向下部閘電極80L和奈米結構26提供足夠的保護。在一些實施例中，背側閘極ESL 140的厚度T2至少為4nm，以在隨後的閘極接觸件開口步驟期間為下部閘電極80L和奈米結構26提供足夠的保護。舉例來說，ESL 140的厚度T2可在4nm至10nm的範圍內。當背側閘極ESL 140的厚度T2大於10nm時，可能會導致過度的接觸電阻。
背側閘極ESL 140允許隨後形成的背側閘極接觸件(例如閘極接觸件132，參見圖11A和11B)以與奈米結構26直接重疊。當形成背側閘極接觸件時，不再需要避開堆疊電晶體的通道區(例如奈米結構26)重疊的位置。因此，可實現改善的佈線靈活性以及具有更大寬度的奈米結構26，其提供改善的裝置速度。舉例來說，藉由增加通道區的寬度，在實施例的裝置中觀察到裝置速度提高了14.4%到19%。此外，由上述金屬(例如，鈷、鈦、鎢、釕、鉭、鋁、鉬)形成的背側閘極ESL 140，可減少背側閘極接觸件和下部閘電極80L之間的接觸電阻。因此，各種實施例允許改善的製程整合、增加佈線靈活性以及增加裝置效能 (例如速度和更低的接觸電阻)。
在圖15中，使用與上文關於圖7所述類似的製程來移除STI區32。移除STI區32允許將其替換為品質更好的介電薄膜(例如第一背側ILD 124)，以改善背側接觸和金屬化特徵的隔離。在圖16中，第一背側ILD 124、背側ESL 126和第二背側ILD 128依序地沉積在背側閘極ESL 140和下部閘電極80L之上。沉積第一背側ILD 124、背側ESL 125和第二背側ILD 128可藉由與上面參考圖9所描述的類似的製程和方法來形成，並且為了簡潔而在此不再重複。在一些實施例中，第一背側ILD 124可沿著背側閘極ESL 140的側壁及內間隙壁54的側表面延伸並直接接觸背側閘極ESL 140的側壁及內間隙壁54的側表面(參見圖17A)。第一背側ILD 124可在背側閘極ESL 140和下部源極/汲極區62L之間進一步延伸。
在一些實施例中，在沉積第一背側ILD 124和沉積背側ESL 126之間，形成背側源極/汲極接觸件134和金屬半導體合金區136(也稱為矽化物區136)(參見圖17A)。背側源極/汲極接觸件134和金屬半導體合金區136可使用與如上所述類似的材料和製程來形成。背側源極/汲極接觸件134可延伸穿過第一背側ILD 124以電性耦合到下部源極/汲極區62L的背側。
在圖17A和17B中，背側閘極接觸件132形成為延伸穿過第二背側ILD 128、背側ESL 126、第一背側ILD 124和背側閘極ESL 140以與下部閘電極80L電性耦合。背側閘極接觸件132可由與上述類似的製程和材料來形成。舉例來說，使用微影和蝕刻製程的組合對閘極接觸件開口進行圖案化為穿過第二背側 ILD 128、背側ESL 126、第一背側ILD 124和背側閘極ESL 140，以暴露出下部閘電極80L。蝕刻背側閘極ESL 140可使用蝕刻劑，所述蝕刻劑以比下部奈米結構FET的周圍特徵(例如下部閘電極80L及/或奈米結構26)更快的速率選擇性地蝕刻背側閘極ESL 140。
背側閘極接觸件132可與奈米結構26重疊並側向地對準，奈米結構26在裝置層112中提供上部奈米結構FET和下部奈米結構FET的通道區。背側閘極ESL 140由合適的材料製成並且足夠厚以允許藉由精確的端點控制來對背側閘極接觸件開口進行圖案化。舉例來說，背側閘極ESL 140由金屬(例如，鈷、鈦、鎢、釕、鉭、鋁、鉬或類似者)製成，並且在各種實施例中至少為4nm厚。因此，背側閘極接觸件132可與奈米結構26直接重疊，而不(例如藉由過度蝕刻)損壞奈米結構26。此外，金屬背側閘極ESL提供了降低背側閘極接觸件132和下部閘電極80L之間接觸電阻的額外優勢。
作為形成背側閘極接觸件132的示例，在背側閘極接觸件開口130中形成例如擴散阻擋層、黏著層或類似者的襯墊(未單獨示出)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是鈷、鈦、鎢、釕、鉭、鋁、鉬或類似者。可執行例如CMP的平坦化製程以從第二背側ILD 128的頂面移除多餘的材料。剩餘的襯墊和導電材料在背側閘極接觸件開口130中形成背側閘極接觸件132。
也如圖17A和17B所示，使用如上所述的類似的製程和材料來形成背側源極/汲極通孔138以接觸源極/汲極接觸件 134。可在不同的製程中或可在相同的製程中形成背側閘極接觸件132和背側源極/汲極通孔138。雖然示出為形成在相同的剖面中，但應理解背側閘極接觸件132和背側源極/汲極通孔138中的每一者可形成在不同的剖面中，其可避免接觸件短路。儘管背側閘極接觸件132被示出為延伸穿過特定數量的背側ILD(例如124和128)和背側ESL(例如140和126)，但背側閘極接觸件132可延伸出過任何數量的背側ILD和背側ESL，其取決於背側佈線配置和用於形成背側佈線(例如背側源極/汲極接觸件、背側內連線或類似者)的對應的處理步驟。舉例來說，在其他實施例中，背側閘極接觸件132可延伸穿過在第二背側ILD 128之上的至少額外的背側ESL以及在額外的背側ESL之上的至少額外的背側ILD。
各種實施例提供了背側閘極ESL，其允許背側閘極接觸件與堆疊電晶體的通道區重疊的位置處將背側閘極接觸件形成到下部閘極疊層，而不會在背側閘極接觸件形成製程期間損壞通道區。因此，在形成背側閘極接觸件時不需要避開與通道區重疊的位置，從而提高了佈線靈活性。此外，由於通道區能夠雨背側閘極接觸件直接重疊，因此通道區可設計和製造為具有更大的寬度，以提高裝置速度。舉例來說，藉由增加通道區的寬度，在實施例的裝置中觀察到裝置速度提高了14.4%到19%。背側閘極ESL可由金屬或金屬氧化物製成，其進一步減少裝置中的接觸電阻。因此，各種實施例可改善製程整合、提高佈線靈活性並提高裝置性能。
在一些實施例中，一種半導體裝置包括：多個第一奈米 結構，所述多個第一奈米結構在第一源極/汲極區之間延伸；多個第二奈米結構，在所述多個第一奈米結構之上，所述多個第二奈米結構在第二源極/汲極區之間延伸；第一閘極疊層，在所述多個第一奈米結構周圍；以及第二閘極疊層，在第一閘極疊層之上並設置成圍繞所述多個第二奈米結構。所述半導體裝置還包括在第一閘極疊層的背側上的背側閘極蝕刻停止層(ESL)和延伸穿過背側閘極ESL並電性耦合到第一閘極疊層的背側閘極接觸件。背側閘極ESL包括金屬。可選地，在一些實施例中，背側閘極ESL由金屬氧化物製成，並且其中金屬氧化物為氧化鋁、氧化鉿矽或氧化鋯。可選地，在一些實施例中，背側閘極ESL的厚度至少為2nm。可選地，在一些實施例中，背側閘極ESL由金屬製成，並且其中金屬為鈷、鈦、鎢、釕、鉭、鋁或鉬。可選地，在一些實施例中，背側閘極ESL的厚度至少為4nm。可選地，在一些實施例中，所述多個第一奈米結構與背側閘極接觸件重疊。可選地，在一些實施例中，背側閘極ESL與第一閘極疊層的第一閘電極直接物理接觸。可選地，在一些實施例中，第一閘極疊層包括在第一閘極疊層的第一閘電極和所述多個第一奈米結構之間的一或多個閘極介電層，其中所述一或多個閘極介電層進一步設置在背側閘極ESL和第一閘電極之間。可選地，在一些實施例中，半導體裝置還包括與背側閘極ESL的與第一閘極疊層相對的表面接觸的背側ESL，並且背側閘極接觸件延伸穿過背側ESL。可選地，在一些實施例中，半導體裝置還包括在背側閘極ESL的與第一閘極疊層相對的一側上的背側層間介電質(ILD)，其中背側閘極接觸件延伸穿過背側ILD。可選地，在一些實施例中，背側ILD接觸 背側閘極ESL的側壁。
在一些實施例中，一種方法包括：在半導體基底之上形成第一電晶體和第二電晶體，其中第一電晶體和第二電晶體垂直地堆疊；將第一電晶體的第一閘極疊層的背側暴露出來，其中暴露出第一閘極疊層的背側包括移除半導體基底；在第一閘極疊層的背側上形成背側閘極蝕刻停止層(ESL)；圖案化接觸件開口穿過背側閘極ESL以暴露出第一閘極疊層；以及在接觸件開口中形成背側閘極接觸件。背側閘極接觸件延伸穿過背側閘極ESL以電性連接到第一閘極疊層。可選地，在一些實施例中，第一閘極疊層包括閘極介電層和閘電極，並且其中形成背側閘極ESL包括在閘極介電層之上毯覆式沉積背側閘極ESL。可選的，在一些實施例中，方法還包括在背側閘極ESL的與第一電晶體相對的表面上毯覆式沉積額外的ESL，其中圖案化接觸件開口包括圖案化接觸件開口穿過額外的ESL和閘極介電層。可選地，在一些實施例中，第一閘極疊層包括閘極介電層和閘電極，並且其中形成背側閘極ESL包括在閘電極上選擇性地沉積背側閘極ESL。可選地，在一些實施例中，暴露出第一閘極疊層的背側還包括藉由移除半導體鰭來定義出在淺溝槽隔離(STI)區中的開口，方法還包括移除在STI區中被開口暴露出的閘極介電層的一部分，其中形成背側閘極ESL包括選擇性地在開口中沉積背側閘極ESL。可選地，在一些實施例中，背側閘極ESL包括金屬或金屬氧化物，其中第一電晶體包括多個奈米結構，並且圖案化接觸件開口包括在與多個奈米結構重疊的位置圖案化接觸件開口。
在一些實施例中，一種方法包括：在半導體基底之上形 成多層堆疊，多層堆疊包括交替半導體奈米結構和虛設奈米結構；形成下部源極/汲極區，其中半導體奈米結構的下部半導體奈米結構在下部源極/汲極區之間延伸；以及在下部源極/汲極區之上形成上部源極/汲極區，其中半導體奈米結構的上部半導體奈米結構在上部源極/汲極區之間延伸。方法還包括：將虛設奈米結構取代成圍繞下部半導體奈米結構的下部閘極疊層和圍繞上部半導體奈米結構的上部閘極疊層；將下部閘極疊層的背側暴露出來；在下部閘極疊層的背側上沉積包括金屬的背側閘極蝕刻停止層(ESL)；以及形成延伸穿過包括金屬的背側閘極ESL以電性連接到下部閘極疊層的背側閘極接觸件。背側閘極接觸件與下部半導體奈米結構和上部半導體奈米結構重疊。可選地，在一些實施例中，沉積包括金屬的背側閘極ESL包括毯覆式沉積製程。可選地，在一些實施例中，沉積包括金屬的背側閘極ESL包括選擇性沉積製程。
本揭露概述了各種實施例，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及更改。
26L:下部半導體奈米結構
26U:上部半導體奈米結構
44:閘極間隙壁
54:內間隙壁
56:介電隔離層
62L:下部源極/汲極區/下部磊晶源極/汲極區
62U:上部源極/汲極區/上部磊晶源極/汲極區
68:第一層間介電質(ILD)
78:閘極介電層
80L:下部閘電極
80U:上部閘電極
90:閘極疊層
90L:下部閘極結構/下部閘極疊層
90U:上部閘極結構
92、92L:導電特徵
94:金屬半導體合金區
96U:源極/汲極接觸件
104:ESL/前側ESL
106:第三ILD
108、132:閘極接觸件
110:源極/汲極通孔
112:裝置層
114:前側內連線結構
116:介電層
120:背側閘極ESL
122、126:背側ESL
124:第一背側ILD
128:第二背側ILD
134:背側源極/汲極接觸件
136:金屬半導體合金區/矽化物區
138:背側源極/汲極通孔

Claims (10)

  1. 一種半導體裝置，包括：多個第一奈米結構，所述第一奈米結構在第一源極/汲極區之間延伸；多個第二奈米結構，在所述第一奈米結構之上，所述第二奈米結構在第二源極/汲極區之間延伸；第一閘極疊層，在所述第一奈米結構周圍；第二閘極疊層，在所述第一閘極疊層之上並設置成圍繞所述第二奈米結構；背側閘極蝕刻停止層，在所述第一閘極疊層的背側上，其中所述背側閘極蝕刻停止層包括金屬；以及背側閘極接觸件，延伸穿過所述背側閘極蝕刻停止層並電性耦合到所述第一閘極疊層。
  2. 如請求項1的所述半導體裝置，其中所述背側閘極蝕刻停止層由金屬氧化物製成的，並且其中所述金屬氧化物是氧化鋁、鉿矽氧化物或鋯氧化物。
  3. 如請求項1的所述半導體裝置，其中所述背側閘極蝕刻停止層由金屬製成，並且其中所述金屬為鈷、鈦、鎢、釕、鉭、鋁或鉬。
  4. 如請求項1的所述半導體裝置，其中所述第一奈米結構與所述背側閘極接觸件重疊。
  5. 如請求項1的所述半導體裝置，其中所述背側閘極蝕刻停止層與所述第一閘極疊層的第一閘電極直接物理接觸。
  6. 如請求項1的所述半導體裝置，其中所述第一閘極疊層包括在所述第一閘極疊層的第一閘電極和所述第一奈米結構之間的一或多個閘極介電層，其中所述一或多個閘極介電層進一步設置在所述背側閘極蝕刻停止層和所述第一閘電極之間。
  7. 如請求項1的所述半導體裝置，還包括：背側蝕刻停止層，接觸所述背側閘極蝕刻停止層的與所述第一閘極疊層相對的表面，其中所述背側閘極接觸件延伸穿過所述背側蝕刻停止層。
  8. 如請求項1的所述半導體裝置，還包括：背側層間介電質，在所述背側閘極蝕刻停止層的與所述第一閘極疊層相對側上，其中所述背側閘極接觸件延伸穿過所述背側層間介電質。
  9. 一種半導體裝置的形成方法，包括：在半導體基底之上形成第一電晶體和第二電晶體，其中所述第一電晶體和所述第二電晶體垂直地堆疊；將所述第一電晶體的第一閘極疊層的背側暴露出來，其中暴露出所述第一閘極疊層的所述背側包括移除所述半導體基底；在所述第一閘極疊層的所述背側上形成背側閘極蝕刻停止層；圖案化接觸件開口穿過所述背側閘極蝕刻停止層以暴露出所述第一閘極疊層；以及在所述接觸件開口中形成背側閘極接觸件，其中所述背側閘極接觸件延伸穿過所述背側閘極蝕刻停止層以電性連接到所述第 一閘極疊層。
  10. 一種半導體裝置的形成方法，包括：在半導體基底上形成多層堆疊，所述多層堆疊包括交替的半導體奈米結構和虛設奈米結構；形成下部源極/汲極區，其中所述半導體奈米結構的下部半導體奈米結構在所述下部源極/汲極區之間延伸；在所述下部源極/汲極區之上形成上部源極/汲極區，其中所述半導體奈米結構的上部半導體奈米結構在所述上部源極/汲極區之間延伸；將所述虛設奈米結構取代為圍繞所述下部半導體奈米結構的下部閘極疊層和圍繞所述上部半導體奈米結構的上部閘極疊層；將所述下部閘極疊層的背側暴露出來；在所述下部閘極疊層的所述背側上沉積包括金屬的背側閘極蝕刻停止層；以及形成背側閘極接觸件延伸穿過所述包括金屬的背側閘極蝕刻停止層以電性連接到所述下部閘極疊層，其中所述背側閘極接觸件與所述下部半導體奈米結構和所述上部半導體奈米結構重疊。
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