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TWI892235B - 半導體結構 - Google Patents

半導體結構

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TWI892235B
TWI892235B TW112135472A TW112135472A TWI892235B TW I892235 B TWI892235 B TW I892235B TW 112135472 A TW112135472 A TW 112135472A TW 112135472 A TW112135472 A TW 112135472A TW I892235 B TWI892235 B TW I892235B
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王屏薇
張峰銘
陳瑞麟
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台灣積體電路製造股份有限公司
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Abstract

半導體結構包括記憶體單元、一或多個邏輯單元設置以提供邏輯功能至記憶體單元、以及內連線結構位於記憶體單元與一或多個邏輯單元上。內連線結構包括位元線、互補位元線、第一電壓線、與第二電壓線位於內連線結構的相同金屬線路層中。位元線與互補位元線的至少一者自邏輯單元的邊界之內延伸至記憶體單元的邊界之內。第一電壓線與第二電壓線的至少一者自邏輯單元的邊界之內延伸至記憶體單元的邊界之內。

Description

半導體結構
本發明實施例關於半導體結構，更特別關於記憶體單元與邏輯單元的線路布局。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使美一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(即單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(即採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
記憶體常用於積體電路。舉例來說，靜態隨機存取記憶體(Static random access memory，SRAM)為揮發性記憶體，其可用於需要高速、低能耗、且易於操作的電子應用。埋置的SRAM在高速通訊、影像處理、與晶片上系統應用中特別普遍。SRAM的優點在於可保留資料而不需更新。SRAM結構包括記憶體單元與邏輯單元。在積體電路設計時，設計者自單元庫中檢索所需的單元，並將其放置在所需的位置。接著進行布線以建立記憶體單元與邏輯端元之間的連接，以產生所需的積體電路。舉例來說，SRAM結構通常包括多層內連線結構，以提供內連線記憶體單元與邏輯單元之間的電源線與訊號線所用的金屬軌(金屬線路)。然而內連線結構可由記憶體區中的一組金屬軌與邏輯區中的另一組金屬軌所組成，且兩組金屬軌通常不對準而未直接連接。如此一來，需要金屬轉換至較高金屬層，以電性連接記憶體區與邏輯區中的金屬軌。這些轉換增加內連線結構中的電阻與電容，並具有效能、良率、與成本的挑戰。目前觀察到先進積體電路節點中的內連線表現出的更高電阻及/或更高電容，可能延遲(在一些情況下可能阻止)有效路由至積體電路裝置(如電晶體)的訊號(或自積體電路裝置有效路由的訊號)，進而抵銷先進記憶截點鐘的積體電路裝置的任何效能改善。這些電晶體可實施於記憶體區與邏輯區之間的邊緣單元中，這將耗費寶貴的晶片上實際面積並增加製造成本。綜上所述，雖然記憶體為主的積體電路所用的現有內連線結構通常符合其預期目的，但無法完全滿足所有方面的需求。
本發明一例示性的實施例關於半導體結構。半導體結構包括記憶體單元，連接至位元線、互補位元線、接收電源電壓所用的第一電壓線、與接收接地電壓所用的第二電壓線；一或多個邏輯單元，設置以提供邏輯功能至記憶體單元；以及內連線結構，位於記憶體單元與邏輯單元上。內連線結構包括位元線、互補位元線、第一電壓線、與第二電壓線位於內連線結構的相同的金屬線路層中，位元線與互補位元線的至少一者自邏輯單元的邊界之內延伸至記憶體單元的邊界之內，以及第一電壓線與第二電壓線的至少一者自邏輯單元的邊界之內延伸至記憶體單元的邊界之內。
本發明另一例示性的實施例關於半導體結構。半導體結構包括記憶體單元；邏輯單元，鄰接記憶體單元；以及內連線結構，位於記憶體單元與邏輯單元上。內連線結構包括最底側金屬線路層，其包括第一訊號線、第二訊號線、電源線、與接地線，第一訊號線自邏輯單元延伸至記憶體單元中，第二訊號線維持在邏輯單元中，以及接地線自邏輯單元延伸至記憶體單元中。
本發明佑一例示性實施例關於半導體結構。半導體結構包括記憶體單元，具有平行的多個第一金屬軌；以及一或多個邏輯單元，具有平行的多個第二金屬軌。第一金屬軌各自對準第二金屬軌，第二金屬軌的數目為奇數，以及第二金屬軌的中間金屬軌為延伸穿過記憶體單元的電源線。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。
此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。此外，形成結構於另一結構上、連接結構至另一結構、及/或耦接結構至另一結構的實施例可包括使結構直接接觸，亦可使結構之間隔有其他結構而不直接接觸。此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/-10%。舉例來說，用語「約5 nm」包含的尺寸範圍介於4.5 nm至5.5 nm之間。
本發明實施例通常關於含有記憶體單元與邏輯單元的SRAM結構。記憶體單元亦可視作位元單元，且可設置以儲存記憶體位元。記憶體單元可配置成陣列的列與行。邏輯單元可為標準單元如逆變器(INV)、AND、OR、NAND、NOR、正反器(Flip-flop)、SCAN、與類似單元。邏輯單元可位於記憶體單元周圍，且可設置以實施多種邏輯功能。多層內連線結構提供內連線記憶體單元與邏輯單元之間的電源線與訊號線所用的金屬軌(金屬線路)。
接著以圖1作說明。圖1係本發明一些實施例中，半導體裝置(或積體電路) 10的簡化方塊圖。半導體裝置10可為微處理器、特用積體電路、現場可程式化閘極陣列、數位訊號處理器、或其部分，其可包括多種被動與主動微電子裝置如電阻、電容器、電感、二極體、p型場效電晶體、n型場效電晶體、鰭狀場效電晶體、全繞式閘極電晶體(如奈米片場效電晶體或奈米線場效電晶體)、其他種類的多閘極場效電晶體、金氧半場效電晶體、雙極接面電晶體、橫向擴散金氧半電晶體、高電壓電晶體、高頻電晶體、記憶體裝置、其他合適構件、或上述之組合。半導體裝置10的實際功能不限於所述主題。
半導體裝置10包括電路巨集20。在一些實施例中，電路巨集20為SRAM巨集如單埠SRAM巨集、雙埠SRAM巨集、或其他種類的SRAM巨集。然而本發明實施例的電路巨集20可為另一種記憶體如動態隨機存取記憶體、非揮發性隨機存取記憶體、快閃記憶體、或其他合適的記憶體。以簡化圖1以利清楚理解本發明實施例的發明概念。可添加額外結構於巨集20中，且巨集20的其他實施例可置換、調整、或省略一些下述結構。
在一些實施例中，巨集20包括記憶體單元與周邊電路。記憶體單元亦可視作位元單元，且可設置以儲存記憶體位元。周邊單元亦可視作邏輯單元，其位於位元單元周圍且設置以實施多種邏輯功能。舉例來說，邏輯單元的邏輯功能包括寫入及/或讀取解碼、字元線選擇、位元線選擇、資料驅動、與記憶體自我測試。上述邏輯單元的邏輯功能僅用於說明目的。邏輯單元的多種邏輯功能亦屬本發明實施例的範疇。在所述實施例中，巨集20包括電路區22，其中至少一記憶體如SRAM單元方塊30與至少一邏輯單元方塊40彼此緊鄰。記憶體如SRAM單元方塊30包括至少一記憶體單元。一般而言，記憶體如SRAM單元方塊30可包括許多記憶體單元配置成陣列的列與行。邏輯單元方塊40包括至少一邏輯單元。一般而言，邏輯單元方塊40可包括許多邏輯單元，以提供讀取操作及/或寫入操作至記憶體如SRAM單元方塊40中的記憶體單元。一或多個記憶體如SRAM單元方塊30與一或多個邏輯單元方塊40中的電晶體，可實施為多種p型場效電晶體與n型場效電晶體如平面電晶體或非平面電晶體。非平面電晶體包括多種鰭狀場效電晶體、全繞式閘極電晶體、或上述之組合。全繞式閘極電晶體可視作閘極圍繞電晶體通道的電晶體，比如垂直堆疊的全繞式水平奈米線或奈米片的金氧半場效電晶體裝置。下述內容將以一或多個全繞式閘極裝置為例，說明本發明的多種實施例。然而應理解本發明實施例不限於特定種類的裝置，除非請求項具體記載。舉例來說，本發明實施例亦可用於實施鰭狀場效電晶體或平面場效電晶體。
圖2係一些實施例中，SRAM單元50的電路圖，其可實施為SRAM陣列的記憶體單元。在一些實施方式中，SRAM單元50實施於記憶體巨集20的一或多個記憶體如SRAM單元方塊30中。在所述實施例中，SRAM單元50為單埠六電晶體的SRAM單元。在多種實施例中，SRAM單元50可為其他種類的記憶體單元，比如雙埠記憶體單元或具有超過六個電晶體的記憶體單元。已簡化圖2以利清楚理解本發明實施例的概念。可添加額外結構至單埠SRAM單元50中，且單埠SRAM單元50的其他實施例可置換、調整、或省略一些下述結構。
例示性的SRAM單元50為單埠SRAM單元，其包括六個電晶體如穿閘電晶體PG-1、穿閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、與下拉電晶體PD-2。在操作時，穿閘電晶體PG-1與穿閘電晶體PG-2提供存取至SRAM單元50的儲存部分，其包括交叉耦合的成對逆變器如逆變器52與逆變器54。逆變器52包括上拉電晶體PU-1與下拉電晶體PD-1，而逆變器54包括上拉電晶體PU-2與下拉電晶體PD-2。在一些實施方式中，上拉電晶體PU-1及PU-2設置為p型鰭狀場效電晶體或p型全繞式閘極電晶體，而下拉電晶體PD-1及PD-2設置為n型鰭狀場效電晶體或n型全繞式閘極電晶體。
上拉電晶體PU-1的閘極夾設於源極(電性耦接至電源電壓VDD)與第一共同汲極CD1之間，且下拉電晶體PD-1的閘極夾設於源極(電性耦接至電源電壓VSS如地線)與第一共同汲極CD1之間。上拉電晶體PU-2的閘極夾設於源極(電性耦接至電源電壓VDD)與第二共同汲極CD2 之間，且下拉電晶體PD-2的閘極夾設於源極(電性耦接至電源電壓VSS如地線)與第二共同汲極CD2之間。在一些實施例中，第一共同汲極CD1為儲存真(True)形式的資料的儲存節點SN，而第二共同汲極CD2為儲存互補形式的資料的互補儲存節點SNB。上拉電晶體PU-1的閘極與下拉電晶體PD-1的閘極耦接至第二共同汲極CD2，且上拉電晶體PU-2的閘極與下拉電晶體PD-2的閘極耦接至第一共同汲極CD1。穿閘電晶體PG-1的閘極夾設於源極(電性耦接至位元線BL)與汲極(其電性耦接至第一共同汲極CD1)之間。穿閘電晶體PG-2的閘極夾設於源極(電性耦接至互補位元線BLB)與汲極(其電性耦接至第二共同汲極CD2)之間。位元線BL與互補位元線BLB亦可一起視作位元線(若未分開標示)。穿閘電晶體PG-1及PG-2的閘極電性耦接至字元線WL。在一些實施方式中，穿閘電晶體PG-1及PG-2在讀取及/或寫入操作時，可存取儲存節點SN與互補儲存節點SNB。舉例來說，穿閘電晶體PG-1及PG-2可分別耦接儲存節點SN與互補儲存節點SNB至位元線BL與互補位元線BLB，以回應經由字元線WL施加至穿閘電晶體PG-1及PG-2的閘極的電壓。
圖3係本發明多種實施例中，在半導體基板(或晶圓) 60上製作多種層狀物以形成記憶體(如圖1的積體電路裝置如半導體裝置10)的一部分及/或SRAM單元(如圖2的SRAM單元50)的一部分的部分剖視圖。在圖4中，多種層狀物包括裝置層DL與多層內連線ML1位於裝置層DL上。裝置層DL包括裝置(如電晶體、電阻、電容器、及/或電感)及/或裝置構件(如摻雜井、閘極結構、及/或源極/汲極結構)。在一些實施例中，裝置層DL包括基板60、摻雜區62位於基板60中(如n型井及/或p型井)、隔離結構64、與電晶體T。在所述實施例中，電晶體T包括懸空的通道層70與閘極結構68位於源極/汲極72之間，其中閘極結構68包覆及/或圍繞懸空的通道層70。閘極結構68各自具有閘極74位於閘極介電層76上的金屬閘極堆疊，以及沿著金屬閘極堆疊的側壁的閘極間隔物78。多層內連線ML1電性耦接裝置層DL的多種裝置及/或構件，使多種裝置及/或構件可依記憶體所需的設計規則操作。
在所述實施例中，多層內連線ML1包括接點層CO、第零通孔層V0、第零金屬層M0、第一通孔層V1、第一金屬層M1、第二通孔層V2、第二金屬層M2、第三通孔層V3、與第三金屬層M3。本發明實施例實施的多層內連線ML1可聚有更多或更少的層狀物及/或層，比如多層內連線ML1具有N個金屬層，且N為2至10的整數。多層內連線ML1的每一層包括導電結構(即金屬線路、金屬通孔、及/或金屬接點)位於一或多個介電層(如層間介電層與接點蝕刻停止層)中。在一些實施例中，可同時形成多層內連線ML1其相同層(如第零金屬層M0)的導電結構。在一些實施例中，多層內連線ML1的相同層的導電結構的上表面及/或下表面可彼此實質上共平面。接點層CO包括源極/汲極接點MD位於介電層66中。第零通孔層V0包括閘極通孔VG、源極/汲極接點通孔VD、與對接接點位於介電層66中。第零金屬層M0包括第零金屬層M0的金屬線路位於介電層66中，其中閘極通孔VG連接閘極結構至第零金屬層M0的金屬線路，源極/汲極接點通孔VD連接源極/汲極至第零金屬層M0的金屬線路，而對接接點將閘極結構與源極/汲極連接在一起並連接至第零金屬層M0的金屬線路。第一通孔層V1包括第一通孔層V1的通孔位於介電層66中，其中第一通孔層V1的通孔連接第零金屬層M0的金屬線路至第一金屬層M1的金屬線路。第一金屬層M1包括第一金屬層M1的金屬線路位於介電層66中。第二通孔層V2包括第二通孔層V2的通孔位於介電層66中，其中第二通孔層V2的通孔連接第一金屬層M1的線路至第二金屬層M2的線路。第二金屬層M2包括第二金屬層M2的金屬線路位於介電層66中。第三通孔層V3包括第三通孔層V3的通孔位於介電層66中，其中第三通孔層V3的通孔連接第二金屬層M2的線路至第三金屬層M3的線路。已簡化圖3以利清楚理解本發明實施例的發明概念。可添加額外結構至記憶體的多種層狀物中，且記憶體的其他實施例可置換、調整、或省略一些所述結構。圖3僅用於舉例而非積體電路裝置如半導體裝置10及/或SRAM單元50的實際剖視圖(將詳述於下)。
圖4及5顯示圖2的SRAM單元50的布局200，其中圖4顯示布局200的裝置層DL、接點層CO、與第零通孔層V0，而圖5顯示布局200的第零通孔層V0與第零金屬層M0。SRAM單元50的單元邊界202以虛線表示於圖4及5中。單元邊界202為矩形，其Y方向的長度大於X方向的長度，比如大了約3.5倍至約6倍。單元邊界202沿著X方向的第一尺寸標示為單元寬度W，而單元邊界202沿著Y方向的第二尺寸標示為單元高度H。SRAM單元重複於記憶體陣列中，單元寬度W可視作記憶體陣列中沿著X方向的記憶體單元間距，而單元高度H可視作記憶體陣列中沿著Y方向的記憶體單元間距。在所述實施例中，單元寬度W為兩倍的多晶矽間距。多間矽間距指的是沿著X方向相鄰的兩個閘極結構之間的中心至中心的最小距離。
SRAM單元50包括主動區205 (含205A、205B、205C、及205D)，其長度方向沿著X方向；以及閘極結構240 (含240A、240B、240C、及240D)，其長度方向沿著Y方向，且Y方向垂直於X方向。主動區205B及205C位於n型井204N上。主動區205A及205D位於p型井204P上，而p型井204P沿著Y方向位於n型井204N的兩側上。閘極結構240接合個別主動區205的通道區以形成電晶體。在此考量下，閘極結構240A接合主動區205A的通道區以形成n型電晶體如穿閘電晶體PG-1。閘極結構240B接合主動區205A的通道區以形成n型電晶體如下拉電晶體PD-1，並接合主動區205B的通道區以形成p型電晶體如上拉電晶體PU-1。閘極結構240C接合主動區205D的通道區以形成n型電晶體如下拉電晶體PD-2，並接合主動區205C的通道區以形成p型電晶體如上拉電晶體PU-2。閘極結構240D接合主動區205D的通道區以形成n型電晶體如穿閘電晶體PG-2。在本實施例中，每一通道區的形式為垂直堆疊的奈米結構，且每一電晶體(PU-1、PU-2、PD-1、PD-2、PG-1、及PG-2)為全繞式閘極電晶體。每一通道區如主動區205的形式可改為鰭狀物，而每一電晶體(PU-1、PU-2、PD-1、PD-2、PG-1、及PG-2)為鰭狀場效電晶體。
SRAM單元50的不同電晶體中的不同主動區可具有不同寬度(如在Y方向中量測的尺寸)，以最佳化裝置效能。更詳細而言，下拉電晶體PD-1與穿閘電晶體PG-1的主動區具有寬度W1，上拉電晶體PU-1的主動區205B具有寬度W2，上拉電晶體PU-2的主動區205C具有寬度W3，且穿閘電晶體PG-2與下拉電晶體PD-2的主動區205D具有寬度W4。寬度W1至W4亦可量測於對應通道區的主動區的部分。換言之，主動區的這些部分(如量測寬度W1至W4的部分)為電晶體的通道區(如全繞式閘極裝置的垂直堆疊的奈米結構)。為了最佳化SRAM效能，一些實施例的寬度W1及W4的任一者設置為大於寬度W2及W3的任一者，以平衡n型電晶體與p型電晶體之間的速度。舉例來說，W1/W2 (或W4/W3)的比例可為約1.2至約3。在一些其他實施例中，寬度W2可等於寬度W3，且寬度可等於寬度W4。
SRAM單元50更包括導電結構於接點層CO、第零通孔層V0、第零金屬層M0、以及更高金屬層(如第一金屬層M1、第二金屬層M2、或類似物)。閘極接點260A電性連接穿閘電晶體PG-1的閘極(由閘極結構240A所形成)至字元線WL的字元線著陸墊280A。字元線著陸墊280A電性耦接至較高金屬層的字元線WL。閘極接點260L電性連接穿閘電晶體PG-2的閘極(由閘極結構240D所形成)至字元線WL的字元線著陸墊280L。字元線著陸墊280L電性耦接至較高金屬層的字元線WL。由於源極/汲極接點260K電性連接下拉電晶體PD-1的汲極區(形成於主動區205A上，可包括n型磊晶源極/汲極結構)與上拉電晶體PU-1的汲極區(形成於主動區205B上，可包括p型磊晶源極/汲極結構)，下拉電晶體PD-1與上拉電晶體PU-1的共同汲極可形成儲存節點SN。閘極接點260B電性連接上拉電晶體PU-2的閘極(由閘極結構240C所形成)與下拉電晶體PD-2的閘極(亦由閘極結構240C所形成)至儲存節點SN。閘極接點260B可為鄰接源極/汲極接點260K的對接接點。源極/汲極接點260C電性連接下拉電晶體PD-2的汲極區(形成於主動區205D上，其可包括n型磊晶源極/汲極結構)與上拉電晶體PU-2的汲極區(形成於主動區205C上，其可包括p型磊晶源極/汲極結構)，使下拉電晶體PD-2與上拉電晶體PU-2的共同汲極形成互補儲存節點SNB。閘極接點260D電性連接上拉電晶體PU-1的閘極(由閘極結構240B所形成)與下拉電晶體PD-1的閘極(亦由閘極結構240B所形成)至互補儲存節點SNB。閘極接點260D可為鄰接源極/汲極接點260C的對接接點。
源極/汲極接點260E與著陸其上的源極/汲極接點通孔270E電性連接上拉電晶體PU-1的源極區(形成於主動區205B上，且可包括p型磊晶源極/汲極結構)至VDD線路280E。VDD線路280E電性耦接至電源電壓VDD。源極/汲極接點260F與著陸其上的源極/汲極接點通孔270F可電性連接上拉電晶體PU-2的源極區(形成於主動區205C上，可包括p型磊晶源極/汲極結構)至VDD線路280E。源極/汲極接點260F與著陸其上的源極/汲極接點通孔270G電性連接上拉電晶體PU-1的源極區(形成於主動區205A上，且可包括n型磊晶源極/汲極結構)至VSS著陸墊280G。VSS著陸墊280G電性耦接至電源電壓VSS如接地。源極/汲極接點260H與著陸其上的源極/汲極接點通孔270H電性連接下拉電晶體PD-2的源極區(形成於主動區205D上，可包括n型磊晶源極/汲極結構)至VSS著陸墊280H。VSS著陸墊電性耦接至電源電壓VSS如接地。源極/汲極接點260G與源極/汲極接點260H可為裝置層的接點，其可由相鄰的SRAM單元共用(比如鄰接於相同角落的四個SRAM單元可共用一個源極/汲極接點260H)。源極/汲極接點260I與著陸其上的源極/汲極接點通孔270I連接穿閘電晶體PG-1的源極區(形成於主動區205A上，可包括n型磊晶源極/汲極結構)至位元線280I。源極/汲極接點260J與著陸其上的源極/汲極接點通孔270J電性連接穿閘電晶體PG-2的源極區(形成於主動區205D上，可包括n型磊晶源極/汲極結構)至互補位元線280J。
接點層CO、第零金屬層M0、與較高金屬層(如第一金屬層M1、第二金屬層M2、或類似物)中的導電結構可沿著第一路由方向或第二路由方向路由，且第一路由方向不同於第二路由方向。舉例來說，第一路由方向為X方向(且實質上平行於主動區205A至205D的長度方向)，而第二路由方向為Y方向(且實質上平行於閘極結構240A至240D的長度方向)。在所述實施例中，源極/汲極接點(260C, 260E, 260F, 260G, 260H, 260I, 260J)的縱向(長度方向)實質上沿著Y方向(即第二路由方向)，而對接接點(260B, 260D)的縱向實質上沿著X方向(即第一路由方向)。偶數金屬層(即第零金屬層M0與第二金屬層M2)的金屬線路沿著X方向(即第一路由方向)路由，而奇數金屬層(即第一金屬層M1與第三金屬層M3)沿著Y方向(即第二路由方向)路由。以圖5所示的第零金屬層M0為例，位元線280I、互補位元線280J、VDD線路280E、VSS著陸墊280G、VSS著陸墊280H、字元線著陸墊280A、與字元線著陸墊280L的縱向實質上沿著X方向。此外，由於相同金屬層(如第零金屬層M0)中的金屬線路具有相同縱向，金屬線路在金屬軌中的位置可平行配置。金屬軌可包括一或多個金屬線路。舉例來說，金屬軌可包括延伸穿過整個SRAM單元的單一金屬線路，或者包括未延伸穿過整個SRAM單元的一或多個局部金屬線路。所示的金屬線路為實質上矩形(即各自的長度大於寬度)，但本發明實施例的金屬線路可具有不同形狀及/或形狀的組合，以最佳化及/或改善效能(如降低電阻)及/或布局腳位(如降低密度)。
著陸墊通常指的是金屬層中的金屬線路，其提供SRAM單元所用的中間局部內連線，比如裝置層結構(如閘極或源極/汲極)與位元線、互補位元線、字元線、或電壓線之間的中間局部內連線，或者(2)位元線、字元線、或電壓線之間的中間局部內連線。舉例來說，VSS著陸墊280G連接至下拉電晶體PD-1的源極/汲極接點260G，且更連接至較高金屬層中的VSS線路。VSS著陸墊280H連接至下拉電晶體PD-2的源極/汲極接點260H，且更連接至較高金屬層中的VSS線路。字元線著陸墊280A連接至穿閘電晶體PG-1的閘極，且更連接至較高金屬層中的字元線WL。字元線著陸墊280L連接至穿閘電晶體PG-2的閘極，且更連接至較高金屬層中的字元線WL。著陸墊的縱向尺寸大到足以提供其上方通孔所用的著陸面積，且因此最小化層疊問題並提供更大的圖案化彈性。在所述實施例中，著陸墊的縱向尺寸小於SRAM單元50的尺寸，比如沿著X方向的尺寸小於單元寬度W，且沿著Y方向的尺寸小於單元高度H。與著陸墊相較，位元線280I、互補位元線280J、以及VDD線路280E沿著X方向的縱向尺寸，大於SRAM單元50的單元寬度W。由於第零金屬層M0的位元線280I、互補位元線280J、與VDD線路280E沿著X方向穿過整個SRAM單元50，其亦可視作全域金屬線路。其他金屬線路可視作局部金屬線路(含有著陸墊)。在一些實施例中，位元線280I、互補位元線280J、與VDD線路280E各自的長度足以使成行(或成列)的多個SRAM單元電性連接至個別的全域金屬線路。
第零金屬層M0的SRAM單元50中的金屬線路(全域金屬線路與局部金屬線路)可具有不同寬度。舉例來說，VDD線路280E具有寬度Wa，位元線280I與互補位元線280J各自具有寬度Wb，且著陸墊各自具有寬度Wc，其中寬度Wa及Wc各自大於寬度Wb。寬度Wa可實質上等於寬度Wc，或改為大於寬度Wc。為了VDD線路280E保留最大的寬度Wa，通常可減少電阻而減少壓降，因此有利於VDD線路。為了位元線280I與互補位元線280J保留最小的寬度Wb，通常有利於降低寄生電容而改善回應時間，因此有利於訊號線。在一些實施例中，寬度Wa與寬度Wb的比例(即Wa:Wb)為約1.1至約2。金屬線路之間的空間可不同。舉例來說，位元線280I與互補位元線280J各自與VDD線路隔有距離S1，且著陸墊各自近的訊號線隔有距離S2。在所述實施例中，距離S2大於距離S1。此即位元線280I與互補位元線280J各自在Y方向中，與VDD線路280E的距離小於與著陸墊的距離。在一些實施例中，距離S2與距離S1的比例(即S2:S1)為約1.1至約2。依據布局，距離S2可改為小於距離S1。因此在其他實施例中，位元線280I與互補位元線280J各自在Y方向中，與著陸墊的距離小於與VDD線路280E的距離。
在一些實施例中，製作SRAM單元50與邏輯單元(通常是作標準單元)於相同記憶體巨集(如圖1中的巨集20)中。在這些實施例中，SRAM單元50的第零金屬層M0與邏輯單元的第零金屬層M0中的金屬線路，可設置以最佳化SRAM效能與邏輯密度(一起最佳化)。舉例來說，圖6係本發明多種實施例中，配置於Y方向中的兩個邏輯單元的第零金屬層M0中的金屬線路的布局290。邏輯單元各自具有的單元邊界以虛線標示。單元邊界292具有沿著第一方向(如X方向)的第一尺寸如單元寬度CW，以及沿著第二方向(如Y方向)的第二尺寸如單元高度CH。在圖示的一些實施例中，單元高度CH為SRAM單元的單元高度H的一半，使鄰接在一起的兩個邏輯單元的總高度(2*CH)等於SRAM單元的單元高度H (即H=2CH)。
邏輯單元的第零金屬層M0包括電性連接至裝置層的金屬線路。邏輯單元的裝置層包括電晶體如n型電晶體與p型電晶體，其各自具有閘極位於源極與汲極之間，其中邏輯單元的第零金屬層M0電性連接到電晶體的至少一閘極、至少一源極、及/或至少一汲極。在一些實施例中，邏輯單元的電晶體閘極與SRAM單元中的閘極的縱向延伸方向相同，而邏輯單元的第零金屬層M0的金屬線路的路由方向實質上垂直於閘極的長度方向。在一些實施例中，兩個對接的邏輯單元總共具有2N+1個(奇術)的金屬線路配置於Y方向中，其中N為整數。在所述實施例中，N=5，且兩個對接的邏輯單元具有十一個金屬線路，比如金屬線路294-1至294-11。在多種其他實施例中，N等於5以外的整數如4或6。在一些實施例中，兩個對接邏輯單元的功能可視作一個邏輯單元，其具有單元高度H、單元寬度CW、與2N+1個金屬線路。
如圖所示，第零金屬層M0的金屬線路沿著Y方向均勻分布並具有空間S0。金屬線路可各自配置於個別的金屬軌中。在第零金屬層M0中，SRAM結構可包括平行配置的多個金屬軌(如第一軌至第2*N+1軌)。在布局290的所述實施例中，邏輯單元包括沿著Y方向自第一軌如M0的第一軌至M0的第十一軌依序配置的十一個金屬軌。金屬軌的中心線以虛線標示於圖6中。
在所述實施例中，中心金屬軌(如第N+1的金屬軌，或圖6中的M0的第6軌)包括金屬線路(如圖6中的金屬線路294-6)用於VDD線路。與中間金屬軌的距離第二遠的金屬軌(第N-1金屬軌或第N+3金屬軌，或圖6中的M0的第四軌或M0的第八軌)，包括用於耦接至SRAM單元50的訊號線的金屬線(如圖6中的金屬線路294-4或金屬線路294-8)，其可為位元線BL或互補位元線BLB。第一金屬軌與最後的金屬軌(第一金屬軌與第2N+1金屬軌，如圖6中的M0的第一軌與M0的第十一軌)各自包括VSS線路所用的金屬線路(如圖6中的金屬線路294-1與金屬線路294-11)。
如圖5及6所示，為了電性連接SRAM單元50中的位元線280I與第一邏輯單元中的位元線如金屬線路294-4，並電性連接SRAM單元50中的互補位元線280J與第二邏輯單元中的互補位元線如金屬線路294-8，解決方法為實施SRAM單元50與邏輯單元之間的一或多個邊緣單元。在邊緣單元中，提供金屬轉換以電性耦接第零金屬層M0的金屬線路至較高金屬層(如第一金屬層M1及/或第二金屬層M2)中的其他金屬線路，以橋接SRAM單元50與邏輯單元中的訊號線。然而這些金屬轉換增加電阻與電容敏感的訊號線的路由電阻與寄生電容，進而增加不想要的電阻電容延遲而減少SRAM速度如寫入/讀取速度。如下詳述，另一解決方法為對準SRAM單元50與邏輯單元中的金屬軌(金屬線路)，使訊號線自邏輯單元直接延伸至SRAM單元中而不需多餘的金屬轉換。
圖7顯示圖1的巨集20中的電路區45的布局300的裝置層DL與第零通孔層V0，其包括SRAM單元方塊30的一部分與邏輯單元方塊40的一部分，並延伸越過SRAM單元方塊30與邏輯單元方塊40之間的界面。已簡化圖7以利清楚理解本發明實施例的發明概念。舉例來說，SRAM單元中的第零通孔層V0的主動區、閘極結構、閘極切割隔離結構、與通孔如圖所示，而多種其他結構省略於圖7中。
電路區45包括第一種主動區305A於SRAM單元方塊30中，以及第二種主動區305B於邏輯單元方塊40中(一起視作主動區305)。主動區305A沿著Y方向配置，且長度方向在X方向中。如上所述，主動區305A可具有不同寬度(如圖4中的W1至W4)。主動區305B沿著Y方向配置，且長度方向在X方向中。在所述實施例中，沿著Y方向均勻分布的主動區305B各自具有一致的寬度。電路區45更包括閘極結構340，其沿著X方向配置且縱向延伸於Y方向中。在所述實施例中，沿著X方向均勻分布的閘極結構340具有一致的距離於兩個相鄰的閘極結構340之間。一致的距離可標示為閘極間距或多晶矽間距PP。閘極結構340與主動區(305A, 305B)交界以形成電晶體。形成於主動區305A與閘極結構340的交界處的電晶體位於SRAM單元方塊30中，且用於形成SRAM單元。形成於主動區305B與閘極結構340的交界處的電晶體位於邏輯單元方塊40中，且用於形成邏輯單元。
在所述實施例中，SRAM單元方塊30中的電晶體形成多個SRAM單元302a、302b、302c、及302d (一起視作SRAM單元302)。SRAM單元302配置於X方向與Y方向中，以形成SRAM單元的2x2陣列。陣列中的SRAM單元302可各自採用圖4所示的SRAM單元50的布局200。在一些實施例中，X方向中兩個相鄰的SRAM單元相對於兩者之間的共同邊界為線對稱，而Y方向中兩個相鄰的SRAM單元相對於兩者之間的共同邊界為線對稱。此即SRAM單元302b為SRAM單元302a的複製單元但在Y軸上翻轉。SRAM單元302c為SRAM單元302a的複製單元但在X軸上翻轉。SRAM單元302d為SRAM單元302b的複製單元但在X軸上翻轉。
一些主動區305延伸穿過成列的多個SRAM單元。舉例來說SRAM單元302b中的電晶體(PD-1, PG-1)所用的主動區延伸穿過SRAM單元302a，以作為電晶體(PG-1, PD-1)所用的主動區。SRAM單元302b中的電晶體(PG-2, PD-2)所用的主動區延伸穿過SRAM單元302a，以作為電晶體(PD-2, PG-2)所用的主動區。SRAM單元302b中的電晶體(PU-2)所用的主動區延伸穿過SRAM單元302a，以作為電晶體(PU-2)所用的主動區。SRAM單元302c及302d中的主動區的配置類似。SRAM單元中的第零通孔層V0的通孔亦顯示於圖7中。
在所述實施例中，邏輯單元方塊40中的電晶體形成多個邏輯單元。邏輯單元可為標準單元如逆變器(INV)、AND、OR、NAND、NOR、正反器、SCAN、與類似單元。邏輯單元實施多種邏輯功能置SRAM單元302。舉例來說，邏輯單元的邏輯功能包括寫入及/或讀取解碼、字元線選擇、位元線選擇、資料驅動、與記憶體自我測試。如圖所示，每一邏輯單元具有邏輯單元高度CH，其為SRAM單元的單元高度H的一半。如此一來，兩個邏輯單元的邊界的兩側邊緣，對準一個SRAM單元的邊界的兩側邊緣，這些邊緣在Y方向中分開且各自延伸於X方向中。
在所述實施例中，SRAM單元方塊30直接鄰接邏輯單元方塊40，而無邊緣單元位於兩者之間。主動區的轉換區370位於SRAM單元方塊30中的SRAM單元以及邏輯單元方塊40中的邏輯單元的相對邊界線路之間。主動區的轉換區370位於SRAM單元方塊30中的SRAM單元與邏輯單元方塊40中的邏輯單元的兩側邊界線路之間。在轉換區370中，自SRAM單元的邊緣行延伸的主動區305A，與自邏輯單元的邊緣行延伸的主動區305B相會。由於相會的一對主動區305A及305B的寬度可不同，主動區305A及305B的相會處可能產生凹凸。凹凸指的是兩個寬度不同的部分彼此交會的接面。舉例來說，虛線圈所示的區域372A中的較寬主動區305A與較窄主動區305B交會而產生凹凸。主動區305A及305B的下側邊緣對準，而主動區305A及305B的上側邊緣產生階狀輪廓。類似地，另一虛線圈所示的區域372B中的較窄主動區305A與較寬主動區305B交會而產生另一凹凸。主動區305A及305B的下側邊緣對準，而主動區305A及305B的上側邊緣產生階狀輪廓。
如布局300所示，轉換區370的跨幅為SRAM單元與邏輯單元的相對邊界線路之間沿著X方向的多晶矽間距。在轉換區370中，介電結構(或隔離結構) 374的長度方向在Y方向中，且提供隔離於主動區305A及305B之間。介電結構374與凹凸重疊。在例示性的布局300中，介電結構374在Y方向中沿著SRAM單元與邏輯單元的邊界線路連續延伸。換言之，介電結構374高於SRAM單元的單元高度H。
介電結構374可形成於連續多晶矽跨擴散邊緣(continuous-poly-on-diffusion-edge，CPODE)製程中。在CPODE製程中，以介電結構置換多晶矽閘極。為了本發明實施例的目的，擴散邊緣等同於主動邊緣，而主動邊緣緊鄰相鄰的主動區。在CPODE製程之前，主動邊緣可包括虛置全繞式閘極結構，其具有虛置閘極結構(如多晶矽閘極)與多個垂直堆疊的奈米結構如通道層。此外，內側間隔物可位於相鄰的奈米結構的橫向末端之間。在多種例子中，源極/汲極磊晶結構位於虛置全繞式閘極結構的兩側上，使相鄰的源極/汲極磊晶結構接觸虛置全繞式閘極結構的內側間隔物與奈米結構。後續的CPODE蝕刻製程可自虛置全繞式閘極結構移除虛置閘極結構與通道層，以形成CPODE溝槽。填入CPODE溝槽以用於隔離的介電材料，可視作CPODE結構。一些實施例形成CPODE結構之後，可由置換閘極製程(閘極後製製程)將保留的虛置閘極結構置換成金屬閘極結構。換言之，一些實施例的CPODE結構可置換原本連續的閘極結構的一部分或全部，且限制在閘極結構的置換部分的兩側的閘極間隔物之間。介電結構374亦可視作閘極切割結構或CPODE結構。由於CPODE結構的形成方法為置換之前形成的多晶矽閘極結構，CPODE結構延續的閘極結構340的配置。此即CPODE結構如介電結構374的寬度及間距，可與閘極結構340的寬度及間距相同。
圖8顯示圖1的巨集20中的電路區45的布局300的第零通孔層V0與第零金屬層M0，其包括SRAM單元方塊30的一部分與邏輯單元方塊40的一部分，並延伸越過SRAM單元方塊30與邏輯單元方塊40之間的界面。在第零金屬層M0中，邏輯單元方塊40包括平行配置的多個金屬軌。具體而言，在布局300的所述實施例中，兩個對接的邏輯單元包括沿著Y方向自第一軌(如M0的第一軌)依序配置到第十一軌(如M0的第十一軌)的十一個金屬軌。金屬軌的中心線以虛線標示於圖8中。
SRAM單元中的金屬線路對準邏輯單元方塊40中的金屬軌，使邏輯單元中的金屬線路可延伸至SRAM單元中。因此不需位於SRAM單元方塊30與邏輯單元方塊40之間的邊緣單元，以提供第零金屬層M0的金屬線路所用的金屬轉換。在M0的第一軌中，VSS線路延伸至SRAM單元302a中，並與原本獨立的VSS著陸墊合併。在M0的第二軌中，金屬線路如邏輯單元中的訊號線保留於邏輯單元方塊40的邊界中。在M0的第三軌中，金屬線路如邏輯單元中的訊號線保留於邏輯單元方塊40的邊界中。在M0的第四軌中，金屬線路如邏輯單元中的位元線亦延伸至並穿過SRAM單元，以作為成列的多個SRAM單元所用的位元線。在M0的第五軌中，金屬線路如邏輯單元中的訊號線保留於邏輯單元方塊40的邊界中。在M0的第六軌中，金屬線路如邏輯單元中的VDD線路亦延伸至並穿過SRAM單元，以作為成列的多個SRAM單元所用的VDD線路。在M0的第七軌中，金屬線路如邏輯單元中的訊號線保留於邏輯單元方塊40的邊界中。在M0的第八軌中，金屬線路如邏輯單元中的互補位元線亦延伸至並穿過SRAM單元，以作為成列的多個SRAM單元所用的互補位元線。在M0的第九軌中，金屬線路如邏輯單元中的訊號線保留於邏輯單元方塊40的邊界中。在M0的第十軌中，金屬線路如邏輯單元中的訊號線保留於邏輯單元方塊40的邊界中。在M0的第十一軌中，金屬線路如邏輯單元中的VSS線路延伸穿過邏輯單元方塊40的邊界但不接觸字元線WL的著陸墊。
在所述實施例中，第四金屬軌與第八金屬軌自邏輯單元延伸穿過SRAM單元，以分別作為位元線與互補位元線。依據布局，可改為第二金屬軌與第十金屬軌、第三金屬軌與第九金屬軌、或第五金屬軌與第七金屬軌自邏輯單元延伸穿過SRAM單元，以分別作為位元線與互補位元線。
一般而言，SRAM單元的邊界可直接鄰接一或多個邏輯單元的邊界。一或兩個邏輯單元提供2N+1個金屬軌，其中N為整數。中間金屬軌中的金屬線路(如第N+1個金屬軌)延伸至SRAM單元中，以作為SRAM單元與一或多個邏輯單元所用的共同VDD線路。兩個金屬軌中的兩個金屬線路與中間金屬軌隔有相同空間，且延伸至SRAM單元中以分別作為位元線與互補位元線而用於SRAM單元與一或兩個邏輯單元。第一金屬軌與第2N+1金屬軌中的金屬線路延伸穿過一或兩個邏輯單元的邊界，並連接至SRAM單元中的VSS著陸墊之一。
圖9顯示其他實施例的電路區45的布局300。為了使圖式清楚與簡化，以相同標號標示圖8及9所示的實施例中的類似結構，且不重述類似內容。圖8及9中的布局300之間的差異之一為圖9中的VDD線路具有凹凸。VDD線路的凹凸部分的寬度大於VDD線路的其他部分的寬度。凹凸可添加約1%至約50%的額外寬度至VDD線路。添加凹凸至VDD線路的內連線區，以增加內連線區的剖面積，進而降低VDD線路的電阻。增加VDD線路的內連線區的剖面積，可增加連接VDD線路至源極/汲極接點(與下方的源極/汲極區)的第零通孔層V0中的源極/汲極通孔的剖面積。
圖10顯示其他實施例中，電路區45的布局300。為了使圖式清楚與簡化，以相同標號標示圖8及10所示的實施例中的類似結構，且不重述類似內容。圖8及10中的布局300之間的差異之一，為圖9中的M0的第二軌與M0的第十軌中的金屬線路亦自邏輯單元延伸穿過SRAM單元。然而M0的第二軌與M0的第十軌中的金屬線路並非SRAM單元所用的功能金屬線路，即使其為邏輯單元所用的功能金屬線路。M0的第二軌與M0的第十軌中的金屬線路可改善SRAM單元方塊30中的金屬線路密度的一致性。此外，M0的第二軌、第四軌、第八軌、與第十軌中的金屬線路可同時形成於雙重圖案化製程中，且分開移除M0的第二軌與第十軌中的金屬線路需要額外的光微影製程與蝕刻製程，這將增加製造成本。
雖然例示性的SRAM單元50為單埠SRAM單元，對準SRAM單元與邏輯單元中的訊號線與電源線的作法亦可用於多埠SRAM單元。此外，例示性的單埠SRAM單元及/或多埠SRAM單元可包括多種電晶體以符合效能需求，比如包括六個電晶體、七個電晶體、八個電晶體、十個電晶體、或甚至更多電晶體。圖11顯示雙埠SRAM單元100所用的電路圖，其包括七個電晶體。雙埠SRAM單元100包括寫入埠100W與讀取埠100R。寫入埠100W包括上拉電晶體PU-1及PU-2、下拉電晶體PD-1及PD-2、與穿閘電晶體PG-1及PG-2。在所述實施例中，上拉電晶體PU-1及PU-2為p型電晶體，而穿閘電晶體PG-1及PG-2與下拉電晶體PD-1及PD-2為n型電晶體。
上拉電晶體PU-1與下拉電晶體PD-1的汲極耦接在一起，而上拉電晶體PU-2與下拉電晶體PD-2的汲極耦接在一起。上拉電晶體PU-1及下拉電晶體PD-1可與上拉電晶體PU-2及下拉電晶體PD-2交叉耦合以形成資料閂鎖。上拉電晶體PU-1與下拉電晶體PD-1的閘極耦接在一起，並耦接至上拉電晶體PU-2與下拉電晶體PD-2的共同汲極以形成儲存節點SN。上拉電晶體PU-2與下拉電晶體PD-2的閘極耦接在一起，並耦接至上拉電晶體PU-1與下拉電晶體PD-1的共同汲極以形成互補儲存節點SNB。上拉電晶體PU-1及PU-2的源極耦接至電源電壓VDD，而下拉電晶體PD-1及PD-2的源極耦接至電源電壓VSS (在一些實施例中可接地)。
資料閂鎖的儲存節點SN經由穿閘電晶體PG-2耦接至寫入埠100W的寫入埠位元線W_BL，而互補儲存節點SNB經由穿閘電晶體PG-1耦接至寫入埠100W的寫入埠互補位元線W_BLB。儲存節點SN與互補儲存節點SNB為互補節點，其通常為相反的邏輯位準(邏輯高位或邏輯低位)。穿閘電晶體PG-1及PG-2的閘極耦接至寫入埠100W的寫入埠字元線W_WL。
SRAM單元100的讀取埠100R包括讀取埠穿閘電晶體R-PG耦接於讀取埠位元線R_BL與儲存節點SN之間(或耦接至電晶體(PU-1及PD-1)的閘極)。讀取埠穿閘電晶體R-PG的閘極耦接至讀取埠100R的讀取埠字元線R_WL。在所述實施例中，讀取埠穿閘電晶體R-PG為p型電晶體。此即在雙埠SRAM單元100中，寫入埠中的穿閘電晶體為n型電晶體，而讀取埠中的穿閘電晶體為p型電晶體。
圖12及13顯示圖11中的SRAM單元100的例示性布局400，其中圖12顯示布局400的裝置層DL、接點層CO、與第零通孔層V0，而圖13顯示布局400的第零通孔層V0與第零金屬層M0。雙埠SRAM單元100包括主動區102及104。主動區102及104各自縱向延伸於圖12的X方向中。主動區102為寫入埠100W的構件。主動區104的側壁為讀取埠100R的構件，而其餘部分為寫入埠100W的構件。換言之，主動區104可由讀取埠100R與寫入埠100W共用。在所述實施例中，主動區104屬於電晶體(PU-1, PU-2, R-PG)，其為p型金氧半裝置。如此一來，主動區104形成於n型井上。與此同時，主動區102屬於電晶體(PG-1, PD-1, PD-2, PG-2)，其為n型金氧半裝置。如此一來，主動區102形成於p型井(或p型基板)上。
雙埠SRAM單元100更包括閘極結構112、114、116、118、及120。閘極結構112至120各自縱向延伸於Y方向中。閘極結構112、114、116、及120為寫入埠100W的構件。閘極結構118為讀取埠100R的構件。閘極結構(114, 116)各自延伸穿過兩個主動區(102, 104)。如此一來，閘極結構114可由電晶體(PD-1及PU-1)共用，而閘極結構116可由電晶體(PD-2及PU-2)共用。
雙埠SRAM單元100的邊界140標示為斷裂線。值得注意的是，一些主動區與閘極結構可延伸超出所示的邊界140，因為這些主動區與閘極結構亦可形成其他相鄰的SRAM單元的構件。邊界140在X方向中的長度可大於在Y方向中的長度。換言之，邊界可為矩形。邊界140沿著X方向的第一尺寸可標示為單元寬度W，而邊界140沿著Y方向的第二尺寸可標示為單元高度H。雙埠SRAM單元100重複於記憶體陣列中，單元寬度W可視作記憶體陣列中沿著X方向的記憶體單元間距，而單元高度H可視作記憶體陣列中沿著Y方向的記憶體單元間距。
雙埠SRAM單元100的單元尺寸為W x H，其中單元寬度W為多晶矽間距(如沿著X方向相鄰的兩個閘極結構之間的中心至中心的距離)的約4倍，而單元高度H為隔離間距(如沿著Y方向相鄰的兩個淺溝槽隔離結構之間的中心至中心的距離)的約2倍。多晶矽間距乘以一個隔離間距的面積作為單位面積，每一單位面積包括閘極結構與主動區的交界處，且雙埠SRAM單元100採用的單元尺寸約為8倍的單位面積以含有七個電晶體(PG-1, PG-2, PU-1, PU-2, PD-1, PD-2, 及R-PG)。SRAM單元100的裝置層的區域利用視作高效，因為只有一個單位面積不用於形成功能電晶體而是容納CPODE結構的交界處。
閘極接點150A電性連接讀取埠穿閘電晶體R-PG的閘極(由閘極結構118所形成)至讀取埠字元線R_WL的節點。閘極接點150C電性連接寫入埠的穿閘電晶體PG-1的閘極(由閘極結構112所形成)至寫入埠字元線W_WL的節點。閘極接點150D電性連接寫入埠的穿閘電晶體PG-2的閘極(由閘極結構120所形成)至寫入埠字元線W_WL的節點。閘極接點150E電性連接寫入埠的下拉電晶體PD-1的閘極(由閘極結構114所形成)與寫入埠的上拉電晶體PU-1的閘極(亦由閘極結構114所形成)至儲存節點SN。閘極接點150F電性連接寫入埠的下拉電晶體PD-2的閘極(由閘極結構116所形成)與寫入埠的上拉電晶體PU-2的閘極(亦由閘極結構116所形成)至互補儲存節點SNB。
源極/汲極接點160A與著陸其上的源極/汲極接點通孔170A電性連接讀取埠穿閘電晶體R-PG的源極區至讀取埠位元線R_BL的節點。源極/汲極接點160B著陸於源極/汲極區上並維持電性浮置，即無對應的源極/汲極接點通孔著陸其上。源極/汲極接點160C與著陸其上的源極/汲極接點通孔170C電性連接寫入埠的穿閘電晶體PG-1的源極區至寫入埠互補位元線W_BLB的節點。源極/汲極接點160D與著陸其上的源極/汲極接點通孔170D電性連接寫入埠的穿閘電晶體PG-2的源極區至寫入埠位元線W_BL的節點。源極/汲極接點160E與著陸其上的源極/汲極接點通孔170E，使讀取埠的穿閘電晶體PG-1與寫入埠的下拉電晶體PD-1以及寫入埠的上拉電晶體PU-1的汲極區一起電性連接至互補儲存節點SNB。源極/汲極接點160F與著陸其上的源極/汲極接點通孔170F，使寫入埠的穿閘電晶體PG-2與寫入埠的下拉電晶體PD-2的共同汲極區以及寫入埠的上拉電晶體PU-2與讀取埠穿閘電晶體R-PG的共同汲極區一起電性連接至儲存節點SN。源極/汲極接點160G與著陸其上的源極/汲極接點通孔170G，電性連接寫入埠的下拉電晶體PD-1與寫入埠的下拉電晶體PD-2的共同源極區至電源電壓VSS如接地節點。源極/汲極接點160H與著陸其上的源極/汲極接點通孔170H，電性連接寫入埠的上拉電晶體PU-1與寫入埠的上拉電晶體PU-2的共同源極區至電源電壓VDD的節點。在所述實施例中，源極/汲極接點160A至160H各自伸長且具有縱向於Y方向中，其平行於閘極結構的延伸方向。
儲存節點SN包括閘極接點150E與源極/汲極接點通孔170F位於閘極結構116的兩側上。如下詳述，第零金屬層M0的金屬線路延伸於X方向中，以越過閘極結構116並接觸閘極接點150E與源極/汲極接點通孔170F。換言之，第零金屬層M0的金屬線路懸空於閘極結構116上，並提供閘極接點150E與源極/汲極接點通孔170F之間的交叉耦合。因此在布局600中，閘極接點150E與源極/汲極接點通孔170F的位置在Y方向中齊平，使延伸於X方向中的金屬線路可連接上述兩者。類似地，互補儲存節點SNB所含的閘極接點150F與源極/汲極接點通孔170E位於閘極結構114的兩側上。如下詳述，第零金屬層M0的另一金屬線路延伸於X方向中以越過閘極結構114，並連接閘極接點150F與源極/汲極接點通孔170E。換言之，另一第零金屬層M0的金屬線路懸空於閘極結構114上，並提供閘極接點150F與源極/汲極接點通孔170E之間的交叉耦合。因此布局600中的閘極接點150F與源極/汲極接點通孔170E的位置在Y方向中齊平，使延伸於X方向中金屬線路可連接上述兩者。
圖13顯示雙埠SRAM單元100的金屬內連線結構的布局400的零通孔層V0與第零金屬層M0。在第零金屬層M0中，SRAM單元100包括多個平行配置的金屬軌。具體而言，在布局400的所述實施例中，SRAM單元100包括六個金屬軌，其沿著Y方向的配置順序為第一金屬軌(如M0的第一軌)至第六金屬軌(如M0的第六軌)。金屬軌的中心線以虛線標示於圖13中。
在布局400中，第一金屬軌如M0的第一軌包括全域金屬線路，其為電性耦接至源極/汲極接點通孔170G的VSS線路480A。VSS線路480A位於SRAM單元100的上側邊緣上，且可由相鄰的SRAM單元共用。第二金屬軌如M0的第二軌包括局部金屬線路480B如寫入埠字元線W_WL所用的著陸墊。局部金屬線路480B完全位於SRAM單元100中，且電性連接至閘極接點150C與閘極接點150D。第三金屬軌如M0的第三軌包括三個局部金屬線路480C、480D、及480E。局部金屬線路480C提供寫入埠互補位元線W_BLB所用的著陸墊。局部金屬線路480C延伸超出SRAM單元100的左側邊緣，且可由相鄰的SRAM單元共用。局部金屬線路480D完全位於SRAM單元100中，其屬於儲存節點SN並提供閘極接點150E與源極/汲極接點通孔170F之間的交叉耦合。如上所述，局部金屬線路480D越過閘極結構116。局部金屬線路480E提供寫入埠位元線W_BL所用的著陸墊。局部金屬線路480E延伸超出SRAM單元100的右側邊緣，且可由相鄰的SRAM單元共用。第四金屬軌如M0的第四軌包括兩個局部金屬線路480F及480G。局部金屬線路480F完全位於SRAM單元100中且電性浮置。因此局部金屬線路480F為無功能的金屬線路，其主要用於改善布局中的金屬密度的一致性。局部金屬線路480G完全位於SRAM單元100中，並提供讀取埠字元線R_WL所用的著陸墊。第五金屬軌如M0的第五軌包括三個局部金屬線路480H、480I、及480J。局部金屬線路480H延伸超出SRAM單元100的左側邊緣，且可由相鄰的SRAM單元共用。局部金屬線路480H電性浮置。因此局部金屬線路480H為無功能的金屬線路，其主要用於改善佈局中的金屬密度一致性。局部金屬線路480I完全位於SRAM單元100中，其屬於互補儲存節點SNB並提供閘極接點150F與源極/汲極接點通孔170E之間的交叉耦合。如上所述，局部金屬線路480I越過閘極結構116。局部金屬線路480J延伸超出SRAM單元100的右側邊緣，且可由相鄰的SRAM單元共用。局部金屬線路480J提供讀取埠位元線R_BL所用的著陸墊。第六金屬軌如M0的第六軌包括全域金屬線路如VDD線路480K，其電性耦接至源極/汲極接點通孔170H。VDD線路480K位於SRAM單元100的下側邊緣上，且可由相鄰的SRAM單元共用。
VSS線路480A具有寬度Wa，一半的寬度Wa在一個SRAM單元中，而另一半的寬度Wa在相鄰的SRAM單元中。VDD線路480K的寬度可實質上等於VSS線路480A的寬度，且一半的寬度Wa在一個SRAM單元中，而另一半的寬度Wa在相鄰的SRAM單元中。其他的第零金屬層M0的金屬線路(480B-480J)可各自具有相同的寬度Wb。兩個相鄰的第零金屬層M0的金屬線路之間的空間s1可一致。因此SRAM單元的單元高度H等於Wa+4*Wb+5*s1。與單元高度H對應十一個M0的金屬軌的單埠SRAM單元50的布局200相較，雙埠SRAM單元100的布局400的單元高度H對應六個金屬軌。因此圖6所示的雙埠SRAM單元100與邏輯單元可具有相同高度(H=CH)，使雙埠SRAM單元100各自直接鄰接單一的邏輯單元。
圖14顯示巨集20 (圖1)中的電路區45的布局500的第零金屬層M0，其包括SRAM單元方塊30的一部分與邏輯單元方塊40的一部分，且延伸越過SRAM單元方塊30與邏輯單元方塊40之間的界面。如上所述，雙埠SRAM單元100與邏輯單元可具有相同的單元高度(H=CH)。圖14顯示一行的兩個SRAM單元，其中第一SRAM單元100a鄰接第一邏輯單元，而第二SRAM單元100b鄰接第二邏輯單元。
SRAM單元中的金屬軌對準邏輯單元方塊40中的金屬軌，使邏輯單元中的金屬線路可延伸至SRAM單元中。因此不需SRAM單元方塊30與邏輯單元方塊40之間的邊緣單元，以提供第零金屬層M0的金屬線路所用的金屬轉換。M0的第一軌包括VSS線路延伸穿過第一SRAM單元與第一邏輯單元。M0的第二軌包括第一SRAM單元中的寫入埠字元線W_WL所用的著陸墊，以及第一邏輯單元中的訊號線。M0的第三軌包括寫入埠互補位元線W_BLB所用的著陸墊、儲存節點SN所用的局部金屬線路、以及金屬線路如第一邏輯單元中的寫入埠位元線W_BL (其延伸至第一SRAM單元中並與寫入埠位元線W_BL所用的著陸墊合併)。M0的第四軌包括第一SRAM單元中的讀取埠字元線R_WL所用的著陸墊，以及第一邏輯單元中的訊號線。M0的第五軌包括第一SRAM單元中的互補儲存節點SNB所用的局部金屬線路，以及金屬線路如第一邏輯單元中的讀取埠位元線R_BL (其延伸至第一SRAM單元中並與讀取埠位元線R_BL所用的著陸埠合併)。M0的第六軌包括VDD線路，其延伸穿過第一SRAM單元/第二SRAM單元與第一邏輯單元/第二邏輯單元。M0的第七軌包括弟二SRAM單元中的互補儲存節點SNB所用的局部金屬線路，以及金屬線路如第二邏輯單元中的讀取埠位元線R_BL (其延伸至弟二SRAM單元中並與讀取埠位元線R_BL所用的著陸墊合併)。M0的第八軌包括第二SRAM單元中的讀取埠字元線R_WL所用的著陸墊，以及第二邏輯單元中的訊號線。M0的第九軌包括第二SRAM單元中的儲存節點SN所用的局部金屬線路，以及金屬線路如第二邏輯單元中的寫入埠位元線W_BL (其延伸至第二SRAM單元中並與寫入埠位元線W_BL所用的著陸埠合併)。M0的第十軌包括第二SRAM單元中的寫入埠字元線W_WL所用的著陸墊，以及第二邏輯單元中的訊號線。M0的第十一軌包括VSS線路延伸穿過第二SRAM單元與第二邏輯單元。
圖15及16係圖11的SRAM單元100的其他布局600，其中圖15顯示布局600的裝置層DL、接點層CO、與第零通孔層V0，而圖16顯示布局的第零通孔層V0與第零金屬層M0。雙埠SRAM單元100包括主動區102及104。主動區102及104各自縱向延伸於圖15中的X方向中。主動區102為寫入埠100W的構件。主動區104的側部作為寫入埠100R的構件，而其餘部分作為寫入埠100W的構件。換言之，主動區104由讀取埠100R與寫入埠100W共用。在所述實施例中，主動區104屬於電晶體(PU-1, PU-2, R-PG)，其為p型金氧半裝置。如此一來，主動區104形成於n型井上。主動區102屬於電晶體(PG-1, PD-1, PD-2, PG-2)，其為n型金氧半裝置。如此一來，主動區102形成於p型井(或p型基板)上。
雙埠SRAM單元100各自包括閘極結構112、114、116、118、及120。閘極結構112至120各自縱向延伸於Y方向中。閘極結構112、114、116、及120為寫入埠100W的構件。閘極結構118為讀取埠100R的構件。閘極結構114及116各自延伸穿過兩個主動區102及104。如此一來，閘極結構114由電晶體(PD-1及PU-1)共用，而閘極結構116由電晶體(PD-2及PU-2)共用。
雙埠SRAM單元100的邊界140標示為斷裂線。值得注意的是，一些主動區與閘極結構可延伸超出所示的邊界140，因為這些主動區與閘極結構亦可形成其他相鄰的SRAM單元的構件。舉例來說，閘極結構118延伸超出邊界140，如圖15所示。邊界140在X方向中的長度大於Y方向中的長度。換言之，邊界140可為矩形。邊界140沿著X方向的第一尺寸標示為單元寬度W，而邊界140沿著Y方向的第二尺寸標示為單元高度H。雙埠SRAM單元100重複於記憶體陣列中，單元寬度W可視作記憶體陣列中沿著X方向的記憶體單元間距，而單元高度H可視作記憶體陣列中沿著Y方向的記憶體單元間距。
閘極接點150A電性連接讀取埠穿閘電晶體R-PG的閘極(由閘極結構118所形成)至讀取埠字元線R_WL的節點。閘極接點150C電性連接寫入埠的穿閘電晶體PG-1的閘極(由閘極結構112所形成)至寫入埠字元線W_WL的節點。閘極接點150D電性連接寫入埠的穿閘電晶體PG-2的閘極(由閘極結構120所形成)至寫入埠字元線W_WL的節點。閘極接點150E電性連接寫入埠的下拉電晶體PD-1的閘極(由閘極結構114所形成)與寫入埠的上拉電晶體PU-1的閘極(亦由閘極結構114所形成)至儲存節點SN。閘極接點150F電性連接寫入埠的下拉電晶體PD-2的閘極(由閘極結構116所形成)與寫入埠的上拉電晶體PU-2的閘極(亦由閘極結構116所形成)至互補儲存節點SNB。
源極/汲極接點160A與著陸其上的源極/汲極接點通孔170A電性連接讀取埠穿閘電晶體R-PG的源極區至讀取埠位元線R_BL的節點。源極/汲極接點160B著陸於與CPODE結構如介電結構374相鄰的源極/汲極區上並維持電性浮置，即無對應的源極/汲極接點通孔著陸其上。源極/汲極接點160C與著陸其上的源極/汲極接點通孔170C，可電性連接寫入埠的穿閘電晶體PG-1的源極區至寫入埠互補位元線W_BLB的節點。源極/汲極接點160D與著陸其上的源極/汲極接點通孔170D，可電性連接寫入埠的穿閘電晶體PG-2的源極區至寫入埠位元線W_BL的節點。源極/汲極接點160E與著陸其上的源極/汲極接點通孔170E，使寫入埠的穿閘電晶體PG-1與寫入埠的下拉電晶體PD-1的共同汲極區與寫入埠的上拉電晶體PU-1的汲極區一起電性連接至互補儲存節點SNB。源極/汲極接點160F與著陸其上的源極/汲極接點通孔170F，使使寫入埠的穿閘電晶體PG-2與寫入埠的下拉電晶體PD-2的共同汲極區以及寫入埠的上拉電晶體PU-2與讀取埠穿閘電晶體R-PG的共同汲極區一起電性連接至儲存節點SN。源極/汲極接點160G與著陸其上的源極/汲極接點通孔170G，可電性連接寫入埠的下拉電晶體PD-1與寫入埠的下拉電晶體PD-2的共同源極區至電源電壓VSS如地線節點。源極/汲極接點160H與著陸其上的源極/汲極接點通孔170H，可電性連接寫入埠的上拉電晶體PU-1與寫入埠的上拉電晶體PU-2的共同源極區至電源電壓VDD的節點。在所述實施例中，源極/汲極接點160A至160H各自伸長於Y方向中的長度方向，平行於閘極結構的延伸方向。
儲存節點SN包括閘極接點150E與源極/汲極接點通孔170F位於閘極結構116的兩側上。如下詳述，第零金屬層M0的金屬線路延伸於X方向中以越過閘極結構116並連接閘極接點150E與源極/汲極接點通孔170F。換言之，第零金屬層M0的金屬線路懸空於閘極結構116上，並提供閘極接點150E與源極/汲極接點通孔170F之間的交叉耦合。因此在布局400中，閘極接點150E與源極/汲極接點通孔170F的位置在Y方向中齊平，使延伸於X方向中的金屬線路可連接上述兩者。類似地，互補儲存節點SNB包括閘極接點150F與源極/汲極接點通孔170E位於閘極結構114的兩側上。如下詳述，第零金屬層M0的另一金屬線路延伸於X方向中以越過閘極結構114，並連接閘極接點150F與源極/汲極接點通孔170E。換言之，第零金屬層M0的另一金屬線路懸空於閘極結構114上，並提供閘極接點150F與源極/汲極接點通孔170E之間的交叉耦合。因此在布局400中，閘極接點150F與源極/汲極接點通孔170E的位置在Y方向中齊平，使延伸於X方向中的金屬線路可連接上述兩者。
圖15所示的布局600與圖12所示的布局400之間的差異如下。在布局600中，讀取埠穿閘電晶體R-PG的閘極結構118沿著Y方向延伸越過SRAM單元100與相鄰的SRAM單元之間的邊界，使閘極接點150A位於SRAM單元100的下側邊緣上。
圖16顯示雙埠SRAM單元100的金屬內連線結構的布局600的第零通孔層V0與第零金屬層M0。在第零金屬層M0中，SRAM單元100包括多個平行配置的金屬軌。具體而言，在布局600的所述實施例中，SRAM單元100包括沿著Y方向自第一軌(M0的第一軌)依序配置至第六軌(M0的第六軌)的六個金屬軌。金屬軌的中心線以虛線標示於圖16中。
在布局600中，第一金屬軌如M0的第一軌包括全域金屬線路如VSS線路680A，其電性耦接至源極/汲極接點通孔170G。VSS線路680A位於SRAM單元100的上側邊緣上，且可由相鄰的SRAM單元共用。第二金屬軌如M0的第二軌包括局部金屬線路680B如寫入埠字元線W_WL所用的著陸墊。局部金屬線路680B完全位於SRAM單元100中，並電性連接至閘極接點150C與閘極接點150D。第三金屬軌如M0的第三軌包括三個局部金屬線路680C、680D、及680E。局部金屬線路680C提供寫入埠互補位元線W_BLB所用的著陸墊。局部金屬線路680C延伸超出SRAM單元100的左側邊緣，且可由相鄰的SRAM單元共用。局部金屬線路680D完全位於SRAM單元100中，其屬於儲存節點SN並提供閘極接點150E與源極/汲極接點通孔170F之間的交叉耦合。如上所述，局部金屬線路680D越過閘極結構116。局部金屬線路680E提供寫入埠位元線W_BL所用的著陸墊。局部金屬線路680E延伸超出SRAM單元100的右側邊緣，且可由相鄰的SRAM單元共用。第四軌如M0的第四軌包括局部金屬線路680F。局部金屬線路680F完全位於SRAM單元中，其屬於互補儲存節點SNB且提供閘極接點150F與源極/汲極接點通孔170E之間的交叉耦合。如上所述，局部金屬線路480F越過閘極結構116。第五軌如M0的第五軌包括全域金屬線路680G，其為讀取埠位元線R_BL並電性耦接至源極/汲極接點通孔170A。第六金屬軌如M0的第六軌包括局部金屬線路680H及680I。局部金屬線路680H提供VDD線路所用的著陸墊，其電性耦接至源極/汲極接點通孔170H。局部金屬線路680H位於SRAM單元100的下側邊緣上，且可由相鄰的SRAM單元共用。局部金屬線路680I提供讀取埠字元線R_WL所用的著陸墊，其電性耦接至閘極接點150A。局部金屬線路680I位於SRAM單元100的下側邊緣上，且可由相鄰的SRAM單元共用。
VSS線路680A具有寬度Wa，一半的寬度Wa在一個SRAM單元中，而另一半的寬度Wa在相鄰的SRAM單元中。VDD線路如局部金屬線路680H所用的著陸墊的寬度與讀取埠字元線如局部金屬線路680I的寬度，可實質上等於VSS線路680A的寬度Wa，一半的寬度Wa在一個SRAM單元中，且另一半的寬度Wa在相鄰的SRAM單元中。M0的其他金屬線路(680B至680G)可各自具有相同的寬度Wb。第零金屬M0的兩個相鄰的金屬層之間的空間s1可一致。因此SRAM單元的單元高度H等於Wa+4*Wb+5*s1。與具有單元高度H以對應16個M0的金屬軌的單埠SRAM單元50的布局200相較，雙埠SRAM單元100的布局400的單元高度H對應六個金屬軌。因此圖6所示的雙埠SRAM單元100與邏輯單元可具有相同的單元高度(H=CH)，使單一的雙埠SRAM單元100各自直接鄰接對應的邏輯單元。
圖17顯示圖1的記憶體巨集20中的電路區45的布局700的第零金屬層M0，其包括SRAM單元方塊30的一部分與邏輯單元方塊40的一部分，並延伸越過SRAM單元方塊30與邏輯單元方塊40之間的界面。如上所述，雙埠SRAM單元100與邏輯單元可具有相同的單元高度(H=CH)。圖17顯示成行的兩個SRAM單元，其中第一SRAM單元100a鄰接第一邏輯單元，而第二SRAM單元100b鄰接第二邏輯單元。
SRAM單元中的金屬軌對準邏輯單元方塊40中的金屬軌，使邏輯單元中的金屬線路可延伸至SRAM單元中。因此不需SRAM單元方塊30與邏輯單元方塊40之間的邊緣單元，以提供第零金屬層M0的金屬線路所用的金屬轉換。M0的第一軌包括VSS線路延伸穿過第一SRAM單元與第一邏輯單元。M0的第二軌包括第一SRAM單元中的寫入埠字元線W_WL所用的著陸墊，以及金屬線路作為第一邏輯單元中的訊號線。M0的第三軌包括寫入埠互補位元線W_BLB、儲存節點SN所用的局部金屬線路、與金屬線路如第一邏輯單元中的寫入埠位元線W_BL (其延伸至第一SRAM單元中並與寫入埠位元線W_BL所用的著陸墊合併)。M0的第四軌包括第一SRAM單元中的互補儲存節點所用的局部金屬線路，以及金屬線路如第一邏輯單元中的訊號線。M0的第五軌包括金屬線路如寫入埠位元線R_BL延伸穿過第一SRAM單元與第一邏輯單元。M0的第六軌包括電源電壓VDD所用的著陸墊、讀取埠字元線R_WL所用的著陸墊、以及金屬線路如邏輯單元中的VDD線路。M0的第七軌包括金屬線路如讀取埠位元線R_BL延伸穿過第二SRAM單元與第二邏輯單元。M0的第八軌包括第二SRAM單元中的互補儲存解點SNB所用的局部金屬線路，以及金屬線路如第二邏輯單元中的訊號線。M0的第九軌包括寫入埠互補位元線W_BLB所用的著陸墊、儲存節點SN所用的局部金屬線路、與金屬線路如第二邏輯單元中的寫入埠位元線W_BL (其延伸至第二SRAM單元中，並與寫入埠位元線W_BL所用的著陸墊合併)。M0的第十軌包括第二SRAM單元中的寫入埠字元線W_WL所用的著陸墊，以及金屬線路如第二邏輯單元中的訊號線。M0的第十一軌包括VSS線路延伸穿過第二SRAM單元與第二邏輯單元。
依據上述內容，本發明實施例可比習知半導體結構提供更多優點。然而應理解其他實施例可提供額外優點，此處不必說明所有優點，且所有實施例不必具有特定優點。舉例來說，本發明實施例提供的記憶體巨集可使記憶體單元方塊與邏輯單元彼此鄰接，並具有對準的金屬軌(與金屬線路)。因此不再需要夾設於記憶體單元方塊與邏輯單元方塊之間的習知邊緣單元。在一些實施例中，可減少超過40%的記憶體巨集面積。此外，金屬線路對準可使訊號線(如位元線及/或互補位元線)以及電壓線(如VDD線路及/或VSS線路)連續延伸穿過記憶體單元與邏輯單元，以減少電阻與寄生電容而改善電路效能。
本發明一例示性的實施例關於半導體結構。半導體結構包括記憶體單元，連接至位元線、互補位元線、接收電源電壓所用的第一電壓線、與接收接地電壓所用的第二電壓線；一或多個邏輯單元，設置以提供邏輯功能至記憶體單元；以及內連線結構，位於記憶體單元與邏輯單元上。內連線結構包括位元線、互補位元線、第一電壓線、與第二電壓線位於內連線結構的相同的金屬線路層中，位元線與互補位元線的至少一者自邏輯單元的邊界之內延伸至記憶體單元的邊界之內，以及第一電壓線與第二電壓線的至少一者自邏輯單元的邊界之內延伸至記憶體單元的邊界之內。在一些實施例中，記憶體單元為靜態隨機存取記憶體單元。在一些實施例中，記憶體單元的邊界直接鄰接邏輯單元的邊界。在一些實施例中，位元線完全延伸穿過記憶體單元。在一些實施例中，互補位元線完全延伸穿過記憶體單元。在一些實施例中，第一電壓線完全延伸穿過記憶體單元。在一些實施例中，第二電壓線完全延伸穿過記憶體單元。在一些實施例中，第一電壓線在邏輯單元的邊界之內的寬度一致，且在記憶體單元的邊界之內的寬度不同。在一些實施例中，內連線結構包括金屬線路位於金屬線路層中，金屬線路自邏輯單元的邊界之內延伸至記憶體單元的邊界之內，且金屬線路為邏輯單元所用的功能線路以及記憶體單元所用的無功能線路。在一些實施例中，金屬線路層包括多個金屬軌於邏輯單元的邊界之內，第一電壓線位於金屬軌的中間金屬軌中，且位元線及互補位元線與第一電壓線各自隔有相同空間。在一些實施例中，邏輯單元的邊界之內的金屬軌的數目為奇數。
本發明另一例示性的實施例關於半導體結構。半導體結構包括記憶體單元；邏輯單元，鄰接記憶體單元；以及內連線結構，位於記憶體單元與邏輯單元上。內連線結構包括最底側金屬線路層，其包括第一訊號線、第二訊號線、電源線、與接地線，第一訊號線自邏輯單元延伸至記憶體單元中，第二訊號線維持在邏輯單元中，以及接地線自邏輯單元延伸至記憶體單元中。在一些實施例中，第一訊號線為位元線。在一些實施例中，第一訊號線完全延伸穿過記憶體單元。在一些實施例中，第一訊號線與記憶體單元中的位元線所用的著陸墊合併。在一些實施例中，接地線完全延伸穿過記憶體單元。在一些實施例中，電源線自邏輯單元延伸並完全延伸穿過記憶體單元。
本發明佑一例示性實施例關於半導體結構。半導體結構包括記憶體單元，具有平行的多個第一金屬軌；以及一或多個邏輯單元，具有平行的多個第二金屬軌。第一金屬軌各自對準第二金屬軌，第二金屬軌的數目為奇數，以及第二金屬軌的中間金屬軌為延伸穿過記憶體單元的電源線。在一些實施例中，第二金屬軌包括第一訊號線與第二訊號線各自延伸穿過記憶體單元。在一些實施例中，電源線位於第一訊號線與第二訊號線之間，且第一訊號線及第二訊號線各自與電源線隔有相同空間。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
BL,280I:位元線 BLB,280J:互補位元線 CD1:第一共同汲極 CD2:第二共同汲極 CH,H:單元高度 CO:接點層 CW,W:單元寬度 DL:裝置層 MD:源極/汲極接點 ML1:多層內連線 M0:第零金屬層 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 PD-1,PD-2:下拉電晶體 PG-1,PG-2:穿閘電晶體 PP:多晶矽間距 PU-1,PU-2:上拉電晶體 R_BL:讀取埠位元線 R-PG:讀取埠穿閘電晶體 R_WL:讀取埠字元線 SN:儲存節點 SNB:互補儲存節點 S0,s1:空間 S1,S2:距離 T:電晶體 VD:源極/汲極接點通孔 VDD,VSS:電源電壓 VG:閘極通孔 V0:第零通孔層 V1:第一通孔層 V2:第二通孔層 V3:第三通孔層 WL:字元線 Wa,Wb,Wc,W1,W2,W3,W4:寬度 W_BL:寫入埠位元線 W_BLB:寫入埠互補位元線 W_WL:寫入埠字元線 10:半導體裝置 20:巨集 22,45:電路區 30:SRAM單元方塊 40:邏輯單元方塊 50,100,302,302a,302b,302c,302d:SRAM單元 52,54:逆變器 60:基板 62:摻雜區 64:隔離結構 66:介電層 68,112,114,116,118,120,240,240A,240B,240C,240D,340:閘極結構 70:通道層 72:源極/汲極 74:閘極 76:閘極介電層 78:閘極間隔物 100a:第一SRAM單元 100b:第二SRAM單元 100R:讀取埠 100W:寫入埠 102,104,205,205A,205B,205C,205D,305,305A,305B:主動區 140:邊界 150A,150C,150D,150E,150F,260A,260B,260D,260L:閘極接點 160A,160B,160C,160D,160E,160F,160G,160H,260K,260C,260E,260F,260G,260H,260I,260J:源極/汲極接點 170A,170B,170C,170D,170E,170F,170G,170H,270E,270F,270G,270H,270I,270J:源極/汲極接點通孔 200,290,300,400,500,600,700:布局 202,292:單元邊界 204N:n型井 204P:p型井 280A,280L:字元線著陸墊 280E:VDD線路 280G,280H:VSS著陸墊 294-1,294-2,294-3,294-4,294-5,294-6,294-7,294-8,294-9,294-10,294-11:金屬線路 370:轉換區 372A,372B:區域 374:介電結構 480A,680A:VSS線路 480B,480C,480D,480E,480F,480G,480H,480I,480J,680B,680C,680D,680E,680F,680H,680I:局部金屬線路 480K:VDD線路 680G:全域金屬線路
圖1係本發明一些實施例中，含有記憶體巨集的半導體裝置的方塊圖。 圖2係本發明一些實施例中，單埠SRAM單元所用的電路圖。 圖3係本發明一些實施例中，記憶體裝置的多種層狀物的剖視圖。 圖4及5係本發明一些實施例中，含有圖2中的單埠SRAM單元的裝置層與金屬層的布局圖。 圖6係本發明一些實施例中，含有邏輯單元的金屬層的布局圖。 圖7、8、9、及10係本發明一些實施例中，圖1的記憶體巨集的一部分的布局圖。 圖11係本發明一些實施例中，雙埠SRAM單元所用的電路圖。 圖12及13係本發明一些實施例中，含有圖11中的雙埠SRAM單元的裝置層與金屬層的布局圖。 圖14係本發明一些實施例中，圖1的記憶體巨集的一部分的金屬層的布局圖。 圖15及16係本發明一些實施例中，含有圖11中的雙埠SRAM單元的裝置層與金屬層的其他布局圖。 圖17係本發明一些實施例中，圖1中的記憶體巨集的一部分的金屬層的其他布局圖。
CH,H:單元高度
M0:第零金屬層
R_BL:讀取埠位元線
SN:儲存節點
SNB:互補儲存節點
W_BL:寫入埠位元線
45:電路區
30:SRAM單元方塊
40:邏輯單元方塊
100a:第一SRAM單元
100b:第二SRAM單元
700:布局

Claims (10)

  1. 一種半導體結構，包括：一記憶體單元，連接至一位元線、一互補位元線、接收一電源電壓所用的一第一電壓線、與接收一接地電壓所用的一第二電壓線；一或多個邏輯單元，設置以提供邏輯功能至該記憶體單元；以及一內連線結構，位於該記憶體單元與該或該些邏輯單元上，其中：該內連線結構包括該位元線、該互補位元線、該第一電壓線、與該第二電壓線位於該內連線結構的相同的一金屬線路層中，其中該金屬線路層包括在該記憶體單元上的平行的多個第一金屬軌及在該或該些邏輯單元上的平行的多個第二金屬軌，且該些第一金屬軌各自對準該些第二金屬軌，該位元線與該互補位元線的至少一者自該或該些邏輯單元的邊界之內延伸至該記憶體單元的邊界之內，以及該第一電壓線與該第二電壓線的至少一者自該或該些邏輯單元的邊界之內延伸至該記憶體單元的邊界之內。
  2. 如請求項1之半導體結構，其中該記憶體單元為靜態隨機存取記憶體單元。
  3. 如請求項1或2之半導體結構，其中該記憶體單元的邊界直接鄰接該或該些邏輯單元的邊界。
  4. 如請求項1或2之半導體結構，其中該位元線完全延伸穿過該記憶體單元。
  5. 如請求項4之半導體結構，其中該互補位元線完全延伸穿過該記憶體單元。
  6. 如請求項1或2之半導體結構，其中該第一電壓線完全延伸穿過該記憶體單元。
  7. 一種半導體結構，包括：一記憶體單元；一邏輯單元，鄰接該記憶體單元；以及一內連線結構，位於該記憶體單元與該邏輯單元上，其中：該內連線結構包括一最底側金屬線路層，其包括一第一訊號線、一第二訊號線、一電源線、與一接地線，其中該最底側金屬線路層包括在該記憶體單元上的平行的多個第一金屬軌及在該邏輯單元上的平行的多個第二金屬軌，且該些第一金屬軌各自對準該些第二金屬軌，該第一訊號線自該邏輯單元延伸至該記憶體單元中，該第二訊號線維持在該邏輯單元中，以及該接地線自該邏輯單元延伸至該記憶體單元中。
  8. 如請求項7之半導體結構，其中該第一訊號線為位元線。
  9. 一種半導體結構，包括：一記憶體單元，具有平行的多個第一金屬軌；以及一或多個邏輯單元，具有平行的多個第二金屬軌，其中：該些第一金屬軌各自對準該些第二金屬軌，該些第二金屬軌的數目為奇數，以及該些第二金屬軌的中間金屬軌為延伸穿過該記憶體單元的電源線。
  10. 如請求項9之半導體結構，其中該些第二金屬軌包括一第一訊號線與一第二訊號線各自延伸穿過該記憶體單元。
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