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TW202240857A - 半導體裝置 - Google Patents

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TW202240857A
TW202240857A TW110142985A TW110142985A TW202240857A TW 202240857 A TW202240857 A TW 202240857A TW 110142985 A TW110142985 A TW 110142985A TW 110142985 A TW110142985 A TW 110142985A TW 202240857 A TW202240857 A TW 202240857A
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semiconductor
channel
gate
gate electrode
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姜明吉
李承勳
權相德
趙槿彙
許盛祺
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種半導體裝置包括：第一主動圖案，位於基板上；位於第一主動圖案上的一對第一源極/汲極圖案及位於所述一對第一源極/汲極圖案之間的第一通道圖案，其中第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案；第一閘極電極，位於第一通道圖案上；第一閘極切割圖案，與第一通道圖案相鄰且穿透第一閘極電極；以及第一殘餘圖案，位於第一閘極切割圖案與第一通道圖案之間。第一殘餘圖案覆蓋第一通道圖案的所述多個半導體圖案中的至少一個半導體圖案的最外側壁。第一閘極電極在第一閘極電極的上部部分上包括與第一殘餘圖案在垂直方向上交疊的第一延伸部。

Description

半導體裝置及其製造方法
本發明概念是有關於一種半導體裝置及其製造方法，且更具體而言是有關於一種包括場效電晶體的半導體裝置及其製造方法。 [相關申請案的交叉參考]
本申請案主張優先於在2021年4月13日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0047789號，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體裝置包括積體電路，所述積體電路包括金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）。隨著半導體裝置的大小及設計規則逐漸減縮，MOSFET的大小亦越來越按比例縮小。MOSFET的按比例縮小可能會使半導體裝置的操作特性劣化。因此，已進行各種研究來開發製造在克服由半導體元件的高度整合造成的限制的同時具有優異效能的半導體裝置的方法。
本發明概念的一些示例性實施例提供一種具有增加的可靠性及改善的電性特性的半導體裝置。
本發明概念的一些示例性實施例提供一種製造具有增加的可靠性及改善的電性特性的半導體裝置的方法。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：第一主動圖案，位於基板上；一對第一源極/汲極圖案及第一通道圖案，所述一對第一源極/汲極圖案位於所述第一主動圖案上，所述第一通道圖案位於所述一對第一源極/汲極圖案之間，所述第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案；第一閘極電極，位於所述第一通道圖案上；第一閘極切割圖案，與所述第一通道圖案相鄰且穿透所述第一閘極電極；以及第一殘餘圖案，位於所述第一閘極切割圖案與所述第一通道圖案之間。所述第一殘餘圖案可覆蓋所述第一通道圖案的所述多個半導體圖案中的至少一個半導體圖案的最外側壁。所述第一閘極電極可包括位於所述第一閘極電極的上部部分上的第一延伸部，且所述第一延伸部可與所述第一殘餘圖案在垂直方向上交疊。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：邏輯區，包括邏輯胞元；以及記憶體區，包括靜態隨機存取記憶體（static random access memory，SRAM）胞元。所述邏輯胞元可包括：第一主動圖案；第一通道圖案，位於所述第一主動圖案上，所述第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案；第一閘極電極，位於所述第一通道圖案上；以及第一閘極切割圖案，與所述第一通道圖案相鄰且穿透所述第一閘極電極。所述SRAM胞元可包括：第二主動圖案；第二通道圖案，位於所述第二主動圖案上，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案；第二閘極電極，位於所述第二通道圖案上；第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述第二閘極電極；以及殘餘圖案，位於所述第二閘極切割圖案與所述第二通道圖案之間。所述第一閘極電極可具有其中所述第一閘極電極環繞所述第一通道圖案的所述多個半導體圖案的全環繞閘極結構。所述殘餘圖案可覆蓋所述第二通道圖案的所述多個單獨的半導體圖案中的至少一個半導體圖案的最外側壁。所述第二閘極電極可位於所述第二通道圖案的所述多個單獨的半導體圖案中的所述至少一個半導體圖案的頂表面、底表面及側壁上，且可不位於所述第二通道圖案中所包括的所述半導體圖案中的所述至少一個半導體圖案的所述最外側壁上。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：第一主動圖案及第二主動圖案，位於基板上；一對第一源極/汲極圖案及第一通道圖案，所述一對第一源極/汲極圖案位於所述第一主動圖案上，所述第一通道圖案位於所述一對第一源極/汲極圖案之間；一對第二源極/汲極圖案及第二通道圖案，所述一對第二源極/汲極圖案位於所述第二主動圖案上，所述第二通道圖案位於所述一對第二源極/汲極圖案之間，所述第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案；閘極電極，位於所述第一通道圖案及所述第二通道圖案上；閘極介電層，位於所述閘極電極與所述第一通道圖案及所述第二通道圖案之間；閘極間隔件，位於所述閘極電極的至少一個側壁上；第一閘極切割圖案，與所述第一通道圖案相鄰且穿透所述閘極電極；第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述閘極電極；第一殘餘圖案，位於所述第一閘極切割圖案與所述第一通道圖案之間；閘極頂蓋圖案，位於所述閘極電極以及所述第一閘極切割圖案及所述第二閘極切割圖案上；層間介電層，位於所述閘極頂蓋圖案上；主動接觸件，穿透所述層間介電層且與所述一對第一源極/汲極圖案及/或所述一對第二源極/汲極圖案中的至少一個源極/汲極圖案電性連接；閘極接觸件，穿透所述層間介電層及所述閘極頂蓋圖案且與所述閘極電極電性連接；第一金屬層，位於所述層間介電層上，所述第一金屬層包括位於所述第一閘極切割圖案上的第一電源線、位於所述第二閘極切割圖案上的第二電源線以及位於所述第一電源線與所述第二電源線之間的多條第一配線走線，所述第一配線走線對應地電性連接至所述主動接觸件及所述閘極接觸件；以及第二金屬層，位於所述第一金屬層上。所述第二金屬層可包括電性連接至所述第一金屬層的多條第二配線走線。所述第一殘餘圖案可覆蓋所述第一通道圖案的所述多個半導體圖案中的至少一個半導體圖案的第一最外側壁。所述第一殘餘圖案的頂表面可具有在自所述第一通道圖案朝向所述第一閘極切割圖案的方向上增大的高度。
根據本發明概念的一些示例性實施例，一種製造半導體裝置的方法可包括：在基板的主動圖案上形成堆疊圖案，所述堆疊圖案包括交替堆疊於所述主動圖案上的多個犧牲層與多個半導體圖案；在所述堆疊圖案上形成跨所述堆疊圖案延伸的犧牲圖案；在所述犧牲圖案上形成層間介電層；形成穿透所述犧牲圖案的局部區的閘極切割圖案；使用蝕刻製程來對所述犧牲圖案進行選擇性蝕刻，以形成暴露出所述堆疊圖案的外部區域；基於容許所述犧牲圖案的一部分保留於所述閘極切割圖案與所述堆疊圖案之間而在所述犧牲圖案的所述蝕刻製程期間形成殘餘圖案；基於選擇性地移除所述堆疊圖案的所述犧牲層而在所述堆疊圖案的所述多個半導體圖案之間形成內部區域，所述犧牲層暴露至所述外部區於；以及形成對所述內部區域及所述外部區域進行填充的閘極電極。
圖1、圖2及圖3例示出根據本發明概念一些示例性實施例的示出半導體裝置的邏輯胞元的概念圖。
參照圖1，可提供單高度胞元SHC。舉例而言，在基板100上可設置有第一電源線M1_R1及第二電源線M1_R2。第一電源線M1_R1可為用於提供汲極電壓VDD（例如，電源電壓）的路徑。第二電源線M1_R2可為用於提供源極電壓VSS（例如，地電壓）的路徑。
單高度胞元SHC可界定於第一電源線M1_R1與第二電源線M1_R2之間。單高度胞元SHC可包括一個p通道金屬氧化物半導體場效電晶體（p-channel MOSFET，PMOSFET）區PR及一個n通道金屬氧化物半導體場效電晶體（n-channel MOSFET，NMOSFET）區NR。舉例而言，單高度胞元SHC可具有設置於第一電源線M1_R1與第二電源線M1_R2之間的互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）結構。
PMOSFET區PR及NMOSFET區NR中的每一者可在第一方向D1上具有第一寬度W1。第一高度HE1可被界定為單高度胞元SHC在第一方向D1上的長度。第一高度HE1可與第一電源線M1_R1與第二電源線M1_R2之間的距離（例如，節距）相同或實質上相同。
單高度胞元SHC可構成一個邏輯胞元。在本說明書中，邏輯胞元可意指執行特定功能的邏輯裝置，例如與（AND）、或（OR）、互斥或（XOR）、異或非（XNOR）及反相器。舉例而言，邏輯胞元可包括用於構成邏輯裝置的電晶體及將電晶體連接至彼此的配線走線。
參照圖2，可提供雙高度胞元DHC。舉例而言，在基板100上可設置有第一電源線M1_R1、第二電源線M1_R2及第三電源線M1_R3。第一電源線M1_R1可位於第二電源線M1_R2與第三電源線M1_R3之間。第三電源線M1_R3可為用於提供汲極電壓VDD的路徑。
雙高度胞元DHC可界定於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可包括第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1及第二NMOSFET區NR2。
第一NMOSFET區NR1可與第二電源線M1_R2相鄰。第二NMOSFET區NR2可與第三電源線M1_R3相鄰。第一PMOSFET區PR1及第二PMOSFET區PR2可與第一電源線M1_R1相鄰。當在平面中觀察時，第一電源線M1_R1可位於第一PMOSFET區PR1與第二PMOSFET區PR2之間。
第二高度HE2可被界定為雙高度胞元DHC在第一方向D1上的長度。第二高度HE2可為圖1所示第一高度HE1的約兩倍。雙高度胞元DHC的第一PMOSFET區PR1與第二PMOSFET區PR2可共同作為單個PMOSFET區進行操作。
因此，雙高度胞元DHC可具有如下的PMOS電晶體：所述PMOS電晶體的通道大小大於以上在圖1中論述的單高度胞元SHC中所包括的PMOS電晶體的通道大小。舉例而言，雙高度胞元DHC中所包括的PMOS電晶體的通道大小可為單高度胞元SHC中所包括的PMOS電晶體的通道大小的約兩倍。總之，雙高度胞元DHC可以較單高度胞元SHC的速度高的速度進行操作。在本發明概念中，圖2中所示的雙高度胞元DHC可被界定為多高度胞元。儘管未示出，然而多高度胞元可包括胞元高度是單高度胞元SHC的高度的約三倍的三高度胞元。
參照圖3，在基板100上可設置有以二維方式進行定位的第一單高度胞元SHC1、第二單高度胞元SHC2及雙高度胞元DHC。第一單高度胞元SHC1可位於第一電源線M1_R1與第二電源線M1_R2之間。第二單高度胞元SHC2可位於第一電源線M1_R1與第三電源線M1_R3之間。第二單高度胞元SHC2可在第一方向D1上與第一單高度胞元SHC1相鄰。
雙高度胞元DHC可位於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可在第二方向D2上與第一單高度胞元SHC1及第二單高度胞元SHC2相鄰。
在第一單高度胞元SHC1與雙高度胞元DHC之間以及第二單高度胞元SHC2與雙高度胞元DHC之間可設置有分隔結構DB。分隔結構DB可將雙高度胞元DHC的主動區與第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的主動區電性分隔開。
圖4例示出根據本發明概念一些示例性實施例的示出半導體裝置的平面圖。圖5A、圖5B、圖5C、圖5D及圖5E例示出分別沿著圖4所示線A-A’、B-B’、C-C’、D-D’及E-E’截取的剖視圖。圖6例示出示出圖5D中所繪示的區段M的實例的放大圖。圖4及圖5A至圖5E中所示的半導體裝置是圖3所示第一單高度胞元SHC1及第二單高度胞元SHC2的詳細實例。
參照圖4及圖5A至圖5E，在基板100上可設置有第一單高度胞元SHC1及第二單高度胞元SHC2。第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者可包括包含於邏輯電路中的邏輯電晶體。基板100可為化合物半導體基板或者包含矽、鍺或矽-鍺的半導體基板。舉例而言，基板100可為矽基板。
基板100可具有第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1及第二NMOSFET區NR2。第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1及第二NMOSFET區NR2中的每一者可在第二方向D2上延伸。第一單高度胞元SHC1可包括第一NMOSFET區NR1及第一PMOSFET區PR1，且第二單高度胞元SHC2可包括第二PMOSFET區PR2及第二NMOSFET區NR2。
位於基板100上的第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分上的溝渠TR界定。第一主動圖案AP1可設置於第一PMOSFET區PR1及第二PMOSFET區PR2中的每一者上。第二主動圖案AP2可設置於第一NMOSFET區NR1及第二NMOSFET區NR2中的每一者上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上突出的部分。在一些示例性實施例中，第一主動圖案AP1或第二主動圖案AP2中的至少一者可位於靜態隨機存取記憶體（SRAM）胞元中。在一些示例性實施例中，第一主動圖案AP1或第二主動圖案AP2中的至少一者可位於邏輯胞元中。
溝渠TR可使用裝置隔離層ST進行填充。裝置隔離層ST可包括氧化矽層。裝置隔離層ST可不覆蓋第一通道圖案CH1及第二通道圖案CH2（其將在以下進行論述）中的任一者。
在裝置隔離層ST與第一主動圖案AP1或第二主動圖案AP2之間可插置有襯墊層OLI。襯墊層OLI可直接覆蓋第一主動圖案AP1及第二主動圖案AP2中的每一者的側壁。舉例而言，襯墊層OLI可直接覆蓋溝渠TR的側壁。襯墊層OLI可直接覆蓋溝渠TR的底表面。舉例而言，襯墊層OLI可包括氧化矽層、氮化矽層或其組合。在本發明概念的一些示例性實施例中，襯墊層OLI可包含與裝置隔離層ST的材料相同的材料，且在此種情形中，在襯墊層OLI與裝置隔離層ST之間可不出現邊界。
在第一主動圖案AP1上可設置有第一通道圖案CH1。在第二主動圖案AP2上可設置有第二通道圖案CH2。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3（例如，彼此堆疊且間隔開的多個半導體圖案）。第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在垂直方向或第三方向D3上彼此間隔開。應理解，彼此「間隔開」的元件可被隔離而不會彼此直接接觸。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含結晶矽。
在第一主動圖案AP1上可設置有多個第一源極/汲極圖案SD1。在第一主動圖案AP1的上部部分上可形成有多個第一凹陷部RS1。第一源極/汲極圖案SD1可設置於對應的第一凹陷部RS1中。第一源極/汲極圖案SD1可為具有第一導電類型（例如，p型）的雜質區。第一通道圖案CH1可插置於一對第一源極/汲極圖案SD1之間。舉例而言，所述一對第一源極/汲極圖案SD1可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3連接至彼此。
在第二主動圖案AP2上可設置有多個第二源極/汲極圖案SD2。在第二主動圖案AP2的上部部分上可形成有多個第二凹陷部RS2。第二源極/汲極圖案SD2可設置於對應的第二凹陷部RS2中。第二源極/汲極圖案SD2可為具有第二導電類型（例如，n型）的雜質區。第二通道圖案CH2可插置於一對第二源極/汲極圖案SD2之間。舉例而言，所述一對第二源極/汲極圖案SD2可經由彼此堆疊且間隔開的堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3（其可被稱為第二通道圖案CH2的多個單獨的半導體圖案）連接至彼此。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有位於與第三半導體圖案SP3的頂表面的水準相同或實質上相同的水準處的頂表面。作為另一實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有位於較第三半導體圖案SP3的頂表面的水準高的水準處的頂表面。
如本文中所闡述的表面、端部、結構等的「水準」或「高度」可指在第三方向D3上距共用（例如，相同）參考位置（例如，基板100的上表面及/或下表面）的距離。因此，當第一元件在本文中被闡述為位於較第二元件高的水準或高度處時，第一元件可相較於第二元件在第三方向D3上距共用參考位置（例如，基板100的上表面及/或下表面）更遠。此外，當第一元件在本文中被闡述為位於較第二元件低的水準或高度處時，第一元件可相較於第二元件在第三方向D3上距共用參考位置（例如，基板100的上表面及/或下表面）更近。此外，當第一元件在本文中被闡述為位於與第二元件相同或實質上相同的水準處時，第一元件可與第二元件在第三方向D3上同等地遠離/靠近共用參考位置（例如，基板100的上表面及/或下表面）。
第一源極/汲極圖案SD1可包含晶格常數較基板100的半導體元素的晶格常數大的半導體元素（例如，SiGe）。因此，一對第一源極/汲極圖案SD1可向第一通道圖案CH1提供壓縮應力。第二源極/汲極圖案SD2可包含與基板100的半導體元素相同的半導體元素（例如，Si）。
第一源極/汲極圖案SD1中的每一者可包括第一半導體層SEL1及位於第一半導體層SEL1上的第二半導體層SEL2。返回參照圖5A，以下將闡述第一源極/汲極圖案SD1在第二方向D2上的橫截面形狀。
第一半導體層SEL1可覆蓋第一凹陷部RS1的內壁。第一半導體層SEL1可具有在自其下部部分朝向其上部部分的方向上減小的厚度。舉例而言，第一凹陷部RS1的底表面上的第一半導體層SEL1在第三方向D3上的厚度可大於第一凹陷部RS1的上部部分上的第一半導體層SEL1在第二方向D2上的厚度。第一半導體層SEL1可沿著第一凹陷部RS1的輪廓被塑形成類似於U的形狀。
第二半導體層SEL2可對使用第一半導體層SEL1填充的第一凹陷部RS1的其餘部分進行填充。第二半導體層SEL2可具有較第一半導體層SEL1的體積大的體積。舉例而言，第二半導體層SEL2的體積與第一源極/汲極圖案SD1的總體積的比率可大於第一半導體層SEL1的體積與第一源極/汲極圖案SD1的總體積的比率。
第一半導體層SEL1及第二半導體層SEL2中的每一者可包含矽-鍺（SiGe）。舉例而言，第一半導體層SEL1可含有濃度相對低的鍺（Ge）。在本發明概念的一些示例性實施例中，第一半導體層SEL1可包含矽（Si）且可不包含鍺（Ge）。第一半導體層SEL1可具有約0原子%至約10原子%的鍺濃度。
第二半導體層SEL2可含有濃度相對高的鍺（Ge）。舉例而言，第二半導體層SEL2可具有約30原子%至約75原子%的鍺（Ge）濃度。第二半導體層SEL2的鍺濃度可在第三方向D3上增大。舉例而言，與第一半導體層SEL1相鄰的第二半導體層SEL2可具有約40原子%的鍺濃度，但第二半導體層SEL2的上部部分可具有約60原子%的鍺濃度。
第一半導體層SEL1及第二半導體層SEL2可包含使第一源極/汲極圖案SD1具有p型導電類型的雜質（例如，硼）。第二半導體層SEL2的雜質濃度（例如，原子百分比）可大於第一半導體層SEL1的雜質濃度。
第一半導體層SEL1可減少或防止基板100與第二半導體層SEL2之間以及第二半導體層SEL2與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3之間的堆疊層錯（stacking fault）。堆疊層錯的出現可能會增大通道電阻。堆疊層錯可能容易出現於第一凹陷部RS1的底板（floor）處。因此，與第一凹陷部RS1的底板相鄰的第一半導體層SEL1具有相對大的厚度可為優選的，以減少或防止堆疊層錯。
第一半導體層SEL1可在使用閘極電極GE的第一部PO1、第二部PO2及第三部PO3（其將在以下進行論述）替換犧牲層SAL的同時保護第二半導體層SEL2。舉例而言，第一半導體層SEL1可減少或防止第二半導體層SEL2被對犧牲層SAL進行蝕刻的蝕刻材料蝕刻。
閘極電極GE可被設置成在跨第一通道圖案CH1及第二通道圖案CH2行進的同時在第一方向D1上延伸。閘極電極GE可在第二方向D2上以第一節距排列。閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2在垂直方向上交疊。與第一通道圖案CH1在垂直方向上交疊的閘極電極GE在本文中可被稱為第一通道圖案CH1上的第一閘極電極。
閘極電極GE可包括插置於第一半導體圖案SP1與主動圖案AP1或AP2之間的第一部PO1、插置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二部PO2、插置於第二半導體圖案SP2與第三半導體圖案SP3之間的第三部PO3以及位於第三半導體圖案SP3上的第四部PO4。
再次參照圖5A，在PMOSFET區PR上，閘極電極GE可在閘極電極GE的第一部PO1、第二部PO2及第三部PO3處具有不同的寬度。舉例而言，第三部PO3在第二方向D2上的最大寬度可大於第二部PO2在第二方向D2上的最大寬度。第一部PO1在第二方向D2上的最大寬度可大於第三部PO3在第二方向D2上的最大寬度。
返回參照圖5D及圖5E，閘極電極GE可設置於第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及側壁SW1及SW2中的至少一者上。在此意義上，根據一些示例性實施例的電晶體可為其中閘極電極GE以三維方式環繞第一通道圖案CH1及第二通道圖案CH2的三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET）或全環繞閘極場效電晶體（gate-all-around field-effect transistor，GAAFET））。
舉例而言，第一單高度胞元SHC1可具有在第二方向D2上相對於彼此的第一邊界BD1與第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。第一單高度胞元SHC1可具有在第一方向D1上相對於彼此的第三邊界BD3與第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。
閘極切割圖案CT可位於第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者在第二方向D2的邊界上。舉例而言，閘極切割圖案CT可位於第一單高度胞元SHC1的第三邊界BD3及第四邊界BD4上。閘極切割圖案CT可沿著第三邊界BD3以第一節距排列。閘極切割圖案CT可沿著第四邊界BD4以第一節距排列。當在平面中觀察時，第三邊界BD3及第四邊界BD4上的閘極切割圖案CT可被定位成與對應的閘極電極GE交疊。閘極切割圖案CT可包含介電材料，例如氧化矽層、氮化矽層或其組合。
閘極切割圖案CT可將第一單高度胞元SHC1上的閘極電極GE與第二單高度胞元SHC2上的閘極電極GE分隔開。閘極切割圖案CT可插置於第一單高度胞元SHC1上的閘極電極GE與第二單高度胞元SHC2上的閘極電極GE之間，所述閘極電極GE在第一方向D1上彼此對準。舉例而言，閘極切割圖案CT可將在第一方向D1上延伸的閘極電極GE劃分成多個閘極電極GE。
返回參照圖4，閘極切割圖案CT中的至少一者可不位於胞元的邊界上，而是可位於胞元內。舉例而言，閘極切割圖案CT可位於第二單高度胞元SHC2的第二PMOSFET區PR2與第二NMOSFET區NR2之間。
閘極切割圖案CT可與區PR1、PR2、NR1及NR2中的和閘極切割圖案CT相鄰的一者間隔開各種距離。舉例而言，第一閘極切割圖案CT1可穿透第二閘極電極GE2且可與和第一閘極切割圖案CT1相鄰的第一PMOSFET區PR1間隔開第一距離DI1。第二閘極切割圖案CT2可穿透第二閘極電極GE2且可與和第二閘極切割圖案CT2相鄰的第一NMOSFET區NR1間隔開第二距離DI2。第一距離DI1可大於第二距離DI2。
返回參照圖4及圖5A至圖5E，一對閘極間隔件GS可位於閘極電極GE的第四部PO4的相對的側壁上。閘極間隔件GS可沿著閘極電極GE在第一方向D1上延伸。閘極間隔件GS可具有較閘極電極GE的頂表面高的頂表面。閘極間隔件GS的頂表面可與第一層間介電層110（其將在以下進行論述）的頂表面共面。閘極間隔件GS可包含選自SiCN、SiCON及SiN中的至少一者。作為另外一種選擇，閘極間隔件GS可各自包括由選自SiCN、SiCON及SiN中的至少兩者形成的多層。
閘極頂蓋圖案GP可設置於閘極電極GE上且可被理解成位於第一閘極切割圖案CT1及第二閘極切割圖案CT2上。閘極頂蓋圖案GP可沿著閘極電極GE在第一方向D1上延伸。閘極頂蓋圖案GP可包含相對於第一層間介電層110及第二層間介電層120（其將在以下進行論述）具有蝕刻選擇性的材料。舉例而言，閘極頂蓋圖案GP可包含選自SiON、SiCN、SiCON及SiN中的至少一者。
在閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可插置有閘極介電層GI。閘極介電層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及相對的側壁SW1與SW2。閘極介電層GI可覆蓋閘極電極GE下方的裝置隔離層ST的頂表面。閘極介電層GI可覆蓋閘極切割圖案CT的側壁（參見圖5D及圖5E）。
在本發明概念的一些示例性實施例中，閘極介電層GI可包括氧化矽層、氮氧化矽層及高介電常數（high dielectric constant，high-k）介電層中的一或多者。高介電常數介電層可包含介電常數大於氧化矽層的介電常數的材料。舉例而言，高介電常數介電材料可包括選自氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的至少一者。
在一些示例性實施例中，根據本發明概念的半導體裝置可包括使用負電容器的負電容場效電晶體。舉例而言，閘極介電層GI可包括展現出鐵電性質的鐵電材料層及展現出順電性質的順電材料層。
鐵電材料層可具有負電容且順電材料層可具有正電容。舉例而言，當二或更多個電容器串聯連接時且當每一電容器具有正電容時，總電容可減小至小於每一電容器的電容。相比之下，當串聯連接的二或更多個電容器中的至少一者具有負電容時，總電容可具有增大至大於每一電容器的電容的絕對值的正值。
當具有負電容的鐵電材料層串聯連接至具有正電容的順電材料層時，串聯連接的鐵電材料層與順電材料層的總電容可增大。總電容的增大可用於使得包括鐵電材料層的電晶體能夠在室溫下具有小於約60毫伏/十倍漏電流變化（mV/decade）的次臨限擺幅（sub-threshold swing）。
鐵電材料層可具有鐵電性質。鐵電材料層可包含例如選自氧化鉿、氧化鉿鋯、氧化鋇鍶鈦及氧化鉛鋯鈦中的至少一者。舉例而言，氧化鉿鋯可為其中氧化鉿經鋯（Zr）摻雜的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）及氧（O）的化合物。
鐵電材料層可更包含摻雜至其中的雜質。舉例而言，雜質可包括選自鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及錫（Sn）中的至少一者。鐵電材料層中所包含的雜質的類型可依據鐵電材料層中所包含的鐵電材料而發生改變。
當鐵電材料層包含氧化鉿時，鐵電材料層可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及釔（Y）等雜質中的至少一者。
當雜質是鋁（Al）時，鐵電材料層可包含約3原子百分比至約8原子百分比的鋁。在本說明書中，雜質的比率可為鋁與鉿和鋁之和的比率。
當雜質是矽（Si）時，鐵電材料層可包含約2原子百分比至約10原子百分比的矽。當雜質是釔（Y）時，鐵電材料層可包含約2原子百分比至約10原子百分比的釔。當雜質是釓（Gd）時，鐵電材料層可包含約1原子百分比至約7原子百分比的釓。當雜質是鋯（Zr）時，鐵電材料層可包含約50原子百分比至約80原子百分比的鋯。
順電材料層可具有順電性質。順電材料層可包含例如選自氧化矽及高介電常數金屬氧化物中的至少一者。順電材料層中所包含的金屬氧化物可包括例如選自氧化鉿、氧化鋯及氧化鋁中的至少一者，但發明概念並非僅限於此。
鐵電材料層與順電材料層可包含相同的材料。鐵電材料層可具有鐵電性質，但順電材料層可不具有鐵電性質。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，鐵電材料層中所包含的氧化鉿可具有與順電材料層中所包含的氧化鉿的晶體結構不同的晶體結構。
鐵電材料層可具有呈鐵電性質的厚度。鐵電材料層的厚度可介於例如從約0.5奈米至約10奈米的範圍內。由於鐵電材料具有其自己的呈現出鐵電性質的臨界厚度，因此鐵電材料層的厚度可取決於鐵電材料。
舉例而言，閘極介電層GI可包括單個鐵電材料層。作為另一實例，閘極介電層GI可包括彼此間隔開的多個鐵電層。閘極介電層GI可具有其中多個鐵電材料層與多個順電材料層交替堆疊的堆疊結構。
閘極電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極介電層GI上且可與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3相鄰。第一金屬圖案可包含控制電晶體的臨限電壓的功函數金屬。可調整第一金屬圖案的厚度及組成物，以達成電晶體的期望臨限電壓。舉例而言，閘極電極GE的第一部PO1、第二部PO2及第三部PO3可由第一金屬圖案或功函數金屬形成。
第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含氮（N）及選自鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）中的至少一種金屬。另外，第一金屬圖案可更包含碳（C）。第一金屬圖案可包括多個堆疊的功函數金屬層。
第二金屬圖案可包含電阻小於第一金屬圖案的電阻的金屬。舉例而言，第二金屬圖案可包含選自鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）中的至少一種金屬。舉例而言，閘極電極GE的第四部PO4可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。
返回參照圖5B，在第一NMOSFET區NR1及第二NMOSFET區NR2上可設置有內部間隔件IP。內部間隔件IP可對應地插置於第二源極/汲極圖案SD2與閘極電極GE的第一部PO1、第二部PO2及第三部PO3之間。內部間隔件IP可與第二源極/汲極圖案SD2直接接觸。內部間隔件IP可將第二源極/汲極圖案SD2與閘極電極GE的第一部PO1、第二部PO2及第三部PO3中的每一者分隔開。
在基板100上可設置有第一層間介電層110。第一層間介電層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間介電層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面共面或實質上共面的頂表面。在第一層間介電層110上可設置有第二層間介電層120，第二層間介電層120位於閘極頂蓋圖案GP上且覆蓋閘極頂蓋圖案GP。在第二層間介電層120上可設置有第三層間介電層130。在第三層間介電層130上可設置有第四層間介電層140。舉例而言，第一層間介電層110至第四層間介電層140可包括氧化矽層。
第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者可在其相對的側上設置有在第二方向D2上相對於彼此的一對分隔結構DB。舉例而言，所述一對分隔結構DB可對應地設置於第一單高度胞元SHC1的第一邊界BD1及第二邊界BD2上。分隔結構DB可在與閘極電極GE平行的第一方向D1上延伸。分隔結構DB與和分隔結構DB相鄰的閘極電極GE之間的節距可與第一節距相同。
分隔結構DB可穿透第一層間介電層110及第二層間介電層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分隔結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分隔結構DB可將第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的主動區與另一胞元的主動區電性分隔開。
主動接觸件AC可被設置成穿透第一層間介電層110及第二層間介電層120且對應地與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。在閘極電極GE的相對的側上可設置有一對主動接觸件AC。當在平面中觀察時，主動接觸件AC可具有在第一方向D1上延伸的條形形狀。
主動接觸件AC可為自對準接觸件。舉例而言，閘極頂蓋圖案GP及閘極間隔件GS可用於以自對準方式形成主動接觸件AC。主動接觸件AC可覆蓋例如閘極間隔件GS的側壁的至少一部分。儘管未示出，然而主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的一部分。
矽化物圖案SC可對應地插置於主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間。主動接觸件AC可經由矽化物圖案SC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的一者。矽化物圖案SC可包含金屬矽化物，例如選自矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷中的至少一者。
返回參照圖5C，第一單高度胞元SHC1上的至少一個主動接觸件AC可將第一PMOSFET區PR1的第一源極/汲極圖案SD1電性連接至第一NMOSFET區NR1的第二源極/汲極圖案SD2。主動接觸件AC可在第一方向D1上自第一NMOSFET區NR1的第二源極/汲極圖案SD2延伸至第一PMOSFET區PR1的第一源極/汲極圖案SD1。主動接觸件AC可包括位於第一源極/汲極圖案SD1上的第一本體BP1及位於第二源極/汲極圖案SD2上的第二本體BP2。第一本體BP1可經由矽化物圖案SC連接至第一源極/汲極圖案SD1的頂表面，且第二本體BP2可經由矽化物圖案SC連接至第二源極/汲極圖案SD2的頂表面。第一主動接觸件AC1可更包括插置於第一本體BP1與第二本體BP2之間的突出部PRP。突出部PRP可設置於第一PMOSFET區PR1與第一NMOSFET區NR1之間的裝置隔離層ST上。
突出部PRP可在沿著第一源極/汲極圖案SD1的傾斜側壁行進的同時自第一本體BP1朝向裝置隔離層ST延伸。突出部PRP可在沿著第二源極/汲極圖案SD2的傾斜側壁行進的同時自第二本體BP2朝向裝置隔離層ST延伸。突出部PRP可具有較第一本體BP1及第二本體BP2中的每一者的底表面低的底表面。突出部PRP的底表面可被定位成高於裝置隔離層ST。舉例而言，突出部PRP可跨第一層間介電層110而與裝置隔離層ST間隔開。
根據本發明概念的一些示例性實施例，主動接觸件AC不僅可經由第一本體BP1連接至第一源極/汲極圖案SD1的頂表面，而且亦可經由突出部PRP連接至第一源極/汲極圖案SD1的傾斜側壁。舉例而言，突出部PRP可增大主動接觸件AC與第一源極/汲極圖案SD1之間的接觸面積。因此，主動接觸件AC與第一源極/汲極圖案SD1之間的電阻可減小。同樣，突出部PRP可引起主動接觸件AC與第二源極/汲極圖案SD2之間的電阻減小。總之，可提高根據本發明概念的一些示例性實施例的半導體裝置的操作速度。
閘極接觸件GC可被設置成穿透第二層間介電層120及閘極頂蓋圖案GP且與對應的閘極電極GE電性連接（例如，電性連接及/或被配置成電性連接）。當在平面中觀察時，第一單高度胞元SHC1上的閘極接觸件GC可被定位成與第一PMOSFET區PR1交疊。舉例而言，第一單高度胞元SHC1上的閘極接觸件GC可設置於第一主動圖案AP1上（參見圖5A）。
在閘極電極GE上，閘極接觸件GC可不受位置限制地自由定位。舉例而言，第二單高度胞元SHC2上的閘極接觸件GC可位於對第二PMOSFET區PR2、第二NMOSFET區NR2及第二溝渠TR2進行填充的裝置隔離層ST上（參見圖4）。
在本發明概念的一些示例性實施例中，參照圖5A及圖5C，主動接觸件AC可具有與閘極接觸件GC相鄰的上部部分，且主動接觸件AC的上部部分可使用上部介電圖案UIP進行填充。上部介電圖案UIP可具有較閘極接觸件GC的底表面低的底表面。舉例而言，上部介電圖案UIP可使與閘極接觸件GC相鄰的主動接觸件AC具有較閘極接觸件GC的底表面低的頂表面。因此，可減少或防止由閘極接觸件GC與和閘極接觸件GC相鄰的主動接觸件AC之間的接觸導致的短路（short circuit）。
主動接觸件AC及閘極接觸件GC中的每一者可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可包含選自鋁、銅、鎢、鉬及鈷中的至少一種金屬。障壁圖案BM可覆蓋導電圖案FM的側壁及底表面。障壁圖案BM可包括金屬層與金屬氮化物層的組合。金屬層可包含選自鈦、鉭、鎢、鎳、鈷及鉑中的至少一者。金屬氮化物層可包括選自氮化鈦（TiN）層、氮化鉭（TaN）層、氮化鎢（WN）層、氮化鎳（NiN）層、氮化鈷（CoN）層及氮化鉑（PtN）層中的至少一者。
第一金屬層M1可設置於第三層間介電層130中，且因此位於第二層間介電層120上。舉例而言，第一金屬層M1可包括第一電源線M1_R1、第二電源線M1_R2、第三電源線M1_R3及第一配線走線M1_I。第一金屬層M1的線M1_R1、M1_R2、M1_R3及M1_I可在第二方向D2上彼此平行地延伸。第一電源線M1_R1可位於第一閘極切割圖案CT1上（例如，與第一閘極切割圖案CT1在垂直方向上交疊），第二電源線M1_R2可位於第二閘極切割圖案CT2上，且第一配線走線M1_I可對應地電性連接至主動接觸件AC及閘極接觸件GC（例如，單獨的第一配線走線M1_I可電性連接至主動接觸件AC或閘極接觸件GC中的單獨一者）。
舉例而言，第一電源線M1_R1及第二電源線M1_R2可對應地設置於第一單高度胞元SHC1的第三邊界BD3及第四邊界BD4上。第一電源線M1_R1可沿著第三邊界BD3在第二方向D2上延伸。第二電源線M1_R2可沿著第四邊界BD4在第二方向D2上延伸。
第一金屬層M1的第一配線走線M1_I可以第二節距沿著第一方向D1排列。第二節距可小於第一節距。第一配線走線M1_I中的每一者可具有較第一電源線M1_R1、第二電源線M1_R2及第三電源線M1_R3中的每一者的線寬小的線寬。
第一金屬層M1可更包括第一通孔VI1。第一通孔VI1可對應地設置於第一金屬層M1的線M1_R1、M1_R2、M1_R3及M1_I下方。第一通孔VI1可將主動接觸件AC電性連接至第一金屬層M1的線M1_R1、M1_R2、M1_R3及M1_I中的一者。第一通孔VI1可將閘極接觸件GC電性連接至第一金屬層M1的線M1_R1、M1_R2、M1_R3及M1_I中的一者。
第一金屬層M1的某條線與其下伏的第一通孔VI1可藉由獨立的製程形成。舉例而言，第一金屬層M1的某條線與其下伏的第一通孔VI1可各自藉由單鑲嵌製程形成。可採用亞20奈米製程（sub-20 nm process）來製造根據一些示例性實施例的半導體裝置。
第二金屬層M2可設置於第四層間介電層140中，且因此可位於第一金屬層M1上。第二金屬層M2可包括可電性連接至第一金屬層M1的多條第二配線走線M2_I。第二金屬層M2的第二配線走線M2_I可各自具有在第一方向D1上延伸的線性形狀或條形形狀。舉例而言，第二配線走線M2_I可在第一方向D1上平行地延伸。
第二金屬層M2可更包括對應地設置於第二配線走線M2_I下方的第二通孔VI2。第一金屬層M1的某條線可經由第二通孔VI2電性至第二金屬層M2的對應的線。第二金屬層M2的某條線與其下伏的第二通孔VI2可藉由雙鑲嵌製程同時形成。
第一金屬層M1的線與第二金屬層M2的線可包含相同的導電材料或不同的導電材料。舉例而言，第一金屬層M1的線及第二金屬層M2的線可包含選自鋁、銅、鎢、鉬及鈷中的至少一種金屬材料。儘管未示出，然而可在第四層間介電層140上附加地堆疊其他金屬層（例如，M3、M4、M5等）。堆疊的金屬層中的每一者可包括用於在胞元之間進行佈線的配線走線。
返回參照圖5D，以下將詳細闡述閘極電極GE中的第一閘極電極GE1、閘極切割圖案CT1及CT2以及殘餘圖案RPP1、RPP2及RPP3。第一閘極電極GE1可位於第一通道圖案CH1上。第一閘極電極GE1可位於第一通道圖案CH1及第二通道圖案CH2二者上。
在第一PMOSFET區PR1與第二PMOSFET區PR2之間的第三邊界BD3上可設置有穿透第一閘極電極GE1的第一閘極切割圖案CT1。第一閘極切割圖案CT1可與第一通道圖案CH1相鄰（例如，在第一方向D1及/或第二方向D2上）。在與第一NMOSFET區NR1相鄰的第四邊界BD4上可設置有穿透第一閘極電極GE1的第二閘極切割圖案CT2。第二閘極切割圖案CT2可與第二通道圖案CH2相鄰（例如，在第一方向D1及/或第二方向D2上）。
在第二PMOSFET區PR2上的第一閘極切割圖案CT1與第一通道圖案CH1之間可插置有第一殘餘圖案RPP1。在第一PMOSFET區PR1上的第一閘極切割圖案CT1與第一通道圖案CH1之間可插置有第二殘餘圖案RPP2。在第一NMOSFET區NR1上的第二閘極切割圖案CT2與第二通道圖案CH2之間可插置有第三殘餘圖案RPP3。至少如圖5D中所示，第三殘餘圖案RPP3可覆蓋第二通道圖案CH2的所述多個單獨的半導體圖案SP1至SP3中的至少一個半導體圖案的最外側壁。
第一殘餘圖案RPP1至第三殘餘圖案RPP3中的每一者可包含多晶矽、氧化矽或其任意組合。在一些示例性實施例中，選自第一殘餘圖案RPP1至第三殘餘圖案RPP3中的至少一者可被配置成使得與第一通道圖案CH1及第二通道圖案CH2中的一者相鄰的分區可包含多晶矽，且與閘極切割圖案CT相鄰的分區可包含氧化矽。
舉例而言，第一PMOSFET區PR1上的第一通道圖案CH1的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包括頂表面TS、第一側壁SW1、與第一側壁SW1相對的第二側壁SW2及底表面BS。第二側壁SW2可為半導體圖案的最外側壁。如圖所示，第二殘餘圖案RPP2可覆蓋第一通道圖案CH1的半導體圖案SP1至SP1中的至少一個半導體圖案（或所有半導體圖案）的最外側壁SW1。閘極電極GE（例如，第一閘極電極GE1）可覆蓋頂表面TS、第一側壁SW1及底表面BS（且因此可位於頂表面TS、第一側壁SW1及底表面BS上）。閘極電極GE可不覆蓋第二側壁SW2而是可暴露出第二側壁SW2。應理解，「覆蓋」另一元件的表面的元件可直接接觸所述另一元件的表面，以遮蔽所述表面而不被暴露出。
頂表面TS、底表面BS及第一側壁SW1可被閘極介電層GI覆蓋。頂表面TS、底表面BS及第一側壁SW1可跨閘極介電層GI面對閘極電極GE。第二側壁SW2可不被閘極介電層GI覆蓋。第二側壁SW2可被第二殘餘圖案RPP2覆蓋。
第二殘餘圖案RPP2可具有與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的第二側壁SW2直接接觸的第三側壁SW3。第二殘餘圖案RPP2可具有與第三側壁SW相對且與第一閘極切割圖案CT1直接接觸的第四側壁SW4。第二殘餘圖案RPP2的第三側壁SW3可具有不與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的任一者接觸（例如，不直接接觸）的部分，且第三側壁SW3的所述部分可被閘極介電層GI覆蓋。
第一殘餘圖案RPP1及第三殘餘圖案RPP3的詳細說明可與上述第二殘餘圖案RPP2的說明相同或實質上相同或者相似。
第一單高度胞元SHC1上的第一閘極電極GE1可在其上部部分（例如，第一閘極電極GE1的上部部分，其可為第一閘極電極GE1相對於基板100的遠端部分）上包括第一延伸部EXP1、第二延伸部EXP2以及位於第一延伸部EXP1與第二延伸部EXP2之間的主部MIP。第一延伸部EXP1可被設置成位於第二殘餘圖案RPP2上且與第二殘餘圖案RPP2在垂直方向上交疊（例如，在第三方向D3上交疊）。第一延伸部EXP1可跨閘極介電層GI與第一閘極切割圖案CT1相鄰。
第二延伸部EXP2可設置於第三殘餘圖案RPP3上且與第三殘餘圖案RPP3在垂直方向上交疊。第二延伸部EXP2可跨閘極介電層GI與第二閘極切割圖案CT2相鄰。由於第一單高度胞元SHC1上的第一閘極電極GE1包括第一延伸部EXP1及第二延伸部EXP2，因此第一閘極電極GE1可被塑形成類似於T的形狀。
主部MIP可為第一閘極電極GE1的覆蓋第一通道圖案CH1及第二通道圖案CH2的部分。主部MIP可在第一方向D1上具有第一長度L1。第一長度L1可小於第二長度L2，所述第二長度L2是第一閘極切割圖案CT1與第二閘極切割圖案CT2之間的距離。根據本發明概念的一些示例性實施例，第二殘餘圖案RPP2及第三殘餘圖案RPP3可使第一閘極電極GE1的主部MIP具有較第一閘極電極GE1的最大長度（例如，第二長度L2）小的長度（例如，第一長度L1）。
如上所述，根據本發明概念的一些示例性實施例，相對小的第一長度L1可被給予半導體裝置的閘極電極GE。閘極電極GE的長度減小可減小閘極電極GE的體積。因此，可減小閘極電極GE與和閘極電極GE相鄰的主動接觸件AC之間的寄生電容。另外，亦可減小閘極電極GE與和閘極電極GE相鄰的第一源極/汲極圖案SD1及第二源極/汲極圖案SD2之間的寄生電容。寄生電容的減小可引起半導體裝置的操作速度及電性特性的提高。
根據一些示例性實施例，第一通道圖案CH1及第二通道圖案CH2中的每一者可由第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3（或極薄的奈米片材）形成，且因此可具有薄的本體結構。根據一些示例性實施例的半導體裝置可具有完全耗盡的裝置性質。即使當根據一些示例性實施例的第一閘極電極GE1不覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的第二側壁SW2（如圖5D中所示）時，在源極與汲極之間亦可不發生衝穿（punch-through）。因此，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可作為正常的電晶體本體進行操作。
返回參照圖5E，以下將詳細闡述閘極電極GE中的第二閘極電極GE2、閘極切割圖案CT1及CT2以及殘餘圖案RPP1、RPP2及RPP3。
在第一PMOSFET區PR1與第二PMOSFET區PR2之間的第三邊界BD3上可設置有穿透第二閘極電極GE2的第一閘極切割圖案CT1。在與第一NMOSFET區NR1相鄰的第四邊界BD4上可設置有穿透第二閘極電極GE2的第二閘極切割圖案CT2。
在第二PMOSFET區PR2上的第一閘極切割圖案CT1與第一通道圖案CH1之間可插置有第一殘餘圖案RPP1。在第一NMOSFET區NR1上的第二閘極切割圖案CT2與第二通道圖案CH2之間可插置有第三殘餘圖案RPP3。根據一些示例性實施例，可在第一PMOSFET區PR1上的第一閘極切割圖案CT1與第一通道圖案CH1之間省略第二殘餘圖案RPP2。在此意義上，根據一些示例性實施例的半導體裝置可被配置成使得殘餘圖案RPP可插置於閘極切割圖案CT與通道圖案CH1及CH2中的一者之間或者可在閘極切割圖案CT與通道圖案CH1及CH2中的一者之間省略殘餘圖案RPP。
第一PMOSFET區PR1上的第一通道圖案CH1的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包括頂表面TS、第一側壁SW1、與第一側壁SW1相對的第二側壁SW2及底表面BS。由於省略第二殘餘圖案RPP2，因此第二閘極電極GE2可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的所有頂表面TS、底表面BS、第一側壁SW1及第二側壁SW2，且因此第二閘極電極GE2可環繞第一通道圖案CH1的所述多個半導體圖案SP1至SP3中的每一半導體圖案。舉例而言，第一PMOSFET區PR1上的第二閘極電極GE2可具有其中第二閘極電極GE2完全環繞通道的全環繞閘極結構。
穿透第二閘極電極GE2的第一閘極切割圖案CT1可具有較穿透第一閘極電極GE1的第一閘極切割圖案CT1的寬度（參見圖5D所示W1）小的寬度W2。當第一PMOSFET區PR1上的第一閘極切割圖案CT1與第一通道圖案CH1之間的距離（例如，DI1）增大第一閘極切割圖案CT1的寬度時，可省略第二殘餘圖案RPP2。
舉例而言，可給出第一距離DI1作為第一PMOSFET區PR1上的第一閘極切割圖案CT1與和第一閘極切割圖案CT1相鄰的第一通道圖案CH1之間的距離。可給出第二距離DI2作為第一NMOSFET區NR1上的第二閘極切割圖案CT2與第二通道圖案CH2之間的距離。第一距離DI1可大於第二距離DI2。由於第一距離DI1具有相對大的值，因此在第一PMOSFET區PR1上的第一閘極切割圖案CT1與第一通道圖案CH1之間可不形成殘餘圖案RPP。由於第二距離DI2具有相對小的值，因此在第一NMOSFET區NR1上的第二閘極切割圖案CT2與第二通道圖案CH2之間可形成第三殘餘圖案RPP3。
根據本發明概念，可調整閘極切割圖案CT與通道圖案CH1或CH2之間的間隔，以控制是否形成殘餘圖案RPP且亦控制殘餘圖案RPP的大小。在本發明概念的一些示例性實施例中，第一距離DI1與第二距離DI2可彼此相同或實質上相同。
當第二閘極電極GE2具有其中第二閘極電極GE2完全覆蓋通道圖案的圓周的全環繞閘極結構（在圖5E所示第一PMOSFET區PR1上例示出）時，第二閘極電極GE2可增大通道控制容量。然而，寄生電容可能會因第二閘極電極GE2的長度及體積的增大而增大。
因此，根據本發明概念的一些示例性實施例，在操作速度相較於通道控制容量更重要的電晶體區上，可提供殘餘圖案RPP以使閘極電極GE具有減小的長度，且在通道控制容量相較於操作速度更重要的電晶體區上，可省略殘餘圖案RPP以使閘極電極GE具有全環繞閘極結構。
參照圖6，以下將詳細闡述第二殘餘圖案RPP2的實例。第二殘餘圖案RPP2可包括突出區PRT。
第二殘餘圖案RPP2的突出區PRT可自第二殘餘圖案RPP2的第三側壁SW3朝向第一閘極電極GE1的第一部PO1、第二部PO2及第三部PO3突出。因此，突出區PRT可至少局部地與第一通道圖案CH1的半導體圖案SP1至SP3中的一或多者在垂直方向上交疊（例如，在第三方向D3上交疊），至少如圖6中所示。
舉例而言，突出區PRT中的最上部突出區PRT可直接覆蓋第三半導體圖案SP3的底表面BS的第一區RG1。第三半導體圖案SP3的底表面BS的其餘的第二區RG2可被閘極介電層GI覆蓋。
第三半導體圖案SP3可在第一方向D1上具有第三寬度W3。第三半導體圖案SP3的第一區RG1可在第一方向D1上具有第四寬度W4。第四寬度W4可與最上部突出區PRT的寬度相同或實質上相同。第四寬度W4與第三寬度W3的比率（W4/W3）可介於從約0.05至約0.2的範圍內。如圖5中所示，可省略突出區PRT。
至少如圖6至圖7中所示，第二殘餘圖案RPP2的頂表面TOS可具有凹形輪廓。舉例而言，第二殘餘圖案RPP2的頂表面TOS可具有在自第三半導體圖案SP3朝向第一閘極切割圖案CT1的方向上增大的高度（水準）。
圖7例示出示出圖5D中所繪示的區段M的實例的放大圖。參照圖7，第二殘餘圖案RPP2的頂表面TOS可低於（例如，在較低的水準或高度處）第三半導體圖案SP3的底表面BS，且因此可位於較第一通道圖案CH1的最上部半導體圖案（例如，第三半導體圖案SP3）低的高度處。舉例而言，第二殘餘圖案RPP2可不覆蓋第三半導體圖案SP3的第二側壁SW2。如圖7中所示，第二殘餘圖案RPP2可覆蓋位於第一通道圖案CH1的最上部半導體圖案（例如，SP3）下方的至少一個半導體圖案（例如，SP1及SP2）的最外側壁（例如，SW2）。如進一步所示，第一閘極電極GE1可環繞（例如，至少在第一方向D1及第三方向D3上完全環繞）最上部半導體圖案（例如，SP3）。最上部半導體圖案可與第二殘餘圖案隔離而不與第二殘餘圖案直接接觸。
第一閘極電極GE1可覆蓋第三半導體圖案SP3的所有頂表面TS、底表面BS、第一側壁SW1及第二側壁SW2。第一閘極電極GE1可具有其中第一閘極電極GE1完全環繞第三半導體圖案SP3的全環繞閘極結構。然而，第一閘極電極GE1可不覆蓋第一半導體圖案SP1及第二半導體圖案SP2的第二側壁SW2。
根據一些示例性實施例，第二殘餘圖案RPP2的頂表面TOS可被調整成將選自第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的至少一者配置成完全環繞第一閘極電極GE1。因此，可在不顯著減小通道控制容量的情況下提高電晶體的操作速度。
圖8及圖9例示出根據本發明概念一些示例性實施例的沿著圖4所示線E-E’截取的示出半導體裝置的剖視圖。在以下對圖8至圖9中所示的示例性實施例的說明中，將省略與以上參照圖4及圖5A至圖5E論述的技術特徵重覆的技術特徵的詳細說明，且將詳細論述其不同之處。
參照圖8，第一殘餘圖案RPP1可插置於第二PMOSFET區PR2上的第一閘極切割圖案CT1與第一通道圖案CH1之間。根據一些示例性實施例，第二殘餘圖案RPP2可插置於第一PMOSFET區PR1上的第一閘極切割圖案CT1與第一通道圖案CH1之間。在第一NMOSFET區NR1上的第二閘極切割圖案CT2與第二通道圖案CH2之間可省略第三殘餘圖案RPP3。舉例而言，第二殘餘圖案RPP2及第三殘餘圖案RPP3皆可不設置於第一單高度胞元SHC1上。
當第一單高度胞元SHC1相較於第二單高度胞元SHC2具有較操作速度而言更需要通道控制容量的胞元性質時，可在第一單高度胞元SHC1上僅選擇性地省略第二殘餘圖案RPP2及第三殘餘圖案RPP3。因此，第一單高度胞元SHC1上的第二閘極電極GE2可具有其中第二閘極電極GE2環繞第一通道圖案CH1的半導體圖案SP1至SP3的全環繞閘極結構。
參照圖9，第一閘極切割圖案CT1及第二閘極切割圖案CT2中的每一者可在第一方向D1上具有增大的寬度。舉例而言，第一閘極切割圖案CT1可具有與第二PMOSFET區PR2上的第一通道圖案CH1的側壁直接接觸的一個側壁。第一閘極切割圖案CT1可具有與第一PMOSFET區PR1上的第一通道圖案CH1的側壁直接接觸的相對側壁。
第一閘極切割圖案CT1可與第一通道圖案CH1中所包括的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的第二側壁SW2直接接觸。由於第一閘極切割圖案CT1與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3直接接觸，因此可省略前述殘餘圖案RPP1、RPP2及RPP3。
根據一些示例性實施例，閘極切割圖案CT可具有增大的寬度，且因此即使不存在殘餘圖案RPP，閘極電極GE亦可不覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的第二側壁SW2。由於閘極電極GE不覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的第二側壁SW2，因此可減小由閘極電極GE引起的寄生電容。
根據一些示例性實施例，具有增大的寬度的閘極切割圖案CT可使得省略以上在圖5D中論述的第一延伸部EXP1及第二延伸部EXP2。因此，可進一步減小由閘極電極GE引起的寄生電容。
圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖12C、圖12D、圖13A、圖13B、圖13C、圖13D、圖14A、圖14B、圖14C、圖14D、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C及圖16D例示出根據本發明概念一些示例性實施例的示出製造半導體裝置的方法的剖視圖。詳言之，圖10A、圖11A、圖12A、圖13A、圖14A、圖15A及圖16A例示出沿著圖4所示線A-A’截取的剖視圖。圖12B、圖13B、圖14B、圖15B及圖16B例示出沿著圖4所示線B-B’截取的剖視圖。圖12C、圖13C、圖14C、圖15C及圖16C例示出沿著圖4所示線C-C’截取的剖視圖。圖10B、圖11B、圖12D、圖13D、圖14D、圖15D及圖16D例示出沿著圖4所示線D-D’截取的剖視圖。
參照圖10A及圖10B，可提供基板100，基板100包括第一PMOSFET區PR1及第二PMOSFET區PR2以及第一NMOSFET區NR1及第二NMOSFET區NR2。可在基板100上交替形成並堆疊犧牲層SAL與主動層ACL。犧牲層SAL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的一者，且主動層ACL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的另一者。
舉例而言，犧牲層SAL可包含矽-鍺（SiGe）且主動層ACL可包含矽（Si）。犧牲層SAL中的每一者可具有約10原子%至約30原子%的鍺濃度。
可在基板100的第一PMOSFET區PR1及第二PMOSFET區PR2以及第一NMOSFET區NR1及第二NMOSFET區NR2上對應地形成罩幕圖案。罩幕圖案可各自具有在第二方向D2上延伸的線性形狀或條形形狀。
可執行其中使用罩幕圖案作為蝕刻罩幕的圖案化製程來形成對第一主動圖案AP1及第二主動圖案AP2進行界定的溝渠TR。第一主動圖案AP1可形成於第一PMOSFET區PR1及第二PMOSFET區PR2中的每一者上。第二主動圖案AP2可形成於第一NMOSFET區NR1及第二NMOSFET區NR2中的每一者上。
可在第一主動圖案AP1及第二主動圖案AP2中的每一者上形成堆疊圖案STP。堆疊圖案STP可包括彼此交替堆疊的犧牲層SAL與主動層ACL。在圖案化製程期間，可與第一主動圖案AP1及第二主動圖案AP2一同形成堆疊圖案STP。
可形成裝置隔離層ST來填充溝渠TR。舉例而言，可在基板100的整個表面上形成介電層，以覆蓋堆疊圖案STP以及第一主動圖案AP1及第二主動圖案AP2。可使介電層凹陷直至堆疊圖案STP被暴露出，進而形成裝置隔離層ST。
裝置隔離層ST可包含介電材料，例如氧化矽層。堆疊圖案STP可自裝置隔離層ST向上突出。舉例而言，堆疊圖案STP可在垂直方向上自裝置隔離層ST向上突出。
參照圖11A及圖11B，可在基板100上形成犧牲圖案PP，以跨堆疊圖案STP行進（例如，延伸）。犧牲圖案PP中的每一者可被形成為具有在第一方向D1上延伸的線性形狀或條形形狀。犧牲圖案PP可沿著第二方向D2以一定節距排列。
舉例而言，犧牲圖案PP的形成可包括：在基板100的整個表面上形成犧牲層，在犧牲層上形成硬罩幕圖案MP，且使用硬罩幕圖案MP作為蝕刻罩幕將犧牲層圖案化。犧牲層可包括多晶矽層。
可在犧牲圖案PP中的每一者的相對的側壁上形成一對閘極間隔件GS。閘極間隔件GS的形成可包括在基板100的整個表面上共形地形成閘極間隔件層且對閘極間隔件層進行非等向性蝕刻。閘極間隔件層可包含選自SiCN、SiCON及SiN中的至少一者。作為另外一種選擇，閘極間隔件層可為包含選自SiCN、SiCON及SiN中的至少兩者的多層。
參照圖12A至圖12D，可在第一主動圖案AP1上的堆疊圖案STP中形成第一凹陷部RS1。可在第二主動圖案AP2上的堆疊圖案STP中形成第二凹陷部RS2。在形成第一凹陷部RS1及第二凹陷部RS2期間，可使裝置隔離層ST在第一主動圖案AP1及第二主動圖案AP2中的每一者的相對的側上進一步凹陷（參見圖12C）。
舉例而言，可使用硬罩幕圖案MP及閘極間隔件GS作為蝕刻罩幕，使得可對第一主動圖案AP1上的堆疊圖案STP進行蝕刻以形成第一凹陷部RS1。第一凹陷部RS1可形成於一對犧牲圖案PP之間。可藉由用於形成第一凹陷部RS1的相同的方法形成第二主動圖案AP2上的堆疊圖案STP中的第二凹陷部RS2。
可使用主動層ACL形成依序堆疊於鄰近的第一凹陷部RS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。亦可使用主動層ACL形成依序堆疊於鄰近的第二凹陷部RS2之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一通道圖案CH1可由鄰近的第一凹陷部RS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。第二通道圖案CH2可由鄰近的第二凹陷部RS2之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。因此，第一通道圖案CH1及第二通道圖案CH2可由堆疊圖案STP構成。
參照圖13A至圖13D，可在對應的第一凹陷部RS1中形成第一源極/汲極圖案SD1。舉例而言，可執行其中使用第一凹陷部RS1的內壁作為晶種層的第一選擇性磊晶生長（selective epitaxial growth，SEG）製程來形成第一半導體層SEL1。暴露至第一凹陷部RS1的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3以及基板100可用作生長半導體層SEL1的晶種。舉例而言，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）或分子束磊晶（molecular beam epitaxy，MBE）。
第一半導體層SEL1可包含晶格常數較基板100中所包含的半導體元素的晶格常數大的半導體元素（例如，SiGe）。第一半導體層SEL1可含有濃度相對低的鍺（Ge）。在本發明概念的一些示例性實施例中，第一半導體層SEL1可僅包含矽（Si）且可不包含鍺（Ge）。第一半導體層SEL1可具有約0原子%至約10原子%的鍺濃度。
第一半導體層SEL1可經歷第二選擇性磊晶生長（SEG）製程以形成第二半導體層SEL2。第二半導體層SEL2可被形成為完全填充第一凹陷部RS1。第二半導體層SEL2可含有濃度相對高的鍺（Ge）。舉例而言，第二半導體層SEL2可具有約30原子%至約75原子%的鍺（Ge）濃度。
第一半導體層SEL1與第二半導體層SEL2可構成第一源極/汲極圖案SD1。可在第一SEG製程及第二SEG製程期間原位植入雜質。作為另外一種選擇，在形成第一源極/汲極圖案SD1之後，可向第一源極/汲極圖案SD1中植入雜質。第一源極/汲極圖案SD1可被摻雜成具有第一導電類型（例如，p型）。
可在對應的第二凹陷部RS2中形成第二源極/汲極圖案SD2。舉例而言，可執行其中使用第二凹陷部RS2的內壁作為晶種的第三選擇性磊晶生長（SEG）製程來形成第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可包含例如與基板100的半導體元素相同的半導體元素（例如，Si）。第二源極/汲極圖案SD2可被摻雜成具有第二導電類型（例如，n型）。可在第二源極/汲極圖案SD2與犧牲層SAL之間對應地形成內部間隔件IP。
參照圖14A至圖14D，可在犧牲圖案PP上形成第一層間介電層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MP以及閘極間隔件GS。舉例而言，第一層間介電層110可包括氧化矽層。
可將第一層間介電層110平坦化，直至犧牲圖案PP的頂表面被暴露出。可採用回蝕或化學機械研磨（chemical mechanical polishing，CMP）製程將第一層間介電層110平坦化。硬罩幕圖案MP可在平坦化製程期間被全部移除。因此，第一層間介電層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。
可使用微影製程來使犧牲圖案PP的局部區選擇性地敞開。舉例而言，可使第一單高度胞元SHC1的第三邊界BD3及第四邊界BD4上的犧牲圖案PP的局部區選擇性地敞開。可選擇性地蝕刻及移除犧牲圖案PP的敞開的局部區。可使用介電材料填充犧牲圖案PP被移除的空間（例如，犧牲圖案PP的至少局部區），以形成閘極切割圖案CT1或CT2。因此，閘極切割圖案CT1及/或CT2可被形成為穿透犧牲圖案PP的至少局部區，且可基於以下方法形成閘極切割圖案CT1及/或CT2：使用微影使犧牲圖案PP的局部區選擇性地敞開、選擇性地移除犧牲圖案PP的局部區以及基於向犧牲圖案PP被移除的空間提供介電材料來形成閘極切割圖案CT1及/或CT2。
參照圖15A及圖15D，可選擇性地移除被暴露出的犧牲圖案PP。移除犧牲圖案PP可形成暴露出第一通道圖案CH1及第二通道圖案CH2的外部區域ORG（參見圖10D）。因此，可使用蝕刻製程選擇性地蝕刻犧牲圖案PP以形成暴露出堆疊圖案STP中的一或多者（例如，第一通道圖案CH1及/或第二通道圖案CH2）的外部區域ORG。
犧牲圖案PP的移除以及因此對犧牲圖案PP進行的蝕刻製程可包括執行濕式蝕刻製程，所述濕式蝕刻製程使用能夠選擇性地蝕刻多晶矽的蝕刻劑。當在閘極切割圖案CT1或CT2與通道圖案CH1或CH2之間提供相對小的距離時，可能難以在閘極切割圖案CT1或CT2與通道圖案CH1或CH2之間引入蝕刻劑。因此，犧牲圖案PP可保留於閘極切割圖案CT1或CT2與通道圖案CH1或CH2之間而不被移除。在此意義上，犧牲圖案PP在其與閘極切割圖案CT1或CT2相鄰的部分處的蝕刻速率較犧牲圖案PP的其餘部分處的蝕刻速率可小得多。在濕式蝕刻製程期間，相對於犧牲圖案PP的保留於閘極切割圖案CT1或CT2與通道圖案CH1或CH2（例如，堆疊圖案STP）之間的部分（例如與閘極切割圖案CT1或CT2相鄰的部分）的蝕刻速率可小於相對於被移除的犧牲圖案PP的其餘部分（例如，遠離閘極切割圖案CT1或CT2的部分）的蝕刻速率。因此，殘餘圖案RPP1、RPP2、RPP3可由犧牲圖案PP的保留於閘極切割圖案CT1及CT2與通道圖案CH1及CH2之間的部分構成，同時移除犧牲圖案PP的其餘部分。因此，可基於使得犧牲圖案PP的一或多個部分能夠保留於一或多個閘極切割圖案CT1及/或CT2與堆疊圖案STP之間而在蝕刻製程期間形成殘餘圖案RPP1、RPP2及/或RPP3以形成外部區域ORG。
舉例而言，可在第二PMOSFET區PR2上的第一閘極切割圖案CT1與第一通道圖案CH1之間形成第一殘餘圖案RPP1。可在第一PMOSFET區PR1上的第一閘極切割圖案CT1與第一通道圖案CH1之間形成第二殘餘圖案RPP2。可在第一NMOSFET區NR1上的第二閘極切割圖案CT2與第二通道圖案CH2之間形成第三殘餘圖案RPP3。
可選擇性地移除暴露至外部區域ORG的堆疊圖案STP的犧牲層SAL以形成內部區域IRG（參見圖15D）。舉例而言，可執行對暴露至外部區域ORG的堆疊圖案STP的犧牲層SAL進行選擇性蝕刻的蝕刻製程，使得可移除犧牲層SAL，且使得可保留第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。蝕刻製程可相對於鍺濃度相對高的矽-鍺具有高的蝕刻速率。舉例而言，蝕刻製程可相對於鍺濃度大於約10原子%的矽-鍺具有高的蝕刻速率。
在蝕刻製程期間，可自第一PMOSFET區PR1及第二PMOSFET區PR2以及自第一NMOSFET區NR1及第二NMOSFET區NR2移除犧牲層SAL。蝕刻製程可為濕式蝕刻製程。用於蝕刻製程的蝕刻材料可迅速蝕刻鍺濃度相對高的犧牲層SAL。在蝕刻製程期間，第一PMOSFET區PR1及第二PMOSFET區PR2上的第一源極/汲極圖案SD1可由鍺濃度相對低的第一半導體層SEL1保護。由於第一殘餘圖案RPP1、第二殘餘圖案RPP2及第三殘餘圖案RPP3亦僅包含多晶矽且不包含鍺，因此在蝕刻製程期間，可不移除第一殘餘圖案RPP1、第二殘餘圖案RPP2及第三殘餘圖案RPP3中的任一者。
返回參照圖15D，隨著犧牲層SAL被選擇性地移除，堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可保留於第一主動圖案AP1及第二主動圖案AP2中的每一者上。移除犧牲層SAL可形成第一內部區域IRG1、第二內部區域IRG2及第三內部區域IRG3。
舉例而言，第一內部區域IRG1可形成於主動圖案AP1或AP2與第一半導體圖案SP1之間，第二內部區域IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區域IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。
第一殘餘圖案RPP1、第二殘餘圖案RPP2及第三殘餘圖案RPP3可各自直接接觸並支撐第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。即使形成第一內部區域IRG1、第二內部區域IRG2及第三內部區域IRG3，第一殘餘圖案RPP1、第二殘餘圖案RPP2及第三殘餘圖案RPP3亦可使第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3維持其形狀而不塌陷。
參照圖16A至圖16D，可在被暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3上共形地形成閘極介電層GI（例如，閘極介電層GI可形成於第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的被暴露出的表面上且可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的被暴露出的表面）。可在閘極介電層GI上形成閘極電極GE。
閘極電極GE可包括對應地形成於第一內部區域IRG1、第二內部區域IRG2及第三內部區域IRG3中的第一部PO1、第二部PO2及第三部PO3，且亦可包括形成於外部區域ORG中的第四部PO4。因此，閘極電極GE可被形成為填充第一內部區域IRG1、第二內部區域IRG2及第三內部區域IRG3以及外部區域ORG。
可使閘極電極GE凹陷以具有減小的高度。當閘極電極GE凹陷時，第一閘極切割圖案CT1的上部部分及第二閘極切割圖案CT2的上部部分亦可稍微凹陷。可在凹陷的閘極電極GE上形成閘極頂蓋圖案GP。
返回參照圖4及圖5A至圖5E，可在第一層間介電層110上形成第二層間介電層120。第二層間介電層120可包括氧化矽層。主動接觸件AC可被形成為穿透第二層間介電層120及第一層間介電層110且與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。閘極接觸件GC可被形成為穿透第二層間介電層120及閘極頂蓋圖案GP且與閘極電極GE電性連接。
可在第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的相對的側上形成一對分隔結構DB。分隔結構DB可自第二層間介電層120穿過閘極電極GE延伸至主動圖案AP1或AP2中。分隔結構DB可包含介電材料，例如氧化矽層或氮化矽層。
可在主動接觸件AC及閘極接觸件GC上形成第三層間介電層130。可在第三層間介電層130中形成第一金屬層M1。可在第三層間介電層130上形成第四層間介電層140。可在第四層間介電層140中形成第二金屬層M2。
圖17例示出根據本發明概念一些示例性實施例的示出半導體晶片的簡化平面圖。圖18例示出示出圖17中所繪示的記憶體區的SRAM胞元的平面圖。圖19例示出沿著圖18所示線A-A’截取的剖視圖。在以下對圖17至圖19中所示的示例性實施例的說明中，將省略與以上參照圖4及圖5A至圖5E論述的技術特徵重覆的技術特徵的詳細說明，且將詳細論述其不同之處。
參照圖17及圖18，半導體晶片SCC（例如系統晶片（system-on-chip，SOC）、處理器或應用處理器（application processor，AP））可包括邏輯區LGR及記憶體區MER。邏輯區LGR中可包括以上參照圖4及圖5A至圖5E論述的邏輯胞元。記憶體區MER可包括位於其中的靜態隨機存取記憶體（SRAM）胞元SRC。
參照圖17、圖18及圖19，可採納6T胞元作為半導體晶片SCC的記憶體區MER中的SRAM胞元SRC。舉例而言，圖18所示SRAM胞元SRC可包括第一上拉電晶體及第二上拉電晶體、第一下拉電晶體及第二下拉電晶體以及第一通路閘極電晶體及第二通路閘極電晶體。
SRAM胞元SRC可包括第一主動圖案AP1及第二主動圖案AP2。舉例而言，SRAM胞元SRC可包括兩個第一主動圖案AP1及兩個第二主動圖案AP2。
可提供一對閘極電極GE以跨第一主動圖案AP1及第二主動圖案AP2行進。閘極切割圖案CT可被設置成穿透對應的閘極電極GE。
參照圖19，閘極切割圖案CT可設置於第一主動圖案AP1與和第一主動圖案AP1相鄰的第二主動圖案AP2之間。閘極切割圖案CT可設置於第一通道圖案CH1與第二通道圖案CH2之間。如圖19中所示，SRAM胞元SRC可包括位於第一主動圖案AP1上的第一通道圖案CH1，其中第一通道圖案CH1包括彼此堆疊且間隔開的多個半導體圖案SP1至SP3。如圖19中所示，SRAM胞元SRC可包括位於第二主動圖案AP2上的第二通道圖案CH2，其中第二通道圖案CH2包括彼此堆疊且間隔開的多個單獨的半導體圖案SP1至SP3。如圖所示，閘極電極GE可位於第一通道圖案CH1上，並且閘極切割圖案CT可與第一通道圖案CH1相鄰且可穿透閘極電極GE。如圖所示，閘極電極GE可位於第二通道圖案CH2上，並且閘極切割圖案CT可與第二通道圖案CH2相鄰且可穿透閘極電極GE。
在閘極切割圖案CT與第一通道圖案CH1之間以及閘極切割圖案CT與第二通道圖案CH2之間可插置有殘餘圖案RPP。殘餘圖案RPP可與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的側壁直接接觸。如圖19中所示，殘餘圖案RPP可覆蓋第一通道圖案CH1及/或第二通道圖案CH2的半導體圖案SP1至SP3中的至少一者的最外側壁（例如，SW2），且閘極電極GE可位於第一通道圖案CH1及/或第二通道圖案CH2的所述至少一個半導體圖案的頂表面（例如，TS）、底表面（例如，BS）及側壁上，且閘極電極GE不位於第一通道圖案CH1及/或第二通道圖案CH2的所述至少一個半導體圖案的最外側壁（例如，SW2）上。
在一些示例性實施例中，與圖6至圖7相似，殘餘圖案RPP的頂表面（例如，TOS）可具有凹形輪廓，且殘餘圖案RPP的頂表面可具有在自第一通道圖案CH1及/或第二通道圖案CH2朝向閘極切割圖案CT的方向上增大的高度。
在一些示例性實施例中，與圖6相似，殘餘圖案RPP的第一側壁（例如，SW3）可與最外側壁（例如，SW）接觸（例如，直接接觸），殘餘圖案RPP的第二側壁（例如，SW4）可與閘極切割圖案CT接觸（例如，直接接觸），其中第二側壁（例如，SW4）與第一側壁（例如，SW3）相對，且殘餘圖案RPP可包括超出第一側壁（例如，SW3）且朝向閘極電極GE突出的至少一個突出區（例如，PRT），例如使得所述至少一個突出區在第三方向D3上與第一通道區CH1及/或第二通道區CH2的至少一部分交疊。
在一些示例性實施例中，與圖7相似，殘餘圖案RPP的頂表面（例如，TOS）可低於第一通道圖案CH1及/或第二通道圖案CH2的所述多個半導體圖案SP1至SP3中的最上部半導體圖案（例如，SP3），所述至少一個半導體圖案（例如，SP2）位於最上部半導體圖案（SP3）下方，且閘極電極GE環繞最上部半導體圖案（例如，SP3）。
在本發明概念的一些示例性實施例中，如圖8中所示，可自圖4所示邏輯胞元或第一單高度胞元SHC1省略殘餘圖案RPP。舉例而言，需要高速操作的SRAM胞元SRC可被配置成使得提供殘餘圖案RPP以減小閘極電極GE的寄生電容，且需要精確操作的第一單高度胞元SHC1可被配置成使得省略殘餘圖案RPP以使閘極電極GE具有全環繞閘極結構。
在本發明概念的一些示例性實施例中，不僅SRAM胞元SRC可包括如圖5D中所示的殘餘圖案RPP，而且圖4所示邏輯胞元亦可包括如圖5D中所示的殘餘圖案RPP。是否包括殘餘圖案RPP可取決於如上所述的胞元特性。
根據本發明概念的半導體裝置可被配置成使得在通道圖案與閘極切割圖案之間提供殘餘圖案，且使得閘極電極的長度及體積減小。因此，可減小閘極電極的寄生電容，以提高半導體裝置的操作速度及電性特性。
對於根據本發明概念的一些示例性實施例的半導體裝置，藉由自需要通道控制容量的區省略殘餘圖案，閘極電極可具有全環繞閘極結構，且藉由向需要高速操作的區提供殘餘圖案，可減小閘極電極的寄生電容。
儘管已參照附圖論述了發明概念的一些示例性實施例，然而應理解，在不背離發明概念的精神及範圍的條件下，可對其進行形式及細節上的各種改變。因此，應理解，上述示例性實施例在所有態樣中僅為例示性的而非限制性的。
100:基板 110:第一層間介電層 120:第二層間介電層 130:第三層間介電層 140:第四層間介電層 A-A’、B-B’、C-C’、D-D’、E-E’:線 AC:主動接觸件 ACL:主動層 AP1:第一主動圖案/主動圖案 AP2:第二主動圖案/主動圖案 BD1:第一邊界 BD2:第二邊界 BD3:第三邊界 BD4:第四邊界 BM:障壁圖案 BP1:第一本體 BP2:第二本體 BS:底表面 CH1:第一通道圖案/通道圖案/第一通道區 CH2:第二通道圖案/通道圖案/第二通道區 CT:閘極切割圖案 CT1:第一閘極切割圖案/閘極切割圖案 CT2:第二閘極切割圖案/閘極切割圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分隔結構 DHC:雙高度胞元 DI1:第一距離/距離 DI2:第二距離 EXP1:第一延伸部 EXP2:第二延伸部 FM:導電圖案 GC:閘極接觸件 GE:閘極電極 GE1:第一閘極電極 GE2:第二閘極電極 GI:閘極介電層 GP:閘極頂蓋圖案 GS:閘極間隔件 HE1:第一高度 HE2:第二高度 IP:內部間隔件 IRG:內部區域 IRG1:第一內部區域 IRG2:第二內部區域 IRG3:第三內部區域 L1:第一長度 L2:第二長度 LGR:邏輯區 M:區段 M1:第一金屬層 M1_I:第一配線走線/線 M1_R1:第一電源線/線 M1_R2:第二電源線/線 M1_R3:第三電源線/線 M2:第二金屬層 M2_I:第二配線走線 MER:記憶體區 MIP:主部 MP:硬罩幕圖案 NR:n通道金屬氧化物半導體場效電晶體（NMOSFET）區 NR1:第一NMOSFET區/區 NR2:第二NMOSFET區/區 OLI:襯墊層 ORG:外部區域 PO1:第一部 PO2:第二部 PO3:第三部 PO4:第四部 PP:犧牲圖案 PR:p通道金屬氧化物半導體場效電晶體（PMOSFET）區 PR1:第一PMOSFET區/區 PR2:第二PMOSFET區/區 PRP:突出部 PRT:突出區 RG1:第一區 RG2:第二區 RPP:殘餘圖案 RPP1:殘餘圖案/第一殘餘圖案 RPP2:殘餘圖案/第二殘餘圖案 RPP3:殘餘圖案/第三殘餘圖案 RS1:第一凹陷部 RS2:第二凹陷部 SAL:犧牲層 SC:矽化物圖案 SCC:半導體晶片 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 SEL1:第一半導體層/半導體層 SEL2:第二半導體層 SHC:單高度胞元 SHC1:第一單高度胞元 SHC2:第二單高度胞元 SP1:第一半導體圖案 SP2:第二半導體圖案/半導體圖案 SP3:第三半導體圖案/最上部半導體圖案/半導體圖案 SRC:靜態隨機存取記憶體（SRAM）胞元 ST:裝置隔離層 STP:堆疊圖案 SW1:第一側壁/側壁 SW2:最外側壁/第二側壁/側壁 SW3:第三側壁/第一側壁 SW4:第四側壁/第二側壁 TOS、TS:頂表面 TR:溝渠 UIP:上部介電圖案 W1:第一寬度 W2:寬度 W3:第三寬度 W4:第四寬度 VDD:汲極電壓 VI1:第一通孔 VI2:第二通孔 VSS:源極電壓
圖1、圖2及圖3例示出根據本發明概念一些示例性實施例的示出半導體裝置的邏輯胞元的概念圖。 圖4例示出根據本發明概念一些示例性實施例的示出半導體裝置的平面圖。 圖5A、圖5B、圖5C、圖5D及圖5E例示出分別沿著圖4所示線A-A’、B-B’、C-C’、D-D’及E-E’截取的剖視圖。 圖6例示出示出圖5D中所繪示的區段M的實例的放大圖。 圖7例示出示出圖5D中所繪示的區段M的實例的放大圖。 圖8及圖9例示出根據本發明概念一些示例性實施例的沿著圖4所示線E-E’截取的示出半導體裝置的剖視圖。 圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖12C、圖12D、圖13A、圖13B、圖13C、圖13D、圖14A、圖14B、圖14C、圖14D、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C及圖16D例示出根據本發明概念一些示例性實施例的示出製造半導體裝置的方法的剖視圖。 圖17例示出根據本發明概念一些示例性實施例的示出半導體晶片的簡化平面圖。 圖18例示出示出圖17中所繪示的記憶體區的SRAM胞元的平面圖。 圖19例示出沿著圖17所示線A-A’截取的剖視圖。
100:基板
A-A’、B-B’、C-C’、D-D’、E-E’:線
AC:主動接觸件
BD1:第一邊界
BD2:第二邊界
BD3:第三邊界
BD4:第四邊界
CT:閘極切割圖案
CT1:第一閘極切割圖案/閘極切割圖案
CT2:第二閘極切割圖案/閘極切割圖案
DB:分隔結構
DI1:第一距離/距離
DI2:第二距離
D1:第一方向
D2:第二方向
D3:第三方向
GC:閘極接觸件
GE:閘極電極
GE1:第一閘極電極
GE2:第二閘極電極
M1_R1:第一電源線/線
M1_R2:第二電源線/線
M1_R3:第三電源線/線
NR1:第一NMOSFET區/區
NR2:第二NMOSFET區/區
PR1:第一PMOSFET區/區
PR2:第二PMOSFET區/區
SHC1:第一單高度胞元
SHC2:第二單高度胞元
W1:第一寬度
W2:寬度
VDD:汲極電壓
VSS:源極電壓

Claims (20)

  1. 一種半導體裝置，包括： 第一主動圖案，位於基板上； 一對第一源極/汲極圖案及第一通道圖案，所述一對第一源極/汲極圖案位於所述第一主動圖案上，所述第一通道圖案位於所述一對第一源極/汲極圖案之間，所述第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案； 第一閘極電極，位於所述第一通道圖案上； 第一閘極切割圖案，與所述第一通道圖案相鄰且穿透所述第一閘極電極；以及 第一殘餘圖案，位於所述第一閘極切割圖案與所述第一通道圖案之間， 其中所述第一殘餘圖案覆蓋所述第一通道圖案的所述多個半導體圖案中的至少一個半導體圖案的最外側壁，且 其中所述第一閘極電極包括位於所述第一閘極電極的上部部分上的第一延伸部，且所述第一延伸部與所述第一殘餘圖案在垂直方向上交疊。
  2. 如請求項1所述的半導體裝置，其中 所述第一通道圖案的所述多個半導體圖案中的所述至少一個半導體圖案包括頂表面、底表面、第一側壁及與所述第一側壁相對的第二側壁， 所述第二側壁構成所述第一通道圖案的所述多個半導體圖案中的所述至少一個半導體圖案的所述最外側壁，且 所述第一閘極電極位於所述頂表面、所述底表面及所述第一側壁上，且不位於所述第二側壁上。
  3. 如請求項1所述的半導體裝置，其中所述第一殘餘圖案包含多晶矽、氧化矽或其任意組合。
  4. 如請求項1所述的半導體裝置，其中 所述第一殘餘圖案的頂表面具有凹形輪廓，且 所述第一殘餘圖案的所述頂表面具有在自所述第一通道圖案朝向所述第一閘極切割圖案的方向上增大的高度。
  5. 如請求項1所述的半導體裝置，其中 所述第一殘餘圖案的第一側壁與所述第一通道圖案的所述多個半導體圖案中的所述至少一個半導體圖案的所述最外側壁直接接觸， 所述第一殘餘圖案的第二側壁與所述第一閘極切割圖案直接接觸，所述第二側壁與所述第一側壁相對，且 所述第一殘餘圖案包括超出所述第一側壁且朝向所述第一閘極電極突出的至少一個突出區。
  6. 如請求項1所述的半導體裝置，其中 所述第一殘餘圖案的頂表面低於所述第一通道圖案的所述多個半導體圖案中的最上部半導體圖案， 所述至少一個半導體圖案位於所述第一通道圖案的所述多個半導體圖案中的所述最上部半導體圖案的下方，且 所述第一閘極電極環繞所述第一通道圖案的所述多個半導體圖案中的所述最上部半導體圖案。
  7. 如請求項1所述的半導體裝置，更包括： 第二主動圖案，位於所述基板上； 一對第二源極/汲極圖案及第二通道圖案，所述一對第二源極/汲極圖案位於所述第二主動圖案上，所述第二通道圖案位於所述一對第二源極/汲極圖案之間，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案，其中所述第一閘極電極位於所述第一通道圖案及所述第二通道圖案二者上； 第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述第一閘極電極；以及 第二殘餘圖案，位於所述第二閘極切割圖案與所述第二通道圖案之間， 其中所述第二殘餘圖案覆蓋所述第二通道圖案的所述多個單獨的半導體圖案中的至少一個半導體圖案的最外側壁，且 其中所述第一閘極電極更包括位於所述第一閘極電極的所述上部部分上的第二延伸部，且所述第二延伸部與所述第二殘餘圖案在垂直方向上交疊。
  8. 如請求項1所述的半導體裝置，更包括： 第二主動圖案，位於所述基板上； 一對第二源極/汲極圖案及第二通道圖案，所述一對第二源極/汲極圖案位於所述第二主動圖案上，所述第二通道圖案位於所述一對第二源極/汲極圖案之間，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案，其中所述第一閘極電極位於所述第一通道圖案及所述第二通道圖案二者上；以及 第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述第一閘極電極， 其中所述第一閘極電極環繞所述第二通道圖案的所述多個單獨的半導體圖案中的每一半導體圖案。
  9. 如請求項1所述的半導體裝置，更包括： 第二主動圖案，位於所述基板上； 一對第二源極/汲極圖案及第二通道圖案，所述一對第二源極/汲極圖案位於所述第二主動圖案上，所述第二通道圖案位於所述一對第二源極/汲極圖案之間，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案； 第二閘極電極，位於所述第二通道圖案上；以及 第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述第二閘極電極， 其中所述第二閘極電極環繞所述第二通道圖案的所述多個單獨的半導體圖案中的每一半導體圖案。
  10. 如請求項9所述的半導體裝置，其中 所述第一主動圖案位於靜態隨機存取記憶體（SRAM）胞元中，且 所述第二主動圖案位於邏輯胞元中。
  11. 一種半導體裝置，包括： 邏輯區，包括邏輯胞元；以及 記憶體區，包括靜態隨機存取記憶體（SRAM）胞元， 其中所述邏輯胞元包括： 第一主動圖案； 第一通道圖案，位於所述第一主動圖案上，所述第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案； 第一閘極電極，位於所述第一通道圖案上；以及 第一閘極切割圖案，與所述第一通道圖案相鄰且穿透所述第一閘極電極， 其中所述靜態隨機存取記憶體胞元包括： 第二主動圖案； 第二通道圖案，位於所述第二主動圖案上，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案； 第二閘極電極，位於所述第二通道圖案上； 第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述第二閘極電極；以及 殘餘圖案，位於所述第二閘極切割圖案與所述第二通道圖案之間， 其中所述第一閘極電極具有其中所述第一閘極電極環繞所述第一通道圖案的所述多個半導體圖案的全環繞閘極結構， 其中所述殘餘圖案覆蓋所述第二通道圖案的所述多個單獨的半導體圖案中的至少一個半導體圖案的最外側壁，且 其中所述第二閘極電極位於所述第二通道圖案的所述多個單獨的半導體圖案中的所述至少一個半導體圖案的頂表面、底表面及側壁上，且不位於所述最外側壁上。
  12. 如請求項11所述的半導體裝置，其中所述殘餘圖案包含多晶矽、氧化矽或其任意組合。
  13. 如請求項11所述的半導體裝置，其中 所述殘餘圖案的頂表面具有凹形輪廓，且 所述殘餘圖案的所述頂表面具有在自所述第二通道圖案朝向所述第二閘極切割圖案的方向上增大的高度。
  14. 如請求項11所述的半導體裝置，其中 所述殘餘圖案的第一側壁與所述最外側壁直接接觸， 所述殘餘圖案的第二側壁與所述第二閘極切割圖案直接接觸，所述第二側壁與所述第一側壁相對，且 所述殘餘圖案包括超出所述第一側壁且朝向所述第二閘極電極突出的至少一個突出區。
  15. 如請求項11所述的半導體裝置，其中 所述殘餘圖案的頂表面低於所述第二通道圖案的所述多個單獨的半導體圖案中的最上部半導體圖案， 所述第二通道圖案的所述多個單獨的半導體圖案中的所述至少一個半導體圖案位於所述最上部半導體圖案下方，且 所述第二閘極電極環繞所述最上部半導體圖案。
  16. 一種半導體裝置，包括： 第一主動圖案及第二主動圖案，位於基板上； 一對第一源極/汲極圖案及第一通道圖案，所述一對第一源極/汲極圖案位於所述第一主動圖案上，所述第一通道圖案位於所述一對第一源極/汲極圖案之間； 一對第二源極/汲極圖案及第二通道圖案，所述一對第二源極/汲極圖案位於所述第二主動圖案上，所述第二通道圖案位於所述一對第二源極/汲極圖案之間，所述第一通道圖案包括彼此堆疊且間隔開的多個半導體圖案，所述第二通道圖案包括彼此堆疊且間隔開的多個單獨的半導體圖案； 閘極電極，位於所述第一通道圖案及所述第二通道圖案上； 閘極介電層，位於所述閘極電極與所述第一通道圖案及所述第二通道圖案之間； 閘極間隔件，位於所述閘極電極的至少一個側壁上； 第一閘極切割圖案，與所述第一通道圖案相鄰且穿透所述閘極電極； 第二閘極切割圖案，與所述第二通道圖案相鄰且穿透所述閘極電極； 第一殘餘圖案，位於所述第一閘極切割圖案與所述第一通道圖案之間； 閘極頂蓋圖案，位於所述閘極電極以及所述第一閘極切割圖案及所述第二閘極切割圖案上； 層間介電層，位於所述閘極頂蓋圖案上； 主動接觸件，穿透所述層間介電層且與所述一對第一源極/汲極圖案及/或所述一對第二源極/汲極圖案中的至少一個源極/汲極圖案電性連接； 閘極接觸件，穿透所述層間介電層及所述閘極頂蓋圖案且與所述閘極電極電性連接； 第一金屬層，位於所述層間介電層上，所述第一金屬層包括位於所述第一閘極切割圖案上的第一電源線、位於所述第二閘極切割圖案上的第二電源線以及位於所述第一電源線與所述第二電源線之間的多條第一配線走線，所述第一配線走線對應地電性連接至所述主動接觸件及所述閘極接觸件；以及 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括電性連接至所述第一金屬層的多條第二配線走線， 其中所述第一殘餘圖案覆蓋所述第一通道圖案的所述多個半導體圖案中的至少一個半導體圖案的第一最外側壁，且 其中所述第一殘餘圖案的頂表面具有在自所述第一通道圖案朝向所述第一閘極切割圖案的方向上增大的高度。
  17. 如請求項16所述的半導體裝置，更包括： 第二殘餘圖案，位於所述第二閘極切割圖案與所述第二通道圖案之間， 其中所述第二殘餘圖案覆蓋所述第二通道圖案的所述多個單獨的半導體圖案中的至少一個半導體圖案的第二最外側壁。
  18. 如請求項16所述的半導體裝置，其中所述閘極電極環繞所述第二通道圖案的所述多個單獨的半導體圖案。
  19. 如請求項16所述的半導體裝置，其中 所述第一殘餘圖案的第一側壁與所述第一通道圖案的所述多個半導體圖案中的所述至少一個半導體圖案的所述第一最外側壁直接接觸， 所述第一殘餘圖案的第二側壁與所述第一閘極切割圖案直接接觸，所述第二側壁與所述第一側壁相對，且 所述第一殘餘圖案包括超出所述第一側壁且朝向所述閘極電突出的至少一個突出區。
  20. 如請求項16所述的半導體裝置，其中 所述第一殘餘圖案的所述頂表面低於所述第一通道圖案的所述多個半導體圖案中的最上部半導體圖案， 所述第一通道圖案的所述多個半導體圖案中的所述至少一個半導體圖案位於所述第一通道圖案的所述多個半導體圖案中的所述最上部半導體圖案的下方，且 所述閘極電極環繞所述第一通道圖案的所述多個半導體圖案中的所述最上部半導體圖案。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12426308B2 (en) 2021-06-14 2025-09-23 Samsung Electronics Co., Ltd. Semiconductor device
TWI855710B (zh) * 2022-11-30 2024-09-11 美商萬國商業機器公司 具有電源條形成之延遲中線閘極切割
US12550714B2 (en) 2022-11-30 2026-02-10 International Business Machines Corporation Late middle-of-line gate cut with power bar formation
TWI892235B (zh) * 2023-03-09 2025-08-01 台灣積體電路製造股份有限公司 半導體結構

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