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TW201814704A - 具有差動感測的單端記憶體裝置 - Google Patents

具有差動感測的單端記憶體裝置 Download PDF

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TW201814704A
TW201814704A TW106115620A TW106115620A TW201814704A TW 201814704 A TW201814704 A TW 201814704A TW 106115620 A TW106115620 A TW 106115620A TW 106115620 A TW106115620 A TW 106115620A TW 201814704 A TW201814704 A TW 201814704A
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國原 許
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台灣積體電路製造股份有限公司
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Abstract

本揭露揭示一種記憶體裝置，其包含：一第一記憶體陣列，其包括經組態以分別提供一第一參考訊號及一第二參考訊號之一第一位元胞及一第二位元胞；一第二記憶體陣列，其包括經組態以儲存一第一邏輯狀態之一第三位元胞；一參考訊號提供(RSP)單元，其經耦合至該第一記憶體陣列，且經組態以短接該第一參考訊號及該第二參考訊號，以便提供一平均參考訊號；及一感測放大器，其經耦合在該RSP單元與該第二記憶體陣列之間，且經組態以使用該平均參考訊號來讀出由該第三位元胞儲存之該第一邏輯狀態。

Description

具有差動感測的單端記憶體裝置
本發明實施例係有關具有差動感測的單端記憶體裝置。
靜態隨機存取記憶體(SRAM)裝置良好適用於提供工作資料儲存器，諸如用於處理器之快取記憶體。最近，一系統單晶片(SOC)設計通常併入一個、兩個或兩個以上「核心處理器」，其等係預設計處理器，諸如DSP、RISC或ARM微處理器。此等核心處理器通常配置有靠近或鄰近於處理器佈局之SRAM胞之一級(L1)快取記憶體以實現快速處理器操作。在使用一雙核心方法之許多裝置(例如，諸如一無線電收發器積體電路)中，無線電收發器之核心之至少一者可經實施為一微處理器核心。可在此等積體電路中使用若干SRAM陣列，各陣列包含複數個位元胞。
本發明的一實施例係關於一種記憶體裝置，其包括：一第一記憶體陣列，其包括經組態以分別提供一第一參考訊號及一第二參考訊號之一第一位元胞及一第二位元胞；一第二記憶體陣列，其包括經組態以儲存一第一邏輯狀態之一第三位元胞；一參考訊號提供(RSP)單元，其經耦合至該第一記憶體陣列，且經組態以短接該第一參考訊號及該第二參考訊號，以便提供一平均參考訊號；及一感測放大器，其經耦合在該RSP單元與該第二記憶體陣列之間，且經組態以使用該平均參考訊號來讀出由該第三位元胞儲存之該第一邏輯狀態。 本發明的一實施例係關於一種記憶體裝置，其包括：一第一記憶體陣列，其包括沿著該第一記憶體陣列之一列安置之第一複數個位元胞，其中沿著該列之該第一複數個位元胞之各者經組態以提供一參考訊號；一第二記憶體陣列，其包括第二複數個位元胞，其中該第二複數個位元胞之各者經組態以儲存一各自邏輯狀態；一參考訊號提供(RSP)電路，其經耦合至該第一記憶體陣列，且經組態以短接該等參考訊號，以便提供一全域平均參考訊號；及複數個感測放大器，其等經耦合在該RSP電路與該第二記憶體陣列之間，且各經組態以使用該平均參考訊號來讀出在該第二記憶體陣列之各位元胞處呈現之該各自邏輯狀態。 本發明的一實施例係關於一種記憶體裝置，其包括：一第一記憶體陣列，其包括一第一位元胞及一第二位元胞，其等經組態以當該第一位元胞及該第二位元胞被存取時分別提供具有一放電速率之一第一參考訊號及具有一漏電速率之一第二參考訊號；一第二記憶體陣列，其包括經組態以儲存一第一邏輯狀態之一第三位元胞；一參考訊號提供(RSP)單元，其經耦合至該第一記憶體陣列，且經組態以短接該第一參考訊號及該第二參考訊號，以便提供具有在該放電速率與該漏電速率之間取值之一中間放電速率之一平均參考訊號；及一差動感測放大器，其經耦合在該RSP單元與該第二記憶體陣列之間，且經組態以使用該中間放電速率來讀出在該第三位元胞處呈現之該第一邏輯狀態。
下列揭露描述用於實施標的物之不同特徵之各種例示性實施例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，將理解，當一元件被稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至另一元件或可存在一或多個中間元件。 一典型SRAM位元胞經配置為六電晶體(6T)位元胞(或一6T記憶體位元胞)。一般言之，在一6T位元胞中，透過一單一埠執行讀取操作及寫入操作且因此，將6T位元胞分類為一單埠位元胞。歸因於針對讀取操作及寫入操作兩者共用單一埠，可發生各種問題(例如，諸如一資料擾亂(data upset)、一讀取干擾等)。為解決此等問題，已提出位元胞之一些替代配置，例如，包含分別用於讀取操作及寫入操作之兩個單獨埠之一雙埠八電晶體(2P-8T) SRAM位元胞(在下文中為一「2P-8T位元胞」)。一單獨讀取埠之優勢在於讀取干擾之可能性減小，此係因為儲存於此一2P-8T位元胞中之一資料位元不受一讀取操作影響。 然而，為從此一雙埠位元胞(例如，一2P-8T位元胞)擷取一資料位元，一單端輸入/輸出(I/O)電路(例如，一單端感測放大器)一般用於透過位元胞之一位元線(BL)或一位元條線(BBL)讀出資料。從一單一BL或一BBL讀取資料通常需要各自BL或BBL上之一全電壓擺幅(例如，從位元胞之一供應電壓(例如，Vdd)至接地，或反之亦然)以容許由單端感測放大器偵測到一足夠大壓降。繼而，由於將複數個雙埠位元胞整合於一大規模系統(例如，一SOC)中，此一全電壓擺幅需求可引發各種問題及約束。例如，歸因於對用於各讀取操作之BL及/或BBL上之全電壓擺幅之需求，可不利地影響讀取操作之一速度。繼而，一記憶體胞陣列之各BL (或BBL)在不顯著犧牲記憶體胞陣列之效能(例如，一操作速度)的情況下僅可容納多達總共32個2P-8T位元胞。在每一BL或BBL需要至少128個或更多位元胞之一些現代大規模系統中，使用此一2P-8T位元胞可使用額外I/O電路來補償位元胞之增大數量，此繼而可造成各種有效面積(real estate)及/或電力消耗問題。 本揭露提供包含複數個記憶體陣列之一記憶體架構(裝置)之各種實施例，其中記憶體陣列之各BL或BBL可藉由使用一參考BL/BBL訊號(在下文中為「rBL訊號」)容納多達256個或更多雙埠位元胞。更具體言之，使用此一rBL訊號容許所揭露之記憶體裝置在不需要BL或BBL上存在一全電壓擺幅的情況下使用一差動感測放大器(即，一雙端感測放大器)來執行一讀取操作。在一些實施例中，差動感測放大器可使用rBL訊號作為與一中間(放電)速率相關聯之一參考以比較沿著BL或BBL之一放電速率或一漏電速率。因而，只要在BL或BBL上存在一實質上更小壓降(相較於全電壓擺幅)，差動感測放大器即可能夠從(雙埠)位元胞讀出一資料位元。因而，可顯著改良讀取操作之速度，同時各BL或BBL仍可容納多達256個雙埠位元胞，此有利地避免犧牲大量有效面積來容納額外I/O電路。在一些進一步實施例中，藉由使沿著一記憶體陣列之一參考列之複數個rBL訊號平均化，一「穩定」放電速率可經導出且用作差動感測放大器執行(若干)讀取操作之一可靠參考，此將在下文中相對於圖4進一步詳細描述。 圖1繪示根據各種實施例之一記憶體裝置100之一例示性示意圖，該裝置包含兩個或兩個以上記憶體陣列。如展示，記憶體裝置100包含：記憶體陣列102及104；一輸入/輸出(I/O)電路106，其經耦合在記憶體陣列102與104之間；解碼器108及110，其等分別經耦合至記憶體陣列102及104；及一控制邏輯電路120，其經耦合至I/O電路106及解碼器108及110。注意，圖1之所繪示實施例僅係一實例，使得僅展示兩個記憶體陣列(例如，102及104)及與當前實施例相關之組件(例如，解碼器108及110、控制邏輯電路120)。在保持於本揭露之範疇內時可將額外記憶體陣列及一或多個其他組件(例如，諸如一緩衝器電路、一時序電路等)包含於記憶體裝置100中。 更具體言之，記憶體裝置100之各記憶體陣列包含複數個位元胞。複數個位元胞經配置成一行列組態，其中各位元經配置於一對應行與一對應列之一交叉處。各位元胞經組態以當在記憶體裝置100開啟之後讀取或寫入至記憶體裝置100時呈現/儲存一資料位元(一邏輯1或一邏輯0)。再者，各記憶體陣列包含沿著各自行配置之複數個位元線(BL)及/或位元條線(BBL)及沿著各自列配置之複數個字線(WL)。為清晰起見，沿著圖1之所繪示實施例中之各行僅展示一BL。將在下文中相對於圖2A、圖2B及圖2C進一步詳細展示且描述沿著各行之其他BL/BBL及沿著各列之其他WL。例如，記憶體陣列102包含位元胞102-1、102-2、102-3、102-4、102-5及102-6，其中位元胞102-1及102-2沿著一第一列(列a)配置；位元胞102-3及102-4沿著一第二列(列b)配置；位元胞102-5及102-6沿著一第三列(列c)配置。且沿著一相同列之位元胞分別配置在一單獨且不同之行中，例如，沿著列a之位元胞102-1及102-2分別配置在第一行及第二行(行A及行B)中，沿著列b之位元胞102-3及102-4分別配置在行A及行B中，且沿著列c之位元胞102-5及102-6分別配置在行A及行B中。更具體言之，行A包含經耦合至沿著行A之位元胞(例如，102-1、102-3、102-5等)之一BL 102-7；行B包含經耦合至沿著行B之位元胞(例如，102-2、102-4、102-6等)之一BL 102-9。根據本揭露之一些實施例，在圖1中展示之BL (102-7及102-9)各經耦合至I/O電路106之一感測放大器(其將在下文中描述)且BL (102-7、102-9等)通常被稱為記憶體陣列102之「讀取位元線(RBL)」，此將在下文中相對於圖2A至圖2C進一步詳細討論。 在一些實施例中，記憶體陣列104實質上類似於記憶體陣列102，惟記憶體陣列104之列之一者(例如，列a’)經組態以充當一「參考列」除外。根據一些實施例，此一參考列經組態以提供上文提及之rBL訊號。更具體言之，在一些實施例中，沿著參考列之各位元胞經組態以透過一各自RBL提供一個rBL訊號。將在下文中相對於圖2A至圖2C進一步討論rBL訊號之細節。記憶體陣列104亦包含位元胞104-1、104-2、104-3、104-4、104-5及104-6，其中位元胞104-1及104-2沿著列a’配置；位元胞104-3及104-4沿著列b’配置；位元胞104-5及104-6沿著列c’配置。且沿著列a’之位元胞104-1及104-2分別配置在行A’及行B’中；沿著列b’之位元胞104-3及104-4分別配置在行A’及行B’中；沿著列c’之位元胞104-5及104-6分別配置在行A’及行B’中。此外，沿著行A’之位元胞104-1、104-3及104-5透過一各自RBL (例如，104-7)耦合至I/O電路106之一對應感測放大器；沿著行B’之位元胞104-2、104-4及104-6透過一各自RBL (例如，104-9)耦合至I/O電路106之一對應感測放大器。儘管在記憶體陣列102及104之所繪示實施例中僅分別展示六個位元胞及對應數量之列及行，但在保持於本揭露之範疇內時可將任何所需數量之位元胞各包含於記憶體陣列102及104中。 如上文描述，記憶體裝置100之記憶體陣列(例如，102、104等)之各行(或RBL)經耦合至I/O電路106之一對應感測放大器。如在圖1中展示，記憶體陣列102之行A及記憶體陣列104之行A’分別透過RBL 102-7及104-7耦合至I/O電路106之感測放大器106-1；記憶體陣列102之行B及記憶體陣列104之行B’分別透過RBL 102-9及104-9耦合至I/O電路106之感測放大器106-2。類似地，鑑於耦合行(或RBL)之數量反映感測放大器(106-1、106-2等)之數量，使得在圖1之所繪示實施例中，僅展示兩個感測放大器106-1及106-2。 根據一些實施例中，I/O電路106進一步包含一參考訊號提供(RSP)電路116。在一些實施例中，此一RSP電路一般經耦合在I/O電路106之感測放大器(例如，106-1、106-2等)與一記憶體陣列之一參考列(例如，記憶體陣列104之列a’)之間，且包括至少一個RSP單元116-1。在一些實施例中，RSP電路116包含複數個RSP單元，其中各RSP單元經耦合在記憶體陣列之至少兩個RBL與至少兩個感測放大器之間，且經進一步組態以分別從耦合之RBL接收至少兩個rBL訊號。在一些實施例中，各RBL單元116-1經進一步組態以藉由短接至少兩個rBL訊號而將一平均rBL訊號提供至耦合之感測放大器。例如，耦合在RBL 104-7及104-9與感測放大器106-1及106-2之間的RSP單元116-1經組態以分別從RBL 104-7及104-9接收rBL訊號(例如，圖2A中之訊號273及277)，且將一平均rBL訊號(例如，圖2A中之訊號271)提供至耦合之感測放大器106-1及106-2，此將在下文中相對於圖2A至圖2C進一步詳細描述。 如上文描述，未在圖1中展示記憶體陣列102及104之WL且所展示之BL被稱為RBL。根據本揭露之一些實施例，除所展示之RBL外，記憶體陣列之各行亦可包含至少一個BL及一個BBL且記憶體陣列之各列可包含至少兩個WL。因而，各位元胞經耦合至至少兩個WL及三個BL (一個RBL、一個BL及一個BBL)。更具體言之，包含在各行中之BL及BBL經組態以在該行之位元胞之一寫入操作期間使用，且因此通常被分別稱為「一寫入位元線(WBL)」及「一寫入位元條線(WBBL)」，此將在下文中相對於圖2A至圖2C進一步詳細描述。包含於各列中之至少兩個WL分別用於讀取操作及寫入操作，且因此通常被分別稱為「讀取字線(RWL)」及「寫入字線(WWL)」，此亦將在下文中相對於圖2A至圖2C進一步詳細描述。 在一些實施例中，各記憶體陣列之耦合解碼器可經組態以回應於由控制邏輯電路120提供之定址資訊(例如，一列位址)之一接收而(沿著列)確證上文提及之RWL及WWL之一或多者。例如，解碼器108可經組態以確證記憶體陣列102之一或多個RWL及/或WWL，且解碼器110可經組態以確證記憶體陣列104之一或多個RWL及/或WWL。此外，控制邏輯電路120可經耦合至I/O電路106，以便擷取在一讀取操作期間由I/O電路106之感測放大器(例如，106-1、106-2等)讀取之資料位元。在下文中相對於圖2A至圖2C進一步詳細描述此等操作。 儘管在圖1之所繪示實施例中，記憶體陣列104之列a’充當一參考列且因此RSP電路116 (及RSP單元116-1)經耦合在參考列與各自感測放大器(例如，106-1及106-2)之間，但在一些替代實施例中，除記憶體104之列a’係一參考列外，記憶體陣列102之至少一個列亦可充當一參考列。在此等實施例中，I/O電路106可進一步包含經耦合在記憶體陣列102之參考列與I/O電路106之各自感測放大器之間的另一RSP電路/RSP單元(例如，圖2C之117-1)。在一些實施例中，此RSP單元117-1 (圖2C)實質上類似於RSP單元116-1。將在下文中相對於圖2C進一步描述分別耦合至「上」記憶體陣列及「下」記憶體陣列之參考列之此等雙RSP電路之細節。 圖2A及圖2B係分別繪示記憶體裝置100之實施例之例示性電路圖。分別在圖2A及圖2B中展示記憶體陣列102之部分、包含一參考列(例如，列a’)之記憶體陣列104之部分及I/O電路106之部分。為清晰起見，圖2A及圖2B兩者僅繪示沿著記憶體陣列102之列c之位元胞102-5及102-6、沿著記憶體陣列104之參考列a’之位元胞104-1及104-2，對應感測放大器106-1及106-2及RSP單元116-1。 更具體言之，圖2A之例示性電路圖包含沿著參考列a’之兩個位元胞(例如，104-1及104-2)，其等各可經程式化以透過對應組件儲存一邏輯1或一邏輯0，此將在下文中進一步詳細描述。換言之，各位元胞可經寫入以儲存一邏輯1或0且未經「硬線連接」來儲存一特定值。相比而言，根據一些實施例，圖2B之例示性電路圖包含沿著參考列a’之兩個位元胞(例如，104-1及104-2)，其等各經「硬線連接」以寫入/呈現一邏輯1或一邏輯0。在一些實施例中，當一位元胞經硬線連接以寫入一邏輯狀態時，此一位元胞經組態以永久儲存該邏輯狀態。 圖2C實質上類似於圖2A及圖2B，惟圖2C之實施例包含記憶體陣列102中之一額外參考列除外。如上文提及，憑藉額外參考列，一額外RSP電路(RSP單元)可經耦合在額外參考列與I/O電路106 (圖1)之間。例如，圖2C繪示包含一第一參考列(例如，列c)之記憶體陣列102之部分、包含一第二參考列(例如，列a’)之記憶體陣列104之部分及I/O電路106之部分。除如在圖2A及圖2B中展示之位元胞102-5及102-6、位元胞104-1及104-2、感測放大器106-1及106-2及RSP單元116-1外，圖2C亦進一步繪示經耦合在沿著第一參考列c之位元胞102-5及102-6與感測放大器106-1及106-2之間的額外RSP單元117-1。類似於圖2A，在圖2C中，沿著(第一及第二)參考列c及a’之位元胞(例如，102-5、102-6、104-1及104-2)未經硬線連接。 現參考圖2A，根據各種實施例，記憶體陣列102及104之位元胞之各者經實施為一2P-8T位元胞。儘管位元胞各經實施為一2P-8T位元胞，但記憶體陣列102及104之位元胞(例如，102-5、102-6、104-1、104-2等)不限於經實施為一2P-8T位元胞。記憶體陣列102及104之位元胞可經實施為各種單端位元胞之任一者(例如，諸如一單端九電晶體(9T)位元胞)。 首先參考圖2A中之位元胞102-5之所繪示實施例，位元胞102-5包含8個電晶體：M1、M2、M3、M4、M5、M6、M7及M8。如上文描述，透過一2P-8T位元胞中之一各自埠執行讀取操作及寫入操作。在位元胞102-5之所繪示實施例中，電晶體M1至M6構成一2P-8T位元胞之六電晶體(6T)核心(其主要經組態以執行寫入操作(即，包含一寫入埠))，且電晶體M7及M8構成2P-8T位元胞之一讀取緩衝器(其主要經組態以執行讀取操作(即，包含一讀取埠))。將在下文中描述位元胞102-5之佈局及操作之細節。 在位元胞102-5之6T核心中，電晶體M1及M2經形成為一第一反向器且電晶體M3及M4經形成為一第二反向器，其中第一反向器及第二反向器彼此交叉耦合，如展示。更具體言之，第一反向器及第二反向器各經耦合在第一電壓參考201與第二電壓參考203之間。一般言之，第一電壓參考201係施加於記憶體陣列102之位元胞上之一供應電壓之一電壓位準。第一電壓參考201通常被稱為「Vdd」。第二電壓參考203通常被稱為「接地」。此外，第一反向器經耦合至電晶體M5，且第二反向器經耦合至電晶體M6。除耦合至反向器外，電晶體M5及M6兩者亦皆經耦合至記憶體陣列102之一寫入字線(WWL) 250且分別各經耦合至一寫入位元線(WBL) 207及一寫入位元條線(WBBL) 209。在一些實施例中，由WWL 250閘控(即，開啟或關閉)電晶體M5及M6。通常，電晶體M1及M3被稱為位元胞102-5之上拉電晶體；電晶體M2及M4被稱為位元胞102-5之下拉電晶體；電晶體M5及M6被稱為位元胞102-5之存取電晶體。在一些實施例中，電晶體M2、M4、M5及M6各包含一NMOS電晶體，且M1及M3各包含一PMOS電晶體。儘管圖2A之所繪示實施例展示M1至M6係NMOS或PMOS電晶體，但適用於一記憶體裝置中之各種電晶體或裝置之任一者(例如，諸如一雙極接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)等)可經實施為M1至M6之至少一者。 在位元胞102-5之讀取緩衝器中，電晶體M7及M8串聯連接在電壓參考203與RBL 102-7之間。通常，電晶體M7被稱為位元胞102-5之一讀取驅動器電晶體，且電晶體M8被稱為位元胞102-5之一讀取電晶體。此外，由列c之一讀取字線(RWL) 252閘控(即，開啟或關閉)讀取電晶體M8以藉由開啟讀取驅動器電晶體M7而存取儲存於6T核心中之一資料位元。將在下文中描述位元胞102-5之操作(例如，讀取操作)之細節。類似地，儘管圖2A之所繪示實施例展示M7及M8係NMOS電晶體，但適用於一記憶體裝置中之各種電晶體或裝置之任一者(例如，諸如一雙極接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)等)可經實施為M7至M8之至少一者。 在一些實施例中，記憶體陣列102及104之各位元胞經實施為2P-8T位元胞，如上文描述。因此，為清晰起見，將如下文簡要提供位元胞102-6、104-1及104-2之描述。位元胞102-6包含8個電晶體：M11、M12、M13、M14、M15、M16、M17及M18，其等實質上分別類似於電晶體M1、M2、M3、M4、M5、M6、M7及M8。因此，由M11及M12構成之一第一反向器及由M13及M14構成之一第二反向器彼此交叉耦合，且各分別透過一存取電晶體M15耦合至行B之一WBL 217且透過一存取電晶體M16耦合至行B之一WBBL 219。存取電晶體M15及M16亦經耦合至WWL 250且由WWL 250閘控。且讀取驅動器電晶體M17及讀取電晶體M18串聯耦合在行B之電壓參考203與RBL 102-9之間，其中亦由RWL 252閘控讀取電晶體M18。 類似地，位元胞104-1包含8個電晶體：M21、M22、M23、M24、M25、M26、M27及M28，其等實質上分別類似於電晶體M1、M2、M3、M4、M5、M6、M7及M8。因此，由M21及M22構成之一第一反向器及由M23及M24構成之一第二反向器彼此交叉耦合，且各分別透過一存取電晶體M25耦合至行A’之一WBL 227且透過一存取電晶體M26耦合至行A’之一WBBL 229。存取電晶體M25及M26亦經耦合至列a’之一WWL 254且由WWL 254閘控。且讀取驅動器電晶體M27及讀取電晶體M28串聯耦合在行A’之電壓參考203與RBL 104-7之間，其中亦由列a’之一RWL 256閘控讀取電晶體M28。 類似地，位元胞104-2包含8個電晶體： M31、M32、M33、M34、M35、M36、M37及M38，其等實質上分別類似於電晶體M1、M2、M3、M4、M5、M6、M7及M8。因此，由M31及M32構成之一第一反向器及由M33及M34構成之一第二反向器彼此交叉耦合，且各分別透過一存取電晶體M35耦合至行B’之一WBL 237且透過一存取電晶體M36耦合至行B’之一WBBL 239。存取電晶體M35及M36亦經耦合至WWL 254且由WWL 254閘控。且讀取驅動器電晶體M37及讀取電晶體M38串聯耦合在行B’之電壓參考203與RBL 104-9之間，其中亦由RWL 256閘控讀取電晶體M38。 關於I/O電路106之感測放大器(106-1、106-2等)，其等之各者實質上彼此類似。因此，以下討論將關於感測放大器106-1。如展示，感測放大器106-1經實施為一差動電壓模式感測放大器。更具體言之，感測放大器106-1包含七個電晶體：M41、M42、M43、M44、M45、M46及M47。電晶體M41及M42經形成為一第一反向器且電晶體M43及M44經形成為一第二反向器，其中第一反向器及第二反向器彼此交叉耦合。此外，電晶體M45經耦合在行A’之RBL 104-7與第一反向器之間且由一感測啟用(SE)訊號260閘控。電晶體M45經組態以接收一平均rBL訊號271 (由RSP單元116-1提供)或一rBL訊號273 (來自RBL 104-7)，此將在下文中相對於圖3進一步詳細討論。電晶體M46經耦合在行A之RBL 102-7與第二反向器之間且亦由SE訊號260閘控。電晶體M46經組態以接收一正規讀取位元線(rRBL)訊號275 (來自RBL 102-7)，此將在下文中相對於圖3進一步詳細討論。仍進一步，電晶體M47經耦合在交叉耦合反向器(M41、M42、M43及M44)與接地(203)之間且亦由SE訊號260閘控。感測放大器106-2亦包含七個電晶體： M51、M52、M53、M54、M55、M56及M57，其等實質上分別類似於M41、M42、M43、M44、M45、M46及M47。類似地，電晶體M55經組態以接收平均rBL訊號271 (由RSP單元116-1提供)或一rBL訊號277 (來自RBL 104-9)，且電晶體M56經組態以接收一rRBL訊號279 (來自RBL 102-9)，此將在下文中相對於圖3進一步詳細討論。 儘管在當前實施例中，I/O電路106之各感測放大器包含一差動電壓模式感測放大器，但I/O電路106之感測放大器可經實施為各種差動感測放大器之任一者(例如，諸如一差動電流模式感測放大器等)。 仍參考圖2A，RSP單元116-1經實施為一PMOS電晶體。RSP單元116-1經耦合在RBL 104-7與104-9之間且由一參考啟用(RE)訊號258閘控。RSP單元116-1經組態以回應於RE訊號258而藉由短接rBL訊號273及277提供平均rBL訊號271，此將在下文中相對於圖3進一步詳細描述。儘管RSP單元116-1包含一PMOS電晶體，但適用於一記憶體裝置中之各種電晶體或裝置之任一者(例如，諸如一雙極接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)等)可經實施為RSP單元116-1。 在一些實施例中，為將一資料位元寫入至位元胞102-5，WBL 207經施加有對應於一第一邏輯狀態(一邏輯1或一邏輯0)之一訊號(例如，一電壓)，且WBBL 209經施加有對應於與第一邏輯狀態互補之一第二邏輯狀態(即，一邏輯0或一邏輯1)之另一訊號。在WBL 207及WBBL 209經施加有各自邏輯狀態之前、同時或之後，確證WWL 250至一高邏輯狀態，以便開啟存取電晶體M5及M6。因而，施加至WBL 207及WBBL 209之邏輯狀態隨後分別透過存取電晶體M5儲存於節點213處且透過存取電晶體M6儲存於節點215處。 一般言之，當一位元胞(例如，102-5)儲存一資料位元時，位元胞之一第一節點經組態以處於一第一邏輯狀態(一邏輯1或一邏輯0)，且位元胞之一第二節點經組態以處於一第二邏輯狀態(一邏輯0或一邏輯1)，其中第一邏輯狀態及第二邏輯狀態彼此互補。在一些實施例中，第一節點處之第一邏輯狀態係由位元胞儲存之資料位元。例如，在圖2A之所繪示實施例中，當位元胞102-5儲存(呈現)一邏輯0時，節點213經組態以處於邏輯0狀態，且節點215經組態以處於邏輯1狀態。類似地，當位元胞102-6儲存(呈現)一邏輯1時，位元胞102-6之節點223經組態以處於邏輯1，且位元胞102-6之節點225經組態以處於邏輯1。 在一些實施例中，為從記憶體陣列102之一位元胞讀出一資料位元(圖1)，記憶體陣列102之列a’充當參考列，以便容許參考列之各位元胞提供一rBL訊號(例如，273、277等)，如上文描述。以下討論關於由圖2A中之記憶體裝置100之實施例執行之讀取操作，且更具體言之，關於讀取儲存於記憶體陣列102之位元胞102-5及102-6處之資料位元。因此，相對於圖2A且結合圖3提供以下討論。 圖3根據各種實施例分別繪示施加至WWL 250之一控制訊號(在下文中為「250C」)、施加至RWL 252之一控制訊號(在下文中為「252C」)、施加至WWL 254之一控制訊號(在下文中為「254C」)、施加至RWL 256之一控制訊號(在下文中為「256C」)、RE訊號258、rRBL訊號275、rRBL訊號279、平均rBL訊號271、SE訊號260及從感測放大器(例如，106-1、106-2)讀出之資料之例示性波形。在圖3之所繪示實施例中，波形(250C、252C、254C、256C、258、260)之各者隨著時間(沿著圖3中之X軸)在一邏輯高狀態(在下文中為「HIGH」(高))與一邏輯低狀態(在下文中為「LOW」(低))之間(沿著圖3中之Y軸)變化。平均rBL訊號271、rRBL訊號275及rRBL訊號279之波形隨著時間按一各自「速率」從Vdd朝向接地(0 V)轉變，此將在下文中進一步詳細討論。 在一些實施例中，為從記憶體陣列102之位元胞(例如，102-5、102-6等)讀出一資料位元，分別將位元胞之至少部分之WBL (例如，207、217、227及237)、位元胞之至少部分之WBBL (例如，209、219、229及239)及記憶體裝置100之RBL之至少部分(例如，102-7、102-9、104-7及104-9)預充電至Vdd (201) (即，一邏輯高狀態)。以下討論將繼續使用以上實例，其中位元胞102-5儲存一邏輯0 (即，節點213處於一邏輯0且節點215處於一邏輯1)且位元胞102-6儲存一邏輯1 (即，節點223處於一邏輯1且節點225處於一邏輯0)。 現參考圖3，從時間「t0」開始，控制訊號250C、252C、254C、256C及SE訊號260分別處於LOW。且RE訊號258、平均rBL訊號271、rRBL訊號275及rRBL訊號279分別處於HIGH。因而，不確證WWL 250 (250C處於LOW)，使得存取電晶體M5、M6、M15及M16被關閉；不確證RWL 252 (252C處於LOW)，使得讀取電晶體M8及M18被關閉；WWL 254處於接地(254C處於LOW)，使得存取電晶體M25、M26、M35及M36被關閉；不確證RWL 256 (256C處於LOW)，使得讀取電晶體M28及M38被關閉；電晶體M47被關閉(260處於LOW)；RSP單元116-1被關閉(258處於HIGH)；RBL 102-7、102-9、104-7及104-9經預充電(平均rBL訊號271、rRBL訊號275、rRBL訊號279處於HIGH)。 繼續進行至時間「t1」，控制訊號250C、252C、256C從LOW轉變至HIGH；控制訊號254C及SE訊號260保持在LOW；且RE訊號從HIGH轉變至LOW。當控制訊號250C從LOW轉變至HIGH時，確證WWL 250且因此存取電晶體M5、M6、M15及M16被開啟。且當控制訊號252C從LOW轉變至HIGH時，確證RWL 252，使得讀取電晶體M8及M18被開啟。注意，因為節點215 (經耦合至M7之一閘極)處於一邏輯1 (即，HIGH)，故電晶體M7被開啟，且因為節點225 (經耦合至M17之一閘極)處於一邏輯0 (即，LOW)，故電晶體M17被關閉。因而，分別可從RBL 102-7通過電晶體M8及M7且至接地(203)形成一放電路徑281 (如在圖2A之位元胞102-5中展示)且可從RBL 102-9且通過電晶體M18形成一漏電路徑283 (如在圖2A之位元胞102-6中展示)。 因此，返回參考圖3，rRBL訊號275及rRBL訊號279之各者開始按一各自速率從HIGH轉變至LOW。換言之，rRBL訊號275與一放電速率(即，圖3中之rRBL訊號275之波形之負斜率)相關聯，且rRBL訊號279與一漏電速率(即，圖3中之rRBL訊號279之波形之負斜率)相關聯。 在一些實施例中，為提供具有一中間(放電)速率之平均rBL訊號271作為一參考，將至少提供具有一放電速率之一第一參考訊號(例如，rBL訊號275)及具有一漏電速率之一第二參考訊號(例如，rBL訊號279)。更具體言之，平均rBL訊號271經組態以充當用於感測放大器(例如，106-1、106-2)之具有一中間放電速率之一參考來區分分別存在於RBL 102-7 (即，rRBL訊號275)及102-9 (即，rRBL訊號279)上之一壓降。例如，平均rBl訊號271可被感測放大器106-1用作一參考來與rRBL訊號275比較且在不需要一全電壓擺幅的情況下感測rRBL訊號275之邏輯狀態以讀取該邏輯狀態。類似地，平均rBL訊號271亦可被感測放大器106-2用作一參考來與rRBL訊號279比較，此再次導致在不需要一全電壓擺幅的情況下讀取訊號279之邏輯狀態。一習知單端感測放大器可需要rRBL訊號275從Vdd轉變至接地(即，一全電壓擺幅)以從位元胞102-5讀出一邏輯狀態，此造成上文所識別之問題。就此而言，根據本揭露之各種實施例，沿著參考列(例如，記憶體陣列104之列a’)之任何兩個相鄰位元胞分別各經寫入有一邏輯1及一邏輯0，以便提供具有一放電速率之一第一參考訊號(例如，rBL訊號273)及具有一漏電速率之一第二參考訊號(例如，rBL訊號277)以使該兩個參考訊號平均化為一平均參考訊號(例如，訊號271)。 現參考沿著參考列a’之位元胞104-1及104-2 (圖2A)，在一些實施例中，已經(即，在時間t0之前)透過將一邏輯0施加於WBL 227上且將一邏輯1施加於WBBL 229上而使位元胞104-1寫入有一邏輯0，且透過將一邏輯1施加於WBL 237上且將一邏輯0施加於WBBL 239上而使位元胞104-2寫入有一邏輯1。返回參考圖3，仍在時間「t1」處，控制訊號256C從LOW轉變至HIGH (類似於上文討論之操作)，可從RBL 104-7通過電晶體M28及M27且至接地(203)形成一放電路徑285 (如在圖2A之位元胞104-1中展示)，且可從RBL 104-9且通過電晶體M38形成一漏電路徑287 (如在圖2A之位元胞104-2中展示)。因而，rBL訊號273與一放電速率相關聯(類似於rRBL訊號275)，且rBL訊號277與一漏電速率相關聯(類似於rRBL訊號279)。在一些實施例中，rBL訊號273及277可分別充當第一參考訊號及第二參考訊號，其等經平均化(例如，短接在一起)以提供平均rBL訊號271，如上文提及。仍在時間「t1」處，RE訊號258從HIGH轉變至LOW，此開啟RSP單元116-1 (PMOS電晶體M61)。因而，RSP單元116-1短接rBL訊號273及277 (即，第一參考訊號及第二參考訊號)，以便使與rBL訊號273相關聯之放電速率及與rBL訊號277相關聯之漏電速率平均化。因此，產生如在圖3中展示之與一「中間」(放電)速率相關聯之平均rBL訊號271。 再次參考圖2A，在一些實施例中，rRBL訊號275 (基於讀出位元胞102-5處之邏輯0所提供)及平均rBL訊號271充當至感測放大器106-1之差動輸入訊號，且rRBL訊號279 (基於讀出位元胞102-6處之邏輯1所提供)及平均rBL訊號271充當至感測放大器106-2之差動輸入訊號。返回參考圖3，繼續進行至時間「t2」，所有訊號各保持在其各自邏輯狀態，惟SE訊號260從LOW轉變至HIGH除外。在一些實施例中，可藉由感測放大器106-1/106-2之一設計者/使用者基於差動輸入訊號之間呈現一足夠大電壓(即，rRBL訊號275與平均rBL訊號271之間及/或rRBL訊號279與平均rBL訊號271之間的一電壓差∆V)之時間來預定SE訊號260從LOW轉變至HIGH之時序。當SE訊號260從LOW轉變至HIGH時(即，在時間「t2」處)，啟用(開啟)電晶體M47，使得感測放大器106-1放大該足夠大電壓差(∆V)以提供對應於從位元胞102-5讀取之資料位元(例如，一邏輯0)之一輸出資料。在一些實施例中，可透過由電晶體M41及M42形成之第一反向器之節點X (圖2A)將輸出資料提供至控制邏輯電路120 (圖1)。類似地，啟用(開啟)電晶體M57，使得感測放大器106-2放大該足夠大電壓差(∆V)以提供對應於從位元胞102-6讀取之資料位元(例如，一邏輯1)之一輸出資料。在一些實施例中，可透過由電晶體M51及M52形成之第一反向器之節點Y (圖2A)將輸出資料提供至控制邏輯電路120 (圖1)。 注意，根據各種實施例，當Vdd約為1 V時，電壓差(∆V)約為50 mV或更小。相較於Vdd (即，全電壓擺幅)之此一實質上較小電壓差提供各種優勢(諸如讀取速度)，如上文描述。更特定言之，使用單端2P-8T位元胞之習知記憶體裝置一般需要一RBL上存在一全電壓擺幅(例如，1 V)，以便讀出一資料位元。完全相反，所揭示之記憶體裝置(例如，100)可當在至一差動感測放大器之差動輸入訊號之間感測到一實質上較小電壓差(例如，50 mV)時藉由使用差動感測放大器來從單端2P-8T位元胞(例如，102-5、102-6等)讀出一資料位元。 圖2B之例示性電路圖實質上類似於圖2A，惟位元胞104-1之節點291經硬線連接至Vdd (201)且位元胞104-2之節點293經硬線連接至接地(203)除外。因此，僅展示位元胞104-1及104-2。因而，在未如上文描述般透過WBL及WBBL寫入各自邏輯狀態的情況下，位元胞104-1永久地儲存一邏輯0 (類似於圖2A)，且位元胞104-2永久地儲存一邏輯1 (類似於圖2A)。在一些實施例中，由於不需要寫入操作來提供一參考列，此等永久儲存邏輯狀態可有利地改良記憶體裝置100之操作速度。 如上文描述，圖2C之例示性電路圖進一步包含額外RSP單元117-1，此係因為記憶體陣列102之列c亦可充當一參考列。在一些實施例中，為操作具有分別屬於兩個單獨記憶體陣列之兩個參考列之此一記憶體裝置，可互補地啟用RSP單元116-1及117-1 (即，PMOS電晶體M61及M71)。更具體言之，當啟用(由RE訊號258開啟)電晶體M61時，停用(由RE訊號298關閉)電晶體M71。因而，圖2C之記憶體裝置執行實質上等同於圖2A之實施例之一(讀取)操作，如上文描述。另一方面，當停用(由RE訊號258關閉)電晶體M61時，啟用(由RE訊號298開啟)電晶體M71。因而，記憶體陣列102之參考列c可執行實質上類似於記憶體裝置104之參考列a’之一操作(如相對於圖2A描述)，以便藉由短接第一參考訊號及第二參考訊號(275及279)而提供一平均rBL訊號299。更具體言之，控制訊號250C可保持在LOW (類似於圖2A及圖3之254C)，且位元胞102-5及102-6分別經寫入有一邏輯0及一邏輯1。在RWL訊號252C從LOW轉變至HIGH (即，開啟讀取電晶體M8及M18)之後即提供與一放電速率相關聯之第一參考訊號275及與一漏電速率相關聯之第二參考訊號279。因此，PMOS電晶體M71 (RSP單元117-1)短接第一參考訊號及第二參考訊號(275及279)，以便提供與一中間(放電)速率相關聯之平均rBL訊號299。在一些實施例中，例如，位元胞104-1儲存待讀出之一邏輯0，且位元胞104-2儲存待讀出之一邏輯1。因而，當啟用(開啟)讀取電晶體M28及M38時，提供與一放電速率相關聯之訊號273 (類似於圖3之訊號275)及與一漏電速率相關聯之訊號277 (類似於圖3之訊號279)。更具體言之，訊號273表示在位元胞104-1中從RBL 104-7通過讀取電晶體M28且至讀取驅動器電晶體M27之一放電路徑301，且訊號277表示在位元胞104-2中從RBL 104-9且通過讀取電晶體M38之一漏電路徑303。接著，感測放大器106-1使用平均rBL訊號299 (具有中間速率)及訊號273 (具有放電速率)作為其差動輸入訊號，且回應於一經確證SE訊號260而放大平均rBL訊號299與訊號273之間的足夠大電壓差(∆V)以提供反映儲存於位元胞104-1中之邏輯狀態之一輸出資料。類似地，感測放大器106-2接著使用平均rBL訊號299 (具有中間速率)及訊號277 (具有漏電速率)作為其差動輸入訊號，且回應於一經確證SE訊號260而放大平均rBL訊號299與訊號277之間的足夠大電壓差(∆V)以提供反映儲存於位元胞104-2中之邏輯狀態之一輸出資料。 在一些替代或額外實施例中，記憶體裝置100可進一步包含一或多個保持器電路(例如，302、304、306、308等)，如在圖2C中展示。更具體言之，在一些實施例中，各感測放大器可在感測放大器之輸入端處與此等保持器電路之至少一者耦合。例如，在圖2C之所繪示實施例中，保持器電路302及304分別在電晶體M45及M46處耦合至感測放大器106-1，且保持器電路306及308分別在電晶體M55及M56處耦合至感測放大器106-2。在一些實施例中，保持器電路包含一始終開啟之PMOS電晶體(此係因為其由一LOW狀態閘控)且經組態以藉由恆定提供一電壓源(例如，Vdd)而改良分別耦合之位元胞之一可讀性(由於分別在源極及汲極處耦合在Vdd與接地之間)。例如，保持器電路302經組態以藉由透過RBL 104-7將Vdd提供至位元胞104-1而改良位元胞104-1之可讀性；保持器電路304經組態以藉由透過RBL 102-7將Vdd提供至位元胞102-5而改良位元胞102-5之可讀性；保持器電路306經組態以藉由透過RBL 104-9將Vdd提供至位元胞104-2而改良位元胞104-2之可讀性；保持器電路308經組態以藉由透過RBL 102-9將Vdd提供至位元胞102-6而改良位元胞102-6之可讀性。 圖4繪示一記憶體裝置400之一替代實施例，該裝置實質上類似於圖1之記憶體裝置100，惟記憶體裝置400進一步包含容許短接更多參考位元線(rBL)訊號之複數個RSP單元(例如，416-2)除外，此將在下文中進一步詳細描述。例如，記憶體裝置400亦包含至少兩個記憶體陣列402及404，其中一輸入/輸出(I/O)電路406經耦合在其等之間。 類似於記憶體陣列102及104 (圖1)，記憶體陣列402及404各包含經配置成一行列組態之複數個雙埠位元胞(例如，一2P-8T位元胞)，且各行包含至少一個位元線(BL) (例如，一讀取位元線(RBL))。在圖4之所繪示實施例中，記憶體陣列402包含位元胞：402-1、402-2、402-3、402-4、402-5及402-6，其等分別經配置在行A、B、C、D、E、F中。再者，如展示，行A包含RBL 402-7；行B包含RBL 402-8；行C包含RBL 402-9；行D包含RBL 402-10；行E包含RBL 402-11；行F包含RBL 402-12。記憶體陣列404包含位元胞：404-1、404-2、404-3、404-4、404-5及404-6，其等分別經配置在行A’、B’、C’、D’、E’、F’中。再者，如展示，行A’包含RBL 404-7；行B’包含RBL 404-8；行C’包含RBL 404-9；行D’包含RBL 404-10；行E’包含RBL 404-11；行F’包含RBL 404-12。在一些實施例中，記憶體陣列404之一列可充當一參考列，例如，包含位元胞404-1、404-2、404-3、404-4、404-5及404-6之列。 類似於I/O電路106 (圖1)，I/O電路406亦包含複數個(雙端)感測放大器，其中感測放大器之各者分別沿著記憶體陣列402之一對應行及記憶體陣列404之一對應行耦合至位元胞。如上文描述，各行包含一RBL。在一些實施例中，各感測放大器可分別透過記憶體陣列402及404之對應行之RBL耦合至位元胞。在圖4之所繪示實施例中，I/O電路406包含感測放大器：406-1、406-2、406-3、406-4、406-5及406-6，且感測放大器406-1分別經耦合至沿著RBL 402-7之位元胞及沿著RBL 404-7之位元胞；感測放大器406-2分別經耦合至沿著RBL 402-8之位元胞及沿著RBL 404-8之位元胞；感測放大器406-3分別經耦合至沿著RBL 402-9之位元胞及沿著RBL 404-9之位元胞；感測放大器406-4分別經耦合至沿著RBL 402-10之位元胞及沿著RBL 404-10之位元胞；感測放大器406-5分別經耦合至沿著RBL 402-11之位元胞及沿著RBL 404-11之位元胞；感測放大器406-6分別經耦合至沿著RBL 402-12之位元胞及沿著RBL 404-12之位元胞。 類似於I/O電路106之RSP電路116 (圖1)，I/O電路406之RSP電路416包含複數個RSP單元，且各RSP單元經耦合至包含參考列之記憶體陣列之任何兩個(相鄰) RBL。因而，各行(RBL)可經耦合至一各自RSP單元。例如，在圖4之所繪示實施例中，RSP單元416-1經耦合至RBL 404-7及404-8；RSP單元416-2經耦合至RBL 404-8及404-9；RSP單元416-3經耦合至RBL 404-9及404-10；RSP單元416-4經耦合至RBL 404-11及404-12。在一些實施例中，RSP單元416-1、416-2、416-3及416-4各經實施為一PMOS電晶體。 在操作上，RSP單元416-1、416-2、416-3及416-4之各者經組態以短接存在於各自RBL上之rBL訊號且由一參考啟用(RE)訊號(類似於RE訊號258)閘控。例如，RSP單元416-1經組態以短接分別存在於RBL單元404-7及404-8上之rBL訊號421及423；RSP單元416-2經組態以短接分別存在於RBL單元404-8及404-9上之rBL訊號423及425；RSP單元416-3經組態以短接分別存在於RBL單元404-9及404-10上之rBL訊號425及427；RSP單元416-4經組態以短接分別存在於RBL單元404-11及404-12上之rBL訊號429及431。在一些實施例中，由各RSP單元(416-1、416-2、416-3、416-4等)短接之rBL訊號可分別與一放電速率及一漏電速率相關聯。此外，短接存在於任何兩個相鄰RBL上之兩個各自rBL訊號容許一平均rBL訊號(例如，435)，由I/O電路406之複數個感測放大器(例如，406-1、406-2、406-3、406-4、406-5、406-6等)全域共用該平均rBL訊號。因此，平均rBL訊號435與基於使放電速率及漏電速率之複數個對平均化之一中間放電速率相關聯，此可進一步提供各種優勢。例如，儘管記憶體裝置400中之位元胞實質上彼此類似，但歸因於製造變化，各位元胞可在被存取時呈現一各自特性(例如，當被讀取時呈現一各自放電/漏電速率)。換言之，跨記憶體裝置400之放電速率及漏電速率各可經形成為一常態分佈。因而，藉由使放電速率及漏電速率之一單一對平均化之一中間放電速率可係不可重複的，此係因為平均放電速率及/或漏電速率可經定位於其各自常態分佈之一或多個標準偏差外。熟習此項技術者應理解，此等放電/漏電速率存在於一或多個標準偏差外極少發生在一常態分佈中且因此可不係可重複的。在一些實施例中，由於藉由使放電速率及漏電速率之複數個對平均化來提供中間放電速率(與平均rBL訊號435相關聯)，故中間放電速率可對製造變化較不敏感且因此更可重複且更可靠。在一些實施例中，RSP單元416-1、416-2、416-3及416-4皆由一RE訊號433閘控。即，可同時開啟或關閉RSP單元416-1、416-2、416-3及416-4。 如上文相對於圖2A描述，在一些實施例中，各rBL訊號可與一放電速率或一漏電速率相關聯。在圖4之此一實施例中，平均rBL訊號435可與一(放電)速率相關聯，該速率係基於使一放電速率及一漏電速率之兩個或兩個以上對(例如，訊號421、425、429等上之放電速率及訊號423、427、431等上之漏電速率)平均化。因而，平均rBL訊號可與一實質上可靠之放電速率相關聯。 圖5繪示根據各種實施例之一方法500之一流程圖，該方法使用包含於一第二記憶體陣列中之一參考列從一第一記憶體陣列讀出一資料位元。在各種實施例中，由在圖1至圖4中繪示之各自組件執行方法500之操作。為討論之目的，將結合圖1至圖4描述方法500之以下實施例。方法500之所繪示實施例僅係一實例。因此，應理解，在保持於本揭露之範疇內時可省略、重新排序及/或添加各種操作之任一者。 根據各種實施例，方法500以操作502開始，其中將一邏輯1或一邏輯0寫入至一第一記憶體陣列之一參考列之一第一位元胞。在一些實施例中，第一記憶體陣列之各位元胞可包含一2P-8T位元胞。將圖2A之實施例用作一實例，記憶體陣列104之列a’經選擇為一參考列，且因此，位元胞104-1 (第一位元胞)經寫入有一邏輯0。 根據各種實施例，方法500繼續進行至操作504，其中將一邏輯0或一邏輯1 (與在操作502中寫入至第一位元胞之邏輯狀態互補)寫入至第一記憶體陣列之參考列之一第二位元胞。繼續使用相同實例，位元胞104-2經寫入有一邏輯1 (與寫入至第一位元胞之邏輯0互補)。 根據各種實施例，方法500繼續進行至操作506，其中寫入至第一位元之邏輯狀態經讀出為一第一參考位元線(rBL)訊號。更具體言之，取決於第一位元胞之邏輯狀態，第一rBL訊號可與一放電速率或一漏電速率相關聯。在以上實例中，第一rBL訊號273與一放電速率相關聯。 根據各種實施例，方法500繼續進行至操作508，其中寫入至第一位元之邏輯狀態經讀出為一第二參考位元線(rBL)訊號。更具體言之，取決於第二位元胞之邏輯狀態，第二rBL訊號可與一放電速率或一漏電速率相關聯。在以上實例中，第二rBL訊號277與一漏電速率相關聯。 根據各種實施例，方法500繼續進行至操作510，其中基於第一rBL訊號及第二rBL訊號產生一平均rBL訊號。在一些實施例中，藉由短接第一rBL訊號及第二rBL訊號而由耦合至第一記憶體陣列之一RSP單元產生平均rBL訊號。因而，平均rBL訊號與在第一rBL訊號273之放電速率與第二rBL訊號277之漏電速率之間取值之一中間放電速率相關聯。根據圖2A中之以上實例，藉由短接rBL訊號273及277而由RSP單元116-1 (例如，M61)產生平均rBL訊號271。 根據各種實施例，方法500繼續進行至操作512，其中由耦合在第一記憶體陣列與第二記憶體陣列之間的一差動感測放大器讀出儲存於一第二記憶體陣列之一位元胞中之一邏輯狀態。在一些實施例中，至少在第二記憶體陣列中讀出之位元胞包含一雙埠位元胞(例如，一2P-8T位元胞)。因此，從第二記憶體陣列讀出之邏輯狀態可充當一正規讀取位元線(rRBL)訊號。更具體言之，差動放大器分別使用平均rBl訊號及rRBL訊號作為其差動輸入訊號來感測一足夠大電壓差(例如，50 mV或更小)，以便產生反映儲存於第二記憶體陣列之位元胞中之邏輯狀態之一輸出訊號。 在一實施例中，揭示一種記憶體裝置。該記憶體裝置包含：一第一記憶體陣列，其包括經組態以分別提供一第一參考訊號及一第二參考訊號之一第一位元胞及一第二位元胞；一第二記憶體陣列，其包括經組態以儲存一第一邏輯狀態之一第三位元胞；一參考訊號提供(RSP)單元，其經耦合至該第一記憶體陣列，且經組態以短接該第一參考訊號及該第二參考訊號，以便提供一平均參考訊號；及一感測放大器，其經耦合在該RSP單元與該第二記憶體陣列之間，且經組態以使用該平均參考訊號來讀出由該第三位元胞儲存之該第一邏輯狀態。 在另一實施例中，一種記憶體裝置包含：一第一記憶體陣列，其包括沿著該第一記憶體陣列之一列安置之第一複數個位元胞，其中沿著該列之該第一複數個位元胞之各者經組態以提供一參考訊號；一第二記憶體陣列，其包括第二複數個位元胞，其中該第二複數個位元胞之各者經組態以儲存一各自邏輯狀態；一參考訊號提供(RSP)電路，其經耦合至該第一記憶體陣列，且經組態以短接該等參考訊號，以便提供一全域平均參考訊號；及複數個感測放大器，其等經耦合在該RSP電路與該第二記憶體陣列之間，且各經組態以使用該平均參考訊號來讀出在該第二記憶體陣列之各位元胞處呈現之該各自邏輯狀態。 在又一實施例中，一種記憶體裝置包含：一第一記憶體陣列，其包括一第一位元胞及一第二位元胞，其等經組態以當該第一位元胞及該第二位元胞被存取時分別提供具有一放電速率之一第一參考訊號及具有一漏電速率之一第二參考訊號；一第二記憶體陣列，其包括經組態以儲存一第一邏輯狀態之一第三位元胞；一參考訊號提供(RSP)單元，其經耦合至該第一記憶體陣列，且經組態以短接該第一參考訊號及該第二參考訊號，以便提供具有在該放電速率與該漏電速率之間取值之一中間放電速率之一平均參考訊號；及一差動感測放大器，其經耦合在該RSP單元與該第二記憶體陣列之間，且經組態以使用該中間放電速率來讀出在該第三位元胞處呈現之該第一邏輯狀態。 前文概述若干實施例之特徵，使得一般技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作設計或修改其他製程及結構以實行本文中介紹之實施例之相同目的及/或達成相同優勢之一基礎。熟習此項技術者亦應認識到，此等等效構造並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、置換及更改。
100‧‧‧記憶體裝置
102‧‧‧記憶體陣列
102-1‧‧‧位元胞
102-2‧‧‧位元胞
102-3‧‧‧位元胞
102-4‧‧‧位元胞
102-5‧‧‧位元胞
102-6‧‧‧位元胞
102-7‧‧‧位元線BL
102-9‧‧‧位元線BL
104‧‧‧記憶體陣列
104-1‧‧‧位元胞
104-2‧‧‧位元胞
104-3‧‧‧位元胞
104-4‧‧‧位元胞
104-5‧‧‧位元胞
104-6‧‧‧位元胞
104-7‧‧‧讀取位元線(RBL)
104-9‧‧‧讀取位元線(RBL)
106‧‧‧輸入/輸出(I/O)電路
106-1‧‧‧感測放大器
106-2‧‧‧感測放大器
108‧‧‧解碼器
110‧‧‧解碼器
116‧‧‧參考訊號提供(RSP)電路
116-1‧‧‧RSP單元
117-1‧‧‧RSP單元
120‧‧‧控制邏輯電路
201‧‧‧第一電壓參考/Vdd
203‧‧‧第二電壓參考/接地
207‧‧‧寫入位元線(WBL)
209‧‧‧寫入位元條線(WBBL)
213‧‧‧節點
215‧‧‧節點
217‧‧‧寫入位元線(WBL)
219‧‧‧寫入位元條線(WBBL)
223‧‧‧節點
225‧‧‧節點
227‧‧‧寫入位元線(WBL)
229‧‧‧寫入位元條線(WBBL)
237‧‧‧寫入位元線(WBL)
239‧‧‧寫入位元條線(WBBL)
250‧‧‧寫入字線(WWL)
250C‧‧‧控制訊號
252‧‧‧讀取字線(RWL)
252C‧‧‧控制訊號
254‧‧‧寫入字線(WWL)
254C‧‧‧控制訊號
256‧‧‧讀取字線(RWL)
256C‧‧‧控制訊號
258‧‧‧參考啟用(RE)訊號
260‧‧‧感測啟用(SE)訊號
271‧‧‧訊號
273‧‧‧rBL訊號
275‧‧‧正規讀取位元線(rRBL)訊號
277‧‧‧訊號
279‧‧‧rRBL訊號
281‧‧‧放電路徑
283‧‧‧漏電路徑
285‧‧‧放電路徑
287‧‧‧漏電路徑
298‧‧‧RE訊號
299‧‧‧平均rBL訊號
301‧‧‧放電路徑
302‧‧‧保持器電路
303‧‧‧漏電路徑
304‧‧‧保持器電路
306‧‧‧保持器電路
308‧‧‧保持器電路
400‧‧‧記憶體裝置
402‧‧‧記憶體陣列
402-1‧‧‧位元胞
402-2‧‧‧位元胞
402-3‧‧‧位元胞
402-4‧‧‧位元胞
402-5‧‧‧位元胞
402-6‧‧‧位元胞
402-7‧‧‧RBL
402-8‧‧‧RBL
402-9‧‧‧RBL
402-10‧‧‧RBL
402-11‧‧‧RBL
402-12‧‧‧RBL
404‧‧‧記憶體陣列
404-1‧‧‧感測放大器
404-2‧‧‧感測放大器
404-3‧‧‧感測放大器
404-4‧‧‧感測放大器
404-5‧‧‧感測放大器
404-6‧‧‧感測放大器
404-7‧‧‧RBL
404-8‧‧‧RBL
404-9‧‧‧RBL
404-10‧‧‧RBL
404-11‧‧‧RBL
404-12‧‧‧RBL
406‧‧‧輸入/輸出(I/O)電路
406-1‧‧‧感測放大器
406-2‧‧‧感測放大器
406-3‧‧‧感測放大器
406-4‧‧‧感測放大器
406-5‧‧‧感測放大器
406-6‧‧‧感測放大器
416‧‧‧RSP電路
416-1‧‧‧RSP單元
416-2‧‧‧RSP單元
416-3‧‧‧RSP單元
416-4‧‧‧RSP單元
421‧‧‧rBL訊號
423‧‧‧rBL訊號
425‧‧‧rBL訊號
427‧‧‧rBL訊號
429‧‧‧rBL訊號
431‧‧‧rBL訊號
433‧‧‧RE訊號
435‧‧‧平均rBL訊號
500‧‧‧方法
502‧‧‧操作
504‧‧‧操作
506‧‧‧操作
508‧‧‧操作
510‧‧‧操作
512‧‧‧操作
a‧‧‧列
a’‧‧‧列
A‧‧‧行
A’‧‧‧行
b‧‧‧列
b’‧‧‧列
B‧‧‧行
B’‧‧‧行
c‧‧‧列
c’‧‧‧列
C‧‧‧行
C’‧‧‧行
D‧‧‧行
D’‧‧‧行
E‧‧‧行
E’‧‧‧行
F‧‧‧行
F’‧‧‧行
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體
M7‧‧‧電晶體
M8‧‧‧電晶體
M11‧‧‧電晶體
M12‧‧‧電晶體
M13‧‧‧電晶體
M14‧‧‧電晶體
M15‧‧‧電晶體
M16‧‧‧電晶體
M17‧‧‧電晶體
M18‧‧‧電晶體
M21‧‧‧電晶體
M22‧‧‧電晶體
M23‧‧‧電晶體
M24‧‧‧電晶體
M25‧‧‧電晶體
M26‧‧‧電晶體
M27‧‧‧電晶體
M28‧‧‧電晶體
M31‧‧‧電晶體
M32‧‧‧電晶體
M33‧‧‧電晶體
M34‧‧‧電晶體
M35‧‧‧電晶體
M36‧‧‧電晶體
M37‧‧‧電晶體
M38‧‧‧電晶體
M41‧‧‧電晶體
M42‧‧‧電晶體
M43‧‧‧電晶體
M44‧‧‧電晶體
M45‧‧‧電晶體
M46‧‧‧電晶體
M47‧‧‧電晶體
M51‧‧‧電晶體
M52‧‧‧電晶體
M53‧‧‧電晶體
M54‧‧‧電晶體
M55‧‧‧電晶體
M56‧‧‧電晶體
M57‧‧‧電晶體
M61‧‧‧PMOS電晶體
M71‧‧‧PMOS電晶體
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
X‧‧‧軸/節點
Y‧‧‧軸/節點
當結合附圖閱讀時，自以下實施方式最佳理解本揭露之態樣。注意，各種構件不必按比例繪製。事實上，為清楚論述，各個構件之尺寸可任意增大或減小。 圖1繪示根據一些實施例之一記憶體裝置之一例示性方塊圖，該裝置包含第一記憶體陣列及第二記憶體陣列，其中一輸入/輸出(I/O)電路經耦合在其等之間。 圖2A繪示根據一些實施例之圖1之記憶體裝置之一實施例之一例示性電路圖。 圖2B繪示根據一些實施例之圖1之記憶體裝置之另一實施例之一例示性電路圖。 圖2C繪示根據一些實施例之圖1之記憶體裝置之又一實施例之一例示性電路圖。 圖3繪示根據一些實施例之操作圖2A之記憶體裝置之實施例之複數個訊號之例示性波形。 圖4繪示根據一些實施例之另一記憶體裝置之一例示性方塊圖，該裝置包含第一記憶體陣列及第二記憶體陣列，其中一輸入/輸出(I/O)電路經耦合在其等之間。 圖5繪示根據各種實施例之操作圖1之記憶體裝置之一方法之一流程圖。

Claims (1)

  1. 一種記憶體裝置，其包括： 一第一記憶體陣列，其包括經組態以分別提供一第一參考訊號及一第二參考訊號之一第一位元胞及一第二位元胞； 一第二記憶體陣列，其包括經組態以儲存一第一邏輯狀態之一第三位元胞； 一參考訊號提供(RSP)單元，其經耦合至該第一記憶體陣列，且經組態以短接該第一參考訊號及該第二參考訊號，以便提供一平均參考訊號；及 一感測放大器，其經耦合在該RSP單元與該第二記憶體陣列之間，且經組態以使用該平均參考訊號來讀出由該第三位元胞儲存之該第一邏輯狀態。
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