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TW201814709A - 具有負電壓輔助的記憶體電路 - Google Patents

具有負電壓輔助的記憶體電路 Download PDF

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TW201814709A
TW201814709A TW106116081A TW106116081A TW201814709A TW 201814709 A TW201814709 A TW 201814709A TW 106116081 A TW106116081 A TW 106116081A TW 106116081 A TW106116081 A TW 106116081A TW 201814709 A TW201814709 A TW 201814709A
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nbl
circuit
coupled
row
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TW106116081A
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English (en)
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阿維納什 錢德
陳炎輝
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種記憶體裝置，其包含：一記憶體陣列，其包括沿一第一行配置之第一複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列。該NBL電路包含：第一對導通閘，其等分別透過該第一行之一位元線(BL)及一反相位元線(BBL)耦合至該第一複數個位元單元；及一對觸發電路，其等分別耦合至該第一對導通閘，且經組態以透過該各自第一對導通閘監測存在於該第一行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準確證一NBL啟用訊號以引起將一負電壓施加於該第一行之該BL或該BBL上。

Description

具有負電壓輔助的記憶體電路
本發明實施例係關於一種具有負電壓輔助的記憶體電路。
一靜態隨機存取記憶體(SRAM)常用於積體電路中。SRAM單元具有保存資料而無需刷新之有利特徵。SRAM單元可包含不同數目個電晶體且因此通常以電晶體之數目指稱，例如，六電晶體(6-T) SRAM、八電晶體(8-T) SRAM及類似者。電晶體通常形成用於儲存一位元之一資料鎖存器。額外電晶體可經添加以控制對電晶體之存取。SRAM單元通常配置為具有列及行之一陣列。通常，SRAM單元之各列連接至一字線，字線判定SRAM單元之該列是否被選定。SRAM單元之各行連接至一位元線(或一對位元線)，位元線用於將一位元儲存至SRAM單元中或自SRAM單元讀取一位元。 隨著積體電路不斷按比例縮小，積體電路之電源電壓連同記憶體電路之電源電壓一起降低。因此，用來指示可自SRAM單元讀取位元及將位元寫入至SRAM單元中的可靠程度之SRAM單元之讀取及寫入容限減小。歸因於靜態雜訊之存在，減小的讀取及寫入容限可引起各自讀取及寫入操作中之誤差。
本發明實施例係關於一種記憶體裝置，該記憶體裝置包括：一記憶體陣列，其包括沿一第一行配置之第一複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列且包括：第一對導通閘，其等分別透過該第一行之一位元線(BL)及一反相位元線(BBL)耦合至該第一複數個位元單元；及一對觸發電路，其等分別耦合至該第一對導通閘，且經組態以透過該各自第一對導通閘監測存在於該第一行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準確證一NBL啟用訊號以引起將一負電壓施加於該第一行之該BL或該BBL上。 本發明實施例係關於一種記憶體裝置，該記憶體裝置包括：一記憶體陣列，其包括沿一第一行配置之第一複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列且包括：第一對PMOS電晶體，其等分別透過該第一行之一位元線(BL)及一反相位元線(BBL)耦合至該第一複數個位元單元；及一對反向器電路，其等分別耦合至該第一對PMOS電晶體，且經組態以透過該各自第一對PMOS電晶體監測存在於該第一行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準確證一NBL啟用訊號以引起將一負電壓施加於該第一行之該BL或該BBL上。 本發明實施例係關於一種記憶體裝置，該記憶體裝置包括：一記憶體陣列，其包括沿一行配置之複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列且包括：一對傳輸(TX)閘，其等分別透過該行之一位元線(BL)及一反相位元線(BBL)耦合至該複數個位元單元；一對觸發電路，其等分別耦合至該對TX閘；及一OR邏輯閘，其耦合至該對觸發電路，其中該對觸發電路經組態以透過該各自對之TX閘監測存在於該行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準引起該OR邏輯閘確證一NBL啟用訊號而引起將一負電壓施加於該行之該BL或該BBL上。
以下揭露描述用於實施本標的物之不同特徵之各種例示性實施例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性的。例如，將瞭解，當一元件被稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至該另一元件，或可存在一或多個中介元件。 如上文提及，隨著積體電路不斷按比例縮小，積體電路之電源電壓連同記憶體裝置之電源電壓一起減低。已探究用來降低VCCmin (其係可靠讀取及寫入操作所需之最小電源電壓VCC)及適應日益減低的電源電壓之各種方法。例如，寫入輔助電路用於一記憶體裝置中以改良在低電源電壓尤其當字線電壓受抑制時之單元寫入能力。寫入輔助電路之一者通常將一負電壓施加於用以寫入一邏輯0之位元線上。然而，為確保一負電壓以一適合時序有效率地施加於位元線上(即，無一非所要延遲)，可需要一或多個額外電路(例如，一升壓轉換器)，此可不利地引發多種問題，例如，有效面積(real estate)問題、功率消耗問題等。因此，上文描述之使用負電壓位元線技術之現有記憶體裝置尚未完全令人滿意。 本揭露提供一種包含一負位元線(NBL)電路之記憶體裝置之各種實施例，該NBL電路經組態以監測記憶體裝置之至少一個位元線上之一電壓位準，且僅在NBL電路確保該至少一個位元線上之該電壓位準減低為0 V或實質上接近於0 V時啟用一負電壓以施加於該位元線上。此外，所揭示之NBL電路可整合至記憶體裝置之一輸入/輸出(I/O)電路中以將一局部負電壓提供至記憶體裝置之一局部記憶體陣列之一或多個位元線(此將在下文關於圖2、圖3、圖4及圖5進一步詳細描述)，或整合至記憶體裝置之一控制邏輯電路中以將一負位元線啟用(控制)訊號全域地提供至記憶體裝置之I/O電路之至少部分(此將在下文關於圖6A及圖6B進一步詳細描述)。因而，記憶體裝置之所揭示NBL電路可在記憶體裝置之一位元線用以執行一寫入操作時以一適合時序將一負電壓有效地提供至該位元線，此繼而解決現有記憶體裝置當中存在之上述問題。 圖1繪示根據各種實施例之包含一負位元線(NBL)電路之一記憶體裝置100之一例示性方塊圖。如所示，記憶體裝置100包含：一或多個記憶體陣列(102A、102B、102C)；一或多個輸入/輸出(I/O)電路(104A、104B、104C)，其等各自耦合至一各自記憶體陣列；一控制邏輯電路106，其耦合至一或多個I/O電路(104A、104B、104C)；及一列驅動器108，其耦合至控制邏輯電路106及一或多個記憶體陣列(102A、102B、102C)。為清楚起見，僅展示三個記憶體陣列。然而，根據各種實施例，記憶體裝置100中可包含任何所要數目個記憶體陣列同時保持在本揭露之範疇內。 如上文描述，在一些實施例中，各記憶體陣列可與一各自I/O電路耦合。例如，記憶體陣列102A與I/O電路104A耦合；記憶體陣列102B與I/O電路104B耦合；且記憶體陣列102C與I/O電路104C耦合。在圖1之所繪示實施例中，I/O電路104A包含一負位元線(NBL)電路110。根據各種實施例，各I/O電路可包含實質上類似於NBL電路110之一各自NBL電路。在一些實施例中，各I/O電路中包含之NBL電路可經組態以將一負位元線電壓局部地提供至其之各自記憶體陣列。因此，為清楚起見，以下論述將僅針對I/O電路104A之NBL電路110。在一些替代或額外實施例中，控制邏輯電路106可包含實質上類似於NBL電路110之一NBL電路。控制邏輯電路106中包含之此一NBL電路可經組態以將一負位元線控制訊號全域地提供至I/O電路(例如，104A、104B、104C等)以容許I/O電路之各者將一負位元線電壓提供至一各自記憶體陣列，此將在下文關於圖6A及圖6B進一步詳細描述。 在一些實施例中，記憶體裝置100之記憶體陣列(102A、102B、102C等)之各者包含配置成一行-列組態之複數個位元單元。各位元單元經組態以儲存/呈現一資料位元(一邏輯1或一邏輯0)。對應於各記憶體陣列之I/O電路經組態以存取對應記憶體陣列之位元單元(例如，自位元單元讀取一資料位元，將一資料位元寫入至位元單元)。例如，I/O電路104A經組態以將一資料位元寫入至記憶體陣列102A之一位元單元。此外，I/O電路104A之NBL電路110經組態以判定何時將一負電壓提供至記憶體陣列102A之一位元線，同時將一資料位元寫入至(耦合至該位元線之)一位元單元。下文將關於圖2進一步詳細描述記憶體陣列102A及I/O電路104A (及NBL電路110)。 在一些實施例中，控制邏輯電路106經組態以提供一或多個控制訊號以控制NBL電路110，此將在下文描述。如上文描述，在一些實施例中，控制邏輯電路106可包含一全域NBL電路。在此等實施例中，控制邏輯電路106可進一步經組態以控制全域NBL電路以判定何時將一負位元線控制訊號提供至經耦合I/O電路之一或多者，此將在下文關於圖6A及圖6B描述。列驅動器108經組態以回應於一WL確證訊號而選擇/確證記憶體陣列(102A、102B、102C等)之各者之一字線，以容許對沿經確證字線之一或多個位元單元執行一寫入操作，此將在下文關於圖3描述。 圖2繪示根據各種實施例之記憶體裝置100之記憶體陣列102A及經耦合I/O電路104A之一例示性電路圖。如所示，記憶體陣列102A包含位元單元102-1、102-2、102-3、102-4等。儘管圖2中之記憶體陣列102A之所繪示實施例僅展示四個位元單元，然記憶體陣列102A中可包含任何所要數目個位元單元同時保持在本揭露之範疇內。 如上文描述，記憶體陣列102A之位元單元配置成一行-列組態。如所繪示，位元單元102-1及直至102-2配置於一第一列(列「a」)中，其中位元單元102-1及102-2分別配置於不同及分離行(行「A」及「B」)中。類似地，位元單元102-3及直至102-4配置於一第二列(列「b」)中，其中位元單元102-3及102-4分別配置於不同及分離行(行「A」及「B」)中。此外，在一些實施例中，各行包含分別耦合至沿該行配置之位元單元之一位元線(BL)及一反相位元線(BBL)，且沿該行配置之位元單元之各者耦合至屬於一各自列之一各自字線(WL)。例如，行A包含分別耦合至位元單元102-1及102-3之BL 102-5及BBL 102-6，且位元單元102-1及102-3分別耦合至(列a之) WL 102-9及(列b之) WL 102-11，且行B包含分別耦合至位元單元102-2及102-4之BL 102-7及BBL 102-8，且位元單元102-2及102-4分別耦合至(列a之) WL 102-9及(列b之) WL 102-11。應瞭解，BL及BBL對之數目對應於記憶體陣列102A之行數，且WL之數目對應於記憶體陣列102A之列數。例如，圖2之所繪示實施例中展示兩個行及兩個列，且因此展示兩對BL及BBL (對102-5及102-6以及對102-7及102-8)及兩個WL (102-9及102-11)。在一些實施例中，任何所要數目個行可配置於行A與B之間，且類似地，任何所要數目個列可配置於列a與b之間，同時保持在本揭露之範疇內。 圖2中展示之I/O電路104A包含圖1中展示之NBL電路110，如下文進一步詳細描述。NBL電路110透過各自BL及BBL (102-5、102-6、102-7、102-8等)耦合至位元單元(102-1、102-2、102-3、102-4等)。如圖2中展示，在一些實施例中，NBL電路110包含複數個傳輸(TX)閘112、114、132及134；電晶體116、118、136、138、140、142及144；觸發電路146及148；一OR閘150；一反向器152；及一升壓電容器154。 在一些實施例中，電晶體116、118、136、138、140、142及144各自包含一NMOS電晶體。儘管圖2之所繪示實施例展示116、118、136、138、140、142及144係NMOS電晶體，然適用於一記憶體裝置中之多種電晶體或裝置之任一者可實施為116、118、136、138、140、142及144之至少一者，諸如(舉例而言)一雙極接面電晶體(BJT)、一高電子遷移率電晶體(HEMT)等。 各TX閘耦合於(一行之)一BL或一BBL與一觸發電路之間。例如，如所示，TX閘112耦合於行A之BL 102-5與觸發電路148之間；TX閘114耦合於行A之BBL 102-6與觸發電路146之間；TX閘132耦合於行B之BL 102-7與觸發電路148之間；TX閘134耦合於行B之BBL 102-8與觸發電路146之間。換言之，各行可包含分別耦合至該行之BL及BBL之一對TX閘。例如，行A與該對TX閘112及114耦合；行B與該對TX閘132及134耦合。因此，應瞭解，當更多個行放置於行A與B之間時，更多對TX閘將相應地放置於該等對之TX閘(112及114)與(132及134)之間。在一些實施例中，各對TX閘係由一行選擇(CS)訊號(及一互補行選擇(CCS)訊號)同時控制。例如，TX閘112及114可藉由確證CS訊號111為一邏輯1 (且因此確證CCS訊號113為一邏輯0)而變得「導通」，此將在下文關於圖3進一步詳細論述。 根據本揭露之一些實施例，一TX閘經組態以回應於一第一控制訊號(及與第一控制訊號互補之一第二控制訊號)而選擇性地將一訊號自TX閘之一輸入端傳導至TX閘之一輸出端，或阻擋一訊號自TX閘之一輸入端至TX閘之一輸出端。更明確言之，當控制訊號處於一第一邏輯狀態(一邏輯1或一邏輯0)時，TX閘經組態以將在其輸入端處接收之訊號傳導通過其本身，且在其輸出端處提供一輸出訊號。類似地，當控制訊號處於一第二邏輯狀態(一邏輯0或一邏輯1，與第一邏輯狀態互補)時，TX閘經組態以阻擋訊號自輸入端至輸出端。一般而言，當一TX閘導通時，TX閘用作一電阻器。在圖2之所繪示實施例中，TX閘112在CS訊號111處於一邏輯1 (且CCS訊號113處於一邏輯0)時導通；TX閘114在CS訊號111處於一邏輯1 (且CCS訊號113處於一邏輯0)時導通；TX閘132在CS訊號131處於一邏輯1 (且CCS訊號133處於一邏輯0)時導通；且TX閘134在CS訊號131處於一邏輯1 (且CCS訊號133處於一邏輯0)時導通。下文將關於圖3進一步詳細描述TX閘(例如，112、114、132、134等)之操作。 仍參考圖2，各行(以及對應對之BL及BBL)與一對行選擇電晶體耦合，其中此一對行選擇電晶體各自由CS訊號111閘控(控制)(此將在下文論述)。例如，行A (以及BL 102-5及BBL 102-6)與一對行選擇電晶體116及118耦合；行B (以及BL 102-7及BBL 102-8)與一對行選擇電晶體136及138耦合。類似地，應瞭解，當更多個行放置於記憶體陣列102A之行A與B之間時，更多對之行選擇電晶體將相應地放置於該等對之行選擇電晶體(116及118)與(136及138)之間。 在一些實施例中，NBL電路110包含分別耦合至記憶體陣列102A之BL (102-5、102-7等)及BBL (102-6、102-8等)之一對寫入啟用電晶體140及142。在一些實施例中，該對寫入啟用電晶體140及142分別由一互補DATA訊號107及一DATA訊號109閘控(控制)，其中DATA訊號及互補DATA訊號根據一寫入啟用(W_E)訊號而變化，此將在下文描述。 在一些實施例中，觸發電路146及148經組態以分別監測節點X及Y上之電壓位準。節點X及Y上隨時間之電壓位準在下文中分別稱為受監測訊號143及145。在一些實施例中，觸發電路146經組態以回應於受監測訊號143之一變化而提供一第一訊號147，且類似地，觸發電路148經組態以回應於受監測訊號145之一變化而提供一第二訊號149。OR閘150耦合至觸發電路(146及148)且經組態以在OR閘150之輸入端處分別自觸發電路146及148接收訊號147及149。此外，OR閘150經組態以對兩個訊號147及149執行一OR邏輯函數，且將一負位元線啟用(NBL_E)訊號151提供至經耦合反向器152及升壓電容器154。在一些實施例中，NBL電路110進一步包含由一互補NBL_E (CNBL_E)訊號153閘控(控制)之一負位元線啟用電晶體144。 在一些實施例中，觸發電路146及148之各者可實施為一施密特(Schmitt)觸發器。施密特觸發器經組態以保持其輸出(例如，訊號147及149)，直至其輸入(例如，訊號143及145)充分改變以觸發(輸出之)一變化。 在一些實施例中，施密特觸發器146經組態以在其輸入端處追蹤受監測訊號143之一電壓位準，且基於受監測訊號143之電壓值保持第一訊號147之一第一邏輯狀態或使第一邏輯狀態改變為一第二邏輯狀態。在其中受監測訊號143經預充電至一較高電壓(例如，Vdd)之一實例中，施密特觸發器146可輸出第一訊號147且使其保持處於一邏輯0。當受監測訊號143自Vdd下降至一預定臨限值(30% Vdd)或更低時，施密特觸發器146可使第一訊號147自邏輯0轉變至一邏輯1。否則(即，受監測訊號143未下降為低於30% Vdd)，施密特觸發器146可使第一訊號147保持處於邏輯0。預定臨限值30% Vdd通常稱為施密特觸發器146之「跳脫點」。類似地，當受監測訊號145之電壓位準自Vdd下降至一預定臨限值(30% Vdd)或更低時，施密特觸發器148可使第二訊號149自一邏輯0轉變至一邏輯1。否則，施密特觸發器148可使第二訊號149保持處於邏輯0。再者，30% Vdd通常稱為施密特觸發器148之跳脫點。 仍參考圖2，反向器152經組態以自OR閘150接收NBL_E訊號151，且將CNBL_E訊號153提供至升壓電容器154及負位元線啟用電晶體144，如所示。在一些實施例中，當CNBL_E訊號153自一邏輯1轉變至一邏輯0時，負位元線啟用電晶體144使節點Z與接地解耦，且升壓電容器154開始將一負電壓提供至節點Z (且因此提供至BL 102-5)，此將在下文關於圖3進一步詳細描述。 一般而言，為將一所要邏輯狀態寫入至記憶體裝置100之一記憶體陣列(例如，102A)之一位元單元，將該位元單元之經耦合BL及BBL預充電至記憶體陣列之一供應電壓(例如，Vdd)，且接著透過該位元單元之經耦合BL將對應於所要邏輯狀態之一第一電壓(例如，Vdd或接地)施加至該位元單元，且透過該位元單元之經耦合BBL將對應於與所要邏輯狀態互補之一第二邏輯狀態之一第二電壓施加至該位元單元。例如，為將一邏輯0寫入至位元單元102-1，分別將BL 102-5及BBL 102-6預充電至Vdd，且可藉由確證WL 102-9而存取位元單元102-1。隨後，對BL 102-5施加等於接地(即，0 V)之一電壓，且對BBL 102-6施加等於Vdd之一電壓。如上文描述，為增強位元單元102-1之一寫入能力，可進一步下拉BL 102-5使其低於0 V (即，對BL 102-5施加一負電壓)。所揭示NBL電路110提供此一功能性(即，對用來寫入一邏輯0之一BL提供一負電壓)，且進一步判定一準確時序以將負電壓施加至BL。運用此一準確時序，在一些實施例中，所揭示記憶體裝置100無需一額外電壓轉換器來確保一負電壓有效率地施加至BL，且因此免除與其相關聯之任何有效面積及/或延遲問題。下文結合圖3描述NBL電路110之操作。 圖3分別繪示根據各種實施例之W_E訊號141 (互補DATA訊號107及DATA訊號109隨其變化)、BL 102-5上之一電壓位準(在下文中為「訊號160」，如圖2中展示)、受監測訊號143及145、第一訊號147及第二訊號149、NBL_E訊號151、節點Z處之一電壓位準(在下文中為「訊號158」，如圖2中展示)及施加至WL 102-9之一WL確證訊號159之例示性波形。在一些實施例中，圖3中展示之波形之各者隨時間(圖3之X軸)在Vdd與接地(0 V)(圖3之Y軸)之間變化，惟訊號158之波形除外。在一些實施例中，訊號158呈現一負電壓(即，低於0 V)，此將在下文進一步詳細描述。在圖3之以下論述中，Vdd對應於一高邏輯狀態(在下文中為「HIGH」)，且接地對應於一低邏輯狀態(在下文中為「LOW」)。 在時間「t0」處開始且以上述實例繼續，在將一邏輯0寫入至位元單元102-1之前，將BL 102-5及BBL 102-6預充電至Vdd，即，訊號160在時間t0處處於HIGH (與受監測訊號143及145相同)。此外，在時間t0之前、與時間t0同時或在時間t0之後，CS訊號111 (圖2)確證為HIGH。因此，與CS訊號111互補之CCS訊號113 (圖2)確證為LOW。在一些實施例中，當CS訊號111確證為HIGH時，CS訊號131確證為LOW。因此，CCS訊號133 (與CS訊號131互補)確證為HIGH。因而，基於上文描述之TX閘112、114、132及134之操作原理，耦合至行A之TX閘112及114導通(接通)；且耦合至其他行之TX閘132及134 (以及放置於該等對之(112及114)與(132及134)之間的TX閘)不導通(切斷)。此外，回應於CS訊號111確證為HIGH，耦合至行A之該對行選擇電晶體116及118接通，且其它對之行選擇電晶體(包含行選擇電晶體136及138)切斷。換言之，在此特定實施例中，僅行A被選定。 繼續至時間「t1」，W_E訊號141自LOW轉變至HIGH。在圖2之所繪示實施例中，當W_E訊號141自LOW轉變至HIGH時，互補DATA訊號107自LOW轉變至HIGH，且DATA訊號109自HIGH轉變至LOW。因而，寫入啟用電晶體140接通，且寫入啟用電晶體142切斷。應注意，訊號153 (圖2)與NBL_E訊號151互補，使得在時間t1處，訊號153處於HIGH (訊號151處於LOW，如圖3中展示)。一旦寫入啟用電晶體140接通，一傳導路徑180 (如圖2中展示)便自節點Y (仍處於Vdd)形成貫穿TX閘112、行選擇電晶體116、寫入啟用電晶體140、負位元線啟用電晶體144，且最後至接地。 根據本揭露之各種實施例，一旦NBL電路110之TX閘112導通且傳導路徑180經形成，導通TX閘112便可用作一電阻器，其與經形成傳導路徑180上之其他組件(例如，行選擇電晶體116、寫入啟用電晶體140、負位元線啟用電晶體144等)相比具有一相對較高電阻值。因而，TX閘112可引起自節點Y (受監測訊號145)貫穿TX閘112之大量電壓降(分壓)。此可由傳導路徑180之一等效電路圖最佳繪示，如圖4中展示。一旦傳導路徑180經形成(自時間t1)，訊號160便因跨TX閘112之大量電壓降(例如，∆V)而呈現實質上小於受監測訊號145之一(電壓)值(例如，Vdd - ∆V)。 再次參考圖3，根據一些實施例，自時間t1開始，受監測訊號145 (即，節點Y處之電壓位準)及訊號160 (即，存在於BL 102-5上之電壓位準)開始自Vdd下降朝向接地，且訊號143 (即，節點X處之電壓位準)保持處於Vdd。清楚顯示訊號160隨受監測訊號145而變化，且訊號160以實質上比受監測訊號145下降快之一速率(歸因於跨TX閘112之分壓)下降至接地，如上文描述。此一較快下降訊號160 (與受監測訊號145相比)提供多種優點。例如，由於受監測訊號145之電壓位準由觸發電路148監測且訊號160之電壓位準隨受監測訊號145變化(且始終比受監測訊號145小達跨TX閘112之電壓降)，故觸發電路148亦可監測訊號160之電壓位準。此外，運用「跨TX閘112之電壓降」，觸發電路148可確保將僅在訊號160之電壓位準(即，存在於BL 102-5上之電壓位準)實質上低(例如，極接近於0 V)時觸發NBL_E訊號151 (轉變至HIGH)。 如上文描述，當受監測訊號143及145保持處於Vdd時，訊號147及149可保持處於LOW，此在圖3中展示。然而，在受監測訊號143及145下降為低於約觸發電路146及148之跳脫點(例如，30% Vdd)時，觸發電路146及148可分別使訊號147及149自LOW轉變至HIGH。 根據一些實施例，繼續至時間「t2」，受監測訊號145下降至約30% Vdd且訊號160亦(再次因跨TX閘112之分壓)下降至一實質上小的電壓位準，例如，約5% Vdd。因而，觸發電路148開始使訊號149自LOW轉變至HIGH。且由於受監測訊號143保持處於Vdd，故觸發電路146使訊號147保持處於LOW。因此，OR閘150可對訊號147及149 (即，OR閘150之輸入)執行一OR邏輯函數，訊號147及149分別處於LOW及HIGH。基於如下文表1中展示之OR邏輯函數之真值表，OR閘150開始使NBL_E訊號151 (即，OR閘150之輸出)自LOW轉變至HIGH。因此，如上文描述，根據一些實施例，未觸發NBL_E訊號151，直至訊號160下降至一實質上小的電壓位準。 表1 繼續至時間「t3」，NBL_E訊號151處於HIGH。且更明確言之，訊號160下降至實質上接近於0 V之一甚至更小電壓位準。當NBL_E訊號151轉變至HIGH時，CNBL_E訊號153自HIGH轉變至LOW。因此，在一些實施例中，HIGH至LOW訊號153使節點Z與接地解耦，且容許升壓電容器154將一負電壓提供至節點Z，該負電壓展示為圖3之訊號158。更特定言之，可基於以下方程式判定負電壓158，，其中C 升壓 表示升壓電容器154之電容值，且CZ 表示節點Z處之電容值。根據一些實施例，可基於多種參數判定此CZ ，該等參數諸如(舉例而言)耦合至節點Z之一行數(在圖2之所繪示實施例中總共兩個行(A及B))、經耦合BL及BBL (例如，102-5、102-6、102-7、102-8等)之電容值、各經耦合位元單元(例如，102-1、102-2、102-3、102-4等)之一下拉電晶體之一電容值等。 在一些實施例中，負電壓158可施加至選定行之BL。如上文描述，僅行A被選定，且更明確言之，寫入啟用電晶體140接通(142切斷)使得負電壓158施加至BL 102-5，因此負電壓158在本文中稱為「負位元線(NBL)電壓」。此亦在圖3中展示，其中自時間t3開始，NBL電壓158施加至近接地訊號160 (即，存在於BL 102-5上之電壓位準)。概括而言，為將一邏輯0寫入至位元單元102-1，對BL 102-5施加一接地電壓(其對應於邏輯0)，且施加於BL 102-5上之此一NBL電壓158進一步將BL 102-5上之電壓位準下拉為低於0 V，且繼而可有利地改良位元單元102-1之寫入能力，如上文提及。在一些實施例中，在時間t3處，當產生NBL電壓158時，WL確證訊號159同時自LOW轉變至HIGH，此容許存取(例如，寫入)位元單元102-1。因而，可透過「負」BL 102-5對位元單元102-1寫入一邏輯0。 儘管上文提供之實例繪示NBL 110執行將一邏輯0寫入至位元單元102-1之一操作，但應瞭解，可應用該操作以將一邏輯1寫入至位元單元102-1及將一邏輯1或一邏輯0寫入至其他位元單元等。例如，為將一邏輯1寫入至位元單元102-1，NBL 110可藉由將NBL電壓158提供至BBL 102-6而非BL 102-5而執行與上文所描述實質上類似之一操作。 圖5繪示根據各種實施例之記憶體裝置100之I/O電路104A中包含之一NBL電路510之另一實施例之一例示性電路圖。NBL電路510實質上類似於圖2之NBL電路110，惟NBL電路510使用一PMOS電晶體(512、514、532、534等)而非TX閘(圖2之112、114、132、134)，及一反向器電路(546及548)而非施密特觸發器(圖2之146及148)除外。除PMOS電晶體(512、514、532、534等)及反向器電路(546及548)之外，NBL電路510之各組件實質上與圖2之NBL電路110之各自組件相同。再者，NBL電路110及510之佈局(即，各組件之間的互連)實質上彼此類似。因此，將在圖5之NBL電路510之論述中使用圖2之NBL電路110中之訊號及該等相同組件之符號。 例如，在NBL電路510之所繪示實施例中，該對行選擇電晶體116及118分別耦合至行A之BL 102-5及BBL 102-6；該對行選擇電晶體136及138分別耦合至行B之BL 102-7及BBL 102-8；該對寫入啟用電晶體140及142各自分別耦合至記憶體陣列102A之全部BL及BBL；負位元線啟用電晶體144耦合於該對寫入啟用電晶體140與142之間且耦合至接地。此外，該對行選擇電晶體116及118係由CS訊號111閘控，且該對行選擇電晶體136及138係由CS訊號131閘控，其中CS訊號131與CS訊號111互補。寫入啟用電晶體140及142分別由互補DATA訊號107及DATA訊號109閘控，其中互補DATA訊號107及DATA訊號109隨W_E訊號變化，如上文描述。 關於PMOS電晶體512、514、532及534，PMOS電晶體512、514、532及534之各者實質上類似於TX閘(例如，112)且亦由一CCS訊號(例如，113、133等)閘控，惟PMOS電晶體僅由CCS訊號(而非CS訊號及CCS訊號兩者，例如，111及113)控制除外。類似地，在PMOS電晶體512及514由CCS訊號113接通且一傳導路徑(例如，180)在寫入啟用電晶體140接通後形成之後，PMOS電晶體512用作負責沿傳導路徑180之大量分壓之一電阻器。 儘管圖2及圖5之所繪示實施例分別使用TX閘(112、114、132、134等)及PMOS電晶體(512、514、532、534等)作為「導通閘」，然一般技術者應瞭解，此一導通閘可實施為多種「閘控」裝置之任一者(諸如(舉例而言)一類比開關、一數位開關等)，同時保持在本揭露之範疇內。 關於反向器電路546及548，反向器電路546及548之各者實質上類似於施密特觸發器(例如，146及148)，惟反向器電路通常具有一較高跳脫點(例如，約50% Vdd)除外。 在一些實施例中，NBL電路510之操作實質上類似於NBL電路110。因此，如下簡要描述NBL電路510之操作。一旦傳導路徑180經形成，受監測訊號145便開始下降。當受監測訊號145下降至反向器電路548之跳脫點(例如，50% Vdd)時，反向器電路548開始使訊號149自LOW轉變至HIGH。由於受監測訊號143保持處於Vdd，故反向器電路546使訊號147保持處於LOW。因此，OR閘150對分別處於LOW及HIGH之訊號147及149執行一OR邏輯函數以輸出處於HIGH之NBL_E訊號151。因此，CNBL_E訊號處於LOW且升壓電容器154開始將負電壓158提供至節點Z，且將負電壓158耦合至BL 102-5。 圖6A及圖6B展示其中控制邏輯電路106 (圖1)分別包含NBL電路600及630之電路圖之部分。如上文描述且如圖6A及圖6B中進一步展示，包含(或整合)於控制邏輯電路106中之NBL電路(例如，600及630)可容許藉由一或多個經耦合I/O電路(104A、104B、104C等)全域地接收一負位元線控制訊號605。回應於接收負位元線控制訊號605 (處於HIGH)，I/O電路104A、104B及104C之各者可使用其之各自反向器(例如，152)及升壓電容器(例如，154)以針對用以寫入一邏輯0之一BL產生一負電壓，如上文描述。 在一些實施例中，如圖6A中展示，NBL電路600包含一TX閘602、一施密特觸發器604以及電晶體606、608及610。此外，TX閘602透過一虛設位元線612串聯耦合至電晶體606、608及610，其中此一虛設位元線612放置於列驅動器108中。在操作上，NBL電路600實質上類似於NBL電路110。例如，(NMOS)電晶體606、608及610係由一寫入啟用訊號601閘控，且TX閘602係由寫入啟用訊號601及與寫入啟用訊號601互補之一訊號603同時閘控。例如，當寫入啟用訊號601處於LOW (且因此訊號603處於HIGH)時，TX閘602導通；當寫入啟用訊號601處於HIGH (且因此訊號603處於LOW)時，TX閘602不導通。更明確言之，當寫入啟用訊號601自LOW轉變至HIGH時，電晶體606、608及610以及TX閘602皆接通。因而，一傳導路徑613自節點X形成貫穿TX閘602及電晶體606至610而至接地。因此，施密特觸發器604可能夠監測節點X上之一電壓位準(如上文關於圖2描述)，且一旦節點X處之電壓位準下降為低於施密特觸發器604之跳脫點(例如，30% Vdd)，施密特觸發器604便輸出處於HIGH之負位元線控制訊號605。 在一些實施例中，虛設位元線612可具有一實體長度(2 x L)。如所示，虛設位元線612可沿WL驅動器108垂直放置。儘管在圖6A之所繪示實施例中，虛設位元線612包含跨WL驅動器108水平安置之一短長度部分，然此一水平部分與實體長度L相比實質上較小。因此，虛設位元線612之長度通常稱為「2 x L」。更明確言之，實體長度2 x L約與記憶體陣列之BL (例如，BL 102-5、102-7等)之一長度相同。因而，可藉由虛設位元線612類似地模擬(若干)記憶體陣列中之BL之一RC回應，此可容許NBL電路600實際上監測記憶體陣列中之BL之電壓位準(例如，訊號160)，即使記憶體陣列之各自I/O電路中不包含NBL電路600。 圖6B之NBL電路630實質上類似於圖6A之NBL電路600，惟TX閘602由一PMOS電晶體632取代且施密特觸發器604由一反向器電路634取代除外。PMOS電晶體632及反向器電路634實質上分別類似於圖5之PMOS電晶體(512、514、532、534等)及反向器電路(546及548)。因此，為簡潔起見，省略對PMOS電晶體632及反向器電路634之描述。 圖7繪示根據各種實施例之使用一負位元線技術將一邏輯0寫入至一記憶體陣列之一位元單元的一方法700之一流程圖。在各種實施例中，藉由圖1至圖6中繪示之各自組件執行方法700之操作。為論述之目的，將結合圖1至圖6描述方法700之以下實施例。方法700之所繪示實施例僅為一實例。因此，應瞭解，可省略、重新定序及/或添加多種操作之任一者同時保持在本揭露之範疇內。 根據各種實施例，方法700以操作702開始，其中選擇記憶體陣列之一行。使用圖2之實施例作為一實例，藉由確證CS訊號111為HIGH且確證CCS訊號113為LOW而選擇記憶體陣列102A之行A。因此，耦合至行A之該對TX閘開始導通。 根據各種實施例，方法700繼續至操作704，其中接通一寫入啟用電晶體。在一些實施例中，經接通寫入啟用電晶體可耦合至選定行之一BL。一旦寫入啟用電晶體經接通，一傳導路徑便可形成以容許監測BL上之一電壓位準。繼續上述實例，一旦寫入啟用電晶體140(由如圖3中展示之W_E訊號)接通，便形成傳導路徑180。如圖2中展示，傳導路徑180自節點Y形成貫穿TX閘112、電晶體116、140及144而至接地。因而，藉由觸發電路148同時監測存在於BL 102-5處之電壓位準(即，訊號160)及節點Y處之電壓位準(即，訊號145)。根據本揭露之一些實施例，在操作704期間，訊號160之電壓位準隨訊號145之電壓位準而變化(下降)，且實質上比訊號145之電壓位準低達跨TX閘112之分壓。 根據各種實施例，方法700繼續至操作706，其中回應於BL之經監測電壓位準而觸發一NBL_E訊號。在上述實例中，當訊號145之電壓位準下降為低於觸發電路148之跳脫點(例如，30% Vdd)時，觸發電路148可使訊號149自LOW轉變至HIGH。在一些實施例中，訊號147可保持處於LOW。因而，OR閘150對訊號147及149執行OR邏輯函數以確證NBL_E訊號151為HIGH。 根據各種實施例，方法700繼續至操作708，其中將一負電壓提供至選定行之BL。在NBL_E訊號151轉變至HIGH之後，CNBL_E訊號153轉變至LOW使得負位元線啟用電晶體144使節點Z與接地解耦且升壓電容器154開始放電。因此，容許升壓電容器154將負電壓158提供至BL 102-5。 在一實施例中，揭示一種記憶體裝置。該記憶體裝置包含：一記憶體陣列，其包括沿一第一行配置之第一複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列，且其包括：第一對導通閘，其等分別透過該第一行之一位元線(BL)及一反相位元線(BBL)耦合至該第一複數個位元單元；及一對觸發電路，其等分別耦合至該第一對導通閘，且經組態以透過該各自第一對之導通閘監測存在於該第一行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準確證一NBL啟用訊號以引起將一負電壓施加於該第一行之該BL或該BBL上。 在另一實施例中，一種記憶體裝置包含：一記憶體陣列，其包括沿一第一行配置之第一複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列，且其包括：第一對PMOS電晶體，其等分別透過該第一行之一位元線(BL)及一反相位元線(BBL)耦合至該第一複數個位元單元；及一對反向器電路，其等分別耦合至該第一對PMOS電晶體，且經組態以透過該各自第一對PMOS電晶體監測存在於該第一行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準確證一NBL啟用訊號以引起將一負電壓施加於該第一行之該BL或該BBL上。 又在另一實施例中，一種記憶體裝置包含：一記憶體陣列，其包括沿一行配置之複數個位元單元；及一負位元線(NBL)電路，其耦合至該記憶體陣列，且其包括：一對傳輸(TX)閘，其等分別透過該行之一位元線(BL)及一反相位元線(BBL)耦合至該複數個位元單元；一對觸發電路，其等分別耦合至該對TX閘；及一OR邏輯閘，其耦合至該對觸發電路，其中該對觸發電路經組態以透過該各自對之TX閘監測存在於該行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準引起該OR邏輯閘確證一NBL啟用訊號而引起將一負電壓施加於該行之該BL或該BBL上。 前文概述若干實施例之特徵使得一般技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作用於設計或修改其他程序及結構之一基礎以實行本文中引入之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認知，此等等效構造並不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下於本文中進行各種改變、置換及更改。
100‧‧‧記憶體裝置
102A‧‧‧記憶體陣列
102B‧‧‧記憶體陣列
102C‧‧‧記憶體陣列
102-1‧‧‧位元單元
102-2‧‧‧位元單元
102-3‧‧‧位元單元
102-4‧‧‧位元單元
102-5‧‧‧位元線(BL)
102-6‧‧‧反相位元線(BBL)
102-7‧‧‧位元線(BL)
102-8‧‧‧反相位元線(BBL)
102-9‧‧‧字線(WL)
102-11‧‧‧字線(WL)
104A‧‧‧輸入/輸出(I/O)電路
104B‧‧‧輸入/輸出(I/O)電路
104C‧‧‧輸入/輸出(I/O)電路
106‧‧‧控制邏輯電路
107‧‧‧互補DATA訊號
108‧‧‧列驅動器/字線(WL)驅動器
109‧‧‧DATA訊號
110‧‧‧負位元線(NBL)電路/負位元線(NBL)
111‧‧‧行選擇(CS)訊號
112‧‧‧傳輸(TX)閘
113‧‧‧互補行選擇(CCS)訊號
114‧‧‧傳輸(TX)閘
116‧‧‧行選擇電晶體
118‧‧‧行選擇電晶體
131‧‧‧行選擇(CS)訊號
132‧‧‧傳輸(TX)閘
133‧‧‧互補行選擇(CCS)訊號
134‧‧‧傳輸(TX)閘
136‧‧‧行選擇電晶體
138‧‧‧行選擇電晶體
140‧‧‧寫入啟用電晶體
141‧‧‧寫入啟用(W_E)訊號
142‧‧‧寫入啟用電晶體
143‧‧‧受監測訊號
144‧‧‧負位元線啟用電晶體
145‧‧‧受監測訊號
146‧‧‧觸發電路/施密特觸發器
147‧‧‧第一訊號
148‧‧‧觸發電路/施密特觸發器
149‧‧‧第二訊號
150‧‧‧OR閘
151‧‧‧負位元線啟用(NBL_E)訊號
152‧‧‧反向器
153‧‧‧互補負位元線啟用(CNBL_E)訊號
154‧‧‧升壓電容器
158‧‧‧訊號/負電壓/負位元線(NBL)電壓
159‧‧‧字線(WL)確證訊號
160‧‧‧近接地訊號
180‧‧‧傳導路徑
510‧‧‧負位元線(NBL)電路
512‧‧‧PMOS電晶體
514‧‧‧PMOS電晶體
532‧‧‧PMOS電晶體
534‧‧‧PMOS電晶體
546‧‧‧反向器電路
548‧‧‧反向器電路
600‧‧‧負位元線(NBL)電路
601‧‧‧寫入啟用訊號
602‧‧‧傳輸(TX)閘
603‧‧‧訊號
604‧‧‧施密特觸發器
605‧‧‧負位元線控制訊號
606‧‧‧(NMOS)電晶體
608‧‧‧(NMOS)電晶體
610‧‧‧(NMOS)電晶體
612‧‧‧虛設位元線
613‧‧‧傳導路徑
630‧‧‧負位元線(NBL)電路
632‧‧‧PMOS電晶體
634‧‧‧反向器電路
700‧‧‧方法
702‧‧‧操作
704‧‧‧操作
706‧‧‧操作
708‧‧‧操作
a‧‧‧列
A‧‧‧行
b‧‧‧列
B‧‧‧行
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
L‧‧‧實體長度
X‧‧‧節點
Y‧‧‧節點
Z‧‧‧節點
當結合附圖閱讀時，自以下詳細描述最佳理解本揭露之態樣。應注意，各個構件不一定按比例繪製。事實上，為清楚論述，各個構件之尺寸可任意地增大或減小。 圖1繪示根據一些實施例之包含具有一負位元線(NBL)電路之一輸入/輸出(I/O)電路之一記憶體裝置之一例示性方塊圖。 圖2繪示根據一些實施例之圖1之NBL電路之一例示性電路圖。 圖3繪示根據一些實施例之用來操作圖2之NBL電路之複數個訊號之例示性波形。 圖4繪示根據一些實施例之形成於圖2之NBL電路中之一傳導路徑之一等效電路圖之一實例。 圖5繪示根據一些實施例之圖1之NBL電路之另一例示性電路圖。 圖6A繪示根據一些實施例之圖1之記憶體裝置之一例示性電路圖，其中記憶體裝置之一控制邏輯電路包含一負位元線(NBL)電路。 圖6B繪示根據一些實施例之圖1之記憶體裝置之另一例示性電路圖，其中記憶體裝置之一控制邏輯電路包含另一負位元線(NBL)電路。 圖7繪示根據一些實施例之用來操作圖1之NBL電路之一方法之一流程圖。

Claims (1)

  1. 一種記憶體裝置，其包括： 一記憶體陣列，其包括沿一第一行配置之第一複數個位元單元；及 一負位元線(NBL)電路，其耦合至該記憶體陣列，且包括： 第一對導通閘，其等分別透過該第一行之一位元線(BL)及一反相位元線(BBL)耦合至該第一複數個位元單元；及 一對觸發電路，其等分別耦合至該第一對導通閘，且經組態以透過該各自第一對導通閘監測存在於該第一行之該BL及該BBL上之電壓位準，且基於該等經監測電壓位準確證一NBL啟用訊號以引起將一負電壓施加於該第一行之該BL或該BBL上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751845B (zh) * 2019-12-30 2022-01-01 台灣積體電路製造股份有限公司 記憶體裝置以及用於操作記憶體裝置的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109584928B (zh) * 2018-11-30 2021-07-23 中国科学院微电子研究所 一种用于静态随机存储器的写辅助电路以及写辅助方法
CN117594092B (zh) * 2023-11-24 2024-09-03 上海合芯数字科技有限公司 写辅助电路和静态随机存取存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757465A (ja) * 1993-08-06 1995-03-03 Mitsubishi Electric Corp 半導体回路装置
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9129707B2 (en) 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
US10431295B2 (en) 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9281056B2 (en) 2014-06-18 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of using the same
US9218872B1 (en) 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same
US9455025B2 (en) 2014-06-27 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9564211B2 (en) 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751845B (zh) * 2019-12-30 2022-01-01 台灣積體電路製造股份有限公司 記憶體裝置以及用於操作記憶體裝置的方法
US11562786B2 (en) 2019-12-30 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having a negative voltage circuit
US11929116B2 (en) 2019-12-30 2024-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having a negative voltage circuit
US12367929B2 (en) 2019-12-30 2025-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having a negative voltage circuit

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