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TWI885381B - 半導體結構及其形成方法 - Google Patents

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TWI885381B
TWI885381B TW112120832A TW112120832A TWI885381B TW I885381 B TWI885381 B TW I885381B TW 112120832 A TW112120832 A TW 112120832A TW 112120832 A TW112120832 A TW 112120832A TW I885381 B TWI885381 B TW I885381B
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姚佳賢
薛婉容
黃諺鈞
楊復凱
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構的形成方法，包含提供半導體基板，半導體基板之上形成有源極/汲極部件以及閘極結構； 形成層間介電層於半導體基板之上；圖案化層間介電層以形成溝槽，以暴露位於溝槽之內的源極/汲極部件；形成介電襯層於溝槽側壁之上；於溝槽之中填充金屬層；凹蝕金屬層位於溝槽之中的部分，從而形成凹槽於金屬層之中；及於凹槽之中再填充介電材料層。

Description

半導體結構及其形成方法
本揭露係關於一種半導體結構，特別係關於一種具有自對準導電部件的半導體結構及其形成方法。
半導體積體電路(integrated circuit；IC)歷經了指數型的增長。積體電路材料與設計的技術進步，產生了多個世代的積體電路，其中每個世代都比前一代有更小且更複雜的電路。在積體電路的演化當中，功能密度(即每塊晶片面積上具有的互連裝置數量)通常會增加，而幾何尺寸(即製程可以創建出的最小尺寸零件(或線))卻在減小。這樣的微縮化過程通常可藉由增加生產效率以及降低相關成本來提供益處。
然而，這種微縮也增加了處理與製造IC的複雜性，並且，為了實現這些進步，也需要在IC的製程與製造方面有著類似的發展。舉例來說，多層互連(multilayer interconnect, MLI)部件隨著IC部件尺寸不斷縮小而變得更加緊湊，MLI部件的互連件表現出增加的電阻以及增加的電容，這對性能、產量和成本帶來了挑戰。已經觀察到，在先進IC技術節點中的互連所表現出的這些較高的電阻及/或較高的電容，會顯著地延遲(並且在某些情況下，會阻止)訊號有效地進出IC裝置，例如電晶體，進而抵銷了先進技術節點中此等IC裝置性能上的改善。因此，儘管現有互連件通常足以滿足其預期目的，但它們並非在所有方面都是完全令人滿意的。
本揭露實施例提供一種半導體結構的形成方法，包含：形成半導體基板，半導體基板上形成有源極/汲極部件以及閘極結構；形成層間介電層於半導體基板之上；圖案化層間介電層以形成溝槽，以暴露位於溝槽之內的源極/汲極部件；形成介電襯層於溝槽的側壁之上；於溝槽中填充金屬層；凹蝕位於溝槽之中的金屬層的部分，從而形成凹槽於金屬層之中；以及於凹槽之中填充介電材料層。
本揭露實施例提供一種半導體結構的形成方法，包含：提供半導體基板，半導體基板形成有源極/汲極部件以及閘極結構； 形成層間介電層於半導體基板之上；圖案化層間介電層以形成溝槽，以暴露位於溝槽之內的源極/汲極部件；形成矽化物層於源極/汲極部件之上；於溝槽之內的矽化物層之上填充金屬層；形成具有開口的圖案化遮罩，其中金屬層第一部分暴露於開口之內，而圖案化遮罩覆蓋金屬層的第二部分，且其中第二部分延伸至位於溝槽之中的第二部分；以及透過圖案化遮罩的開口蝕刻金屬層以凹蝕金屬層的第一部分，並保留金屬層的第二部分。
本揭露實施例提供一種半導體結構，包含：源極/汲極部件以及閘極結構，設置於半導體基板之上；層間介電層，設置於半導體基板之上；金屬成分(metal composition)的金屬部件，嵌入於層間介電層之中，且著陸於源極/汲極部件之上，其中金屬部件包含縱形(longitudinal shape)的下部以及上部，且其中上部覆蓋下部的第一縱向端，且遠離下部的第二縱向端；介電材料部件，覆蓋下部的第二縱向端；介電襯層，設置於金屬層以及介電材料部件的側壁之上，其中介電襯層在成分上不同於層間介電層以及介電材料部件，且其中在上視圖中，介電襯層包圍金屬部件以及介電材料部件。
本揭露總體上係關於IC裝置，且特別係關於IC裝置的多層互連(MLI)部件。
以下揭露提供了許多的實施例或示例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。
此外，本揭露實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。而且，在本揭露中以下的形成於部件之上、連接至部件及/或耦合至另一部件可包含以直接接觸方式形成的實施例，還可包含有形成介於部件之間的額外部件的實施例，例如部件之間可不直接接觸。另外，空間相對用詞，舉例來說，「較低的」、「較高的」、「水平」、「垂直」、「在……之上」、「低於」、「在……之下」、「上」、「下」、「頂」、「底」等及其衍生用語(即「水平地」、「向下地」、「向上地」等)，是用於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞旨在涵蓋包含部件在內的裝置的不同方向。更進一步來說，當使用 「大約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據本領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。 例如，基於製造具有該數字相關特徵的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的+/-10%以內，或者本領域通常知識者所理解的其他數值。舉例來說，「約5奈米」涵蓋4.25奈米至5.75奈米的尺寸範圍。
IC製造製程流程通常分為三個類別：前段製程(front-end-of-line；FEOL)、中段(middle-end-of-line；MEOL)製程以及後段(back-end-of-line；BEOL)製程。FEOL一般涵蓋製造IC裝置，例如電晶體，相關的製程。舉例來說，FEOL製程可包含形成隔離部件、閘極結構以及源極與汲極部件(一般稱為源極/汲極部件)。MEOL一般涵蓋IC裝置中的導電部件(或導電區)的接觸件的製造相關的製程，例如閘極結構及/或源極/汲極部件的接觸件。BEOL一般涵蓋互連由FEOL以及MEOL所製造的IC部件(分別稱為FEOL部件/結構以及MEOL部件/結構)的MLI部件的製造相關製程，從而使IC裝置能夠運作。
隨著積體電路(IC)技術製程向更小的技術節點進展，MEOL以及BEOL正在經歷重大的挑戰。舉例來說，先進IC技術節點需要更緊湊的MLI部件，這需要顯著地減小互連件的臨界尺寸(critical dimensions)(舉例來說，互連件的導孔及/或導電線的寬度及/或高度)。臨界尺寸的減小導致互連電阻顯著地增加，這會降低IC裝置的性能(舉例來說，透過增加電阻-電容(resistance-capacitance；RC)延遲)。
本揭露描述一種形成於源極/汲極部件之上的自對準的互連架構(architecture)。特別地，MLI結構包含分布於多層金屬層之中提供水平路由(routing)的金屬線，以及提供相鄰金屬層的金屬線垂直路由的導孔。舉例來說，MLI結構包含第一金屬層的第一金屬線、第一金屬層之上的第二金屬層的第二金屬線、…、第(n-1) 金屬層的第(n-1)金屬線、…、第(n-1) 金屬層之上的第n金屬層的第n金屬線、…以及頂端金屬層的頂端金屬線。此外，MLI結構包含位於金屬層之下的接觸件以及導孔。具體來說，接觸件著陸於源極/汲極部件之上，而導孔自對準至並著陸於接觸件之上。自對準架構可降低最小節距上的電容，減少漏電。自對準架構還可透過時間相關介電崩潰測試(Time Dependent Dielectric Breakdown test；TDDB)餘量來管理低電阻(low-R)與低電容(low-C)以降低能耗並增加速度。不同實施例可具有不同的優點，而不要要求任何實施例具有特定的優點。
本揭露提供一種結構及其製造方法以解決互連-相關問題。第1圖為根據一些實施例所建構，半導體結構50的透視圖。半導體結構可具有平坦結構；多閘極結構，例如鰭片結構；或具有多個通道垂直堆疊的多通道結構，例如全繞式閘極(gate-all-around；GAA)結構。以下描述使用鰭片結構作為示例，但並不旨在限制，且可採用不背離本揭露的任何合適的結構。
半導體裝置50包含半導體基板52，此半導體基板52之上形成有各種場效電晶體(field effect transistors；FETs)。特別地，半導體裝置50包含其上形成有p型FETs(p-type FETs；PFETs)的第一區52A以及包含其上形成有n型FETs(n-type FETs；NFETs)的第二區52B。半導體裝置50包含各種隔離部件54，例如淺溝槽隔離 (shallow trench isolation；STI)部件。半導體結構50還包含各種形成於半導體基板52之上的鰭片主動區56。鰭片主動區56突出於隔離部件54之上，且鰭片主動區56彼此之間被隔離部件54所環繞且隔離。各種鰭式場效電晶體形成於鰭片主動區56之上。在本實施例中，PFETs設置於第一區52A之內的鰭片主動區56之上，而NFETs設置於第二區52B之內的鰭片主動區56之上。在一些實施例中，矽鍺層磊晶成長於第一區52A之內的半導體基板52之上，以增強載體的機動性以及裝置的速度。源極與汲極58形成於鰭片主動區56之上，而閘極堆疊物60形成於鰭片主動區56之上且設置於所相應的源極與汲極58之間。每個閘極堆疊物60皆包含閘極介電層以及設置於閘極介電層之上的閘電極。介電間隔物62可進一步地形成於閘極堆疊物60的側壁以及鰭片主動區56的側壁之上。通道64為位於相應的閘極堆疊物60下方的鰭片主動區56的一部分。 相應的源極與汲極58；閘極堆疊物60；以及通道64耦合至場效電晶體。在第1圖所繪示的本示例中，第一區52A包含PFETs，且第二區52B包含NFETs。由於鰭片主動區56突出於隔離部件54之上，因此閘極堆疊物60透過鰭片主動區56的側壁以及頂表面更有效率地耦合至相應的通道區64，因而增強裝置的性能。
半導體結構50進一步地包含設置於鰭片主動區56之上並環繞閘極堆疊物60的層間介電(interlayer dielectric；ILD)層66。用虛線畫出ILD層66，並將ILD層66繪示為透明的，以更好地觀看各種部件，例如：閘極堆疊物60以及鰭片主動區56。ILD層66包含一或多個介電材料薄膜。MLI結構形成於ILD層66之中，且MLI結構被配置用以耦合各種裝置至IC中。在第1圖中，並未顯示MLI結構的金屬線，而有繪示出示例性的導電結構，包含著陸於源極/汲極部件58之上的接觸件68以及著陸於接觸件68之上的導孔70。特別地，導孔70自對準至接觸件68，沒有疊對偏移(overlay shift)問題(例如：短路或開路)。此外，導孔70以及接觸件68具有相同的成分，兩者間沒有介面，以減少接觸電阻。儘管僅繪示出一對示例性的接觸件68與導孔70，但根據半導體結構50的各種應用以及布局可能存在更多對的接觸件68與導孔70。下文中一併描述半導體結構50以及其製造方法。
第2圖為根據本揭露的各種態樣所繪示，製造半導體結構50的方法100的流程圖。方法100包含多個部分。第3A、14以及15圖為半導體結構200在各製造階段的上視圖。第3B、3C、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A以及13B圖為根據本揭露的方法100的各種實施例之半導體結構200在各製造階段的剖面圖。可在方法100之前、之中以及之後提供額外的步驟，且對於方法100的額外實施例，可移動、替換或消除所述的一些步驟。可在第3B、3C、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14以及15圖中所描繪的半導體結構200中添加額外的部件，且可在第3B、3C、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14以及15圖中所描繪的半導體結構200的其他實施例中，替換、修改或消除所述的一些部件。根據各種實施例，半導體結構200為半導體結構50的一部分。
第2圖為根據本揭露的各種態樣所繪示，製造半導體結構200的方法100的流程圖。半導體結構200可被包含於微處理器、記憶體及/或其他IC裝置中。在一些實施中，半導體結構200可為IC晶片的部分、單晶片系統(system on chip；SoC)或其部分，這包含了各種被動以及主動微電子裝置，例如：電阻、電容、電感、二極體、PFETs、NFETs、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors ；MOSFETs)、互補式金氧半導體(complementary metal-oxide semiconductor transistors)、雙載子連接電晶體(bipolar junction transistors；BJTs)、橫向擴散金屬氧化物半導體電晶體(laterally diffused MOS (LDMOS) transistors；LDMOS)、高電壓電晶體、高頻電晶體或其他合適的元件或其組合。電晶體可為平面電晶體或多閘極電晶體，例如鰭狀場效電晶體 (fin-like FETs；FinFETs)或多通道電晶體，例如全繞式閘極場效電晶體(GAA FETs)。為了清楚起見以更好地理解本揭露的發明概念，簡化了第3B、3C、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14以及15圖。可在半導體結構200之中添加額外的部件，且在半導體結構200的其他實施例中可替換、修改或消除以下所述的一些部件。
半導體結構200可電性耦合各種裝置(舉例來說，電晶體、電阻、電容及/或電感)及/或元件(舉例來說，閘極結構及/或源極/汲極部件)，以使各種裝置及/或元件可依照半導體結構200設計要求所指定的方式運作。半導體結構200包含為形成各種互連結構所配置的介電層以及電性導電層(舉例來說，金屬層)之組合。配置導電層以形成垂直互連部件(舉例來說，提供部件及/或垂直電路由(electrical routing)之間的垂直連接)，例如：接觸件及/或導孔，及/或形成水平互連部件(舉例來說，提供水平電路由)，例如導電線(或金屬線)。垂直互連部件通常連接半導體結構200的不同層中的水平互連部件。在運作期間，配置互連部件以路由裝置及/或半導體裝置的元件之間的訊號，及/或派發訊號(舉例來說，時脈訊號、電壓訊號及/或接地訊號)至裝置及/或半導體裝置的元件。儘管所描繪的半導體結構200具有給定數量的介電層以及導電層，但本揭露亦考慮半導體結構200具有任何合適數量的介電層及/或導電層。
共同參照第2、3A、3B以及3C圖，製造半導體結構200的方法100包含區塊102，區塊102提供半導體基板或晶圓。在一些實施例中，半導體基板202可包含矽。在一些實施例中，半導體基板202可包含另外的元素半導體，例如鍺；化合物半導體，例如：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如：矽鍺、磷砷化鎵、砷化銦鋁、砷化銦鎵、磷化銦鎵及/或磷砷化鎵銦；或其組合。在一些實施中，基板202可包含一或多個三五族(group III-V)材料、一或多個二四族(group II-IV)材料或其組合。在一些實施中，基板202為絕緣體上半導體(semiconductor-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板或絕緣體上鍺(germanium-on-insulator；GOI)基板。可使用氧注入分離(separation by implantation of oxygen；SIMOX)、晶圓鍵合(wafer bonding)或其他合適的方法來製造絕緣體上半導體基板。基板202可包含根據半導體裝置設計要求所配置的各種摻雜區(未顯示)，例如：p型摻雜區、n型摻雜區或其組合。p型摻雜區包含p型雜質，例如：硼、銦、其他p型雜質或其組合。n型摻雜區包含n型雜質，例如：磷、砷、其他n型雜質或其組合。在一些實施中，基板202可包含由p型雜質以及n型雜質之組合所形成的摻雜區。各種摻雜區可直接地形成於基板202之上及/或之中，舉例來說，提供p阱結構、n阱結構、雙阱(dual-well)結構、凸起(raised)結構或其組合。可執行離子佈植 (ion implantation) 製程、擴散製程及/或其他合適的摻雜製程以形成各種摻雜區。
在一些實施例中，基板202可包含隔離部件204。隔離部件可形成於基板202之上及/或之中，以隔離各種裝置區206。裝置區206包含半導體層，使得各種摻雜部件，例如源極/汲極部件可以形成於其上。因此，裝置區206也稱為主動區206。在揭露的實施例，主動區206為突出於隔離部件204之上的鰭狀主動區。舉例來說，隔離部件204定義主動區並將主動區彼此隔離。隔離部件204包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料或其組合。隔離部件204可包含不同結構，例如淺溝槽隔離(STI)結構、深溝槽隔離(deep trench isolation；DTI)結構及/或局部氧化矽(local oxidation of silicon；LOCOS)結構。在一些實施中，隔離部件204包含STI部件。舉例來說，可藉由蝕刻基板202(舉例來說，藉由使用乾式蝕刻製程及/或濕式蝕刻製程)之中的溝槽並使用絕緣體材料填充溝槽來形成STI部件(舉例來說，藉由使用化學氣相沉積(chemical vapor deposition；CVD)製程或旋轉塗佈玻璃(spin-on glass))。可執行化學機械拋光(chemical mechanical polishing；CMP)製程以移除過多的絕緣體材料及/或平坦化隔離部件的頂表面。在一些實施例中，STI部件包含填充溝槽的多層結構，例如設置於氧化物襯層之上的氮化矽層。
半導體結構200還包含各種閘極結構208。閘極結構208可設置於基板202之上，且一或多個閘極結構208可介於源極與汲極之間，此可統稱為編號210的源極/汲極部件，源極/汲極部件210的通道區被限定在源極與汲極210之間。源極/汲極部件可指的是源極或是汲極，單獨地或共同地取決於上下文。一或多個閘極結構208接合(engage)通道區，以使電流於運作期間於源極/汲極區之間流動。在一些實施中，閘極結構可形成於鰭片結構之上，以使每個閘極結構包繞鰭片結構的部分。舉例來說，一或多個閘極結構包繞鰭片結構的通道區，從而介於鰭片結構的源極區以及汲極區之間。在一些實施例中，閘極結構包含為實現所需功能根據半導體裝置的設計要求所配置的金屬閘極(metal gate；MG)堆疊物。在一些實施中，金屬閘極堆疊物可包含閘極介電質以及閘極介電質之上的閘電極。閘極介電質包含介電材料，例如：氧化矽、高介電常數(high-k)介電材料、其他合適的介電材料或其組合。高介電常數介電材料一般指的是具有高介電常數的材料，舉例來說，大於氧化矽(k ≈ 3.9)介電常數的介電材料。示例性的高介電常數介電材料可包含鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他合適的組分或其組合。在一些實施中，閘極介電質可包含多層結構，例如：舉例來說，包含氧化矽的介面層以及舉例來說，包含二氧化鉿(HfO 2)、矽酸鉿(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、二氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)、二氧化鈦、氧化鉭(Ta 2O 5)、三氧化二鑭(La 2O 3)、氧化釔(Y 2O 3)、其他合適的高介電常數介電材料或其組合的高介電常數介電材料層。閘電極包含電性導電材料。在一些實施中，閘電極可包含多膜層，例如：一或多個蓋層、功函數層、黏結(glue)/阻障層及/或金屬填充(或塊體(bulk))層。蓋層可包含防止或消除閘極介電質與閘電極的其他膜層之間的擴散或組分反應的材料。在一些實施中，蓋層可包含金屬以及氮，例如：氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W 2N)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)或其組合。功函數層包含為擁有所需功函數(例如：n型功函數及/或p型功函數)而調整的導電材料，例如：n型功函數材料及/或p型功函數材料。p型功函數材料可包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi 2)、二矽化鉬(MoSi 2)、二矽化鉭(TaSi 2)、二矽化鎳(NiSi 2)、其他合適的p型功函數材料或其組合。n型功函數材料可包含鈦、鋁、銀、錳、鋯、碳化鈦鋁(TiAlC)、碳化鉭(TaC) 、碳氮化鉭(TaCN) 、氮化鉭矽(TaSiN) 、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、氮化鈦鋁(TiAlV)、其他合適的n型功函數材料或其組合。黏結/阻障層可包含促進相鄰的膜層(例如：功函數層以及金屬填充層)之間黏著(adhesion)的材料，及/或阻止(及/或減少)閘極層(例如：功函數層以及金屬填充層)之間的擴散的材料。舉例來說，黏結/阻障層可包含金屬(舉例來說，鎢、鋁、鉭、鈦、鎳、銅、其他合適的金屬或其組合)、金屬氧化物、金屬氮化物(舉例來說，氮化鈦)或其組合。金屬填充層可包含合適的導電材料，例如：鋁、鎢及/或銅。在揭露的實施例中，閘極結構進一步地包含設置於金屬閘極堆疊物的側壁之上的閘極間隔物。
可使用與基板202相同或不同的半導體材料藉由磊晶生長形成源極/汲極部件210。舉例來說，PFETs的源極/汲極部件210係用矽鍺磊晶生長的，而NFETs的源極/汲極部件210係用矽或碳化矽進行生長的，用於應變效應(strain effect)以增強載子移動率(carrier mobility)。磊晶源極/汲極部件210的形成可包含蝕刻以凹蝕源極/汲極區以及使用一或多種半導體材料於主動區206被凹蝕的源極/汲極區之中磊晶生長。閘極結構208以及磊晶源極/汲極部件210形成場效電晶體的一部份。閘極結構及/或源極/汲極部件從而可以替代地稱為裝置部件。在一些實施中，磊晶源極/汲極部件包繞鰭片結構的源極/汲極區。磊晶製程可實施化學氣相沉積CVD技術(舉例來說，氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum；UHV-CVD)、低壓CVD(low-pressure CVD；LPCVD)及/或電漿增強CVD (plasma enhanced CVD；PECVD)、分子束磊晶(molecular beam epitaxy；MBE)、其他合適的選擇性磊晶生長(selective epitaxial growth)製程或其組合。可使用n型雜質及/或p型雜質摻雜磊晶源極/汲極部件。在一些實施中，電晶體被配置作為n型裝置(舉例來說，具有n型通道)時，磊晶源極/汲極部件可為使用磷、其他n型雜質或其組合所摻雜的含矽磊晶層或含矽碳磊晶層(silicon-carbon containing layer) (舉例來說，形成Si:P磊晶層或Si:C:P磊晶層)。在一些實施中，電晶體被配置作為p型裝置(舉例來說，具有p型通道)時，磊晶源極/汲極部件可為使用硼、其他p型雜質或其組合所摻雜的含矽及鍺磊晶層(silicon-and-germanium-containing epitaxial layers) (舉例來說，形成Si:Ge:B磊晶層)。在一些實施中，可執行退火製程以活化磊晶源極/汲極部件之中的雜質。
ILD層212可形成於基板202之上。在一些實施例中，ILD層202可由任何合適的介電材料所形成，包含但不限於氧化矽、氮化矽、氮氧化矽、原矽酸四乙酯(tetraethyl orthosilicate；TEOS)形成的氧化物、磷矽玻璃(phosphosilicate glass；PSG)、摻硼磷矽玻璃(boron-doped phosphosilicate glass；BPSG)、低介電常數介電材料、其他合適的介電材料或其組合。示例性的低介電常數介電材料可包含氟化矽玻璃(fluorinated silica glass；FSG)、摻碳氧化矽、黑鑽石® (加州，聖克拉拉應用材料(Applied Material))、氣凝膠(Aerogel)、非晶型氟化碳、聚對二甲苯(Parylene)、SiLK(密西根，米德蘭陶氏化學(Dow chemical)) 、聚醯亞胺或其組合。在一些實施例中，可藉由沉積製程(例如：CVD、 高密度電漿CVD(High-Density Plasma CVD；HDPCVD)、 有機金屬CVD(Metal Organic CVD；MOCVD)、減壓CVD(Reduced  Pressure CVD；RPCVD)、PECVD、LPCVD、原子層CVD(Atomic Layer CVD；ALCVD)、常壓CVD(Atmospheric Pressure CVD；APCVD)、流動式CVD(Flowable CVD； FCVD))來形成第一ILD層212。在沉積第一ILD層212之後，可執行CMP製程及/或其他平坦化製程，以使第一ILD層212具有基本上平坦的表面用以加強其上方膜層的形成。第3A圖並未顯示ILD層212，因此第3A圖可繪示其他ILD層212下方的部件。
參照第4A以及4B圖，方法100進行到於基板202之上形成各種材料層，包含蝕刻停止層214以及ILD層216。在於下詳述的一些實施例中，所沉積的材料層進一步地包含第一硬遮罩層218、介電層220，例如氧化矽層，以及第二硬遮罩層222。
特別地，參照第2、4A以及4B圖，方法100進行到區塊104，在區塊104中，沉積第一蝕刻停止層(etch stop layer；ESL)214以及另外的ILD層216於基板202之上。在一些實施例中，第一ESL214可包含氮化矽。在一些實施例中，第一ESL214包含任何合適的介電材料，例如碳氧化矽、矽的氮化物(舉例來說，碳氮化矽、氮化矽以及氮氧化矽)、矽的碳化物(舉例來說，碳化矽)、金屬氧化物、其他合適的材料或其組合，此介電材料的成分不同於ILD層，以實現蝕刻選擇性以及蝕刻停止。在一些實施例中，可藉由合適的沉積製程，例如：CVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、FCVD、其他合適的方法或其組合，來形成第一ESL214。ILD層216沉積於第一ESL214之上。ILD層216在形成以及成分上類似於ILD層212。在沉積第一ESL214以及ILD層216之後，可執行CMP製程及/或其他平坦化製程，以使IDL層216具有基本上平坦的表面以加強其上方膜層的形成。
仍參照第參照第2、4A以及4B圖，方法100進行到區塊106，在區塊106中，形成第一硬遮罩層218以及介電層220於ILD層216之上。第一硬遮罩層218可包含任何合適的材料，此材料的成分不同於其上方以及下方的材料以實現蝕刻選擇性。在一些實施例中，第一硬遮罩層218包含金屬氧化物(例如：氧化鋁、氧化鉿或氧化鈦)、金屬氮化物(例如：氮化鈦或氮化鋁)、其他合適的介電材料(例如：氮氧化矽)或其組。在一些實施例中，可使用物理氣相沉積(physical vapor deposition；PVD)、CVD、原子層沉積(atomic layer deposition；ALD)、其他合適的沉積製程或其組合來沉積第一硬遮罩層218。
介電材料層220形成於第一硬遮罩層218之上。在一些實施例中，介電材料層220包含氧化矽且可藉由合適的沉積技術來形成，例如：CVD、FCVD、其他沉積方法或其組合。介電材料層220可包含其他合適的介電材料，例如氮氧化矽。
仍參照第參照第2、4A以及4B圖，方法100進行到區塊108，在區塊108中，形成使用開口224圖案化的第二硬遮罩層222以定義接觸件68著陸於源極/汲極部件210之上的區域。形成圖案化的第二硬遮層222的操作包含合適的步驟，例如：進一步地包含沉積硬遮罩層222的步驟；藉由微影形成圖案化的光阻層；以及使用圖案化的光阻層作為蝕刻遮罩蝕刻硬遮罩層222，從而將開口從圖案化的光阻層轉移至硬遮罩層222。
示例性的微影製程可包含光阻塗覆、暴露於紫外線輻射、曝後烤(post-exposure baking)、顯影光阻以及硬烤(hard baking)。在蝕刻硬遮罩層222之後，可藉由合適的方法，例如：濕式剝除(wet stripping)或電漿灰化(plasma ashing)，移除圖案化的光阻層。微影圖案化還可藉由其他適當的方法實施或替代，例如無光罩微影(maskless photolithography)、電子束寫入(electron-beam writing)、離子束(ion-beam writing)寫入以及分子印刷(molecular printing)。施用於硬遮罩層222的蝕刻製程可包含乾式蝕刻、濕式蝕刻或其組合。
參照第2、5A以及5B圖，方法100進行到區塊110，在區塊110中，圖案化介電層220以及第一硬遮罩層218，從而讓開口224延伸進入介電層220以及第一硬遮罩層218之中。延伸的開口224也可稱為溝槽224。在一些實施例中，圖案化介電層220以及第一硬遮罩層218包含一或多個使用相應蝕刻劑的蝕刻製程，以有效地移除溝槽224之內相應的材料。在一些實施例中，蝕刻製程在單一蝕刻製程中執行。在一些實施例中，蝕刻製程包含施以氫氟酸以蝕刻包含有氧化矽的介電層220。在一些實施例中，包含施以磷酸(H 3PO 4)溶液以蝕刻包含有氮化矽的硬遮罩層218。此後，可藉由使用適當的蝕刻劑的蝕刻製程移除第二硬遮罩層222，以選擇性地移除第二硬遮罩層222。
參照第2、6A以及6B圖，方法100進行到區塊112，在區塊112中，圖案化ILD層212、216以及ESL214，從而進一步地將溝槽224延伸於ILD層212、ILD層216以及ESL214之中，以使源極/汲極部件210暴露於溝槽224之內。IDL層216以及ESL214的圖案化包含使用圖案化的介電層220以及硬遮罩層218作為蝕刻遮罩的蝕刻製程，例如：乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，圖案化ILD層216包含兩個蝕刻步驟：使用第一蝕刻劑以選擇性地蝕刻ILD層216直到停止於ESL214的第一蝕刻製程；以及使用第二蝕刻劑以選擇性地移除位於溝槽224之內的ESL214，使得源極/汲極部件210暴露於溝槽224之內的第二蝕刻製程。因此，用於接觸件68的溝槽224形成於ILD層216之中。溝槽224的形成採用了各種材料層以及各種圖案化與蝕刻製程。舉例來說，ESL214提供蝕刻停止功能，使得施用於ILD層216的蝕刻製程可以完全地蝕刻通過ILD層216，而不損傷到基板202，特別是沒有損傷到源極/汲極部件210。在另一示例中，進一步地採用硬遮罩層218以及介電層220與額外的蝕刻製程一同在圖案化製程將溝槽224轉移至ILD層216時調整溝槽224的輪廓。當各種蝕刻步驟分別施用於硬遮罩層222、介電層220、硬遮罩層218、ILD層216、ESL214以及ILD層212時，使用乾式蝕刻以及乾式蝕刻之適當組合並具有相應蝕刻劑的多個蝕刻步驟對於目標材料層具有顯著更大的蝕刻率。特別地，多個蝕刻步驟可自由地使用乾式蝕刻以及濕式蝕刻與相應蝕刻劑的適當組合，每個蝕刻劑具有不同的側向/垂直蝕刻率，從而可以修改溝槽224的輪廓。
舉例來說，施用於ILD層216的蝕刻步驟包含乾式蝕刻，以基本上垂直地蝕刻ILD層216；施用於ESL214的蝕刻步驟包含濕式蝕刻，例如當ESL214為氮化矽時，以熱磷酸作為蝕刻劑；以及施用於ILD層212的蝕刻步驟包含具有顯著側向蝕刻的濕式蝕刻，以基本上地加寬ILD層212之中的溝槽224。在溝槽224形成於ILD層216之中後，可藉由一或多個蝕刻製程來移除介電層220以及硬遮罩層218。
參照第2、7A以及7B圖，方法100進行到區塊114，在區塊114中，形成介電襯層226於溝槽224的側壁之上。介電襯層226包含一或多個合適的介電材料，以加強即將形成的接觸件68以及ILD層216的整合度，例如起到增加接觸件68與ILD層216黏著度(adhesion)以及防止接觸件68擴散進入ILD層216的作用。在一些實施例中，介電襯層226包含氮化矽、氮氧化矽、其他合適的介電材料或其組合。介電襯層可藉由沉積，例如：CVD以及各向異性蝕刻(例如：電漿蝕刻)，移除介電襯層226的底部來形成。
參照第2、8A以及8B圖，方法100進行到區塊116，在區塊116中，形成矽化物層228於磊晶源極/汲極部件210之上。矽化物層228作為源極/汲極部件的一部份以減少上方接觸件(即將形成的)以及磊晶源極/汲極部件210之間的接觸電阻。在一些實施例，矽化物層可藉由自對準矽化物(self-aligned silicide(salicide))製程來形成，自對準矽化物製程包含沉積金屬層於磊晶源極/汲極部件210之上；退火以讓金屬與矽反應；以及蝕刻以移除未反應的金屬，從而形成自對準至源極/汲極部件210的矽化物層228。金屬層包含任何是適合用以促進矽化物形成的材料，例如：鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適的金屬或其組合。然後加熱半導體結構200(舉例來說，經過退火處理)以使得磊晶源極/汲極部件的成分(舉例來說，矽及/或鍺)與金屬反應。矽化物層因而包含金屬及磊晶源極/汲極部件的成分(舉例來說，矽及/或鍺)。在一些實施中，矽化物層可包含矽化鎳、矽化鈦或矽化鈷。任何未反應的金屬，例如金屬層的剩餘部分，會藉由任何合適的製程，例如蝕刻製程來選擇性地移除。
參照第2、9A以及9B圖，方法100進行到區塊118，在區塊118中，填充金屬層230於溝槽224之中。填充可包含沉積以及CMP製程，以移除過多的金屬層並平坦化頂表面。在一些其他實施例中，金屬層230包含鎢、釕、鉬、鈷、銅或其組合。在一些其他實施例中，金屬層230包含任何合適的導電材料，例如銅、鈷、釕、鎢、鉬、鎳、鉻、銥、鉑、銠、鉭、鈦、鋁、氮化鉭、氮化鈦、化合物或其他合適的導電材料。在一些實施例中，可使用PVD、CVD、ALD、電鍍或其他合適的沉積製程或其結合來沉積金屬層。
參照第2、10A以及10B圖，方法100進行到區塊120，在區塊120中，沉積一或多個材料層232做為硬遮罩。材料層232可包含氧化矽、氮化矽、氮氧化矽、其他合適的材料或其組合。在揭露的實施例中，金屬層232包含氧化矽層以及設置於氧化矽層之上的氮化矽層。在一些實施例中，可使用CVD或其他合適的沉積製程來沉積材料層232。
參照第2、11A以及11B圖，方法100進行到區塊122，在區塊122中，圖案化材料層232。圖案化製程類似上述其他圖案化製程。舉例來說，圖案化製程包含微影製程以及蝕刻。圖案化的材料層232包含開口。圖案化的材料層232以及ILD層216集合地用作為蝕刻硬遮罩以定義要蝕刻的區域。
參照第2、12A以及12B圖，方法100進行到區塊124，在區塊124中，透過包含材料層232以及ILD層216的集合硬遮罩的開口蝕刻以凹蝕金屬層230，從而形成溝槽234。對金屬層230施用的蝕刻製程，在金屬層230之中形成圖案化金屬層230以及溝槽234。在一些實施例中，圖案化金屬層230包含反應離子蝕刻(reactive ion etching)、乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或其組合。在一些實施例中，蝕刻氣體包含氯基(Cl-based)蝕刻氣體(例如：SiCl 2、SiCl 4或其組合)、氟基(F-based)蝕刻氣體(例如：CF 4、CF 3、C 4F 8、NF 3或其組合)、氮氣、氧氣或其組合，取決於第一金屬層以及第二金屬層所用的金屬方案。在一些實施例中，控制蝕刻製程，使被凹蝕的表面低於ESL214的頂表面。在一些實施例中，控制蝕刻製程，以使被凹蝕的表面齊平或低於ILD層212的頂表面。因此，導孔70的底表面齊平或低於ESL214的底表面。這可以透過合適的技術來控制，例如檢測蝕刻廢氣成分或蝕刻時間或其他合適的方法，來檢查終點(end point)。因此形成的金屬結構230的包含作為導孔70的頂部以及作為接觸件68的底部，這將於後進一步地敘述。
參照第2、13A以及13B圖，方法100進行到區塊126，在區塊126中，再填充介電層236進入溝槽234之中。介電層236包含碳化矽、氧化矽、碳氮氧化矽、其他合適的介電材料或其組合。根據一些實施例，介電層236在成份上不同於ILD層212以及介電層226。根據一些實施例，介電層236的形成包含介電材料的沉積以及用以平坦化頂表面的CMP製程。此沉積包含CVD、FCVD、PECVD、其他合適的沉積或其組合。
如此形成的金屬結構230包含作為接觸件68的底部以及作為導孔70的頂部。一對接觸件68與導孔70彼此自對準，且具有相同的成分，兩者間沒有介面，以減少路由電阻(routing resistance)。在一些實施例中，導孔70的高度Hv小於接觸件68的高度Hc。在進一步的實施例中，高度比Hv/Hc介於1.2以及11。
第14圖為根據一些實施例所繪示，半導體結構200部分的上視圖。舉例來說，第14圖並未顯示ILD層，以使其他部件可以清楚地被看見。尤其，介電襯層226環繞導孔70以及再填充的介電部件236。接觸件68自導孔70連續地延伸至源極/汲極部件210，且亦被介電襯層226環繞。在上視圖中，接觸件68與導孔70以及再填充的介電部件236完全地重疊。介電襯層226、再填充的介電部件236以ILD層212/216在成分上彼此不同。舉例來說，介電襯層226包含氮化矽、再填充的介電部件236包含氧化矽，而ILD層212/216包含低介電常數介電材料。因此，在第14圖的上視圖中未能見到接觸件68。尤其，接觸件68在第一端以及第二端之間沿Y方向縱向地橫越。導孔70在第一邊緣以及第二邊緣之間沿Y方向橫越。第一邊緣自對準至第一端。第二邊緣遠離第二端，且第二邊緣位於第一端以及第二端之間。在上視圖中，導孔70直接地覆蓋STI部件204且遠離主動區206。
如上所述，接觸件68、導孔70、再填充的介電部件236以及介電襯層226作為一組，如第14圖所繪示，半導體結構200包含多組的接觸件68、導孔70、再填充的介電部件236以及介電襯層226。舉例來說，第一組形成於第一主動區206之上，而第二組形成於第二主動區之上。第一組以及第二組沿Y方向對準，且相應的導孔70形成於相應的接觸件68的近端之上。半導體結構的導孔70以及接觸件68可具有其他配置，例如如第15圖所繪示的，取決於設計以及電路佈局。
本揭露提供許多不同的實施例。在一實施例中，提供一種半導體結構以及半導體結構的形成方法。半導體結構的形成方法，包含提供半導體基板；形成溝槽已暴露源極/汲極部件；形成介電襯層於溝槽的側壁之上；於溝槽中形成金屬層；圖案化金屬層以凹蝕位於溝槽之中的金屬層的一部分，從而形成凹槽於金屬層之中；以及於凹槽之中再填充介電材料，從而形成一對彼此自對準的接觸件以及導孔，且透過此對接觸件以及導孔電性連接源極/汲極部件至上方的互連結構。這樣形成的接觸件與導孔對為自對準的且包含相同的組成，兩者間沒有介面，以減少電阻。
在一些實施例中，半導體結構的形成方法，其中於凹蝕金屬層的部份的步驟中，包含蝕刻金屬層的部份，從而形成接觸件以及與自對準至接觸件的導孔。在一些實施例中，半導體結構的形成方法，其中介電材料層在組成上不同於介電襯層以及層間介電層。在一些實施例中，半導體結構的形成方法，其中介電材料層包含氮化矽；介電襯層包含氧化矽以及氮氧化矽中的至少一種；及層間介電層包含低介電常數(low-k)材料。在一些實施例中，半導體結構的形成方法，其中於形成介電襯層的步驟中，包含沉積一介電薄膜於溝槽的表面之上，並對介電薄膜施以各向異性蝕刻。在一些實施例中，半導體結構的形成方法，其中於形成層間介電層的步驟中，更包含形成蝕刻停止層層間介電層下方。在一些實施例中，半導體結構的形成方法，於凹蝕位於溝槽之中的金屬層的部分的步驟中，包含藉由微影製程以及蝕刻製程形成圖案化的介電層；及使用層間介電層以及圖案化的介電層作為集合蝕刻遮罩凹蝕金屬層。在一些實施例中，半導體結構的形成方法，於凹蝕位於溝槽之中的金屬層的部分的步驟中，包含凹蝕金屬層的部份以使金屬層被凹蝕的部分的頂表面低於蝕刻停止層的底表面。在一些實施例中，半導體結構的形成方法，其中在於凹槽中再填充介電材料層的步驟中，包含沉積介電材料層於凹槽之中；及對介電層執行化學機械拋光(chemical mechanical polishing)製程。在一些實施例中，半導體結構的形成方法，其中在上視圖中，介電襯層包圍介電材料層以及金屬層。在一些實施例中，半導體結構的形成方法，其中在上視圖中接觸件與介電材料層以及導孔重疊。
在一示例性的態樣中，本揭露提供一種半導體結構的形成方法。半導體結構的形成方法，包括：提供半導體基板，半導體基板之上形成有源極/汲極部件以及閘極結構； 形成層間介電層於半導體基板之上；圖案化層間介電層以形成溝槽，以暴露位於溝槽之內的源極/汲極部件；形成介電襯層於溝槽側壁之上；於溝槽之中填充金屬層；凹蝕金屬層位於溝槽之中的部分，從而形成凹槽於金屬層之中；及於凹槽之中再填充介電材料層。
在另一示例性態樣中，本揭露提供一種半導體結構形成方法。半導體結構的形成方法，包含提供半導體基板，半導體基板形成有源極/汲極部件以及閘極結構； 形成層間介電層於半導體基板之上；圖案化層間介電層以形成溝槽，以暴露位於溝槽之內的源極/汲極部件；形成矽化物層於源極/汲極部件之上；於溝槽之內的矽化物層之上填充金屬層；形成具有開口的圖案化遮罩，其中該金屬層第一部分該暴露於開口之內，而圖案化遮罩覆蓋金屬層第二部分，且其該第二部分延伸至位該溝槽之中的第二部分；以及透過圖案化遮罩的開口蝕刻金屬層以凹蝕金屬層的第一部分，並保留金屬層的第二部分。
在一些實施例中，半導體結構的形成方法，更包括於填充位於溝槽之中的金屬層之前，形成介電襯層於溝槽的側壁之上；及於蝕刻金屬層之後，再填充介電材料層於凹槽之中。在一些實施例中，半導體結構的形成方法，其中於凹蝕金屬層的第一部分的步驟中，包含蝕刻金屬層的第一部分，從而形成接觸件以及自對準至接觸件的導孔，其中在上視圖中，介電襯層包圍介電材料層以及金屬層；及在上視圖中，接觸件完全地與介電材料層以及導孔重疊。在一些實施例中，半導體結構的形成方法，其中介電材料層在成分上不同於介電襯層以及層間介電層；及介電襯層自金屬層的第二部分的側壁自上而下連續地延伸。在一些實施例中，半導體結構的形成方法，其中在形成介電襯層的步驟中，包含沉積介電薄膜於溝槽的表面之上，並對介電薄膜施用各向異性蝕刻。在一些實施例中，半導體結構的形成方法，更包括形成蝕刻停止層於層間介電層下方，其中於蝕刻金屬層的步驟中，包含凹蝕金屬層的第一部分以使金屬層的被凹蝕的第一部分的頂表面低於蝕刻停止層的頂表面。
在又一示例性的態樣中，本揭露提供一種半導體結構。半導體結構，包含源極/汲極部件以及閘極結構，設置於半導體基板之上；層間介電層，設置於半導體基板之上；金屬成分(metal composition)的金屬部件，嵌入於層間介電層之中，且著陸於源極/汲極部件之上，其中金屬部件包含縱形(longitudinal shape)的下部以及上部，且其中上部覆蓋下部的第一縱向端，且遠離下部的第二縱向端；介電材料部件覆蓋下部的第二縱向端；以及介電襯層，設置於金屬層以及介電材料部件的側壁之上。介電襯層在成分上不同於層間介電層以及介電材料部件。在上視圖中，介電襯層包圍金屬部件以及介電材料部件。
在一些實施例中，半導體結構，更包括嵌入於層間介電層的蝕刻停止層，其中金屬部件的下部的頂表面低於蝕刻停止層的頂表面，且其中金屬部件的上部的底表面低於蝕刻停止層的頂表面。在一些實施例中，半導體結構，其中金屬部件的下部完全地與金屬部件的上部以及介電材料部件重疊。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
50:半導體結構 52:半導體基板 52A:第一區 52B:第二區 54:淺溝槽隔離部件 56:鰭片主動區 58:源極/汲極部件(源極與汲極) 60:閘極堆疊物 62:介電間隔物 64:通道區 66:層間介電(ILD)層 68:接觸件 70:導孔 100:方法 102、104、106、108、110、112、114、116、118、120、122、124、126:區塊 200:半導體結構 202:半導體基板/基板 204:隔離部件 206:裝置區/主動區 208:閘極結構 210:源極/汲極部件 212:ILD層/第一ILD層 214:蝕刻停止層/第一ESL 216:ILD層 218:硬遮罩層/第一硬遮罩層218 220:介電材料層220 222:硬遮罩層/第二硬遮罩層218 224:開口/溝槽 226:介電襯層 228:矽化物層 230:金屬層/金屬結構 232:材料層 234:溝槽 236:介電層/介電部件 Hv、Hc:高度 X、Y、Z:方向
當結合圖式閱讀時，從以下的詳細描述可以最好地理解本揭露。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖為根據本揭露的各種態樣所建構之半導體結構的透視圖。 第2圖為根據本揭露的各種態樣所繪示，第1圖之半導體結構的製造方法的流程圖。 第3A、14以及15圖為根據本揭露的各種態樣所建構，半導體結構在各製造階段的上視圖。 第3B、3C、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A以及13B圖為根據本揭露的各種態樣所繪示，半導體結構在各製造階段的剖面圖。
50:半導體結構
52:半導體基板
52A:第一區
52B:第二區
54:淺溝槽隔離部件
56:鰭片主動區
58:源極/汲極部件(源極與汲極)
60:閘極堆疊物
62:介電間隔物
64:通道區
66:層間介電(ILD)層
68:接觸件
70:導孔

Claims (10)

  1. 一種半導體結構的形成方法，包括： 形成一半導體基板，該半導體基板上形成有一源極/汲極部件以及一閘極結構； 形成一層間介電層於該半導體基板之上； 圖案化該層間介電層以形成一溝槽，以暴露位於該溝槽之內的該源極/汲極部件； 形成一介電襯層於該溝槽的複數個側壁之上； 於該溝槽中填充一金屬層； 凹蝕位於該溝槽之中的該金屬層的一部分，從而形成一凹槽於該金屬層之中；以及 於該凹槽之中再填充一介電材料層。
  2. 如請求項1之半導體結構的形成方法，其中於凹蝕該金屬層的該部分的步驟中，包含蝕刻該金屬層的該部分，從而形成一接觸件以及自對準至該接觸件的一導孔。
  3. 如請求項1或2之半導體結構的形成方法，其中於形成該層間介電層的步驟中，更包含形成一蝕刻停止層於層間介電層下方。
  4. 如請求項3之半導體結構的形成方法，於凹蝕位於該溝槽之中的該金屬層的該部分的步驟中，包含 藉由一微影製程以及一蝕刻製程形成一圖案化的介電層；及 使用該層間介電層以及該圖案化的介電層作為一集合蝕刻遮罩凹蝕該金屬層。
  5. 一種半導體結構的形成方法，包括： 提供一半導體基板，該半導體基板形成有一源極/汲極部件以及一閘極結構； 形成一層間介電層於該半導體基板之上； 圖案化該層間介電層以形成一溝槽，以暴露位於該溝槽之內的該源極/汲極部件； 形成一矽化物層於該源極/汲極部件之上； 於該溝槽之內的該矽化物層之上填充一金屬層； 形成具有一開口的一圖案化遮罩，其中該金屬層一第一部分該暴露於該開口之內，而該圖案化遮罩覆蓋該金屬層的一第二部分，且其中該第二部分延伸至位於該溝槽之中的該第二部分；以及 透過該圖案化遮罩的該開口蝕刻該金屬層以凹蝕該金屬層的該第一部分，並保留該金屬層的該第二部分。
  6. 如請求項5之半導體結構的形成方法，更包括 於填充位於該溝槽之中的該金屬層之前，形成一介電襯層於該溝槽的複數個側壁之上；及 於蝕刻該金屬層之後，再填充一介電材料層於該凹槽之中。
  7. 如請求項6之半導體結構的形成方法，其中 該介電材料層在成分上不同於該介電襯層以及該層間介電層；及 該介電襯層自該金屬層的該第二部分的一側壁自上而下連續地延伸。
  8. 如請求項5之半導體結構的形成方法，更包括形成一蝕刻停止層於該層間介電層下方，其中於蝕刻該金屬層的步驟中，包含凹蝕該金屬層的該第一部分以使該金屬層的被凹蝕的該第一部分的一頂表面低於該蝕刻停止層的一頂表面。
  9. 一種半導體結構，包括： 一源極/汲極部件以及一閘極結構，設置於一半導體基板之上； 一層間介電層，設置於該半導體基板之上； 一金屬成分(metal composition)的一金屬部件，嵌入於該層間介電層之中，且著陸於該源極/汲極部件之上，其中該金屬部件包含一縱形(longitudinal shape)的下部以及一上部，該上部與該下部之間沒有介面，且其中該上部覆蓋該下部的一第一縱向端，且遠離該下部的一第二縱向端； 一介電材料部件，覆蓋該下部的該第二縱向端； 一介電襯層，設置於該金屬部件以及該介電材料部件的複數個側壁之上，其中該介電襯層在成分上不同於該層間介電層以及該介電材料部件，且其中在一上視圖中，該介電襯層包圍該金屬部件以及該介電材料部件。
  10. 如請求項9之半導體結構，其中該金屬部件的該下部完全地與該金屬部件的該上部以及該介電材料部件重疊。
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