[go: up one dir, main page]

CN111223859A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN111223859A
CN111223859A CN201911127155.0A CN201911127155A CN111223859A CN 111223859 A CN111223859 A CN 111223859A CN 201911127155 A CN201911127155 A CN 201911127155A CN 111223859 A CN111223859 A CN 111223859A
Authority
CN
China
Prior art keywords
layer
dielectric layer
interlayer dielectric
source
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911127155.0A
Other languages
English (en)
Inventor
黄麟淯
王圣璁
游家权
张家豪
林天禄
林佑明
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111223859A publication Critical patent/CN111223859A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H10W20/098—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10W20/069—
    • H10W20/072—
    • H10W20/077—
    • H10W20/42—
    • H10W20/46—
    • H10W20/47—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H10W20/056—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明实施例公开半导体装置及其制造方法。半导体装置包含设置在基底上方的鳍片、设置在鳍片的通道区上方的栅极结构使得栅极结构横过鳍片的源极/漏极区、设置在基底上方的多层互连结构的装置级层间介电层，其中装置级层间介电层包含第一介电层、设置在第一介电层上方的第二介电层以及设置在第二介电层上方的第三介电层，其中第三介电层的材料不同于第二介电层的材料和第一介电层的材料。半导体装置还包含与设置在装置级层间介电层中的至栅极结构的接触栅极以及设置在装置级层间介电层中的至源极/漏极区的源极/漏极接触。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及半导体制造技术，尤其涉及具有多层电介质的半导体装置及其制造方法。
背景技术
电子产业对更小和更快的电子装置的需求已经持续增加，这些电子装置同时能够支持更多数量的增加的复杂性和精密的功能。通过缩减半导体集成电路的尺寸(例如最小部件尺寸)并由此提升生产效率及降低相关成本，已经实现这些目标。然而，这样的尺寸缩减也已经增加了半导体制造工艺的复杂性。已经导入了多栅极装置，以改善栅极控制、降低截止状态(OFF-state)电流并降低短通道效应(short-channel effects，SCE)。多栅极装置与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺兼容，且多栅极装置的三维结构使其能够在维持栅极控制和缓解短通道效应的同时大幅缩减尺寸。然而，大幅缩减集成电路尺寸已导致接触件之间的距离减小。当掩膜槽(slot)太近而无法满足分辨率极限时，可能会形成金属接触桥接(bridge)并造成较差的装置效能。此外，单层层间电介质(interlayer dielectric，ILD)可能会造成小的接触件至接触件依时性介电击穿(TDDB)宽裕度(window)并缩短装置寿命。因此，尚未在所有面向证明现有技术是完全令人满意的。
发明内容
根据一些实施例提供半导体装置。此半导体装置包含设置在基底上方的鳍片；设置在鳍片的通道区上方的栅极结构，使得栅极结构横过鳍片的源极/漏极区；设置在基底上方的多层互连结构的装置级层间介电层，其中装置级层间介电层包含第一介电层、设置在第一介电层上方的第二介电层、以及设置在第二介电层上方的第三介电层，且第三介电层的材料不同于第二介电层的材料和第一介电层的材料；至设置在装置级层间介电层中的栅极结构的栅极接触件以及至设置在装置级层间介电层中的源极/漏极区的源极/漏极接触件。
根据另一些实施例提供半导体装置。此半导体装置包含设置在基底上方的鳍片；设置在鳍片的通道区上方且横过鳍片的源极/漏极区的第一栅极结构和第二栅极结构，其中第一栅极结构和第二栅极结构各自包含栅极电极和沿着栅极电极的侧壁设置的间隔物；设置在鳍片的源极/漏极区中的至少一个上方的源极/漏极接触件；设置在第一栅极结构和第二栅极结构之间的三层层间介电层，其中三层层间介电层包含：下层、设置在下层上方的中间层以及设置在中间层上方的上层，其中上层包含的材料不同于下层的材料和中间层的材料；以及设置在第一栅极结构和第二栅极结构的栅极电极上方的栅极导孔，其中栅极导孔直接接触三层层间介电层的上层。
根据又另一些实施例提供半导体装置的制造方法。此方法包含在基底上方形成第一介电层，其中第一介电层的顶表面与设置在基底上方的第一栅极结构的顶表面和设置在基底上方的第二栅极结构的顶表面大致上是平坦的；凹蚀第一介电层以在第一栅极结构和第二栅极结构之间形成开口，其中凹蚀的第一介电层的顶表面低于第一栅极结构的顶表面和第二栅极结构的顶表面；在第一介电层上方的开口中形成第二介电层，其中第二介电层的顶表面低于第一栅极结构的顶表面和第二栅极结构的顶表面；在第二介电层上方的开口中形成第三介电层，其中：第三介电层的顶表面与第一栅极结构的顶表面和第二栅极结构的顶表面大致上是平坦的，第三介电层的材料不同于第二介电层和第一介电层的材料，以及第一介电层、第二介电层和第三介电层结合形成装置级层间介电层。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制且仅用于说明的目的。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1根据本发明实施例中的一些实施例示出用于制造半导体装置的范例方法的流程图；
图2根据本发明实施例中的一些实施例示出范例半导体装置的三维立体图；
图3～图14A根据本发明实施例中的一些实施例示出在图1的方法的中间阶段的范例半导体装置的平面上视示意图；
图3B～图14B根据本发明实施例中的一些实施例示出在图1的方法的中间阶段的沿图3A～图14A所示的平面B-B’截取的范例半导体装置的剖面示意图；
图3C～图14C根据本发明实施例中的一些实施例示出在图1的方法的中间阶段的沿图3A～图14A所示的平面C-C’截取的范例半导体装置的剖面示意图；
图3D～图14D根据本发明实施例中的一些实施例示出在图1的方法的中间阶段的沿图3A～图14A所示的平面D-D’截取的范例半导体装置的剖面示意图；
图15示出范例半导体装置的空隙位置和尺寸；以及
图16以较高的放大倍数示出空隙的位置和尺寸。
附图标记如下：
100～方法；
102、104、106、108、110、112、114、116、118、120～操作；
200～装置；
202～基底；
204～隔离结构；
206～鳍片；
210～栅极结构；
212～栅极电极；
214～栅极间隔物；
216～栅极介电层；
218、228～开口；
220～栅极硬掩膜层；
230A、230B、230C～底层；
250～源极/漏极部件；
260～源极/漏极接触件；
265～源极/漏极硬掩膜层；
270～第一层间介电层；
270’～层间介电下层；
272～第二层间介电层；
272’～层间介电中层；
273C、273M、275M～中心空隙；
273S、275S～边界空隙；
274～第三层间介电层；
274’～层间介电上层；
278～三层层间介电层；
280、296～蚀刻停止层；
285～第四层间介电层；
290～栅极接触开口；
292～源极/漏极接触开口；
294～栅极导孔；
295～源极/漏极导孔；
297～层间介电层；
298～导线；
TL、TM、TU～厚度。
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。
另外，本发明实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。此外，在随后的本发明实施例中，一部件形成于另一部件上、一部件连接至及/或耦合至另一部件，可能包含形成这些部件直接接触的实施例，也可能包含额外的部件形成于这些部件之间，使得这些部件不直接接触的实施例。另外，空间相对用语，例如“低”、“高”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下方”、“上”、“下”、“顶部”、“底部”等及前述的衍生物(例如“水平地”、“向下地”、“向上地”等)用于简化本发明实施例的一部件与另一部件的关系。空间相对用语是为了涵盖包含这些部件的装置的不同取向。此外，当以“约”、“近似”和类似的用语描述数字或数字范围时，此用语是为了涵盖在包含所述数字的合理范围内的数字，例如在所述数字的+/-10％内或发明所属技术领域中技术人员理解的其他数值。举例来说，用语“约5纳米”涵盖4.5纳米至5.5纳米的尺寸范围。
本发明实施例整体而言关于半导体装置及其制造，并且更具体地关于例如多栅极装置的场效晶体管(field-effect transistors，FET)的制造方法。
已经导入的一种这样的多栅极装置是鳍式场效晶体管(fin field-effecttransistor，FinFET)。鳍式场效晶体管因鳍状结构而得名，鳍状结构从形成有鳍状结构的基底延伸而来，并用于形成场效晶体管通道。在鳍式场效晶体管装置中，单个装置的通道区可以包含彼此物理性隔开的多层半导体材料，并且装置的栅极设置在装置的半导体层之上、旁边和甚至之间。这种配置称为“环绕式栅极”(gate-all-around，GAA)装置，其允许更积极的栅极长度缩减以提高效能和密度两者。本发明实施例总体而言关于多栅极装置的形成，多栅极装置包含鳍式场效晶体管和环绕式栅极装置，其中形成三层层间介电部件以在形成栅极接触件或源极/漏极(source/drain，S/D)接触件时提供选择性以避免金属桥接问题。此外，三层层间介电部件的三层结构可以提供较佳接触件至接触件依时性介电击穿(time-dependent dielectric breakdown，TDDB)宽裕度，由此延长装置寿命。当然，这些优点仅仅是例示性的，并且对于任何特定的实施例都不需要特定的优点。
图1根据本发明实施例中的一些实施例示出用于形成半导体装置200(以下称为装置200)的方法100的流程图。方法100仅仅是范例，并非用于将本发明实施例限制于超出权利要求中明确记载的内容。可以在方法100之前、期间和之后进行其他操作，并且对于此方法的其他实施例，可以取代、消除或移动所描述的一些操作。以下结合其他附图描述方法100，这些附图示出在方法100的中间步骤期间装置200的不同三维、平面上视示意图和剖面示意图。具体而言，图3～图14A根据本发明实施例中的一些实施例示出在图1的方法的中间阶段的装置200的平面上视示意图。图3B～图14B示出沿图3A～图14A中的平面B-B’(即沿x轴)截取的装置200的剖面示意图；图3C～图14C示出沿图3A～图14A中的平面C-C’(即沿x轴)截取的装置200的剖面示意图以及图3D～图14D示出沿图3A～图14A中的平面D-D’(即沿y轴)截取的装置200的剖面示意图。
装置200可以是在集成电路(integrated circuit，IC)或其一部分的工艺期间制造的中间装置，装置200可以包含静态随机存取存储器(static random-access memory，SRAM)及/或其他逻辑电路、无源组件，例如电阻器、电容器和电感器、以及有源组件，例如p型场效晶体管(p-type FETs，PFET)、n型场效晶体管(n-type FETs，NFET)、鳍式场效晶体管(FinFET)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effecttransistors，MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管及/或其他存储器单元。装置200可以是集成电路的核心(core)区(通常称为逻辑区)、存储器区(例如静态随机存取存储器(SRAM)区)、模拟区、周边区(通常称为输入/输出(input/output，I/O)区)、虚拟区、其他合适的区域或前述的组合的一部分。在一些实施例中，装置200可以是集成电路芯片、单芯片系统(system on chip，SoC)或前述的一部分。本发明实施例不限于任何特定数量的装置或装置区、或限于任何特定装置配置。举例来说，虽然示出的装置200是三维场效晶体管装置(例如鳍式场效晶体管)，但是本发明实施例还可以提供用于制造平面场效晶体管装置的实施例。为了清楚起见，已简化了图2、图3A～图14A、图3B～图14B、图3C～图14C、图3D～图14D、图15A～图15P和图16，以更加理解本发明实施例的发明概念。可以在装置200中添加其他功能，并且在装置200的其他实施例中可以取代、修改或消除以下描述的一些部件。
参照图1和图2，在操作102，方法100提供装置200，其包含从基底202突出且由隔离结构204隔开的一或多个鳍片206，以及设置在基底202和鳍片206上方的一或多个栅极结构210。栅极结构210界定鳍片206的通道区、源极区和漏极区。栅极结构210可以包含栅极电极212和设置在栅极电极212的侧壁上的栅极间隔物214。栅极结构210可以包含其他部件，例如一或多个设置在隔离结构204和基底202上方以及电极(又称为栅极电极)212下方的栅极介电层216、阻挡(barrier)层、胶合(glue)层、盖(capping)层、其他合适的膜层或前述的组合。各种栅极硬掩膜层220设置在栅极电极层212上方，并且可以被视是栅极结构210的一部分。装置200还包含在鳍片206的源极/漏极区上方外延成长的源极/漏极部件250。应理解的是，包含在装置200中的组件不限于图2所示的数量和配置。如图3A～图14A、图3B～图14B、图3C～图14C和图3D～图14D所示，在装置200中可以包含更多或更少的组件，例如更多鳍片和栅极结构。
在图2描绘的实施例中，装置200包含基底202。在描绘的实施例中，基底202是包含硅的块体(bulk)基底。替代地或额外地，块体基底包含其他元素半导体，例如锗；化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉及/或碲化镉；合金半导体，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；其他III-V族材料；其他II-IV族材料；或前述的组合。替代地，基底202是绝缘体上覆半导体(semiconductor-on-insulator)基底，例如绝缘体上覆硅(silicon-on-insulator，SOI)基底、绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底的制造可以使用注入氧分离(separation by implantation of oxygen，SIMOX)、芯片接合(bonding)及/或其他合适的方法。基底202可以包含各种掺杂区。在一些范例中，基底202包含以n型掺质掺杂的n型掺杂区(例如n型井)，n型掺质例如磷(例如31P)、砷、其他n型掺质或前述的组合。在描绘的实施例中，基底202包含以p型掺质掺杂的p型掺杂区(例如p型井)，p型掺质例如硼(例如11B、BF2)、铟、其它p型掺质或前述的组合。在一些实施例中，基底202包含由p型掺质和n型掺质的组合形成的掺杂区。可以直接在基底202上及/或内形成各种掺杂区，例如提供p井结构、n井结构、双井(dual-well)结构、凸起结构或前述的组合。可以进行离子注入工艺、扩散工艺及/或其他合适的掺杂工艺以形成各种掺杂区。
装置200还包含设置在基底202上方的隔离结构204。隔离结构204电隔离装置200的有源装置区及/或无源装置区。隔离结构204可以被配置成不同的结构，例如浅沟槽隔离(shallow trench isolation，STI)结构、深沟槽隔离(deep trench isolation，DTI)结构、硅局部氧化(local oxidation of silicon，LOCOS)结构或前述的组合。隔离结构204包含隔离材料，例如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如包含硅、氧、氮、碳及/或其他合适的隔离组成物)或前述的组合。
装置200还包含从基底202突出的半导体鳍片(又称为鳍片)206，并且半导体鳍片206的下部由隔离结构204隔开。每个半导体鳍片206可以适合于提供n型场效晶体管或p型场效晶体管。在一些实施例中，在此所示的鳍片206可以适合于提供相同类型(即n型或p型)的场效晶体管。或者，鳍片206可以适合于提供相反类型(即n型或p型)的场效晶体管。鳍片206被定向为大致上彼此平行。每个鳍片206具有沿着鳍片206在x方向上的长度界定的至少一个通道区以及至少一个源极区和至少一个漏极区，其中至少一个通道区被栅极结构210覆盖并且设置在源极区和漏极区之间。在一些实施例中，鳍片206是基底202的一部分(例如基底202的材料层的一部分)。举例来说，在描绘的实施例中，在基底202包含硅的情况下，鳍片206包含硅。替代地，在一些实施例中，鳍片206被界定在覆盖基底202的材料层中，材料层例如一或多个半导体材料层。举例来说，鳍片206可以包含设置在基底202上方的具有不同半导体层(例如异质结构(heterostructure))的半导体层堆叠。半导体层可以包含任何合适的半导体材料，例如硅、锗、硅锗、其他合适的半导体材料或前述的组合。取决于装置200的设计需求，半导体层可以包含相同或不同的材料、蚀刻速率、组成原子百分比、组成物重量百分比、厚度及/或配置。
鳍片206的形成通过任何合适的工艺，包含各种沉积、光刻及/或蚀刻工艺。例示性光刻工艺包含形成光刻胶层(阻剂(resist))覆盖基底202(例如在硅层上)、将光刻胶暴露于图案、进行曝光后烘烤(post-exposure bake)工艺、以及显影光刻胶以形成包含光刻胶的掩膜元件。然后，使用掩膜元件将鳍片结构蚀刻至基底202中。使用反应性离子蚀刻(reactive ion etching，RIE)工艺及/或其他合适的工艺来蚀刻未被掩膜元件保护的区域。在一些实施例中，鳍片206的形成通过图案化和蚀刻硅基底202的一部分。在一些其他实施例中，鳍片206的形成通过图案化和蚀刻沉积在绝缘体层之上的硅层(例如绝缘体上覆硅基底的硅-绝缘体-硅堆叠的上硅层)。作为替代传统光刻，鳍片206的形成可以通过双重图案化光刻(double-patterning lithography，DPL)工艺。双重图案化光刻是通过将图案分成两个交错的(interleaved)图案来在基底上建构图案的方法。双重图案化光刻允许增强部件(例如鳍片)的密度。各种双重图案化光刻方法包含双重曝光(例如使用两个掩膜组)、形成邻近部件的间隔物、以及移除部件以提供间隔物的图案、光刻胶冻结(resistfreezing)及/或其他合适的工艺。应理解的是，可以使用类似的方式形成多个平行鳍片206。
在图2描绘的实施例中，在鳍片206上方形成各种栅极结构210。栅极结构210沿y方向延伸并横过鳍片206。栅极结构210接合鳍片206的各个通道区，使得电流可以在操作期间在鳍片206的各个源极/漏极区之间流动。每个栅极结构210可以包含栅极介电层216和栅极电极212。栅极介电层216可以包含高介电常数介电材料，高介电常数介电材料是介电常数大于SiO2的介电常数(约3.9)的材料。在一些实施例中，高介电常数栅极电介质包含氧化铪(HfO2)，其介电常数为约18至约40。在替代实施例中，高介电常数栅极电介质可以包含ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。栅极电极212可以包含含金属材料。在一些实施例中，金属栅极电极可以包含功函数金属组件和填充金属组件。功函数金属组件被配置以调谐其对应的鳍式场效晶体管的功函数以达到期望的临界电压Vt。在各种实施例中，功函数金属组件可以包含：TiAl、TiAlN、TaCN、TiN、WN或W、或前述的组合。填充金属组件被配置以作为功能栅极结构的主要导电部分。在各种实施例中，填充金属部件可以包含铝(Al)、钨(W)、铜(Cu)或前述的组合。
在栅极电极层212上方形成栅极硬掩膜层220，且栅极硬掩膜层220被视为栅极结构210的一部分。栅极硬掩膜层220包含任何合适的材料，例如SiN、SiC、LaO、AlO、AlON、ZrO、HfO、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO、旋涂玻璃(spin-on glass，SOG)、低介电常数膜、四乙氧基硅烷(tetraethylorthosilicate，TEOS)、等离子体增强化学气相沉积氧化物(plasma enhanced CVD oxide，PE-oxide)、高深宽比工艺(high-aspect-ratio-process，HARP)形成的氧化物、其他合适的材料或前述的组合。通过任何合适的工艺在栅极电极层212上方形成栅极硬掩膜层220。举例来说，可以进行沉积工艺以在基底202、鳍片206和隔离结构204上方形成栅极硬掩膜层220。沉积工艺包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体增强化学气相沉积(HDPCVD)、金属有机化学气相沉积(MOCVD)、远距等离子体化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层化学气相沉积(ALCVD)、常压化学气相沉积(APCVD)、电镀(plating)、其他合适的方法或前述的组合。
沿着栅极结构210的侧壁设置间隔物(又称为栅极间隔物)214。间隔物214可以包含不同层，例如一或多个介电层和图案层。在一些实施例中，在基底202上方顺应性地(conformally)形成介电层，基底202包含鳍片206和虚设栅极结构。在介电层上方顺应性地形成图案层。介电层可以包含任何合适的介电材料，例如硅、氧、碳、氮、其他合适的材料或前述的组合(例如氧化硅、氮化硅、氧氮化硅或碳化硅)，并且可以由任何合适的方法形成介电层，例如原子层沉积、化学气相沉积、物理气相沉积、其他合适的方法或前述的组合。图案层可以包含具有与介电层(又称为栅极硬掩膜层)220不同的蚀刻速率的任何合适的材料，例如氮化硅、碳氮化硅、其他合适的介电材料或前述的组合。通过例如原子层沉积的任何合适的方法将图案层沉积至任何合适的厚度。随后，通过合适的蚀刻工艺或任何其他合适的工艺移除图案层和介电层的顶部以及虚设栅极结构的顶部。蚀刻工艺例如干式蚀刻工艺、湿式蚀刻工艺、反应性离子蚀刻工艺或前述的组合。沿着虚设栅极结构的图案层和介电层的其余部分形成栅极间隔物214。
在一些实施例中，在制造装置200的其他组件(例如外延源极/漏极部件250和第一层间介电层270)之后，通过栅极取代工艺形成栅极结构210。在栅极取代工艺中，形成虚设栅极结构以包覆各个鳍片206的通道区。每个虚设栅极结构可以包含虚设栅极和各种其他层，虚设栅极包含多晶硅(或多晶)，其他层例如设置在虚设栅极电极上方的硬掩膜层以及设置在鳍片206和基底202上方以及在虚设栅极电极下方的界面层。在形成外延源极/漏极部件(又称为源极/漏极部件)250以及第一层间介电层270之后，使用一或多种蚀刻工艺(例如湿式蚀刻、干式蚀刻、反应性离子蚀刻或其他蚀刻技术)来移除虚设栅极结构，因此在鳍片206的通道区上方留下开口替代移除的虚设栅极结构。然后，通过各种工艺用高介电常数介电材料填充开口来形成介电层216，工艺例如原子层沉积、化学气相沉积、物理气相沉积及/或其他合适的工艺。然后，将金属栅极材料沉积在介电材料上方以形成栅极结构210的金属栅极电极(又称为栅极电极)212。栅极电极212的形成通过各种沉积工艺，例如原子层沉积、化学气相沉积、物理气相沉积及/或其他合适的工艺。然后，通过如上所述的任何合适的沉积工艺在栅极电极212上方形成栅极硬掩膜层220。可以进行化学机械研磨(CMP)工艺以移除栅极介电层216、栅极212及/或栅极硬掩膜层220的任何多余材料，以平坦化栅极结构210。
装置200还包含在鳍片206的源极/漏极区中形成的外延源极/漏极部件250。举例来说，在鳍片206上外延成长半导体材料，由此在鳍片206上形成外延源极/漏极部件250。然后，在鳍片206的源极/漏极区上进行鳍片凹陷工艺(例如回蚀刻工艺)，使得从较低鳍片有源区成长外延源极/漏极部件250。在一些其他实施例中，鳍片206的源极/漏极区不经历鳍片凹陷工艺，使得外延源极/漏极部件250从上鳍片有源区的至少一部分成长并包裹至少一部分上鳍片有源区。在一些实施例的进一步中，外延源极/漏极部件250沿y方向横向延伸(成长)，使得外延源极/漏极部件250是横过超过一个鳍片的合并的外延源极/漏极部件。在一些实施例中，外延源极/漏极部件250包含部分合并的部分及/或完全合并的部分。
外延工艺可以实施化学气相沉积沉积技术(例如气相外延(vapor-phaseepitaxy，VPE)、超高真空化学气相沉积(ultra-high vacuum CVD，UHV-CVD)、低压化学气相沉积及/或等离子体增强化学气相沉积)、分子束外延(molecular beam epitaxy)、其他合适的选择性外延成长(SEG)工艺或前述的组合。外延工艺可以使用与鳍片206的成分相互作用的气态及/或液态前驱物。在一些实施例中，以n型掺质及/或p型掺质掺杂外延源极/漏极部件250，取决于在其各自的鳍式场效晶体管装置区中制造的鳍式场效晶体管的类型。举例来说，在p型鳍式场效晶体管区中，外延源极/漏极部件250可以包含含硅及/或锗的外延层，其中包含硅锗的外延层掺杂有硼、碳、其他p型掺质或前述的组合。(例如形成Si：Ge：B外延层或Si：Ge：C外延层)。在范例的进一步中，在n型鳍式场效晶体管区中，外延源极/漏极部件250可以包含含硅及/或碳的外延层，其中含硅外延层或含硅碳外延层掺杂有磷、砷、其他n型掺质或前述的组合(例如形成Si：P外延层、Si：C外延层或Si：C：P外延层)。在一些实施例中，外延源极/漏极部件250包含在通道区中达到期望的抗拉强度(tensile strength)及/或抗压强度(compressive stress)的材料及/或掺质。在一些实施例中，通过将杂质添加至外延工艺的源极材料，在沉积期间掺杂外延源极/漏极部件250。在一些实施例中，在沉积工艺之后，通过离子注入工艺掺杂外延源极/漏极部件250。在一些实施例中，进行退火工艺以在装置200的外延源极/漏极部件250中扩散掺质。
继续参照图1、图2和图3A～图3D，在操作104，在基底202上方形成第一层间介电层270。第一层间介电层270包含的材料不同于栅极硬掩膜层220和间隔物214的材料，以在后续的蚀刻工艺期间达到蚀刻选择性。第一层间介电层270包含含氧的介电材料。举例来说，第一层间介电层270包含氧化物层。在一些实施例中，第一层间介电层270包含SiO、SiON、四乙氧基硅烷形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数介电材料(K<3.9)、其他合适的介电材料或前述的组合。例示性的低介电常数介电材料包含氟硅玻璃(FSG)、碳掺杂的氧化硅、黑钻石(
Figure BDA0002277218090000121
加利福尼亚州圣塔克拉拉的应用材料)、干凝胶(Xerogel)、气凝胶(Aerogel)、聚对二甲苯(Parylene)、苯环丁烯(BCB)、SiLK(密歇根州米德兰的陶氏化学)、聚酰亚胺(polyimide)、其他低介电常数介电材料或前述的组合。第一层间介电层270可以包含具有多种介电材料的多层结构，并且第一层间介电层270的形成可以通过沉积工艺，例如化学气相沉积、可流动式化学气相沉积(flowable CVD，FCVD)、旋涂玻璃(SOG)、其他合适的方法或前述的组合。在一些实施例中，可以在基底202和第一层间介电层270之间形成蚀刻停止层(etch stop layer，ESL)。在一些实施例中，蚀刻停止层280包含介电材料，例如包含硅和氮的材料(例如SiN或SiON)。蚀刻停止层的形成可以通过沉积工艺(例如化学气相沉积、可流动式化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体增强化学气相沉积、金属有机化学气相沉积、远距等离子体化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适的方法或前述的组合)。在沉积蚀刻停止层及/或第一层间介电层270之后，进行化学机械研磨工艺及/或其他平坦化工艺以平坦化装置200的顶表面。
继续参照图1、图2和图3A～图3D，在操作104，在鳍片206的源极/漏极区上方设置源极/漏极接触件260。源极/漏极接触件260是多层互连(multilayer interconnect，MLI)部件的一部分，其电耦接装置200的组件(例如栅极结构及/或源极/漏极部件)及/或各种装置(例如晶体管、电阻器、电容器及/或电感器)，使得各种装置及/或组件可以如装置200的设计需求所规定的操作。源极/漏极接触件260可以包含任何合适的导电材料，例如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或前述的组合。可以组合各种导电材料以提供具有不同层的源极/漏极接触件260，例如一或多个阻挡层、粘着层、衬层、块体层、其他合适的膜层或前述的组合。源极/漏极接触件260的形成通过将第一层间介电层270图案化。将第一层间介电层270图案化可以包含光刻工艺及/或蚀刻工艺以在第一层间介电层270中形成开口(沟槽)。在一些实施例中，光刻工艺包含在第一层间介电层270上方形成光刻胶、将光刻胶层暴露于图案化的辐射、以及将曝光的光刻胶层显影，由此形成图案化的光刻胶层，图案化的光刻胶层可作为掩膜元件，其用于在第一层间介电层270中蚀刻出开口。蚀刻工艺包含干式蚀刻工艺、湿式蚀刻工艺、其他蚀刻工艺或前述的组合。之后，以一或多种导电材料填充一或多个接触开口。可以通过物理气相沉积、化学气相沉积、原子层沉积、电镀、无电镀(electroless plating)、其他合适的沉积工艺或前述的组合来沉积导电材料。之后，可以通过例如化学机械研磨工艺的平坦化工艺移除任何多余的导电材料，由此平坦化源极/漏极接触件260和第一层间介电层270的顶表面。
在描绘的实施例中，参照图3D，源极/漏极接触件260在y-z平面中具有倒梯形(reverse trapezoid)的形状，也就是说，源极/漏极接触件260的顶表面沿y方向的长度大于源极/漏极接触件260的底表面沿y方向的长度。因此，图案化的第一层间介电层270在y-z平面中具有梯形形状，也就是说，第一层间介电层270的顶表面沿y方向的长度小于第一层间介电层270的顶表面沿y方向的长度。在一些其他实施例中，源极/漏极接触件260和第一层间介电层270在y-z平面中具有其他形状。如图3D所示，相邻的鳍片206以及各自的源极/漏极接触件260和外延源极/漏极部件250由第一层间介电层270彼此隔开。
仅用于说明目的，图3B～图3D示出装置200的底层230A、230B和230C。为简单起见，底层230A、230B和230C可以从图4A～图16中剪裁、未示出或以其他方式移除。在不同的示意图中，底层230显示不同层。举例来说，在图3B中，底层230A包含隔离结构204和基底202；在图3C中，底层230B包含外延源极/漏极部件250、鳍片206和基底202；以及在图3D中，底层230C包含基底202、隔离结构204、鳍片206、外延源极/漏极部件250和第一层间介电层270的一部分。底层230A、230B和230C可以包含其他可能的膜层或前述的组合。
现在参照图1和图4A～图4D，在操作106，在源极/漏极接触件260上方形成源极/漏极硬掩膜层265。源极/漏极硬掩膜层265包含的材料不同于第一层间介电层270和栅极硬掩膜层220的材料，以在后续的蚀刻工艺期间达到蚀刻选择性。源极/漏极硬掩膜层265包含任何合适的材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO、其他合适的材料或前述的组合。通过任何合适的工艺在源极/漏极接触件260上方形成源极/漏极硬掩膜层265。在例示性工艺中，通过选择性蚀刻工艺来蚀刻源极/漏极接触件260，选择性蚀刻工艺蚀刻源极/漏极接触件260，而没有(或最小程度地)蚀刻第一层间介电层270和栅极硬掩膜层220，由此形成具有由第一层间介电层270和栅极硬掩膜层220界定的侧壁以及由回蚀刻的源极/漏极接触件260的顶表面界定的底部的凹槽。在选择性蚀刻之后，源极/漏极接触件260的顶表面低于第一层间介电层270的顶表面和栅极硬掩膜层220的顶表面。然后，沉积工艺可以在第一层间介电层270、栅极硬掩膜层220和源极/漏极接触件260上方形成源极/漏极硬掩膜层，其中源极/漏极硬掩膜层填充由选择性蚀刻工艺形成的凹槽。然后，化学机械研磨工艺可以移除多余的源极/漏极硬掩膜层，例如在第一层间介电层270和栅极硬掩膜层220上方设置的源极/漏极硬掩膜层，由此形成源极/漏极硬掩膜层265并露出第一层间介电层的270顶表面和栅极硬掩膜层220的顶表面。用于源极/漏极硬掩膜层的沉积工艺可以包含化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体增强化学气相沉积、金属有机化学气相沉积、远距等离子体化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适的方法或前述的组合。
现在参照图1和图5A～图5D，在操作108，凹蚀第一层间介电层270以形成开口(沟槽)218。开口218具有由相邻栅极结构210的栅极间隔物214、栅极硬掩膜层220和相邻源极/漏极接触结构(在此，源极/漏极接触件260具有设置在源极/漏极接触件260上的源极/漏极硬掩膜层265)界定的侧壁。开口218具有由剩余的第一层间介电层270界定的底部。如图5D所示，开口218在y-z平面上具有梯形形状，也就是说，开口218的顶部沿y方向的长度短于开口218的底部沿y方向的长度。第一层间介电层270的凹蚀可以包含光刻工艺及/或蚀刻工艺。在一些实施例中，光刻工艺包含在第一层间介电层270上方形成光刻胶层、将光刻胶层暴露于图案化的辐射、以及将曝光的光刻胶层显影，由此形成图案化的光刻胶层，图案化的光刻胶层可作为掩膜元件，其用于蚀刻第一层间介电层270以形成开口218。蚀刻工艺包含干式蚀刻工艺、湿式蚀刻工艺、其他蚀刻工艺或前述的组合。在本范例中，选择性蚀刻工艺蚀刻第一层间介电层270的顶部，而没有(或最小程度地)蚀刻间隔物214和栅极硬掩膜层220。在一些实施方式中，进行非等向异性(anisotropic)蚀刻工艺以移除第一层间介电层270的顶部。第一层间介电层270的剩余(底部)部分称为层间介电下层(ILD_L)层270’。层间介电下层270’形成如图12B所示的三层层间介电层278的下层。层间介电下层270’的顶表面在间隔物214的顶表面、栅极硬掩膜层220的顶表面和源极/漏极接触件260的顶表面之下。举例来说，层间介电下层270’沿z方向的厚度，亦即TL，为约0.5nm至约50nm。
现在参照图1、图6A～图6D、图7A～图7D和图8A～图8D，在操作110，处理第二层间介电层272以在层间介电下层270’上方形成层间介电中(ILD_M)层272’。层间介电中层272’形成如图12B所示的三层层间介电层278的中间层。转而参照图6A～图6D，在基底202上方沉积第二层间介电层272。第二层间介电层272填充开口218并且设置于层间介电下层270’上。第二层间介电层272可以包含与栅极间隔物214、栅极硬掩膜层220、源极/漏极接触件260和源极/漏极硬掩膜层265不同的材料，以在后续的蚀刻工艺期间达到蚀刻选择性。在一些实施例中，第二层间介电层272的材料不同于第一层间介电层270的材料，使得第二层间介电层272的材料可以给予层间介电中层272’改善的在相邻的源极/漏极接触件之间的接触件至接触件依时性介电击穿宽裕度。第二层间介电层272包含任何合适的材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO、其他合适的材料或前述的组合。通过沉积工艺在基底202上方形成第二层间介电层272，例如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体增强化学气相沉积、金属有机化学气相沉积、远距等离子体化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适的方法或前述的组合。
在一些实施例中，参照图6D和图16，在第二层间介电层272的沉积期间，特别是当开口218在y-z平面上具有梯形形状时，可能发生一或多个中心空隙273M和边界空隙273S。在一些实施例中，当填充第二层间介电层272的材料时，可能在开口218的中间出现中心空隙273M。当开口218的中间未被第二层间介电层272完全填充时，形成中心空隙273M。在一些其他实施例中，当填充第二层间介电层272的材料时，可能在开口218的底侧边角出现边界空隙273S。当开口218的边角未被第二层间介电层272完全填充时，形成边界空隙273S。在源极/漏极接触件260、层间介电下层270’和第二层间介电层272之间界定边界空隙273S。在又另一些其他实施例中，当填充第二层间介电层272的材料时，可能在开口218的中间和开口218的底侧边角分别出现中心空隙273M和边界空隙273S。中心空隙273M和边界空隙273S可以在y方向上具有宽度且在z方向上具有高度。中心空隙273M和边界空隙273S的宽度为0nm至约30nm，且中心空隙273M和边界空隙273S的高度为0nm至约30nm。中心空隙273M的底表面到层间介电下层270’的顶表面在z方向上的距离为0nm至约60nm。相对慢的沉积工艺或高温沉积工艺(例如在约150℃至约550℃的温度下沉积)可以减少中心空隙273M和边界空隙273S的出现。
参照图1和图7A～图7D，继续在操作110，可以通过例如化学机械研磨工艺或蚀刻工艺的平坦化工艺移除第二层间介电层272的任何多余的材料，由此平坦化装置200的顶表面。在一些实施例中，进行平坦化工艺以移除多余的第二层间介电层272，例如设置在栅极硬掩膜层220和源极/漏极硬掩膜层265上方的第二层间介电层272，由此暴露出栅极硬掩膜层220的顶表面和源极/漏极硬掩膜层265的顶表面。
参照图1和图8A～图8D，继续在操作110，凹蚀第二层间介电层272以形成开口(沟槽)228。开口228具有由间隔物214、相邻栅极结构210的栅极硬掩膜层220和相邻的源极/漏极接触结构(在此，源极/漏极接触件260和设置在源极/漏极接触件260上的源极/漏极硬掩膜部件265)界定的侧壁。开口228的底部由凹陷的第二层间介电层272界定。在图8D中，开口228在y-z平面上具有梯形形状，也就是说，开口228的顶部沿y方向的长度短于开口228的底部沿y方向的长度。第二层间介电层272的凹蚀可以包含光刻工艺及/或蚀刻工艺。在一些实施例中，光刻工艺包含在第二层间介电层272上方形成光刻胶层、将光刻胶层暴露于图案化的辐射、以及将曝光的光刻胶层显影，由此形成图案化的光刻胶层，图案化的光刻胶层可作为掩膜元件，其用于蚀刻第一层间介电层270以形成开口218。蚀刻工艺包含干式蚀刻工艺、湿式蚀刻工艺、其他蚀刻工艺或前述的组合。在本范例中，选择性蚀刻工艺蚀刻第二层间介电层272的顶部，而没有(或最小程度地)蚀刻间隔物214、栅极硬掩膜层220、源极/漏极硬掩膜层265及/或源极/漏极接触件260。在一些实施方式中，进行非等向异性蚀刻工艺以移除第二层间介电层272的顶部。第二层间介电层272的剩余(底部)部分被称为层间介电中(ILD_M)层272’。层间介电中层272’的顶表面在间隔物214的顶表面和栅极硬掩膜层220的顶表面之下。在描绘的实施例中，层间介电中层272’的顶表面在源极/漏极接触件260的顶表面之下，但本发明实施例考虑到层间介电中层272’的顶表面在源极/漏极接触件260的顶表面之上的实施例。层间介电中层272’沿z方向的厚度，即TM，为约0.5nm至约50nm。参照图8D，凹蚀第二层间介电层272使中心空隙273M变成由层间介电中层272’的顶表面的凹陷部分界定的中心空隙273C。中心空隙273C设置在层间介电中层272’的顶部中间部分中。参照图8D，在层间介电中层272’的顶表面和周围的层间介电中层272’的体积之间界定中心空隙273C。
现在参照图1、图9A～图9D和图10A～图10D，在操作112，处理第三层间介电层274以在层间介电中层272’之上形成层间介电上层(ILD_U)层274’。层间介电上层274’形成如图12B所示的三层层间介电层278的上层。转向图9A～图9D，第三层间介电层274填充开口228并设置在层间介电中层272’上。第三层间介电层274包含与层间介电中层272’、栅极硬掩膜层220和源极/漏极硬掩膜层265不同的材料。对层间介电层274使用不同的材料给予层间介电上层274’相较于层间介电中层272’、栅极硬掩膜层220和源极/漏极硬掩膜层265不同的蚀刻选择性。在其他实施例中，层间介电中层272’的材料、栅极硬掩膜层220的材料以及源极/漏极硬掩膜层265的材料可以互相匹配(具有匹配的蚀刻选择性)。在那样的情况下，第三层间介电层274的材料仍包含与层间介电中层272’、栅极硬掩膜层220和源极/漏极硬掩膜层265不同的材料，以维持蚀刻选择性。第三层间介电层274包含任何合适的材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO、其他合适的材料或前述的组合。通过任何合适的工艺在基底202上方形成第三层间介电层274。举例来说，可以进行沉积工艺以形成第二层间介电层272。沉积工艺可以包含化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体增强化学气相沉积、金属有机化学气相沉积、远距等离子体化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适的方法或前述的组合。
现在参照图10D和图16，在一些实施例中，在第三层间介电层274的沉积期间，特别是当开口228在y-z平面中具有梯形的形状时，可能出现一或多个中心空隙275M和边界空隙275S。在一些实施例中，当填充第三层间介电层274的材料时，可能在开口228的中间或中心出现中心空隙275M。当开口228的中间未被第三层间介电层274完全填充时，形成中心空隙275M。在一些其他实施例中，当填充第三层间介电层274的材料时，可能在开口228的底侧边角出现边界空隙275S。当开口228的边角未被第三层间介电层274完全填充时，形成边界空隙275S。在源极/漏极接触件260及/或源极/漏极硬掩膜层265、层间介电中层272’和第三层间介电层274之间界定边界空隙275S。在又另一些其他实施例中，当填充第三层间介电层274的材料时，可能分别在开口228的中间和开口228的底侧边角出现中心空隙275M和边界空隙275S。中心空隙275M和边界空隙275S可以在y方向上具有宽度且在z方向上具有高度。中心空隙275M和边界空隙275S的宽度为0nm至约30nm；并且中心空隙275M和边界空隙275S的高度为0nm至约30nm。中心空隙275M的底表面至层间介电下层270’的顶表面在z方向上的距离为0nm至约70nm。相对慢的沉积工艺或高温沉积工艺(例如在约150℃至约550℃的温度下沉积)可以减少中心空隙275M和边界空隙275S的出现。
参照图1和图10A～图10D，继续在操作112，可以通过例如化学机械研磨工艺或蚀刻工艺的平坦化工艺移除第三层间介电层274的任何多余的材料，由此平坦化装置200的顶表面。在一些实施例中，进行平坦化工艺以移除多余的第三层间介电层274，例如设置在栅极硬掩膜层220和源极/漏极硬掩膜层265上方的第三层间介电层274，由此暴露出栅极硬掩膜层220的顶表面和源极/漏极硬掩膜层265的顶表面。第三层层间介电层274的剩余部分被称为层间介电上(ILD_U)层274’。层间介电上层274’的顶表面与栅极硬掩膜层220的顶表面和源极/漏极硬掩膜层265的顶表面大致上是平坦的。在一些实施例中，沿z方向，层间介电上层274’的顶表面高于间隔物214的顶表面。在一些实施例中，层间介电上层274’沿z方向的厚度，亦即TU，为约0.5nm至约50nm。
因此，层间介电下层270’、层间介电中层272’和层间介电上层274’一起形成装置200中的三层层间介电层278。在描绘的实施例中，三层层间介电层278是多层互连结构的最底层的层间介电层(ILD0)。如下所述，将多层互连结构的装置级(device-level)层间介电层配置为三层层间介电层可以在形成至源极/漏极接触件260及/或金属栅极212的导孔时增加工艺弹性。三层层间介电部件的顶表面(层间介电上层274’的顶表面)在z方向上高于间隔物214的顶表面，并且三层层间介电部件的顶表面与栅极硬掩膜层220和源极/漏极硬掩膜层265大致等高。在一些实施例中，应根据装置200的设计需求考虑三层层间介电层的每两层之间的适当厚度比。举例来说，层间介电下层270’对层间介电中层272’的厚度比为约10％至250％；层间介电下层270’对层间介电上层274’的厚度比约为10％至250％；以及层间介电中层272’对层间介电上层274’的厚度比约为30％至300％。如果底层的厚度太大，可能无法为中间层(应在间隔物的顶表面以下)和上层(应具有一部分在间隔物以下)提供足够的空间；如果中间层(层间介电中层272’)的厚度太大，可能不在间隔物的顶表面以下；以及如果上层(层间介电上层274’)的厚度太大，可能会限制中间层用于提供足够的接触件对接触件依时性介电击穿宽裕度的厚度。此外，每一层的厚度不能太小以致于厚度控制太困难。另外，底层的厚度应足够大以在栅极之间提供隔离；中间层的厚度应足够大以提供足够的接触件对接触件依时性介电击穿宽裕度；以及上层的厚度应该足够大，使得上层可以从间隔物的顶表面下方延伸至间隔物的顶表面上方，以提供与硬掩膜层不同的蚀刻选择性。
现在参照图1和图11A～图11D，在操作114，在三层层间介电层278上方形成蚀刻停止层280。在一些实施例中，蚀刻停止层280包含介电材料，例如包含硅和氮的材料(例如SiN或SiON)。同样在操作114，在蚀刻停止层280上方形成第四层间介电层285。在一些实施例中，第四层间介电层285包含介电材料，介电材料包含例如SiO、SiN、SiON、四乙氧基硅烷形成的氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数介电材料(K<3.9)、其他合适的介电材料或前述的组合。例示性的低介电常数介电材料包含氟硅玻璃、碳掺杂的氧化硅、黑钻石(
Figure BDA0002277218090000201
加利福尼亚州圣塔克拉拉的应用材料)、干凝胶、气凝胶、聚对二甲苯、苯环丁烯、SiLK(密歇根州米德兰的陶氏化学)、聚酰亚胺、其他低介电常数介电材料或前述的组合。第四层间介电层285包含与蚀刻停止层280不同的介电材料。在一些实施例中，蚀刻停止层280包含硅和氮化物，第四层间介电层285包含的低介电常数介电材料不同于蚀刻停止层280的介电材料。在一些实施例中，层间介电层285可以具有多层结构，其具有多种介电材料。在基底202上方形成第四层间介电层285及/或蚀刻停止层280例如通过沉积工艺(例如化学气相沉积、可流动式化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体增强化学气相沉积、金属有机化学气相沉积、远距等离子体化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适的方法或前述的组合)。在沉积蚀刻停止层280及/或第四层间介电层285之后，进行化学机械研磨工艺及/或其他平坦化工艺以平坦化装置200的顶表面。
现在参照图1和图12A～图12D，在操作116，形成栅极接触开口290及/或源极/漏极接触开口292穿过第四层间介电层285和蚀刻停止层280。接触开口290和292的形成通过任何合适的工艺形成，包含各种光刻及/或蚀刻工艺。例示性光刻工艺包含形成光刻胶层(阻剂)覆盖第四层间介电层285、将光刻胶暴露于图案，进行曝光后烘烤工艺、以及显影光刻胶以形成包含光刻胶的掩膜元件。然后，掩膜元件用于将接触开口290和292蚀刻至第四层间介电层285和蚀刻停止层280中。之后，移除掩膜元件以露出第四层间介电层285。替代地，可以实施双重图案化及/或多重图案化工艺以形成栅极接触开口290及/或源极/漏极接触开口292。然后，进行选择性蚀刻工艺以移除暴露于栅极接触开口290的栅极硬掩膜层220。蚀刻工艺相对于层间介电上层274’选择性地蚀刻栅极硬掩膜层220可以被称为槽Vg蚀刻，如图12B所示。也进行选择性蚀刻以移除暴露于源极/漏极接触开口292中的源极/漏极硬掩膜层265。蚀刻工艺相对于层间介电上层274’选择性地蚀刻源极/漏极接触件265可以被称为槽Vd蚀刻，如图12D所示。槽Vg及/或槽Vd蚀刻工艺可以包含干式蚀刻工艺(例如反应性离子蚀刻工艺)、湿式蚀刻工艺、其他合适的蚀刻工艺或前述的组合。基于用于选择性地蚀刻栅极硬掩膜层220及/或源极/漏极硬掩膜层265的掩膜元件，可以保留或可以不保留栅极硬掩膜层220及/或源极/漏极硬掩膜层265的一部分。举例来说，如图12B所示，显示槽Vg蚀刻完全移除暴露于栅极接触开口290的栅极硬掩膜层220。然而，如图12D所示，显示槽Vd蚀刻，在选择性蚀刻工艺之后，保留暴露于源极/漏极接触开口292的各自的源极/漏极硬掩膜层265的侧部保留，因为掩膜元件覆盖这些侧部。可以在蚀刻工艺之前或之后移除图案化的光刻胶层。在一些实施例中，曝光工艺可以实施无掩膜光刻、电子束写入、离子束写入及/或纳米印刷技术。
传统半导体装置将一层层间介电层(例如仅层间介电层270)实现为多层互连结构的装置级(最底部)介电层。已经观察到，由于分辨率限制以及在一层层间介电层与栅极硬掩膜层及/或源极/漏极硬掩膜层之间的蚀刻选择性不足，这种配置产生金属桥接问题。举例来说，在传统半导体结构中，由于集成电路尺寸的缩减，在制造期间可能发生图案位移(shifting)。由于在栅极硬掩膜(例如220)和层间介电层(例如270)之间没有提供足够的蚀刻选择性，在操作116形成栅极开口(又称为栅极接触开口)290的槽Vg蚀刻工艺不仅会移除栅极硬掩膜层，也会移除层间介电层的顶部。当移除源极/漏极硬掩膜(例如265)时，也可能发生类似的情况，也就是说，也可以移除层间介电层的顶部。因此，一层层间介电层的凹蚀会在相邻的间隔物214之间不想要地形成开口(换言之，一层层间介电层在z方向上的高度低于间隔物214的高度)。在将金属材料沉积在接触开口中以形成至金属栅极及/或源极/漏极接触件的导孔之后，这会导致金属桥接问题，因为金属材料会填充相邻间隔物214之间的开口并可能使导孔与金属栅极及/或源极/漏极接触件互相连接。
然而，本发明实施例中的装置级层间介电层的三层结构可以在装置级层间介电层和栅极(或源极/漏极)硬掩膜之间提供足够的蚀刻选择性，以缓解金属桥接问题。在一些实施例中，本发明实施例中的装置级层间介电层的三层结构也可以改善接触件对接触件依时性介电击穿宽裕度。如图12B描绘的槽Vg蚀刻和图12D描绘的槽Vd蚀刻，由于装置200包含三层层间介电层278(包含层间介电下层270’、层间介电中层272’和层间介电上层274’)，而层间介电上层274’包含的材料与栅极硬掩膜层220和源极/漏极硬掩膜层265具有不同的蚀刻选择性，选择性蚀刻工艺分别对于槽Vg蚀刻和槽Vd蚀刻中的每一个仅移除暴露于栅极接触开口290中的栅极硬掩膜层220以及暴露于源极/漏极接触开口292的源极/漏极硬掩膜层265。三层层间介电层278大致上不受到槽Vg蚀刻工艺或槽Vd蚀刻工艺的影响，槽Vg蚀刻工艺用于移除暴露于栅极接触开口290的栅极硬掩膜层220，槽Vd蚀刻工艺用于移除暴露于源极/漏极接触开口292的源极/漏极硬掩膜层265。也就是说，三层层间介电层278在z方向上的高度大于间隔物214的高度，使得三层层间介电层278的顶表面在间隔物214的顶表面之上。因此，在相邻的间隔物214之间不形成在栅极开口290及/或源极/漏极接触开口292中形成的金属材料，防止了在单层层间介电层中观察到的金属桥接问题。此外，三层层间介电层中的层间介电中层272’的材料可用于改善接触件对接触件依时性介电击穿宽裕度，由此延长了装置200的寿命。因此，装置级层间介电层的三层结构提供较大的制造弹性，不仅缓解金属桥问题，也改善装置的接触件对接触件依时性介电击穿宽裕度。
现在参照图1和图13A～图13D，在操作118，在栅极接触开口290及/或源极/漏极接触开口292中填充金属材料，以形成栅极导孔294及/或源极/漏极导孔295。导孔(又称为栅极导孔)294和(又称为源极/漏极导孔)295是多层互连部件的一部分，其电耦合装置200的组件及/或各种装置。导孔294和295可以包含任何合适的导电材料，例如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或前述的组合。可以组合各种导电材料以提供具有不同层的导孔294和295，例如一或多个阻挡层、粘着层、衬层、块体层、其他合适的层或前述的组合。通过用一或多个导电材料填充接触开口290和292来形成导孔294和295。导电材料的沉积可以通过物理气相沉积、化学气相沉积、原子层沉积、电镀、无电镀、其他合适的沉积工艺或前述的组合。之后，可以进行一或多个研磨工艺(例如化学机械研磨)以移除导孔294和295的顶部，并移除蚀刻停止层280和第四层间介电层285。这导致装置200的顶表面被平坦化至栅极硬掩膜层220、层间介电上层274’、源极/漏极接触硬掩膜层265以及导孔294和295的顶表面的高度。如图13B所示，每个栅极导孔294包含顶部和底部。栅极导孔294的顶部的侧壁直接接触三层层间介电层278的上层274’；并且栅极导孔294的底部和侧壁与栅极导孔294的底部的侧壁直接接触间隔物214。由此，栅极导孔294被三层层间介电层278以及栅极间隔物214隔开。同样地，如图13D所示，源极/漏极导孔295的侧壁直接接触三层层间介电层278的上层274’。由此，源极/漏极导孔295被三层层间介电层278隔开。
现在参照图1和图14A～图14D，可以进行其他工艺以完成装置200的制造。举例来说，在装置200的顶表面上形成另一蚀刻停止层296。并且，在装置200的顶表面上方形成另一层间介电层297。蚀刻停止层296和层间介电层297的材料和制造工艺与以上在图11A～图11D中关于蚀刻停止层280和层间介电层(又称为第四层间介电层)285所讨论的那些相似。然后，可以在蚀刻停止层296和层间介电层297中形成导线298，如图14A～图14D所示。金属线(又称为导线)298的导电材料可以包含Ta、TaN、Ti、TiN、Cu、Co、Ru、Mo、W、其他导电材料或前述的组合。导线298的形成可以包含数个步骤，例如光刻胶、蚀刻、沉积等。之后，进行平坦化工艺(例如化学机械研磨)以平坦化装置200的顶表面。随后，进行进一步工艺。举例来说，可以在基底上方形成其他接触件、导孔、导线和层间电介质，其被配置为连接各种部件以形成可以包含一或多个半导体结构的功能电路。
现在参照图15A～图15P，示出以不同的空隙为特征的不同的三层层间介电层278配置。图15A包含空隙273C(层间介电中层272’中的中心空隙)、273S(层间介电中层272’中的边界空隙)、275M(层间介电上层274’中的中心空隙)和275S(层间介电上层274’中的边界空隙)。图15B包含空隙273C、273S、275M，但不包含275S。图15C包含空隙273C、273S、275S，但不包含275M。图15D包含空隙273C、273S，但不包含空隙275S、275M。图15E包含空隙273C、275M、275S，但不包含273S。图15F包含空隙273C、275M，但不包含空隙273S、275S。图15G包含空隙273C、275S，但不包含273S、275M。图15H包含空隙273C，但不包含空隙273S、275M、275S。图15I包含空隙273S、275M、275S，但不包含273C。图15J包含空隙273S、275M，但不包含空隙273C、275S。图15K包含空隙273S、275S，但不包含273C、275M。图15L包含空隙273S，但不包含空隙273C、275M、275S。图15M包含空隙275M、275S，但不包含273C、273S。图15N包含空隙275M，但不包含空隙273C、273S、275S。图15O包含空隙275S，但不包含空隙273C、273S、275M。图15P不包含空隙273C、273S、275M、275S。
可以继续装置200的制造。举例来说，可以在装置200上方形成其他接触开口、接触金属以及各种接触件、导孔、导线和多层互连部件(例如金属层和层间电介质)，其被配置成连接各种部件以形成功能电路，功能电路可以包含一或多个多栅极装置。
本发明实施例中的一或多个实施例为半导体装置及其形成工艺提供了许多益处，但并非用于限制。举例来说，本发明实施例提供具有三层层间介电部件的半导体装置。三层层间介电的顶层提供对栅极硬掩膜层及/或源极/漏极硬掩膜层的蚀刻选择性。三层层间介电的顶层还提供了对三层层间介电中间层的蚀刻选择性。相较于一层层间介电部件，当在制造期间选择性地移除暴露于接触开口的栅极硬掩膜层及/或源极/漏极硬掩膜层时，三层层间介电部件大致上不受影响。因此，可以避免在制造期间由部分移除的一层层间介电部件引起的金属桥接问题。此外，三层层间介电部件的中间层可以改善接触件对接触件依时性介电击穿宽裕度，由此延长设备寿命。
本发明实施例提供了许多不同的实施例。在此公开具有多层介电部件的半导体装置及其制造方法。例示性半导体装置包含设置在基底上方的鳍片和设置在鳍片的通道区上方的栅极结构，使得栅极结构横过鳍片的源极/漏极区。例示性半导体装置还包含设置在基底上方的多层互连结构的装置级层间介电层，其中装置级层间介电层包含第一介电层、设置在第一介电层上方的第二介电层、以及设置在第二介电层上方的第三介电层，且第三介电层的材料不同于第二介电层的材料和第一介电层的材料。例示性半导体装置还包含至设置在装置级层间介电层中的栅极结构的栅极接触件以及至设置在装置级层间介电层中的源极/漏极区的源极/漏极接触件。
在一些实施例中，例示性半导体装置还包含第二介电层的材料不同于第一介电层的材料。在一些实施例中，栅极结构包含栅极电极和沿着栅极电极的侧壁设置的间隔物，装置级层间介电层的第三介电层的材料不同于间隔物的材料，且装置级层间介电层的第三介电层的材料不同于源极/漏极接触件的材料。在一些进一步的实施例中，装置级层间介电层的第二介电层的顶表面在栅极结构的间隔物的顶表面之下以及装置级层间介电层的第三介电层的顶表面在栅极结构的间隔物的顶表面之上。在一些进一步的实施例中，第一介电层对第二介电层的厚度比为约10％至约250％，第一介电层对第三介电层的厚度比为约10％至约250％，以及第二介电层对第三介电层的厚度比为约30％至约300％。在一些实施例中，半导体装置还包含设置在源极/漏极接触件上方的源极/漏极硬掩膜，其中装置级层间介电层的第三介电层的材料不同于源极/漏极硬掩膜的材料。并且在一些实施例中，蚀刻停止层设置在装置级层间介电层的第一介电层和基底之间。
另一例示性半导体装置包含设置在基底上方的鳍片；以及设置在鳍片的通道区上方且横过鳍片的源极/漏极区的第一栅极结构和第二栅极结构，其中第一栅极结构和第二栅极结构各自包含栅极电极和沿着栅极电极的侧壁设置的间隔物。另一例示性半导体装置还包含：设置在鳍片的源极/漏极区中的至少一个上方的源极/漏极接触件；以及设置在第一栅极结构和第二栅极结构之间的三层层间介电层，其中三层层间介电层包含下层、设置在下层上方的中间层以及设置在中间层上方的上层，其中上层包含的材料不同于下层的材料和中间层的材料。另一例示性半导体装置还包含设置在第一栅极结构和第二栅极结构的栅极电极上方的栅极导孔，其中栅极导孔直接接触三层层间介电层的上层。
在一些实施例中，三层层间介电层的中间层的顶表面在间隔物的顶表面下方，且三层层间介电层的上层的顶表面在间隔物的顶表面上方。在一些实施例中，三层层间介电层的中间层的材料具有与三层层间介电层的下层的材料不同的蚀刻选择性。在一些实施例中，三层层间介电层的中间层包含中心空隙，中心空隙位于三层层间介电层的中间层的顶部中间部分。在一些实施例中，三层层间介电层的中间层包含边界空隙，边界空隙位于三层层间介电层的中间层的底部边角。在一些实施例中，三层层间介电层的上层包含中心空隙，中心空隙位于三层层间介电层的上层的中间部分。在一些实施例中，三层层间介电层的上层包含边界空隙，边界空隙位于三层层间介电层的上层的底部边角部分中。
在一些实施例中，另一例示性半导体装置还包含设置在源极/漏极接触件上方的源极/漏极导孔，其中源极/漏极导孔直接接触三层层间介电层的上层。
一种例示性方法包含在基底上方形成第一介电层，其中第一介电层的顶表面与设置在基底上方的第一栅极结构的顶表面和设置在基底上方的第二栅极结构的顶表面大致上是平坦的；凹蚀第一介电层以在第一栅极结构和第二栅极结构之间形成开口，其中凹蚀的第一介电层的顶表面低于第一栅极结构的顶表面和第二栅极结构的顶表面；在第一介电层上方的开口中形成第二介电层，其中第二介电层的顶表面低于第一栅极结构的顶表面和第二栅极结构的顶表面；在第二介电层上方的开口中形成第三介电层，其中第三介电层的顶表面与第一栅极结构的顶表面和第二栅极结构的顶表面大致上是平坦的，第三介电层的材料不同于第二介电层和第一介电层的材料，以及第一介电层、第二介电层和第三介电层结合形成装置级层间介电层。
在一些实施例中，第一栅极结构和第二栅极结构中的每一个包含栅极电极、沿着栅极电极的侧壁设置的间隔物、以及设置在栅极电极和间隔物上方的栅极硬掩膜层，其中栅极硬掩膜层的材料和间隔物的材料不同于装置级层间介电层的第一介电层的材料，以及第一介电层的凹蚀包含选择性地蚀刻第一介电层以形成开口。在一些实施例中，栅极硬掩膜层的材料不同于装置级层间介电层的第三介电层的材料，且此例示性方法还包含选择性地移除第一栅极结构和第二栅极结构的栅极硬掩膜层以形成栅极接触开口；在栅极接触开口中沉积导电材料；以及将导电材料的顶表面平坦化以暴露出装置级层间介电层的第三介电层。
在一些实施例中，例示性方法还包含在基底上方形成源极/漏极接触件；以及在源极/漏极接触件上方形成源极/漏极硬掩膜层，其中源极/漏极硬掩膜层包含的材料不同于装置级层间介电层的第三介电层的材料，以及源极/漏极硬掩膜层的顶表面与第一栅极结构的顶表面和第二栅极结构的顶表面大致上是平坦的。
在一些实施例中，例示性方法还包含选择性地移除源极/漏极硬掩膜层以形成源极/漏极接触开口；在源极/漏极接触开口中沉积导电材料；以及将导电材料的顶表面平坦化以暴露出装置级层间介电层的第三介电层。
以上概述数个实施例的部件，使得发明所属技术领域中技术人员可以更加理解本发明实施例的面向。发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优点。发明所属技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明实施例的精神与范围，且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和置换。

Claims (1)

1.一种半导体装置，包括：
一鳍片，设置在一基底上方；
一栅极结构，设置在该鳍片的一通道区上方，使得该栅极结构横过该鳍片的源极/漏极区；
一多层互连结构的一装置级层间介电层，设置在该基底上方，其中该装置级层间介电层包括：
一第一介电层，
一第二介电层，设置在该第一介电层上方，以及
一第三介电层，设置在该第二介电层上方，且该第三介电层的材料不同于该第二介电层的材料和该第一介电层的材料；
一栅极接触件，至设置在该装置级层间介电层中的该栅极结构；以及
一源极/漏极接触件，至设置在该装置级层间介电层中的该源极/漏极区。
CN201911127155.0A 2018-11-27 2019-11-18 半导体装置及其制造方法 Pending CN111223859A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862771626P 2018-11-27 2018-11-27
US62/771,626 2018-11-27
US16/597,205 2019-10-09
US16/597,205 US11476196B2 (en) 2018-11-27 2019-10-09 Semiconductor device with multi-layer dielectric

Publications (1)

Publication Number Publication Date
CN111223859A true CN111223859A (zh) 2020-06-02

Family

ID=70771013

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911127155.0A Pending CN111223859A (zh) 2018-11-27 2019-11-18 半导体装置及其制造方法

Country Status (3)

Country Link
US (4) US11476196B2 (zh)
CN (1) CN111223859A (zh)
TW (1) TW202036830A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476196B2 (en) 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric
US10991618B2 (en) 2019-09-03 2021-04-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of manufacture
US11652149B2 (en) * 2020-08-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Common rail contact
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
TWI818434B (zh) * 2022-02-11 2023-10-11 華邦電子股份有限公司 半導體結構及其形成方法
US20240113234A1 (en) * 2022-09-29 2024-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device with multi-layer channel structure
US20240113017A1 (en) * 2022-09-30 2024-04-04 Intel Corporation Plug in a metal layer
US20250142924A1 (en) * 2023-10-31 2025-05-01 Nxp Usa, Inc. Semiconductor device with multi-step gate and recessed multi-step field plate with field plate spacers and method of fabrication

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2910178B1 (fr) * 2006-12-15 2009-05-15 St Microelectronics Sa Procede de realisation d'un element dielectrique poreux et element dielectrique correspondant
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9202698B2 (en) * 2012-02-28 2015-12-01 International Business Machines Corporation Replacement gate electrode with multi-thickness conductive metallic nitride layers
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9293585B2 (en) * 2013-03-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method of forming same
US8816492B1 (en) * 2013-03-13 2014-08-26 Qualtre, Inc. Method and apparatus for isolating MEMS devices from external stimuli
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9646973B2 (en) * 2015-03-27 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM cell structure with vertical devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN116705613A (zh) * 2016-05-05 2023-09-05 蓝枪半导体有限责任公司 半导体元件及其制作方法
US10157918B2 (en) * 2016-08-03 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10020401B2 (en) * 2016-11-29 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for straining a transistor gate through interlayer dielectric (ILD) doping schemes
US10157987B1 (en) * 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
JP7362268B2 (ja) * 2018-03-12 2023-10-17 アプライド マテリアルズ インコーポレイテッド 多色自己整合接点の選択的エッチング
US11004794B2 (en) * 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US10943829B2 (en) * 2018-10-23 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Slot contacts and method forming same
US11476196B2 (en) 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric

Also Published As

Publication number Publication date
TW202036830A (zh) 2020-10-01
US20230061158A1 (en) 2023-03-02
US20240347463A1 (en) 2024-10-17
US12057398B2 (en) 2024-08-06
US11476196B2 (en) 2022-10-18
US20200168555A1 (en) 2020-05-28
US20220367379A1 (en) 2022-11-17
US12040273B2 (en) 2024-07-16

Similar Documents

Publication Publication Date Title
US12100628B2 (en) Interconnect structure for fin-like field effect transistor
US12477783B2 (en) Gate-all-around structure with self substrate isolation and methods of forming the same
US11158727B2 (en) Structure and method for gate-all-around device with extended channel
US20230377965A1 (en) Semiconductor Device with Reduced Contact Resistance and Methods of Forming the Same
US12100625B2 (en) Semiconductor device with air gaps between metal gates and method of forming the same
US12057398B2 (en) Semiconductor device with multi-layer dielectric and methods of forming the same
US12051628B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US12356703B2 (en) Air spacer formation for semiconductor devices
US11171053B2 (en) Transistor device and related methods
CN112687678A (zh) 集成电路
US20250204020A1 (en) Semiconductor device with l-shape conductive feature and methods of forming the same
CN112563265A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200602

WD01 Invention patent application deemed withdrawn after publication