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TW202117818A - 半導體裝置 - Google Patents

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TW202117818A
TW202117818A TW109136407A TW109136407A TW202117818A TW 202117818 A TW202117818 A TW 202117818A TW 109136407 A TW109136407 A TW 109136407A TW 109136407 A TW109136407 A TW 109136407A TW 202117818 A TW202117818 A TW 202117818A
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gate
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dielectric
dielectric material
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黃麟淯
游力蓁
張家豪
莊正吉
林佑明
王志豪
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置之製造方法，包括：形成一閘極結構於突出於基底上的一鰭部上；形成一閘極閘隙壁於閘極結構側壁上；形成一蝕刻停止層於閘極閘隙壁側壁上；以一閘極堆疊取代閘極結構；形成一源極/汲極接觸電極相鄰於蝕刻停止層；回蝕刻閘極堆疊，以形成一第一凹槽；以第一介電材料填充第一凹槽；回蝕刻源極/汲極接觸電極及蝕刻停止層，以形成一第二凹槽；以第二介電材料填充第二凹槽；回蝕刻第二介電材料及閘極閘隙壁，以形成一第三凹槽；以及以第三介電材料填充第三凹槽。第三介電材料的組成不同於第一介電材料及第二介電材料。

Description

半導體裝置
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置及其製造方法。
電晶體製造技術的最新發展中，金屬係用於形成接觸插塞及金屬閘極。接觸插塞係用於連接電晶體的源極、汲極區以及閘極。源極/汲極接觸插塞通常連接至源極/汲極矽化物區（其透過沉積金屬層，然後進行退火使金屬層與源極/汲極區的矽反應而形成），而閘極接觸插塞則用於連接金屬閘極。
金屬閘極的製作可包括：形成一虛置閘極堆疊；去除虛置閘極堆疊以形成開口；將金屬材料填充於開口內；以及進行平坦化以去除多餘的金屬材料以形成金屬閘極。接著回蝕刻金屬閘極以形成凹槽，並且將介電硬式罩幕填充至凹槽內。當形成閘極接觸插塞時，去除硬式罩幕，使閘極接觸插塞可接觸金屬閘極。
也形成源極/汲極接觸插塞以電性耦接至源極/汲極區。源極/汲極接觸插塞的製作包括：蝕刻內層介電（Inter-Layer Dielectric, ILD）層以形成接觸開口；以及形成源極/汲極矽化物區及接觸插塞於接觸開口內。
在一些實施例中，一種半導體裝置包括：一鰭部，突出於一半導體基底；一閘極結構，位於鰭部上；一第一介電層，位於閘極結構上且包括第一介電材料；一閘極間隙壁，沿著閘極結構的側壁及沿著第一介電層的側壁，其中閘極間隙壁的上表面比閘極結構的上表面更遠離半導體基底；一蝕刻停止層，沿著閘極閘隙壁，其中蝕刻停止層的上表面比閘極閘隙壁的上表面更靠近半導體基底；一源極/汲極接觸電極相鄰於蝕刻停止層；一第二介電層，位於源極/汲極接觸電極上且包括第二介電材料，其中第二介電層延伸於蝕刻停止層的上表面上；以及一第三介電層，位於第二介電層上，且包括第三介電材料，其中第三介電材料具有不同於第二介電材料的組成，其中第三介電層延伸於閘極間隙壁的上表面上。
在一些實施例中，一種半導體裝置包括：一閘極堆疊；一第一介電材料，位於閘極堆疊上；一閘極間隙壁，位於閘極堆疊的側壁上及第一介電材料的側壁上；一蝕刻停止層，位於閘極間隙壁背向於閘極堆疊的側壁上；一源極/汲極接觸電極，相鄰於蝕刻停止層；一第二介電材料，位於源極/汲極接觸電極上及蝕刻停止層上，第二介電材料實體接觸閘極間隙壁的側壁；一第三介電材料，位於第二介電材料上及閘極間隙壁上，第三介電材料實體接觸第一介電材料的側壁；一閘極接觸電極，延伸穿過第一介電材料並實體接觸閘極堆疊及閘極間隙壁；以及一源極/汲極接觸插塞，延伸穿過第二介電材料及穿過第三介電材料，且實體接觸源極/汲極接觸電極及閘極間隙壁的側壁，源極/汲極接觸插塞延伸於蝕刻停止層上及閘極間隙壁上。
在一些實施例中，一種半導體裝置之製造方法包括：形成一虛置閘極結構於一鰭部上方，鰭部突出於一基底上方；形成一閘極閘隙壁於虛置閘極結構的側壁上；形成一蝕刻停止層於閘極閘隙壁的側壁上；以一閘極堆疊替換虛置閘極結構；形成一源極/汲極接觸電極鄰近於蝕刻停止層；回蝕刻閘極堆疊，以形成一第一凹槽；以具有第一組成的一第一介電材料填充第一凹槽；回蝕刻源極/汲極接觸電極及蝕刻停止層，以形成一第二凹槽；以具有第二組成的一第二介電材料填充第二凹陷；回蝕刻第二介電材料及閘極閘隙壁，以形成一第三凹槽；以及以具有第三組成的一第三介電材料填充第三凹槽，其中第三組成不同於第一組成且不同於第二組成。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達至簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
根據一些實施例，提供具有源極/汲極接觸插塞及閘極接觸插塞的電晶體及其製造方法。根據一些實施例，繪示出源極/汲極接觸插塞及閘極接觸插塞製造的中間階段。討論一些實施例的一些變化型。全文的各種示意圖及說明性實施例中，相同標號用於表示相同部件。在一些實施例中，以鰭式場效應電晶體（Fin Field-Effect Transistor, FinFET）的製作作為示例解釋本揭露的概念。平面電晶體或奈米結構場效應電晶體（nanostructure field-effect transistor, NSFET）也可採用本揭露的概念。
請參照第1圖，提供一基底20。基底20可為半導體基底，例如體半導體基底、絕緣體上覆半導體（Semiconductor-On-Insulator, SOI）基底或相似物，其可為摻雜（例如，使用p型或n型摻雜物）或未摻雜的。半導體基底20可為晶圓10（例如，矽晶圓）的一部分。一般而言，絕緣體上覆半導體（SOI）基底為形成半導體材料層於絕緣層上。絕緣層可為埋入式氧化（Buried Oxide, BOX）層、氧化矽層或相似物。絕緣層設置於基底上，通常為矽或玻璃基底。也可使用其他基底，例如多層或漸變基底。在一些實施例中，半導體基底20的半導體材料可包括矽、鍺、化合物半導體（包括：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP）或其組合。
再請參照第1圖，形成井區22於基底20內。根據本公開的一些實施例，井區22為透過植入n型雜質（可為磷、砷、銻或相似物）於基底20內而形成的n型井區。根據本公開的其他實施例，井區22為透過植入p型雜質（可為硼、銦或相似物）於基底20內而形成的p型井區。得到的井區22可延伸至基底20的上表面。n型或p型雜質濃度可等於或小於1018 cm-3 ，例如在約1017 cm-3 至約1018 cm-3 之間的範圍。
請參照第2圖，形成多個隔離區24，其自基底20的上表面延伸至基底20內。在下文中，隔離區24也可稱作淺溝槽隔離（Shallow Trench Isolation, STI）區。位於相鄰的淺溝槽隔離（STI）區24之間的基底20部分被稱為半導體條帶26。為了形成淺溝槽隔離（STI）區24，形成墊氧化層28及硬式罩幕層30於半導體基底20上，然後對其進行圖案化。墊氧化層28可由氧化矽所形成的薄膜。根據本揭露的一些實施例，在熱氧化製程中形成墊氧化層28，其中氧化半導體基底20的上表面層。墊氧化層28作為半導體基底20與硬式罩幕層30之間的黏著層。墊氧化層28也可作為用於蝕刻硬式罩幕層30的蝕刻停止層。根據本揭露的一些實施例，硬式罩幕層30可為氮化矽，並透過使用低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition, LPCVD）形成。根據本揭露的其他實施例，硬式罩幕層30透過矽的熱氮化或電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）形成。在硬式罩幕層30上形成光阻（未繪示），然後對其進行圖案化。接著使用圖案化的光阻作為蝕刻罩幕對硬式罩幕層30進行圖案化，以形成如第2圖所示的硬式罩幕30。
接下來，以圖案化的硬式罩幕層30作為蝕刻罩幕，以蝕刻墊氧化層28及基底20，隨後以介電材料填充基底20內蝕刻所得的溝槽。進行平坦化製程，例如化學機械研磨（Chemical Mechanical Polish, CMP）製程或機械磨削製程，以去除介電材料的多餘部分，而介電材料的其餘部分為淺溝槽隔離（STI）區24。淺溝槽隔離（STI）區24可包括介電襯層（未繪示），可為熱氧化物並透過熱氧化基底20的表面層而形成。介電襯層也可為沉積的氧化矽層、氮化矽層或相似物，其使用原子層沉積（Atomic Layer Deposition, ALD）、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition, HDPCVD）或化學氣相沉積（CVD）而形成。淺溝槽隔離（STI）區24也可包括位於氧化襯層上的介電材料，其中可使用可流動式化學氣相沉積（Flowable Chemical Vapor Deposition, FCVD）、旋塗（spin-on coating）或相似方法形成介電材料。根據一些實施例，位於介電襯層上的介電材料可包括氧化矽。
硬式罩幕30的上表面及淺溝槽隔離（STI）區24的上表面可實質上彼此齊平。半導體條帶26位於相鄰的淺溝槽隔離（STI）區24之間。根據本揭露的一些實施例，半導體條帶26為原始基底20的一部分，因此半導體條帶26的材料與基底20的材料相同。 在本揭露的其他實施例中，半導體條帶26為取代條帶，其透過蝕刻淺溝槽隔離（STI）區24之間的基底20的部分以形成凹槽並進行磊晶，以在凹槽內再生長另一半導體材料而形成。 因此，半導體條帶26由不同於基底20的半導體材料形成。根據一些實施例，半導體條帶26由矽鍺、矽碳或III-V族化合物半導體材料形成。
請參照第3圖，回蝕刻淺溝槽隔離（STI）區24，使半導體條帶26的頂部突出高於淺溝槽隔離（STI）區24餘留部分的上表面24A而形成多個突出的鰭部36。上述蝕刻可為乾蝕刻製程，其中以HF3 及NH3 作為蝕刻氣體。在蝕刻過程中，可能產生電漿。也可使用氬氣。根據本揭露的其他實施例，使用濕蝕刻製程來進行淺溝槽隔離（STI）區24的回蝕刻。蝕刻化學劑可包括HF。
在上述實施例中，可透過任何合適的方法來圖案化鰭部。舉例來說，可使用一或多道微影製程來圖案化鰭部，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程係將微影及自對準製程相結合，進而能夠形成具有間距小於使用單一直接微影製程可獲得的間距的圖案。舉例來說，在一實施例中，形成一犧牲層於基底上，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隙壁。接著去除犧牲層，然後可使用餘留的間隙壁或芯軸（mandrel）來圖案化鰭部。
請參照第4圖，形成多個虛置閘極堆疊38延伸於（突出的）鰭部36的上表面及側壁上。虛置閘極堆疊38可包括虛置閘極介電層40及位於虛置閘極介電層40上的虛置閘極電極42。虛置閘極電極42可由多晶矽形成，也可使用其他材料。每個虛置閘極堆疊38業可包括位於虛置閘極電極42上方的一（或多個）硬式罩幕層44。硬式罩幕層44可由氮化矽、氧化矽、碳氮化矽或其多層形成。虛置閘極堆疊38可跨過單一或多個突出的鰭部36及/或淺溝槽隔離（STI）區24。虛置閘極堆疊38也具有與突出的鰭部36的長度方向垂直的長度方向。
接下來，形成閘極間隙壁46於虛置閘極堆疊38的側壁上。根據本揭露的一些實施例，閘極間隙壁46由介電材料形成，例如氮化矽、碳氮化矽或相似物，並且可為單層結構或具有多個介電層的多層結構。
接著進行蝕刻製程，以蝕刻未覆蓋虛置閘極堆疊38及閘極間隙壁46的突出的鰭部36部分，而得到第5圖所示的結構。上述蝕刻可為異向性的，因此位於虛置閘極堆疊38及閘極間隙壁46正下方的鰭部36受到保護，而未被蝕刻。根據一些實施例，凹陷的半導體條帶26的上表面可低於淺溝槽隔離（STI）區24的上表面24A。對應形成凹槽50。凹槽50包括位於虛置閘極堆疊38的相對側上的部分以及位於突出的鰭部36的餘留部分之間的部分。
接下來，透過在凹槽50中選擇性地生長（透過磊晶）半導體材料來形成磊晶區（源極/汲極區）54，而得到第6圖中的結構。取決於所得的FinFET是否為p型FinFET或n型FinFET，可隨著磊晶的進行而原位摻雜p型或n型雜質。舉例來說，當所得的FinFET為p型FinFET時，可生長矽鍺硼（SiGeB）或矽硼（SiB）。相反地，當所得的FinFET為n型FinFET時，可生長矽磷（SiP）或矽碳磷（SiCP）。根據本揭露的其他實施例，磊晶區54包括III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合、其多層或相似物。在填充磊晶區54於凹槽50內之後，磊晶區54的進一步磊晶生長導致磊晶區54水平擴展而形成切面（facet）。磊晶區54的進一步生長也可能引起相鄰的磊晶區54彼此合併。可能產生空孔（空隙）56。根據本揭露的一些實施例，當磊晶區54的上表面仍為波浪形時，或者當合併的磊晶區54的上表面已經變得實質上為平坦（透過於磊晶區54上進一步生長，如第6圖所示）時，可完成磊晶區54的製作。
在磊晶製程之後，可將p型或n型雜質進一步植入磊晶區54，以形成源極及汲極區，其也用標號54來表示。在本揭露其他實施例中，當在磊晶期間磊晶區54原位摻雜有p型或n型雜質時，可省略上述植入步驟。
第7A圖係繪示出在形成接觸蝕刻停止層（Contact Etch Stop Layer, CESL）58及內層介電（ILD）層60之後的結構立體示意圖。在一些實施例中，接觸蝕刻停止層（CESL）58可由介電材料形成，例如SiC、LaO、 AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO或相似物或其組合。可透過合適的形成方法來形成接觸蝕刻停止層（CESL）58，例如CVD、PVD、ALD或相似方法或其組合。在一些實施例中，接觸蝕刻停止層（CESL）58的介電材料可與閘極間隙壁46不同（例如，具有不同的組成），以在後續處理中提供蝕刻選擇比。在其他實施例中，接觸蝕刻停止層（CESL）58的介電材料可與閘極間隙壁46相同（例如，具有相同或相似的組成）。在一些實施例中，形成的接觸蝕刻停止層（CESL）58具有在約1nm至約10nm之間的厚度。
內層介電（ILD）層60可包括介電材料，且可使用FCVD、旋塗、CVD或另一種沉積方法形成。內層介電（ILD）層60可由含氧的介電材料形成，含氧的介電材料可為氧化矽類的材料，例如正矽酸乙酯（Tetra Ethyl Ortho Silicate, TEOS）氧化物、磷矽玻璃（Phospho-Silicate Glass, PSG）、硼矽玻璃（Boro-Silicate Glass, BSG）、硼摻雜磷矽玻璃（Boron-Doped Phospho-Silicate Glass, BPSG）或相似物。可進行平坦化製程，例如CMP製程或機械磨削製程，使內層介電（ILD）層60、虛置閘極堆疊38及閘極間隙壁46的上表面彼此齊平。
第7B圖係繪示出第7A圖中7B-7B的剖面示意圖，其中繪示出虛置閘極堆疊38。接下來蝕刻包括硬式罩幕層44、虛置閘極電極42及虛置閘極介電層40的虛置閘極堆疊38，以形成多個溝槽62於閘極間隙壁46之間，如第8圖所示。突出的鰭部36的上表面及側壁露出於溝槽62內。
接下來，如第9A及9B圖所示，形成取代閘極堆疊72於溝槽62（第8圖）內。第9B圖係繪示出第9A圖中的9B-9B的剖面示意圖。取代閘極堆疊72包括閘極介電層68及對應的閘極電極70。
根據本揭露的一些實施例，閘極介電層68包括界面層（Interfacial Layer, IL）64作為其下部。界面層（IL）64形成於突出的鰭部36的露出表面上。界面層（IL）64可包括氧化層，例如氧化矽層，且透過突出的鰭部36的熱氧化、化學氧化製程或沉積製程形成。閘極介電層68更包括位於界面層（IL）64上方形成的高k介電層66。高k介電層66包括高k介電材料，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯或相似物。高k介電材料的介電常數（k值）高於3.9，且可高於約7.0，有時高達21.0或更高。高k介電層66位於界面層（IL）64上並與之接觸。高k介電層66形成為一順應性層，並延伸於突出的出鰭部36的側壁與閘極間隙壁46的上表面及側壁上。根據本揭露的一些實施例，高k介電層66使用ALD、CVD、PECVD、分子束沉積（Molecular-Beam Deposition, MBD）或相似方法形成。
請再參照第9B圖，形成閘極電極70於閘極介電層68上。閘極電極70可包括多個含金屬層74（可形成為順應性層）以及填充金屬區76（填充溝槽內未填充多個含金屬層74的餘留部分）。含金屬層74可包括阻障層、位於阻障層上的功函數層以及位於功函數層上的一或多個金屬蓋層。
第10A及10B圖係繪示出根據一些實施例的多個介電層80及多個源極/汲極接觸插塞82的製作。第10B圖及後續圖式係繪示出沿第10A圖所示的10B-10B的剖面示意圖。為了清楚起見，在第10B圖及後續圖式中未繪示結構的一些細節。舉例來說，在第10B圖及後續圖式中，未繪示閘極堆疊72的細節，且未繪示諸如源極/汲極區54、半導體鰭部36、淺溝槽隔離（STI）區24等特徵部件。舉例來說，可參照第9B圖或第10A圖找出這些及其他細節。
介電層80的製作可包括：進行蝕刻製程，使閘極堆疊72凹陷而形成凹槽；用介電層80的介電材料填充凹槽；接著進行平坦化製程（例如，CMP製程或機械磨削製程），以去除介電材料的多餘部分。在一些實施例中，閘極間隙壁46也可透過蝕刻製程而凹陷，且介電層80可突出高於閘極間隙壁46的上表面（例如，請參照第21B圖）。介電層80可由合適的介電材料形成，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO或相似物或其組合。介電層80可透過合適的形成方法來形成，例如CVD、PVD、ALD或相似方法或其組合的。在一些實施例中，介電層80的介電材料可不同於閘極間隙壁46或接觸蝕刻停止層（CESL）58（例如，具有不同的組成），以在後續製程中提供蝕刻選擇比。在一些實施例中，襯層84的介電材料可相同於閘極間隙壁46或接觸蝕刻停止層（CESL）58（例如，具有相同或相似的組成）。可利用自對準的方式形成介電層80，且介電層80的側壁可對準於對應的閘極間隙壁46的側壁。可進行平坦化製程（例如，CMP製程），以平坦化介電層80的上表面。在一些實施例中，介電層80可形成為具有在約1nm至約30nm之間的厚度。
第10A及10B圖也繪示出源極/汲極接觸插塞82的製作。源極/汲極接觸插塞82的製作包括蝕刻內層介電（ILD）層60以露出位於下方的接觸蝕刻停止層（CESL）58部分，然後蝕刻接觸蝕刻停止層（CESL）58的露出部分，以露出源極/汲極區54。在後續的製程中，沉積金屬層（例如Ti層）並延伸至接觸開口內。可形成金屬氮化蓋層。然後進行退火製程，使金屬層與源極/汲極區54的頂部反應而形成矽化物區。可將先前形成的金屬氮化蓋層留在原處而不移除，或者可移除先前形成的金屬氮化蓋層。可形成襯層84於接觸開口內。襯層84的製作可透過在結構上形成順應性的襯層（例如，介電層），然後進行異向性蝕刻來去除襯層的水平部分而形成。襯層84可由介電材料形成，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO、相似物或其組合。在一些實施方式中，襯層84可透過合適的形成方法來形成，例如CVD、PVD、ALD、相似方法或其組合的。在一些實施例中，襯層84的介電材料可不同於閘極間隙壁46、接觸蝕刻停止層（CESL）58或介電層80（例如，具有不同的組成），以在後續製程中提供蝕刻選擇比。在一些實施例中，襯層84的介電材料可相同於閘極間隙壁46、接觸蝕刻停止層（CESL）58或介電層80（例如，具有相同或相似的組成）。在一些實施例中，形成的襯層84具有在約1nm至約10nm之間的厚度。在其他實施例中，可省略襯層84（例如，請參照第21A圖）。
接下來，形成導電材料（例如，Cu、W、Al、Co、相似物或其組合）於接觸開口內，以形成源極/汲極接觸插塞82。儘管未繪示，然而阻障層可在形成導電材料之前，沿接觸開口的側壁及底部順應性形成導電層。阻障層可包括TiN、TaN、Ti、Ta、相似物或其組合，且可使用PECVD、濺射、MOCVD、ALD或相似方法形成。接下來，進行平坦化製程（例如，CMP），以在導電材料、內層介電（ILD）層60、接觸蝕刻停止層（CESL）58、閘極間隙壁46及/或襯層84之間得到共平面上表面。
第11圖係繪示出根據一些實施例之回蝕刻源極/汲極接觸插塞82、接觸蝕刻停止層（CESL）58及襯層84以形成凹槽87。源極/汲極接觸插塞82的上表面可齊平或凹陷低於接觸蝕刻停止層（CESL）58及/或襯層84的上表面，並且接觸蝕刻停止層（CESL）58及/或襯層84的上表面可凹陷低於閘極間隙壁46的上表面。在一些實施例中，源極/汲極接觸插塞82的上表面可在接觸蝕刻停止層（CESL）58及/或襯層84的上表面下方約1nm至約50nm之間，且接觸蝕刻停止層（CESL）58及/或襯層84的上表面可在閘極間隙壁46的上表面下方約1nm至約50nm之間。在某些情況下，襯層84的回蝕刻可多於接觸蝕刻停止層（CESL）58的回蝕刻。可使用例如一或多道異向性蝕刻製程來形成凹槽87。例如可使用一或多種蝕刻氣體來進行蝕刻製程，上述蝕刻氣體對閘極間隙壁46的材料上方的源極/汲極接觸插塞82、接觸蝕刻停止層（CESL）58及/或襯層84的材料具有高蝕刻選擇比，使得閘極間隙壁46沒有明顯蝕刻或損壞。以這種方式，閘極間隙壁46突出於接觸蝕刻停止層（CESL）58上方，且閘極間隙壁46仍然覆蓋介電層80的側壁。接觸蝕刻停止層（CESL）58及/或襯層84具有上表面高於、低於或約齊平於閘極堆疊72的上表面。
請參照第12圖，根據一些實施例，凹槽87填充有第一罩幕材料88。第一罩幕材料88可包括介電材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、 HfSi、SiO、相似物或其組合。第一罩幕材料88可透過合適的形成方法來形成，例如CVD、PVD、ALD、相似方法或其組合。在一些實施例中，第一罩幕材料88的介電材料可不同於閘極間隙壁46或接觸蝕刻停止層（CESL）58（例如，具有不同的組成），以在後續製程中提供蝕刻選擇比。在一些實施例中，第一罩幕材料88的介電材料可不同於閘極間隙壁46、接觸蝕刻停止層（CESL）58、襯層84及/或介電層80（例如，具有不同的組成），以在後續製程中提供蝕刻選擇比。舉例來說，第一罩幕材料88可為介電材料，當形成凹槽95時，介電材料可與閘極間隙壁46、接觸蝕刻停止層（CESL）58、襯層84及介電層80的材料進行選擇性蝕刻（請參照第17A-17C圖）。隨後可進行平坦化製程（例如，CMP製程），以去除多餘的第一罩幕材料88。
請參照第13圖，根據一些實施例，回蝕刻第一罩幕材料88，以形成多個凹槽89，第一罩幕材料88的餘留部分形成第一罩幕層88。第一罩幕材料88可進行蝕刻，例如使用異向性蝕刻的回蝕刻製程。異向性蝕刻可對第一罩幕材料88與閘極間隙壁46、接觸蝕刻停止層（CESL）58及介電層80的材料具有高選擇比。舉例來說，第一罩幕材料88的蝕刻速率與另一材料的蝕刻速率之比可約為5：1或更大。在一些實施例中，位於源極/汲極接觸插塞82上方的第一罩幕層88部分的厚度D1（請參照第15A圖）可在約2nm至約100nm之間的範圍，而位於接觸蝕刻停止層（CESL）58及/或襯層84上的第一罩幕層88部分的厚度D2（請參照第15A圖）可在約1nm至約50nm之間的範圍。以這種方式，第一罩幕層88具有沿著襯層84的下側壁及沿著閘極間隙壁46的上側壁。如第13圖所示，第一罩幕層88的上部的上寬度大於第一罩幕層88的下部的下寬度。
請參照第14圖，根據一些實施例，回蝕刻閘極間隙壁46，以露出介電層80的側壁。舉例來說，可使用對接觸蝕刻停止層（CESL）58、介電層80及第一罩幕層88的材料與對閘極間隙壁46的材料具有高選擇比的異向性蝕刻來回蝕刻閘極間隙壁46。閘極間隙壁46相對於其他材料的蝕刻速率的比率可是大約5:1或更大。可回蝕刻閘極間隙壁46，使得閘極間隙壁46的上表面大約齊平或突出於第一罩幕層88的上表面。在一些實施例中，閘極間隙壁46可在第一罩幕層88的上表面之上突出約0nm至約50nm。以這種方式，閘極間隙壁46突出於接觸蝕刻停止層（CESL）58及襯層84上方，並且完全沿著第一罩幕層88的上側壁延伸。在一些實施例中，閘極間隙壁46突出於閘極堆疊72的上表面上方。在其他實施例中，閘極間隙壁46並未凹陷。
根據一些實施例，在第15A、15B、15C及15D圖中，凹槽89填充有第二罩幕材料，以形成第二罩幕層90。第15A至15D圖係分別繪示出根據不同實施例之第二罩幕層90製作的各種剖面示意圖。第二罩幕層90可包括介電材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、 HfSi、SiO、相似物或其組合。第二罩幕層90可透過合適的形成方法來形成，例如CVD、PVD、ALD、相似方法或其組合。第二罩幕層90的介電材料可不同於第一介電材料88（例如，具有不同的組成），以在後續製程中提供蝕刻選擇比。舉例來說，第二罩幕層90可為介電材料，當形成凹槽95時，介電材料可與閘極間隙壁46及介電層80的材料進行選擇性蝕刻（請參照第17A-17C圖）。第二罩幕層90也可為介電材料，使得當形成開口97時，第二罩幕層90可與介電層80進行選擇性蝕刻（請參照第18圖）。隨後可進行平坦化製程（例如，CMP製程），以去除第二罩幕層90的多餘材料，而平坦化第二罩幕層90及介電層80的上表面。如第15圖所示，第二罩幕層90延伸於閘極間隙壁46上方，因此第二罩幕層90具有比第一罩幕層88更大的寬度。在一些實施例中，位於第一罩幕層88上方的第二罩幕層90具有在約1nm至約50nm之間範圍的厚度。在一些情況下，第二罩幕層90的厚度與第一罩幕層88的厚度的比率可在約1：2至約1：200之間。在一些情況下，第二罩幕層90的相對較小的厚度能夠在形成開口95（請參照第17A-17C圖）期間對於第二罩幕層90的蝕刻更加容易或更具再現性，降低不期望露出閘極堆疊72的機會。
第15B、15C及15D圖係繪示出根據一些實施例之第15A圖中結構的區域的各種剖面示意圖。第15B-15D圖的結構為第15A圖的結構的變型的說明性示例，並且第15B-15D圖所示的不同特徵部件可任意組合或不存在。第15B-15D圖所示的變化可能由於製程不均一或其他因素造成的。第15B圖係繪示出其中閘極間隙壁46、接觸蝕刻停止層（CESL）58及/或襯層84的上表面不為平坦而為圓化的。閘極間隙壁46、接觸蝕刻停止層（CESL）58及襯層84中無一者、全部或一些具有圓化的上表面。閘極間隙壁46、接觸蝕刻停止層（CESL）58及/或襯層84的圓化上表面可透過先前進行的蝕刻製程形成，例如以上參照第11圖及第14圖所述。在一些實施例中，閘極間隙壁46、接觸蝕刻停止層（CESL）58及/或襯層84的圓化上表面可延伸一垂直距離，其可在約0.1nm與約15nm之間。
第15C圖係繪示出一結構，其中閘極間隙壁46，接觸蝕刻停止層（CESL）58及/或襯層84不同區域突出不同高度（例如，在源極/汲極接觸插塞82上方）。舉例來說，設置在源極/汲極接觸插塞82的一側上的閘極間隙壁46、接觸蝕刻停止層（CESL）58及/或襯層84可具有不同於設置在源極/汲極接觸插塞82的相對側上對應的閘極間隙壁46、接觸蝕刻停止層（CESL）58及/或襯層84的高度。舉例來說，不同的閘極間隙壁46、接觸蝕刻停止層（CESL）58及/或襯層84的高度可在約0.1nm至大約20nm之間範圍的變化。
第15D圖係繪示出一結構，其中介電層80、第一罩幕層88及/或第二罩幕層90具有空孔的結構。舉例來說，介電層80可包括空孔180，第一罩幕層88可包括空孔188，及/或第二罩幕層90可包括空孔190。空孔180/188/190可能是由於在對應的介電材料的沉積過程中，凹槽的填充不完全。在一些實施例中，可在距材料底部的一垂直距離處形成位於材料內的空孔，此垂直距離在約0.1nm與約30nm之間的範圍，這可取決於材料的厚度。空孔可垂直延伸約0.1nm至約30nm之間的範圍的距離，並且可橫向延伸約0.1nm至約30nm之間的距離。
第16圖係繪示出蝕刻停止層92及硬式罩幕94的製作，其用於形成及保留源極/汲極接觸開口95（請參照第17A-17C圖）及閘極接觸開口97（請參照第18圖）的圖案）。第16圖所示的結構由第15A圖所示的結構形成，儘管所述的製程步驟也適用於第15B-15D圖所示的結構或相似的結構。蝕刻停止層92可包括介電材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO或相似物或其組合。蝕刻停止層92可透過合適的形成方法來形成，例如CVD、PVD、ALD相似方法或其組合。在一些實施例中，蝕刻停止層92可形成為具有在約1nm至約60nm之間範圍的厚度。在其他實施例中，未形成蝕刻停止層92。在其他實施例中，既未形成蝕刻停止層92也未形成硬式罩幕94，因此在不使用蝕刻停止層92或硬式罩幕94的情況下形成源極/汲極接觸開口95及閘極接觸開口97（請參照第17A-17C圖及第18圖）。
硬式罩幕94可包括介電材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO、BN、相似物或其組合。硬式罩幕94 可透過合適的形成方法來形成，例如CVD、PVD、ALD、相似方法或其組合。硬式罩幕94的介電材料不同於蝕刻停止層92（例如，具有不同的組成），以在後續製程中提供蝕刻選擇比。 在一些實施例中，硬式罩幕94可形成為具有在大約1nm至約60nm之間的厚度，其可厚於蝕刻停止層92的厚度。
接下來，請參照第17A、17B及17C圖，形成源極/汲極接觸開口95，以露出源極/汲極接觸插塞82。第17A、17B及17C圖係繪示出具有不同寬度（例如，W1、W2及W3）的示例性源極/汲極接觸開口95。在一些實施例中，形成光阻（未繪示）於硬式罩幕94上並對其進行圖案化，然後使用圖案化的光阻作為蝕刻罩幕來蝕刻硬式罩幕94及蝕刻停止層92。可以此種方式蝕刻部分的硬式罩幕94及蝕刻停止層92，而在露出第二罩幕層90的硬式罩幕94及蝕刻停止層92內形成源極/汲極接觸開口95。接下來，蝕刻第二罩幕層90及第一罩幕層88，以使源極/汲極接觸開口95延伸穿過第一罩幕層88並露出源極/汲極接觸插塞82。
可使用單一蝕刻製程或兩道獨自的蝕刻製程來蝕刻第一罩幕層88及第二罩幕層90。一或多道蝕刻製程可包括異向性蝕刻製程。異向性蝕刻製程可對閘極間隙壁46、接觸蝕刻停止層（CESL）58及介電層80的材料上方的第一罩幕層88的材料及/或第二罩幕層90的材料具有高選擇比。舉例來說，可使用對第二罩幕層90的材料與介電層80的材料具有選擇比的蝕刻製程來蝕刻第二罩幕層90。可使用對第一罩幕層88的材料與閘隔離層46、接觸蝕刻停止層（CESL）58及襯層84的材料具有選擇比的蝕刻製程來蝕刻第一罩幕層88。單一蝕刻製程可具有合適的選擇比，使得可使用相同的蝕刻製程以此種方式蝕刻第一罩幕層88及第二罩幕層90。
如此處所述的第一罩幕層88及第二罩幕層90的選擇性蝕刻的結果顯示，當形成源極/汲極接觸開口95時，介電層80、閘極間隙壁46、接觸蝕刻停止層（CESL）58及襯層84未受到蝕刻，如第17A圖所示。如第17A-17C圖所示，在蝕刻源極/汲極接觸開口95時，以介電層80及閘極間隙壁46保護閘極堆疊72。以此種方式，閘極堆疊72不太可能因源極/汲極接觸開口95的蝕刻而露出，因而降低了閘極堆疊72及源極/汲極接觸插塞96（請參照第19圖）之間發生不期望的電性短路或漏電的機會。舉例來說，第17A圖係繪示出一示例性情況，其中微影疊對偏移使得源極/汲極接觸開口95延伸於介電層80上方。在第17A圖中，疊對偏移使源極/汲極接觸開口95偏離與源極/汲極接觸插塞82大致上居中對準。示例性疊對偏移也導致源極/汲極接觸開口95未完全露出源極/汲極接觸插塞82的上表面。使用能夠選擇性刻蝕如本文所述的源極/汲極接觸開口95的材料及蝕刻製程可防止閘極堆疊72露出，即使發生明顯的疊對偏移。因此，可避免因不期望的閘極堆疊72的露出而所導致的裝置失效，並可提高良率。
使用如本文所述的材料及選擇性蝕刻能夠形成具有較大寬度的源極/汲極接觸開口95，卻不增加因發生短路或漏電而引起裝置失效的風險。在一些實施例中，源極/汲極接觸開口95可形成為具有在約2nm至約30nm之間的寬度（例如，W1、W2或W3）。也可能具有更大的寬度。第17A圖係繪示出具有寬度W1的源極/汲極接觸開口95，大約相同於對應的源極/汲極接觸插塞82的寬度。如第17A圖所示，疊對偏移會縮小源極/汲極接觸插塞82因源極/汲極接觸開口95而露出的面積，因而縮小源極/汲極接觸插塞82與後續形成的源極/汲極接觸插塞96之間的接觸面積（請參照第19圖）。在一些情況下，減小接觸面積會導致接觸電阻的增加，其對裝置效率及速度產生不利影響。
在一些實施例中，源極/汲極接觸開口95形成的寬度可大於源極/汲極接觸插塞82的寬度，使得即使發生疊對偏移時也可露出源極/汲極接觸插塞82的大部分區域。在一示例中，第17B圖係繪示出源極/汲極接觸開口95的寬度W2大於源極/汲極接觸插塞82的寬度。在第17B圖所示的示例中，源極/汲極接觸開口95發生疊對偏移而露出介電層80。儘管有疊對偏移，具有較大寬度的源極/汲極接觸開口95仍能夠露出大部分的源極/汲極接觸插塞82。這可降低疊對偏移對於在源極/汲極接觸插塞82與源極/汲極接觸插塞96之間的接觸面積的影響（請參照第19圖），而降低因疊對偏移而對裝置效能的影響。以此種方式，可在製程變異下改善裝置效能及均一性。另外，此處所述的材料、選擇性蝕刻製程及其他技術可容許有較大的源極/汲極接觸開口95寬度，同時在蝕刻期間露出閘極堆疊72的風險較低。
第17C圖係繪示出一示例，其中源極/汲極接觸開口95具有足夠大的寬度W3以露出相鄰的介電層80。第17C圖所示的源極/汲極接觸開口95為長型或“狹槽型”，可用於形成大型的源極/汲極接觸插塞96（參見第19圖）。如第17C圖所示，寬度W3足夠大，使得即使發生較大的疊對偏移，源極/汲極接觸開口95也可露出源極/汲極接觸插塞82的上表面的整個區域。如第17A-17C圖所示，此處所述的技術能夠形成具有大寬度的源極/汲極接觸開口95而不會露出閘極堆疊72。源極/汲極接觸開口95可具有比第17A-17C圖所示更大的寬度，例如具有足夠大的寬度以露出兩個或更多個相鄰的源極/汲極接觸插塞82。在一些情況下，露出閘極堆疊72的風險降低能夠形成較小尺寸的裝置。舉例來說，源極/汲極接觸插塞82、閘極堆疊72或其他特徵部件（例如，第9A-9B圖所示的特徵部件或其他特徵部件）的尺寸可縮小至較小的尺寸，而不受限於接觸開口95的可利用最小寬度（因相對較大的源極/汲極接觸開口95露出閘極堆疊72的風險）。以此種方式，此處所述的材料、選擇性蝕刻製程及其他技術可允許較小的特徵部件尺寸，其可允許較小的裝置尺寸或較大的裝置密度。另外，突出的閘極間隙壁46改善了閘極堆疊72與源極/汲極接觸插塞96之間的隔離（請參照第19圖），其能夠形成更大的源極/汲極接觸插塞96（例如，使用“狹槽”式製程或相似製程）。
接下來，如第18圖所示，形成閘極接觸開口97，以露出閘極堆疊72。在一些實施例中，形成光阻（未繪示）於硬式罩幕94上並圖案化，然後使用圖案化的光阻作為蝕刻罩幕來蝕刻硬式罩幕94及蝕刻停止層92。可以此種方式來部分的蝕刻硬式罩幕94及蝕刻停止層92，而形成閘極接觸開口97於露出第一罩幕層88的硬式罩幕94及蝕刻停止層92內。接下來，蝕刻介電層80使閘極接觸開口97延伸穿過介電層80並露出閘極堆疊72。
介電層80可使用異向性蝕刻製程來進行蝕刻。異向性蝕刻製程可對閘極間隙壁46及第二罩幕層90的材料與介電層80的材料具有高選擇比。如此一來，用於蝕刻介電層80以露出閘極堆疊72的蝕刻製程不同於蝕刻第二罩幕層90（以及在一些實施例中，也包括第一罩幕層88）以露出源極/汲極接觸插塞82的蝕刻製程。透過使用對介電層80與對第二罩幕層90及閘極間隙壁46有選擇比的蝕刻製程， 形成的閘極接觸開口97發生其他區域所不期望的蝕刻的風險低。舉例來說，第18圖係繪示出閘極接觸開口97延伸第二罩幕層90上方的疊對偏移示例情況。透過使用如上所述的選擇性蝕刻製程，僅介電層80受到明顯的蝕刻。
透過使用由不同材料形成的第一罩幕層88及第二罩幕層90來覆蓋源極/汲極接觸插塞82，可使用不同的選擇性蝕刻製程來形成源極/汲極接觸開口95及閘極接觸開口97。此允許有更大的設計彈性並允許有更小的特徵尺寸，且在形成源極/汲極接觸開口95及閘極接觸開口97期間發生不期望的蝕刻的風險較低。舉例來說，第一罩幕層88及第二罩幕層90兩者使用於源極/汲極接觸插塞82上可允許有更多的材料及/或蝕刻製程選擇，這些材料及/或蝕刻製程滿足用於形成源極/汲極接觸開口95/閘極接觸開口97的選擇性製程約束。
接下來，在第19圖中，根據一些實施例，形成源極/汲極接觸插塞96於源極/汲極接觸開口95內，而形成閘接觸插塞98於閘極接觸開口97內。源極/汲極接觸插塞96及閘極接觸插塞98可使用相同的製程步驟形成。舉例來說，源極/汲極接觸插塞96及閘極接觸插塞98可透過用導電材料填充源極/汲極接觸開口95及閘極接觸開口97而形成。導電材料可包括擴散阻障層（可由氮化鈦、氮化鉭、鈦、鉭、或相似物形成）以及導電填充材料（例如，銅、鎢、鈷、鋁、釕、相似物或其組合）。可形成導電材料於硬式罩幕94的上表面上方。
如第19圖所示，閘極間隙壁46將閘極堆疊72與源極/汲極接觸插塞96的導電材料。閘極間隙壁46突出於閘極堆疊72，因而在閘極堆疊72與源極/汲極接觸插塞96之間提供更大的分隔距離，並保護了更多的閘極堆疊72的側壁免於損壞或形成製程缺陷。舉例來說，與閘極間隙壁46具有高度接近於閘極堆疊件72的高度相比，如上所述突出的閘極間隙壁46可減少源極/汲極接觸插塞96的導電材料與閘極堆疊72形成電性短路的機會。另外，如上所述突出的閘極間隙壁46可允許閘極堆疊72與源極/汲極接觸插塞96之間有較大間隔距離，其降低閘極堆疊72與源極/汲極接觸插塞96之間發生漏電的機會。較大的間隔距離也可降低時間相依介電崩潰（time-dependent dielectric breakdown, TBBD）的風險或嚴重性。在一些實施例中，由於突出的閘極間隙壁46，閘極堆疊72與源極/汲極接觸插塞96之間的最小間隔距離在約2nm至約12nm之間的範圍。在第20圖中，使用平坦化製程（例如，CMP製程及/或磨削製程）及/或蝕刻製程去除源極/汲極接觸插塞96及閘極接觸插塞98的多餘材料。如第20圖所示，也可去除蝕刻停止層92及硬式罩幕94。
特徵尺寸隨著先進製程世代持續縮小，傳統微影的解析度可能不足以為每個源極/汲極接觸插塞96及/或閘極接觸插塞98形成各自的開口。所揭露的方法允許使用傳統微影方法形成較大的源極/汲極接觸開口95及/或較大的閘極接觸開口97，以及以自對準方式形成源極/汲極接觸插塞96及/或閘極接觸插塞98。此有助於降低製造成本（例如，對微影工具的要求不那麼嚴格）、提高生產良率（例如，更容易形成自對準閘極接觸電極，並且不太可能出現關於填充高深寬比開口的問題）。
第21A及21B圖係繪示出根據一些實施例之第20圖所示結構的不同剖面示意圖。第21A及21B圖所示的結構為第20圖所示結構的變型的說明性示例，且第21A及21B圖所示的不同特徵部件可任何組合或者不存在。第21A圖係繪示出省略襯層84的實施例。用於形成第21A圖中所示的結構的製程步驟可相似於本文所述之用於形成第20圖中所示的結構的製程步驟。襯層84的省略可在形成源極/汲極接觸開口95及閘極接觸開口97時允許材料及選擇性蝕刻的更大彈性。
第21B圖係繪示出一個實施例，其中接觸蝕刻停止層（CESL）58及相鄰於內層介電（ILD）層60的閘極間隙壁46凹陷，並且形成的介電層80 延伸於這些凹陷的接觸蝕刻停止層（CESL）58及閘間隙壁46上。相鄰於內層介電（ILD）層60的介電層80具有延伸的部分於第21B圖中將其表示為介電層80’。舉例來說，接觸蝕刻停止層（CESL）58及閘極間隙壁46的凹陷為上述一或多個製程步驟的一部分，如第14圖所述。透過使接觸蝕刻停止層（CESL）58及相鄰於內層介電（ILD）層60的閘極間隙壁46凹陷，相鄰於內層介電（ILD）層60的源極/汲極接觸開口95及閘極接觸開口97可形成為具有較寬的剖面輪廓，此可在形成源極/汲極接觸插塞96及/或閘極接觸插塞98期間改善導電材料的間隙填充。
所揭露的FinFET實施例也可應用於奈米結構裝置，例如奈米結構（例如，奈米薄片、奈米線、環繞式閘極或相似物）場效電晶體（NSFET）。在奈米結構場效電晶體（NSFET）實施例中，透過圖案化通道層及犧牲層的交替層堆疊來形成鰭部。虛置閘極堆疊及磊晶源極/汲極區可如上所述的相似方式形成。在去除虛置閘極堆疊之後，可在通道區中部分或全部去除犧牲層。可與上述相似的方式形成取代閘極結構，且取代閘極結構將部分或完全圍繞奈米結構場效電晶體（NSFET）裝置的通道區中的通道層。可與上述相似的方式形成內層介電（ILD）層與閘極結構及源極/汲極區的接觸電極。奈米結構裝置的製作可如美國專利申請公開號第2016/0365414中所揭露。
本揭露的實施例具有一些有利特徵。隨著積體電路中特徵部件尺寸的減小，源極/汲極接觸插塞與閘極接觸插塞的尺寸也縮小了。舉例來說，由於微影製程的限制，難以形成小尺寸的接觸插塞。為了克服上述限制，形成兩個不同介電材料的保護層於源極/汲極接觸電極上，以在為後續製作源極/汲極接觸插塞及閘極接觸插塞而形成開口時使用不同選擇性刻蝕。舉例來說，可使用對保護層以及結構內的其他膜層的各種材料具有選擇比的蝕刻。當形成接觸開口時，可提高製程彈性並減少不期望的蝕刻。使用本揭露所述的技術，可形成較大的接觸電極而不會增加不期望的蝕刻的風險。另外，形成的閘極間隙壁比閘極堆疊突出。此減少了閘極堆疊發生不期望的蝕刻的機會，且也改進源極/汲極接觸插塞與閘極堆疊之間的間隔而可降低漏電。
根據本揭露的一些實施例，一種半導體裝置包括：一鰭部，突出於一半導體基底；一閘極結構，位於鰭部上；一第一介電層，位於閘極結構上且包括第一介電材料；一閘極間隙壁，沿著閘極結構的側壁及沿著第一介電層的側壁，其中閘極間隙壁的上表面比閘極結構的上表面更遠離半導體基底；一蝕刻停止層，沿著閘極閘隙壁，其中蝕刻停止層的上表面比閘極閘隙壁的上表面更靠近半導體基底；一源極/汲極接觸電極相鄰於蝕刻停止層；一第二介電層，位於源極/汲極接觸電極上且包括第二介電材料，其中第二介電層延伸於蝕刻停止層的上表面上；以及一第三介電層，位於第二介電層上，且包括第三介電材料，其中第三介電材料具有不同於第二介電材料的組成，其中第三介電層延伸於閘極間隙壁的上表面上。在一實施例中，上述裝置包括一源極/汲極接觸插塞，延伸穿過第二介電層及第三介電層，源極/汲極接觸插塞實體接觸源極/汲極接觸電極。在一實施例中，源極/汲極接觸插塞的寬度大於源極/汲極接觸電極的寬度。在一實施例中，源極/汲極接觸插塞實體接觸第一介電層的側壁及閘極閘隙壁的側壁。在一實施例中，上述裝置包括一閘極接觸插塞，延伸穿過第一介電層，以實體接觸閘極結構，其中閘極接觸插塞實體接觸閘極間隙壁及第三介電層。在一實施例中，上述裝置包括一襯層，沿著蝕刻停止層，其中襯層的上表面比源極/汲極接觸電極的上表面更遠離半導體基底。在一實施例中，第三介電層的寬度大於第二介電層的寬度。在一實施例中，第二介電層的上部寬度大於第二介電層的下部寬度。在一實施例中，閘極閘隙壁的上表面比閘極結構的上表面更遠離半導體基底1nm至30nm的範圍距離。
根據本揭露的一些實施例，一種半導體裝置包括：一閘極堆疊；一第一介電材料，位於閘極堆疊上；一閘極間隙壁，位於閘極堆疊的側壁上及第一介電材料的側壁上；一蝕刻停止層，位於閘極間隙壁背向於閘極堆疊的側壁上；一源極/汲極接觸電極，相鄰於蝕刻停止層；一第二介電材料，位於源極/汲極接觸電極上及蝕刻停止層上，第二介電材料實體接觸閘極間隙壁的側壁；一第三介電材料，位於第二介電材料上及閘極間隙壁上，第三介電材料實體接觸第一介電材料的側壁；一閘極接觸電極，延伸穿過第一介電材料並實體接觸閘極堆疊及閘極間隙壁；以及一源極/汲極接觸插塞，延伸穿過第二介電材料及穿過第三介電材料，且實體接觸源極/汲極接觸電極及閘極間隙壁的側壁，源極/汲極接觸插塞延伸於蝕刻停止層上及閘極間隙壁上。在一實施例中，閘極接觸電極實體接觸第三介電材料的側壁。在一實施例中，源極/汲極接觸插塞與第三介電層具有相同的寬度。在一實施例中，半導體裝置包括一襯層，延伸於蝕刻停止層與源極/汲極接觸電極之間。在一實施例中，第三介電材料為不同於第二介電材料的介電材料。在一實施例中，第三介電材料為不同於第一介電材料的介電材料。在一實施例中，閘極間隙壁包括一第四介電材料，且其中第二介電材料為不同於第四介電材料的介電材料。
根據本揭露的一些實施例，一種半導體裝置之製造方法包括：形成一虛置閘極結構於一鰭部上方，鰭部突出於一基底上方；形成一閘極閘隙壁於虛置閘極結構的側壁上；形成一蝕刻停止層於閘極閘隙壁的側壁上；以一閘極堆疊替換虛置閘極結構；形成一源極/汲極接觸電極鄰近於蝕刻停止層；回蝕刻閘極堆疊，以形成一第一凹槽；以具有第一組成的一第一介電材料填充第一凹槽；回蝕刻源極/汲極接觸電極及蝕刻停止層，以形成一第二凹槽；以具有第二組成的一第二介電材料填充第二凹陷；回蝕刻第二介電材料及閘極閘隙壁，以形成一第三凹槽；以及以具有第三組成的一第三介電材料填充第三凹槽，其中第三組成不同於第一組成且不同於第二組成。在一實施例中，上述方法包括形成一源極/汲極接觸插塞，包括：使用一第一蝕刻製程來蝕刻第二介電材料及第三介電材料，以形成露出源極/汲極接觸電極的一第四凹槽，其中第一蝕刻製程選擇性蝕刻位於閘極間隙壁上的第二介電材料；以及以一導電材料填充第四凹槽。在一實施例中，第四凹槽露出第一介電材料。在一實施例中，上述方法包括形成一閘極接觸插塞，包括：使用一第二蝕刻製程來蝕刻第一介電材料，以形成露出閘極堆疊的一第五凹槽，其中第二蝕刻製程選擇性蝕刻位於第三介電層上的第一介電材料。材料；以及以一導電材料填充第五凹槽。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解至可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
10:晶圓 20:半導體基底 22:井區 24:淺溝槽隔離（STI）區 24A:上表面 26:半導體條帶 28:墊氧化層 30,44:硬式罩幕層 36:鰭部 38:虛置閘極堆疊 40:虛置閘極介電層 42:虛置閘極電極 46:閘極間隙壁 50:凹槽 54:磊晶區 56,180,188,190:空孔 58:接觸蝕刻停止層（CESL） 60:內層介電（ILD）層 62:溝槽 68:閘極介電層 70:閘極電極 72:閘極堆疊 74:金屬層 76:填充金屬區 80,80’:介電層 82:源極/汲極接觸插塞 84:襯層 87,89:凹槽 88:第一罩幕材料/第一罩幕層 90:第二罩幕層 92:蝕刻停止層 94:硬式罩幕 95:源極/汲極接觸開口 96:源極/汲極接觸插塞 97:閘極接觸開口 98:閘接觸插塞 D1,D2:厚度 W1,W2,W3:寬度
第1-6、7A、7B、8、9A、9B、10A及10B圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）裝置製造的中間階段的立體示意圖及剖面示意圖。 第11、12、13、14、15A、15B、15C、15D、16、17A、17B、17C、18、19、20、21A及21B圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）裝置的源極/汲極接觸插塞及狹槽式閘極（slot gate）接觸插塞製造的中間階段的剖面示意圖。
無
46:閘極間隙壁
58:接觸蝕刻停止層(CESL)
60:內層介電(ILD)層
72:閘極堆疊
80:介電層
82:源極/汲極接觸插塞
88:第一罩幕材料/第一罩幕層
90:第二罩幕層
96:源極/汲極接觸插塞
98:閘接觸插塞

Claims (1)

  1. 一種半導體裝置，包括： 一鰭部，突出於一半導體基底； 一閘極結構，位於該鰭部上； 一第一介電層，位於該閘極結構上且包括一第一介電材料； 一閘極間隙壁，沿著該閘極結構的側壁及沿著該第一介電層的側壁，其中該閘極間隙壁的上表面比該閘極結構的上表面更遠離該半導體基底； 一蝕刻停止層，沿著該閘極閘隙壁，其中該蝕刻停止層的上表面比該閘極閘隙壁的該上表面更靠近該半導體基底； 一源極/汲極接觸電極相鄰於該蝕刻停止層； 一第二介電層，位於該源極/汲極接觸電極上且包括一第二介電材料，其中該第二介電層延伸於該蝕刻停止層的該上表面上；以及 一第三介電層，位於該第二介電層上，且包括一第三介電材料，其中該三介電材料具有不同於該第二介電材料的組成，且其中該第三介電層延伸於該閘極間隙壁的該上表面上。
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