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CN117096099A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN117096099A
CN117096099A CN202310942561.2A CN202310942561A CN117096099A CN 117096099 A CN117096099 A CN 117096099A CN 202310942561 A CN202310942561 A CN 202310942561A CN 117096099 A CN117096099 A CN 117096099A
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CN
China
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layer
dielectric
forming
metal layer
trench
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Application number
CN202310942561.2A
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蔡忠浩
王朝勋
姚佳贤
薛婉容
黄谚钧
杨复凯
王美匀
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

形成半导体结构的方法包括提供其上形成有源极/漏极部件和栅极结构的半导体衬底；在半导体衬底上形成层间介电层；图案化层间介电层以形成沟槽来将源极/漏极部件暴露在沟槽内；在沟槽的侧壁上形成介电衬垫；在沟槽中填充金属层；使沟槽中的金属层的部分凹进，从而在金属层中形成凹槽；以及在凹槽中再填充介电材料层。本发明的实施例还提供了半导体结构。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要在IC处理和制造方面进行类似的开发。例如，随着IC部件尺寸不断缩小，多层互连(MLI)部件变得更加紧凑，MLI部件的互连件表现出增加的接触电阻和各个导电层之间的不对准，这对性能、良率和成本提出了挑战。据观察，先进IC技术节点中的互连件所表现出的较高接触电阻会显著延迟(并且在一些情况下会阻止)信号有效地路由到IC器件(诸如晶体管)和从IC器件(诸如晶体管)路由，从而抵消了先进技术节点中这种IC器件的性能的任何改善。相应地，尽管现有互连件通常足以满足其预期目的，但它们并不是在所有方面都是完全令人满意的。
发明内容
本发明的一些实施例提供了一种形成半导体结构的方法，该方法包括：提供其上形成有源极/漏极部件和栅极结构的半导体衬底；在半导体衬底上形成层间介电层；图案化层间介电层以形成沟槽来将源极/漏极部件暴露在沟槽内；在沟槽的侧壁上形成介电衬垫；在沟槽中填充金属层；使沟槽中的金属层的部分凹进，从而在金属层中形成凹槽；以及在凹槽中再填充介电材料层。
本发明的另一些实施例提供了一种形成半导体结构的方法，该方法包括：提供其上形成有源极/漏极部件和栅极结构的半导体衬底；在半导体衬底上形成层间介电层；图案化层间介电层以形成沟槽来使源极/漏极部件暴露在沟槽内；在源极/漏极部件上形成硅化物层；在沟槽内的硅化物层上填充金属层；形成具有开口的图案化的掩模，其中，金属层的第一部分暴露在开口内，并且金属层的第二部分由图案化的掩模覆盖，并且其中，第二部分延伸至沟槽中的第二部分；以及通过图案化的掩模的开口蚀刻金属层，以使得金属层的第一部分凹进，并且金属层的第二部分保留。
本发明的又一些实施例提供了一种半导体结构，该半导体结构包括：源极/漏极部件和栅极结构，设置在半导体衬底上；层间介电层，设置在半导体衬底上；金属组成的金属部件，嵌入层间介电层中并且定位在源极/漏极部件上，其中，金属部件包括纵长形状的下部部分和上部部分，并且其中，上部部分置于下部部分的第一纵长端部上面，并且上部部分远离下部部分的第二纵长端部；介电材料部件，置于下部部分的第二纵长端部上面；以及介电衬垫，设置在金属层和介电材料部件的侧壁上，其中，介电衬垫在组成上与层间介电层和介电材料部件不同，并且其中，在俯视图中，介电衬垫包围金属部件和介电材料部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开各个方面构造的半导体结构的立体图。
图2是根据本公开各个方面的制造图1的半导体结构的方法的流程图。
图3A、图14和图15是根据本公开各个方面构造的处于各个制造阶段的半导体结构的俯视图。
图3B、图3C、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A和图13B是根据本公开各个方面的处于各个制造阶段的半导体结构的截面图。
具体实施方式
本公开一般涉及集成电路(IC)器件，并且更具体地涉及IC器件的多层互连部件。
以下公开内容提供了许多用于实施本公开的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
另外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，在以下本公开中，形成位于另一部件上、连接至另一部件和/或耦接至另一部件的部件可以包括部件直接接触形成的实施例，并且也可以包括介于部件之间可以形成附加部件，以使得部件可以不直接接触的实施例。另外，为了便于描述本公开的一个部件与另一部件之间的关系，使用空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下面”、“上”、“下”、“顶部”、“底部”等，以及其派生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在涵盖包括部件的器件的不同方位。更进一步，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖包括所描述数值的合理范围内的数值，诸如在所描述数值的+/-10％以内的数值或本领域技术人员理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
IC制造工艺流程通常分为三类：前段制程(FEOL)、中段制程(MEOL)和后段制程(BEOL)。FEOL通常涵盖与制造IC器件(诸如晶体管)有关的工艺。例如，FEOL工艺可以包括形成隔离部件、栅极结构以及源极和漏极部件(通常称为源极/漏极部件)。MEOL通常涵盖与制造至IC器件的导电部件(或导电区域)的接触件有关的工艺，诸如至栅极结构和/或源极/漏极部件的接触件。BEOL通常涵盖与制造多层互连(MLI)部件有关的工艺，该多层互连(MLI)部件互连由FEOL和MEOL制造的IC部件(本文分别称为FEOL部件或结构和MEOL部件或结构)，从而确保IC器件的运行。
随着IC技术向更小的技术节点发展，MEOL工艺和BEOL工艺正在经历重大挑战。例如，先进的IC技术节点需要更紧凑的MLI部件，这需要显著降低MLI部件的互连件的临界尺寸(例如，互连件的通孔和/或导线的宽度和/或高度)。降低的临界尺寸已经导致互连件电阻的显著增加，这可能会削弱IC器件性能(例如，通过增加阻容(RC)延迟)。
本公开描述了形成在源极/漏极部件上的自对准互连架构。具体地，MLI结构包括金属线和通孔，金属线分布在多个金属层中以提供水平布线，通孔提供至相邻金属层的金属线的垂直布线。例如，MLI结构包括第一金属层的第一金属线、第一金属层上方的第二金属层的第二金属线、……、第(n-1)金属层的第(n-1)金属线、……、第(n-1)金属层上方的第n金属层的第n金属线、……以及顶部金属层的顶部金属线。此外，MLI结构包括位于第一金属层之下的接触件和通孔。具体来说，接触件定位在源极/漏极部件上，以及通孔与接触件是自对准的并且定位在接触件上。自对准架构可以减小最小间距上的电容，降低泄漏。自对准架构还可以使用时间相关介电击穿测试(TDDB)裕度来管理低电阻和低电容、减小功耗和提升速度。不同的实施例可以具有不同的优势，并且不要求任何实施例具有特定的优势。
本公开提供结构及其制造方法以解决与互连件有关的问题。图1是根据一些实施例构造的半导体结构50的立体图。半导体结构50可以具有平面结构；多栅极结构，诸如鳍结构；或具有垂直堆叠的多个沟道的多沟道结构，诸如全环栅(GAA)结构。下面的描述使用鳍结构作为示例，但不旨在限制，并且可以在不背离本公开的情况下下面的描述可以施加至任何合适的结构。
半导体结构50包括其上形成有各个场效应晶体管(FET)的半导体衬底52。具体地，半导体结构50包括其上形成有p型FET(PFET)的第一区域52A和其上形成有n型FET(NFET)的第二区域52B。半导体结构50包括各个隔离部件54，诸如浅沟槽隔离(STI)部件。半导体结构50还包括形成在半导体衬底52上的各个鳍有源区域56。鳍有源区域56在隔离部件54之上突出，并且鳍有源区域56由隔离部件54围绕并且通过隔离部件54彼此隔离。各个鳍式场效应晶体管形成在鳍有源区域56上。在本实施例中，PFET设置在第一区域52A内的鳍有源区域56上，并且NFET设置在第二区域52B内的鳍有源区域56上。在一些实施例中，硅锗(SiGe)层外延生长在第一区域52A内的半导体衬底52上以增强载流子迁移率和器件速度。源极和漏极58形成在鳍有源区域56上，并且栅极堆叠件60形成在鳍有源区域56上并且设置在对应的源极和漏极58之间。每个栅极堆叠件60包括栅极介电层和设置在栅极介电层上的栅电极。介电间隔件62还可以形成在栅极堆叠件60的侧壁上以及形成在鳍有源区域56的侧壁上。沟道64是对应的栅极堆叠件60下面的鳍有源区域56的部分。对应的源极和漏极58；栅极堆叠件60；以及沟道64耦接至场效应晶体管。在图1所示的本实例中，第一区域52A包括两个PFET，并且第二区域52B包括两个NFET。由于鳍有源区域56在隔离部件54之上突出，所以栅极堆叠件60通过鳍有源区域56的侧壁和顶表面更有效地耦接至对应的沟道64，因此增强了器件性能。
半导体结构50还包括设置在鳍有源区域56上并且围绕栅极堆叠件60的层间介电(ILD)层66。以虚线画出ILD层66，并且将ILD层66示出为透明的以更好地观察各个部件，诸如栅极堆叠件60和鳍有源区域56。ILD层66包括一个或多个介电材料膜。MLI结构形成在ILD层66中并且被配置为将各个器件耦接至集成电路中。在图1中，未图示MLI结构的金属线，并且示出了包括定位在源极/漏极部件58上的接触件68和定位在接触件68上的通孔70的示例性导电结构。具体地，通孔70与接触件68是自对准的而没有套刻偏移问题(例如短路或开路)。此外，通孔70和接触件68具有相同的组成，而在通孔70和接触件68之间没有界面，这降低了接触电阻。尽管仅示出了一对示例性接触件68和通孔70，但是根据半导体结构50的各种应用和布局，可以存在更多对接触件68和通孔80。下面集中描述半导体结构50及其制作方法。
图2示出了根据本公开各个方面的制造半导体结构50的方法100的流程图。该方法可以包括方法100。根据本公开的方法100的各个实施例，图3A、图14和图15是处于各个制造阶段的半导体结构200的俯视图，并且图3B至图3C、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B和图13A至图13B是处于各个制造阶段的半导体结构200的截面图。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外实施例，可以移动、替换或消除所描述的一些步骤。可以在图3A至图3C、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B、图13A至图13B、图14和图15中所描绘的半导体结构中添加额外的部件，并且可以在图3A至图3C、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B、图13A至图13B、图14和图15中所描绘的半导体结构的其他实施例中替换、修改或消除下面描述的一些部件。根据各个实施例，半导体结构200是半导体结构50的部分。
图2是示出根据本公开各个方面的制造半导体结构200的方法100的流程图。半导体结构200可以包括在微处理器、存储器和/或其他IC器件中。在一些实施方式中，半导体结构200可以是IC芯片、片上系统(SoC)或它们的部分的一部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。晶体管可以是平面晶体管或多栅极晶体管，诸如鳍式FET(FinFET)或多沟道晶体管，诸如GAA FET。为了清楚起见，简化了图3A至图3C、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B、图13A至图13B、图14和图15以更好地理解本公开的发明构思。可以在半导体结构200中添加额外的部件，并且可以在半导体结构200的其他实施例中替换、修改或消除下面描述的一些部件。
半导体结构200可以电耦接各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，以使得各个器件和/或组件可以按照半导体结构200的设计要求规定的方式操作。半导体结构200包括被配置为形成各个互连结构的介电层和导电的层(例如，金属层)的组合。导电层被配置为形成垂直互连部件(例如，提供部件之间的垂直连接和/或垂直电布线)，诸如接触件和/或通孔，和/或被配置为形成水平互连部件(例如，提供水平电布线)，诸如导线(或金属线)。垂直互连部件通常连接半导体结构200的不同层中的水平互连部件。在操作期间，互连部件被配置为在半导体器件的器件和/或组件之间路由信号，和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配至半导体器件的器件和/或组件。虽然将半导体结构200描绘为具有给定数量的介电层和导电层，但是本公开考虑了半导体结构200具有任意数量的介电层和/或导电层。
共同参考图2、图3A、图3B和图3C，制造半导体结构200的方法100包括框102，在框102处，提供半导体衬底或晶圆202。在一些实施例中，半导体衬底202可以包括硅。在一些实施例中，衬底202可以包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在一些实施方式中，衬底202可以包括一种或多种III-V族材料、一种或多种II-IV族材料或它们的组合。在一些实施方式中，衬底202为绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造绝缘体上半导体衬底。衬底202可以包括根据半导体器件的设计要求配置的各个掺杂区域(未示出)，诸如p型掺杂区域、n型掺杂区域或它们的组合。P型掺杂区域(例如，p型阱)包括p型掺杂剂，诸如硼、铟、其他p型掺杂剂或它们的组合。N型掺杂区域(例如，n型阱)包括n型掺杂剂，诸如磷、砷、其他n型掺杂剂或它们的组合。在一些实施方式中，衬底202可以包括用p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各个掺杂区域可以直接形成在衬底202上和/或衬底202中，从而提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各个掺杂区域。
在一些实施例中，衬底202可以包括隔离部件204。隔离部件204可以形成在衬底202上方和/或衬底202中，以隔离各个器件区域206。那些器件区域206包括半导体层，从而使得可以在其上形成各个掺杂部件，诸如源极/漏极部件。相应地，也将那些器件区域206称为有源区域(或有源区域)206。在所公开的实施例中，有源区域206为在隔离部件204之上突出的鳍状有源区域。例如，隔离部件204限定有源区域并将有源区域彼此电隔离。隔离部件204包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料或它们的组合。隔离部件可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，隔离部件204包括STI部件。例如，可以通过在衬底202中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)以及用绝缘材料填充沟槽(例如，通过使用化学气相沉积(CVD)工艺或旋涂玻璃工艺)来形成STI部件。可以执行化学机械抛光(CMP)工艺以去除过多的绝缘体材料和/或平坦化隔离部件的顶表面。在一些实施例中，STI部件包括填充沟槽的多层结构，诸如设置在氧化物衬垫层上方的氮化硅层。
半导体结构200还包括各个栅极结构208。栅极结构208可以设置在衬底202上方，并且一个或多个栅极结构可以插入在源极和漏极之间，将源极和漏极统称为具有数字210的源极/漏极部件，其中沟道区域限定在源极和漏极210之间。源极/漏极部件可以是指源极或漏极，单独或共同地取决于上下文。一个或多个栅极结构208接合沟道区域，以使得在操作期间电流可以在源极/漏极区域之间流动。在一些实施方式中，栅极结构形成可以在鳍结构上方，以使得栅极结构都包裹鳍结构的部分。例如，一个或多个栅极结构包裹鳍结构的沟道区域，从而插入在鳍结构的源极区域和漏极区域之间。在一些实施例中，栅极结构包括金属栅极(MG)堆叠件，该金属栅极(MG)堆叠件被配置为根据半导体器件的设计要求实现期望的功能。在一些实施方式中，金属栅极堆叠件可以包括栅极电介质和栅极电介质上方的栅电极。栅极电介质包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如大于氧化硅的介电常数(k≈3.9)。示例性高k介电材料可以包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分或它们的组合。在一些实施方式中，栅极电介质可以包括多层结构，诸如界面层和高k介电层，界面层包括例如氧化硅，高k介电层包括例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高k介电材料或它们的组合。栅电极包括导电的材料。在一些实施方式中，栅电极可以包括多层，诸如一个或多个覆盖层、功函数层、胶/阻挡层、和/或金属填充(或主体)层。覆盖层可以包括防止或消除栅极电介质和栅电极的其他层之间的成分的扩散和/或反应的材料。在一些实施方式中，覆盖层可以包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函数层包括被调整以具有期望的功函数(诸如n型功函数或p型功函数)的导电材料，诸如n型功函数材料和/或p型功函数材料。P型功函数材料可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函数材料或它们的组合。N型功函数材料可以包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函数材料或它们的组合。胶/阻挡层可以包括促进相邻层(诸如功函数层和金属填充层)之间的粘附的材料，和/或包括阻挡和/或降低栅极层(诸如功函数层和金属填充层)之间的扩散的材料。例如，胶/阻挡层可以包括金属(例如，W，Al，Ta，Ti，Ni，Cu，Co，其他合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)、或它们的组合。金属填充层可以包括合适的导电材料，诸如Al，W和/或Cu。在所公开的实施例中，栅极结构还包括设置在金属栅极堆叠件的侧壁上的栅极间隔件。
可以通过用与衬底202相同或不同的半导体材料外延生长来形成源极/漏极部件210。例如，用硅锗外延生长PFET的源极/漏极部件210，并且用硅或碳化硅外延生长NFET的源极/漏极部件210，用于应变效应以增强载流子迁移率。形成外延源极/漏极部件210可以包括蚀刻以使源极/漏极区凹进，以及在有源区域206的凹进的源极/漏极区域中外延生长一种或多种半导体材料。栅极结构208和外延源极/漏极部件210形成场效应晶体管的部分。因此，将栅极结构和/或外延源极/漏极部件可选地称为器件部件。在一些实施方式中，外延源极/漏极部件包裹鳍结构的源极/漏极区域。外延工艺可以实施CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的选择性外延生长(SEG)工艺，或它们的组合。外延源极/漏极部件可以掺杂有n型掺杂剂和/或p型掺杂剂。在晶体管被配置为n型器件(例如，具有n沟道)的一些实施方式中，外延源极/漏极部件可以为含硅外延层或含硅碳外延层，该含硅外延层或含硅碳外延层掺杂有磷、其他n型掺杂剂或它们的组合(例如，形成Si:P外延层或Si:C:P外延层)。在晶体管被配置为p型器件(例如，具有p沟道)的一些实施方式中，外延源极/漏极部件可以为含硅和锗的外延层，该含硅和锗的外延层掺杂有硼、其他p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延层)。在一些实施方案中，可以执行退火工艺以激活外延源极/漏极部件中的掺杂剂。
可以在衬底202上形成层间介电(ILD)层212。在一些实施例中，ILD层212可以由任何合适的介电材料形成，包括但不限于氧化硅、氮化硅、氮氧化硅、正硅酸四乙酯(TEOS)形成的氧化物、磷硅酸盐玻璃(PSG)、硼掺杂的磷硅酸盐玻璃(BPSG))、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料可以包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、SiLK(密歇根州米德兰的陶氏化学公司)、聚酰亚胺或它们的组合。在一些实施例中，可以通过沉积工艺(诸如CVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、FCVD、其他合适的方法或它们的组合)来形成第一ILD层212。在沉积第一ILD层212之后，可以执行CMP工艺和/或其他平坦化工艺，以使得第一ILD层212具有基本上平坦的表面用以增强上面层的形成。未在图3A中图示ILD层212，由此可以在图3A中示出其他下面的部件。
参考图4A和图4B，方法100进行至在衬底202上形成各个材料层，包括蚀刻停止层214和ILD层216。在一些实施例中，所沉积的材料层还包括第一硬掩模层218、诸如氧化硅层的介电层220和第二硬掩模222，这将在下面详细描述。
具体地，参考图2、图4A和图4B，方法100进行到框104，在半导体衬底202上方沉积第一蚀刻停止层(ESL)214和另一ILD层216。在一些实施例中，第一ESL 214可以包括氮化硅。在一些实施例中，第一ESL 214包括与ILD层的组成不同组成的任何合适的介电材料，以便实现蚀刻选择性和蚀刻停止，诸如碳氧化硅(SiOC)、硅的氮化物(例如，SiCN、SiN、SiON)、碳化硅(例如，SiC)、金属氧化物、其他合适的材料或它们的组合。在一些实施例中，第一ESL214可以通过合适的沉积工艺形成，诸如CVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、FCVD、其他合适的方法或它们的组合。ILD层216沉积在第一ESL 214上。ILD层216在形成和组成方面类似于ILD层212。在沉积第一ESL 214和ILD层216之后，可以执行CMP工艺和/或其他平坦化工艺，以使得ILD层216具有基本上平坦的表面用以增强上面层的形成。
仍然参考图2、图4A和图4B，方法100进行到框106，在ILD层216上方形成第一硬掩模层218和介电层220。第一硬掩模层218可以包括与上面的材料和下面的材料不同组成的任何合适的材料，以便实现蚀刻选择性。在一些实施例中，第一硬掩模层218包括金属氧化物(诸如氧化铝、氧化铪或氧化钛)、金属氮化物(诸如氮化钛或氮化铝)、其他合适的介电层(诸如氮氧化硅)或它们的组合。在一些实施例中，可以使用PVD、CVD、ALD、其他合适的沉积工艺或它们的组合来沉积第一硬掩模层218。
介电材料层220形成在第一硬掩模层218上。在一些实施例中，介电材料层220包括氧化硅，并且可以通过合适的沉积技术形成介电材料层220，诸如CVD、可流动CVD、其他沉积方法或它们的组合。介电材料层220可以包括其他合适的介电材料，诸如氮氧化硅。
仍然参考图2、图4A和图4B，方法100进行到框108，形成图案化有开口224的第二硬掩模层222，以限定用于定位在源极/漏极部件210上接触件68的区域。形成图案化的硬掩模层222的操作包括合适的工序，诸如工序还包括沉积硬掩模层222；通过光刻形成图案化的光刻胶层；以及使用图案化的光刻胶层作为蚀刻掩模蚀刻硬掩模层222，从而将图案化的光刻胶层的开口转移至硬掩模层222。
示例性光刻工艺可以包括光刻胶涂覆、曝光于紫外线(UV)辐射、曝光后烘烤、显影光刻胶和硬烘烤。在蚀刻硬掩模层222后，可以通过诸如湿法剥离或等离子灰化的合适方法来去除图案化的光刻胶层。光刻图案化也可以由诸如无掩模光刻、电子束写入、离子束写入和分子印迹的其他适当方法来实施或代替。施加至硬掩模层222的蚀刻工艺可以包括干蚀刻、湿蚀刻或它们的组合。
参考图2、图5A和图5B，方法100进行到框110，图案化介电层220和第一硬掩模层218从而将开口224延伸到介电层220和第一硬掩模层218中。也将延伸的开口224称为沟槽224。在一些实施例中，图案化介电层220和第一硬掩模层218包括使用相应蚀刻剂的一个或多个蚀刻工艺，以有效地去除沟槽224内的相应材料。在一些实施例中，在单个蚀刻工艺中执行蚀刻工艺。在一些实施例中，蚀刻工艺包括施加氢氟酸以蚀刻包括氧化硅的介电层220。在一些实施例中，蚀刻工艺包括施加磷酸(H3PO4)溶液以蚀刻包括氮化硅的硬掩模层218。之后，可以通过使用适当蚀刻剂的蚀刻工艺来去除第二硬掩模层222，以选择性地去除第二硬掩模层222。
参照图2、图6A和图6B，方法100进行到框112，图案化ILD层212、216和ESL 214从而进一步延伸其中的沟槽224，以使得源极/漏极部件210暴露在沟槽224内。图案化ILD层216和ESL 214包括使用图案化的介电层220和硬掩模层218作为蚀刻掩模的蚀刻工艺，诸如干蚀刻、湿蚀刻或它们的组合。在一些实施例中，图案化ILD层216包括两个蚀刻步骤：使用第一蚀刻剂的第一蚀刻工艺以选择性地蚀刻ILD层216直到其停止在ESL 214处；以及使用第二蚀刻剂的第二蚀刻工艺以选择性地去除沟槽224内的ESL 214，从而使得源极/漏极部件210暴露在沟槽224内。因此，用于接触件68的沟槽224形成在ILD层216中。沟槽224的形成采用各个材料层和各个图案化和蚀刻工艺。例如，ESL 214提供蚀刻停止功能，从而使得施加至ILD层216的蚀刻工艺能够完全蚀刻穿过ILD层216而不损坏衬底202，特别是不损坏源极/漏极部件210。在另一实例中，进一步采用硬掩模层218和介电层220与额外的蚀刻工艺一起，以在图案化工艺将沟槽224转移至ILD层216时调整沟槽224的轮廓。当将各个蚀刻步骤分别施加至硬掩模222、介电层220、硬掩模218、ILD层216、ESL 214和ILD层212时，多个蚀刻步骤使用用相应的蚀刻剂的湿蚀刻和干蚀刻的适当组合，相应的蚀刻剂的每个具有显著较大的蚀刻速率。具体地，多个蚀刻步骤可以自由地使用用相应的蚀刻剂的湿蚀刻和干蚀刻的适当组合，相应的蚀刻剂的每个具有不同的横向蚀刻速率/垂直蚀刻速率比，从而修改沟槽224的轮廓。
例如，施加至ILD层216的蚀刻步骤包括干蚀刻以基本上垂直地蚀刻ILD层216，施加至ESL 214的蚀刻步骤包括湿蚀刻以打开ESL 214，诸如当ESL 214为氮化硅时使用热磷酸；以及施加至ILD层212的蚀刻步骤包括具有显著横向蚀刻的湿蚀刻以大幅地加宽ILD层212中的沟槽224。在ILD层216中形成沟槽224之后，通过一种或多种蚀刻工艺去除介电层220和硬掩模层218。
参考图2、图7A和图7B，方法100进行到框114，在沟槽224的侧壁上形成介电衬垫226。介电衬垫226包括一种或多种合适的介电材料以增强要形成的接触件68和ILD层216的集成，诸如起到增加它们之间粘附的作用并且防止接触件68扩散到ILD层216中。在一些实施例中，介电衬垫226包括氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。可以通过诸如CVD的沉积以及诸如等离子蚀刻的各向异性蚀刻以去除介电衬垫226的底部部分来形成介电衬垫226。
参考图2、图8A和图8B，方法100可以进行到框116，在外延源极/漏极部件210上形成硅化物层228。硅化物层228作为源极/漏极部件的部分以降低上面的接触件(要形成的)和外延源极/漏极部件210之间的接触电阻。在一些实施方式中，硅化物层可以通过自对准的硅化物(自对准硅化物(salicide))工艺形成，该自对准的硅化物工艺包括在外延源极/漏极部件210上方沉积金属层；进行退火以使金属与硅反应；以及蚀刻以去除未反应的金属，从而形成与源极/漏极部件210自对准的硅化物层228。金属层包括适于促进硅化物形成的任何材料，诸如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属或它们的组合。然后加热半导体结构200(例如，经受退火工艺)以使外延源极/漏极部件的成分(例如，硅和/或锗)与金属反应。因此，硅化物层包括金属和外延源极/漏极部件的成分(例如，硅和/或锗)。在一些实施方式中，硅化物层可以包括硅化镍、硅化钛或硅化钴。通过诸如蚀刻工艺的任何合适的工艺来选择性地去除任何未反应的金属，诸如金属层的剩余部分。
参考图2、图9A和图9B，方法100B进行到框118，在沟槽224中填充金属层230。该形成可以包括沉积和化学机械抛光(CMP)工艺以去除多余的金属层并平坦化顶表面。在一些实施例中，金属层230包括钨(W)、钌(Ru)、钼(Mo)、钴(Co)、铜(Cu)或它们的组合。在一些其他实施例中，金属层230包括任何合适的导电材料，诸如Cu、Co、Ru、W、Mo、Ni、Cr、Ir、Pt、Rh、Ta、Ti、Al、TaN、TiN、化合物、或其他合适的导电材料。在一些实施例中，可以使用PVD、CVD、ALD、电镀或其他合适的沉积工艺或它们的组合来沉积金属层230。
参考图2、图10A和图10B，方法100进行到框120，沉积一个或多个材料层232作为硬掩模。材料层232可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。在所公开的实施例中，材料层232包括氧化硅层和设置在氧化硅层上的氮化硅层。在一些实施例中，可以使用CVD或其他合适的沉积工艺或它们的组合来沉积材料层232。
参考图2、图11A和图11B，方法100进行到框122，图案化材料层232。图案化工艺与上面描述的其他图案化工艺类似。例如，图案化工艺包括光刻工艺和蚀刻。图案化的材料层232包括开口。将图案化的材料层232和ILD层216共同用作蚀刻硬掩模以限定要蚀刻的区域。
参考图2、图12A和图12B，方法100进行到框124，通过包括材料层232和ILD层216的共同硬掩模的开口蚀刻以使金属层230凹进，从而形成沟槽234。施加至金属层230的蚀刻工艺形成图案化的金属结构230和其中的沟槽234。在一些实施例中，图案化金属层230包括反应离子蚀刻、干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。在一些实施例中，取决于第一金属层和第二金属层中的金属方案，蚀刻气体包括基于氯的蚀刻气体(诸如SiCl2、SiCl4或它们的组合)、基于氟的(诸如CF4、CF3、C4F8、NF3或它们的组合)蚀刻气体、N2、O2或它们的组合。在一些实施例中，控制蚀刻工艺使凹进的表面低于ESL 214的顶表面。在一些实施例中，控制蚀刻工艺以使得凹进的表面与ILD层212的顶表面齐平或低于ILD层212的顶表面。相应地，通孔70的底表面与ESL 214的底表面齐平或低于ESL 214的底表面。这可以通过合适的技术检查终点来控制，诸如检测蚀刻废气组成或蚀刻时间或其他合适的方法。因此形成的金属结构230包括作为通孔70的顶部部分和作为接触件68的底部部分，这将在后面进一步描述。
参考图2、图13A和图13B，方法100进行到框126，将介电层236再填充到沟槽234中。介电层236包括碳化硅(SiC)、氧化硅(SiO)、碳氮氧化硅(SiCON)、其他合适的介电材料或它们的组合。根据一些实施例，介电层236在组成上与ILD层212和介电衬垫226不同。根据一些实施例，形成介电层236包括沉积介电材料以及进行CMP工艺以平坦化顶表面。沉积包括CVD、可流动CVD、PECVD、其他合适的沉积或它们的组合。
这样形成的金属结构230包括作为接触件68的底部部分和作为通孔的顶部部分。一对接触件68和通孔70是彼此自对准的并且具有相同的组成，接触件68和通孔70之间没有界面以降低布线电阻。在一些实施例中，通孔70的高度Hv小于接触件68的高度Hc。在进一步的实施例中，高度比Hv/Hc在1.2和11之间的范围内。
图14部分地示出了根据一些实施例的半导体结构200的俯视图。例如，图14中未图示ILD层，从而使得其他部件可以被清楚地看到。具体而言，通孔70和再填充的介电部件236由介电衬垫226围绕。接触件68从通孔70连续地延伸至源极/漏极部件210，并且接触件68也由介电衬垫226围绕。在俯视图中，接触件68与通孔70和再填充的介电部件236完全重叠。介电衬垫226、再填充的介电部件236和ILD层212/216在组成上彼此不同。例如，介电衬垫226包括氮化硅，再填充的介电部件236包括氧化硅，并且ILD层212/216包括低k介电材料。相应地，在俯视图中，图14中看不到接触件68。具体而言，接触件68在第一端部和第二端部之间沿着Y方向纵长地跨越。通孔70在第一边缘和第二边缘之间沿着Y方向跨越。第一边缘与第一端部对准。第二边缘远离第二端部，并且位于第一端部与第二端部之间。在俯视图中，通孔70置于STI结构204正上方并且远离有源区域206。
尽管上面描述了接触件68、通孔70、再填充介电部件236和介电衬垫226的一组，半导体结构200包括接触件68、通孔70、填充介电部件236和介电衬垫226的多个组，如图14所示出的。例如，第一组形成在第一有源区域206上并且第二组形成在第二有源区域上。第一组和第二组沿着Y方向对准，并且对应的通孔70形成在对应的接触件68的邻近端部上。取决于设计和电路布局，半导体结构200的通孔70和接触件68可以具有其他配置，诸如图15中所示的一个配置。
本公开提供了许多不同的实施例。在一个实施例中，提供了半导体结构和形成半导体结构的方法。该方法包括提供半导体衬底；形成沟槽以暴露源极/漏极部件；在沟槽的侧壁上形成介电衬垫；在沟槽中形成金属层；图案化金属层以使金属层的部分凹进，从而在金属层中形成凹槽；以及在凹槽中再填充介电材料，从而形成彼此自对准的接触件和通孔对，并且通过该接触件和通孔对将源极/漏极部件电连接至上面的互连结构。这样形成的接触件和通孔对是自对准的并且包括相同的组成，接触件和通孔之间没有界面以降低电阻。
在一个示例性方面，本公开提供了形成半导体结构的方法。该方法包括提供其上形成有源极/漏极部件和栅极结构的半导体衬底；在半导体衬底上形成层间介电层；图案化层间介电层以形成沟槽来将源极/漏极部件暴露在沟槽内；在沟槽的侧壁上形成介电衬垫；在沟槽中填充金属层；使沟槽中的金属层的部分凹进，从而在金属层中形成凹槽；以及在凹槽中再填充介电材料层。
在一些实施例中，使金属层的部分凹进包括蚀刻金属层的部分从而形成接触件和与接触件自对准的通孔。
在一些实施例中，介电材料层在组成上与介电衬垫和层间介电层不同。
在一些实施例中，介电材料层包括氮化硅；介电衬垫包括氧化硅和氮氧化硅中的至少一种；以及层间介电层包括低k介电材料。
在一些实施例中，形成介电衬垫包括在沟槽的表面上沉积介电膜以及对介电膜施加各向异性蚀刻。
在一些实施例中，形成层间介电层还包括形成置于层间介电层下面的蚀刻停止层。
在一些实施例中，使沟槽中的金属层的部分凹进包括：通过光刻工艺和蚀刻工艺形成图案化的介电层；以及使用层间介电层和图案化的介电层作为共同蚀刻掩模来使金属层凹进。
在一些实施例中，使沟槽中的金属层的部分凹进包括使金属层的部分凹进，以使得金属层的凹进的部分的顶表面在蚀刻停止层的底表面之下。
在一些实施例中，在凹槽中再填充介电材料层包括在凹槽中沉积介电材料层；以及对介电材料层执行化学机械抛光工艺。
在一些实施例中，在俯视图中，介电衬垫包围介电材料层和金属层。
在一些实施例中，在俯视图中，接触件与介电材料层和通孔重叠。
在另一个示例性方面，本公开提供了形成半导体结构的方法。该方法包括提供其上形成有源极/漏极部件和栅极结构的半导体衬底；在半导体衬底上形成层间介电层；图案化层间介电层以形成沟槽来将源极/漏极部件暴露在沟槽内；在源极/漏极部件上形成硅化物层；在沟槽内的硅化物层上填充金属层；形成具有开口的图案化的掩模，其中金属层的第一部分暴露在开口内，并且金属层的第二部分由图案化的掩模覆盖，并且其中第二部分延伸至沟槽中的第二部分；以及通过图案化的掩膜的开口蚀刻金属层，以使得金属层的第一部分凹进，并且金属层的第二部分保留。
在一些实施例中，形成半导体结构的方法还包括在沟槽中填充金属层之前，在沟槽的侧壁上形成介电衬垫；以及在蚀刻金属层之后的凹槽中再填充介电材料层。
在一些实施例中，在俯视图中，介电衬垫包围介电材料层和金属层；以及在俯视图中，接触件与介电材料层和通孔完全重叠。
在一些实施例中，介电材料层在组成上与介电衬垫和层间介电层不同；以及介电衬垫从金属层的第二部分的侧壁自上而下连续地延伸。
在一些实施例中，形成介电衬垫包括在沟槽的表面上沉积介电膜以及对介电膜施加各向异性蚀刻。
在一些实施例中，形成半导体结构的方法还包括形成置于层间介电层下面的蚀刻停止层，其中，蚀刻金属层包括使金属层的第一部分凹进，以使得金属层的凹进的第一部分的顶表面在蚀刻停止层的顶表面之下。
在又一示例性方面，本公开提供了半导体结构。半导体结构包括源极/漏极部件和栅极结构，设置在半导体衬底上；层间介电层，设置在半导体衬底上；金属组成的金属部件，嵌入层间介电层中并且定位在源极/漏极部件上，其中金属部件包括纵长形状的下部部分和上部部分，并且其中，上部部分置于下部部分的第一纵长端部上面，并且远离下部部分的第二纵长端部；介电材料部件，置于下部部分的第二纵长端部上面；以及介电衬垫，设置在金属层和介电材料部件的侧壁上。介电衬垫在组成上与层间介电层和介电材料部件不同。在俯视图中，介电衬垫包围金属部件和介电材料部件。
在一些实施例中，半导体结构还包括置于层间介电层下面的蚀刻停止层，其中，金属部件的下部部分的顶表面在蚀刻停止层的顶表面之下，并且其中，金属部件的上部部分的底表面在蚀刻停止层的顶表面之下。
在一些实施例中，金属部件的下部部分与金属部件的上部部分和介电材料部件完全重叠。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
提供其上形成有源极/漏极部件和栅极结构的半导体衬底；
在所述半导体衬底上形成层间介电层；
图案化所述层间介电层以形成沟槽来将所述源极/漏极部件暴露在所述沟槽内；
在所述沟槽的侧壁上形成介电衬垫；
在所述沟槽中填充金属层；
使所述沟槽中的所述金属层的部分凹进，从而在所述金属层中形成凹槽；以及
在所述凹槽中再填充介电材料层。
2.根据权利要求1所述的方法，其中，使所述金属层的所述部分凹进包括蚀刻所述金属层的所述部分从而形成接触件和与所述接触件自对准的通孔。
3.根据权利要求2所述的方法，其中，所述介电材料层在组成上与所述介电衬垫和所述层间介电层不同。
4.根据权利要求3所述的方法，其中，
所述介电材料层包括氮化硅；
所述介电衬垫包括氧化硅和氮氧化硅中的至少一种；以及
所述层间介电层包括低k介电材料。
5.根据权利要求1所述的方法，其中，形成所述介电衬垫包括在所述沟槽的表面上沉积介电膜以及对所述介电膜施加各向异性蚀刻。
6.根据权利要求1所述的方法，其中，形成所述层间介电层还包括形成置于所述层间介电层下面的蚀刻停止层。
7.根据权利要求6所述的方法，其中，使所述沟槽中的所述金属层的所述部分凹进包括：
通过所述光刻工艺和蚀刻工艺形成图案化的介电层；以及
使用所述层间介电层和所述图案化的介电层作为共同蚀刻掩模来使所述金属层凹进。
8.根据权利要求7所述的方法，其中，使所述沟槽中的所述金属层的所述部分凹进包括使所述金属层的所述部分凹进，以使得所述金属层的所述凹进的部分的顶表面在所述蚀刻停止层的底表面之下。
9.一种形成半导体结构的方法，包括：
提供其上形成有源极/漏极部件和栅极结构的半导体衬底；
在所述半导体衬底上形成层间介电层；
图案化所述层间介电层以形成沟槽来使所述源极/漏极部件暴露在所述沟槽内；
在所述源极/漏极部件上形成硅化物层；
在所述沟槽内的所述硅化物层上填充金属层；
形成具有开口的图案化的掩模，其中，所述金属层的第一部分暴露在所述开口内，并且所述金属层的第二部分由所述图案化的掩模覆盖，并且其中，所述第二部分延伸至所述沟槽中的所述第二部分；以及
通过所述图案化的掩模的所述开口蚀刻所述金属层，以使得所述金属层的所述第一部分凹进，并且所述金属层的所述第二部分保留。
10.一种半导体结构，包括：
源极/漏极部件和栅极结构，设置在半导体衬底上；
层间介电层，设置在所述半导体衬底上；
金属组成的金属部件，嵌入所述层间介电层中并且定位在所述源极/漏极部件上，其中，所述金属部件包括纵长形状的下部部分和上部部分，并且其中，所述上部部分置于所述下部部分的第一纵长端部上面，并且所述上部部分远离所述下部部分的第二纵长端部；
介电材料部件，置于所述下部部分的所述第二纵长端部上面；以及
介电衬垫，设置在所述金属层和所述介电材料部件的侧壁上，其中，所述介电衬垫在组成上与所述层间介电层和所述介电材料部件不同，并且其中，在俯视图中，所述介电衬垫包围所述金属部件和所述介电材料部件。
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