TWI885354B - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件及其製法，主要將電子元件與虛晶片設於一承載件上，並以包覆層包覆該電子元件與虛晶片，以令該虛晶片外露該包覆層之側面，藉由增加該虛晶片之整體體積，以於移除該承載件後，該虛晶片能抑制該包覆層的翹曲。

Description

電子封裝件及其製法

本發明係有關一種半導體裝置，尤指一種電子封裝件及其製法。

隨著科技的演進，電子產品需求趨勢朝向異質整合邁進，為此，多晶片封裝模組(multi-chip module，簡稱MCM或multi-chip package，簡稱MCP)逐漸興起。

如圖1A所示之半導體封裝件1，其製法係將複數半導體晶片11結合至一承載件8(如圖1B所示)上，再以封裝膠體15包覆該些半導體晶片11。接著，移除該承載件8，並形成線路結構16於該封裝膠體15上，使該線路結構16電性連接該些半導體晶片11。之後，該線路結構16藉由複數導電元件17設於一封裝基板10上，且該封裝基板10可藉由複數銲球19接置於一電路板(圖略)上。俾藉由將多顆半導體晶片11封裝成單一結構的特性，使其具有較多的I/O數，且可以大幅增加處理器的運算能力，減少訊號傳遞的延遲時間，以應用於高密度線路/高傳輸速度/高疊層數/大尺寸設計之高階產品。

於封裝過程中，該承載件8係為晶圓形式(wafer form)版面，該封裝膠體15因其熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)過大而容易發生翹曲(warpage)，導致該承載件8一同翹曲，造成該承載件8之邊緣破裂，故業界遂於該承載件8之空曠區上配置虛晶片18，以佔用該承載件8之表面積，減少該封裝膠體15之用量，藉此減緩翹曲程度。

再者，該封裝膠體15經由模壓(molding)作業需提供如圖1B所示之封裝區域A內之用量，故該封裝膠體15會完全覆蓋該虛晶片18之側面18c，其中，該封裝膠體15係填入各該半導體晶片11之間的空間(如切割道L)、該半導體晶片11與該虛晶片18之間的空間(如切割道L)及佈滿該封裝區域A之邊緣處。

惟，當移除該承載件8後，整體結構因薄化而無法抑制該封裝膠體15之翹曲程度，導致該封裝膠體15於該封裝區域A之邊緣處發生碎裂，甚至造成後續無法進行該線路結構16之製程。

再者，由於該虛晶片18之無法充分填補該承載件8之邊緣輪廓，故該封裝膠體15於該封裝區域A內之用量縮減有限，因而即使配置該虛晶片18，於移除該承載件8後仍無法抑制該封裝膠體15之翹曲程度。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：包覆層；電子元件，係嵌埋於該包覆層中，其中，該電子元件係具有 相對之作用面與非作用面；以及虛晶片，係以間隔該電子元件之方式嵌埋於該包覆層中，以令該虛晶片外露該包覆層之側面。

本發明亦提供一種電子封裝件之製法，係包括：將電子元件與虛晶片設於一承載件上，該電子元件係具有相對之作用面與非作用面，使該電子元件以其非作用面結合至該承載件上，且該虛晶片係以間隔該電子元件之方式設於該承載件之邊緣處上；形成包覆層於該承載件上，以令該包覆層包覆該電子元件與該虛晶片，且使該虛晶片外露該包覆層之側面；以及移除該承載件。

前述之電子封裝件及其製法中，該電子元件係於其作用面上配置有複數導電體。

前述之電子封裝件及其製法中，該電子封裝件包含有複數該虛晶片及複數該電子元件，且複數該虛晶片係環繞複數該電子元件。

前述之電子封裝件及其製法中，復包括形成線路結構於該包覆層上，以令該線路結構電性連接該電子元件。例如，該線路結構係未電性連接該虛晶片。

前述之電子封裝件及其製法中，該虛晶片之部分邊緣輪廓係同於該承載件之邊緣輪廓。

前述之電子封裝件及其製法中，復包括提供複數該電子元件，以作為晶片組，再將該晶片組與該虛晶片設於該承載件上。例如，該晶片組復包含一包覆該複數電子元件之封裝層。

由上可知，本發明之電子封裝件及其製法中，主要藉由該虛晶片外露該包覆層之側面，使該虛晶片之整體體積增加，以縮減該包覆層之用量，脹故相較於習知技術，本發明能有效防止該包覆層發生翹曲。

1:半導體封裝件

10:封裝基板

11:半導體晶片

15:封裝膠體

16,26:線路結構

17,27:導電元件

18,28,38:虛晶片

18c,25c,28c:側面

19,42:銲球

2,2a,2b,3,5,6:電子封裝件

20,8:承載件

200:離形層

201:介電保護層

21,51:電子元件

21a:作用面

21b:非作用面

210:電極墊

211:導電體

25:包覆層

25a:第一表面

25b:第二表面

260:介電層

261:線路層

262:電性接觸墊

28a:表面

30:晶圓結構

40:電子裝置

5a,6a:晶片組

60:封裝層

91:第一結合層

92:第二結合層

A:封裝區域

L:切割道

S0,S1:邊緣輪廓

h1,h2:高度

圖1A係為習知半導體封裝件之剖面示意圖。

圖1B係為習知半導體封裝件之製程狀態之上視示意圖。

圖2A至圖2D係為本發明之電子封裝件之第一實施例之製法的剖視示意圖。

圖2A-1至圖2A-2係為圖2A之製作過程的上視示意圖。

圖2B-1係為圖2B之上視示意圖。

圖3係為圖2D之另一實施態樣的剖視示意圖。

圖4係為圖2D之後續製程的剖視示意圖。

圖5係為本發明之電子封裝件之第二實施例之製法的剖視示意圖。

圖6係為圖5之另一實施態樣之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語， 亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2D係為本發明之電子封裝件之第一實施例之製法之剖視示意圖。

如圖2A所示，將複數電子元件21藉由第一結合層91設於一承載件20上，且將至少一虛晶片(dummy die)28藉由第二結合層92設於該承載件20上(如圖2A-2係顯示在承載件20上設置有複數電子元件21與複數虛晶片28)，其中，該電子元件21相對該承載件20之高度h1係等於或小於該虛晶片28相對該承載件20之高度h2。

所述之承載件20可選用金屬板或半導體板材(如晶圓或玻璃板)。於本實施例中，該承載件20之邊緣輪廓S0係為圓形，其表面可依序形成有一離形層200與一介電保護層201。

所述之電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

於本實施例中，該電子元件21係為單一半導體晶片，其基材本體具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，且該電子元件21係以其非作用面21b藉由該第一結合層91黏固於該承載件20之介電保護層201上，並於該複數電極墊210上結合有複數凸塊狀導電體211。

再者，該作用面21a上可形成一包覆該複數導電體211之絕緣層(圖略)，以令該絕緣層之頂表面與該導電體211之端面相互齊平，使該導電體211外露於該絕緣層。例如，形成該絕緣層之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。

所述之虛晶片28係為無傳輸訊號功能之半導體材塊體，其部分邊緣輪廓S1係同於該承載件20之邊緣輪廓S0。

於本實施例中，藉由同一尺寸大小之晶圓製作該電子元件21之基材本體與該虛晶片28。例如，該虛晶片28係將一晶圓結構30進行切割，如圖2A-1所示，並移除對應該電子元件21處之虛晶片38，以選用剩餘之虛晶片28，將其置放於該承載件20上，使該承載件20上之虛晶片28之部分邊緣輪廓S1對應該承載件20之邊緣輪廓S0，故該些虛晶片28之整體外圍輪廓如同圓形。應可理解地，該電子元件21之基材本體於後續製程係形成該些導電體211，而該虛晶片28則無需製作該些導電體211。

因此，由於該晶圓結構30與該承載件20之形狀及面積相同，故當將該些虛晶片28依據其於該晶圓結構30上之位置排設於該承載件20之邊緣處之位置時，如圖2A-2所示，該些虛晶片28可對應該承載件20之邊緣輪廓S0作配置。

另外，該第一結合層91與該第二結合層92例如均為置晶膜(Die Attach Film，簡稱DAF)態樣，但無特別限制。

如圖2B所示，形成一包覆層25於該承載件20上，以包覆該電子元件21與虛晶片28，俾獲取電子封裝件2，且令該虛晶片28外露該包覆層25之側面25c(如圖2B-1所示)。

於本實施例中，該包覆層25係具有相對之第一表面25a與第二表面25b，且該包覆層25以其第二表面25b結合至該承載件20之介電保護層201上。例如，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該承載件20上。

再者，藉由整平製程，如研磨方式，移除該包覆層25之第一表面25a之部分材質，使該包覆層25之第一表面25a齊平該導電體211之端面 與該虛晶片28之表面28a，令該導電體211與該虛晶片28外露於該包覆層25之第一表面25a。

又，該些虛晶片28對應承載件20之邊緣輪廓S0作配置，以當該包覆層25形成於如圖2A-2所示之封裝區域A內時，該虛晶片28之側面28c外露該包覆層25之側面25c，其中，該封裝膠體15係填入各該電子元件21之間的空間(如圖2A-2所示之切割道L)、各該虛晶片28之間的空間(如圖2A-2所示之切割道L)、該電子元件21與該虛晶片28之間的空間(如圖2A-2所示之切割道L)。

應可理解地，由於該些虛晶片28可對應承載件20之邊緣輪廓S0作配置，使該虛晶片28佈滿該封裝區域A之邊緣處，故該承載件20之表面上能大幅減少空曠區之面積，使該包覆層25僅佔用切割道L而能大幅減少其用量。

如圖2C所示，移除該承載件20及其上之離形層200與介電保護層201，以形成另一種電子封裝件2a之態樣。

如圖2D所示，形成一線路結構26於該包覆層25之第一表面25a上，使該線路結構26電性連接該導電體211，以形成另一種電子封裝件2b之態樣。

於本實施例中，該線路結構26係包括複數介電層260及設於該複數介電層260上並電性連接該些導電體211之複數線路層261，如線路重佈層(Redistribution layer，簡稱RDL)規格。例如，形成該線路層261之材質係為銅，且形成該介電層260之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。

再者，可依需求進行整平製程，如圖3所示，採用研磨方式移除該第一結合層91與第二結合層92，令該電子元件21之非作用面21b與該虛晶片28之表面齊平該包覆層25之第二表面25b，使該電子元件21之非作用面21b與該虛晶片28之表面外露於該包覆層25之第二表面25b，以獲取厚度更薄之電子封裝件3。

又，該線路結構26於最外層之線路層261上可具有外露於該介電層260之複數電性接觸墊262，以結合如銅柱或錫球之導電元件27，俾供後續接置如封裝結構、電路板或晶片等電子裝置40，如圖4所示。例如，該封裝基板作為該電子裝置40，且該封裝基板下側可配置複數銲球42，以結合電路板。

另外，該線路結構26因未訊號傳輸至該虛晶片28而無需電性連接該虛晶片28。

因此，本發明之製法主要藉由該虛晶片28之部分邊緣輪廓S1同於該承載件20之邊緣輪廓S0之設計，使該虛晶片28幾乎佈滿該封裝區域A之邊緣處，即該包覆層25僅佔用該封裝區域A之切割道L處之面積，以於形成包覆層25後，該虛晶片28外露該包覆層25之側面25c，故相較於習知技術，本發明縮減該包覆層25於該封裝區域A內之體積占比，以有效降低該包覆層25與該電子元件21之間的CTE不匹配所造成的翹曲程度。

再者，由於該虛晶片28佈滿該封裝區域A之邊緣處，使該虛晶片28之整體體積增加，以於移除該承載件20後，能有效抑制該包覆層25因熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)較大而造成的翹曲，故相較於習知技術，該包覆層25之內部應力能大幅分散至該虛晶片28中，以防止該包覆層25發生翹曲。

又，當該承載件20之尺寸越大時，由於配置有複數對應該承載件20邊緣輪廓S0之該些虛晶片28，該包覆層25之翹曲程度不會隨之加大，故於製作該線路結構26時，該線路層261與該電子元件21之導電體211之間的電性連接能有效對接，因而能避免良率過低及產品可靠度不佳等問題，以降低成本及提高產能。

另外，本發明之製法使用現有材料及舊有製程及機台即可，而無需增設新製程及材料或購買新設備，故本發明之製法能有效控制製程成本，使本發明之電子封裝件2,2a,2b,3符合經濟效益。

圖5係為本發明之電子封裝件5之第二實施例之製法之剖視示意圖。本實施例與第一實施例之差異在於電子元件之尺寸，其它製程大致相同，故以下不再贅述相同處。

如圖5所示，於圖2A所示之製程中，係採用寬度較小之電子元件51，以於原本該電子元件21之佈設區域內配置複數個電子元件51，如圖2A-2所示，供作為晶片組5a。之後，形成一包覆層25於該承載件20上，以包覆該晶片組5a與虛晶片28，俾獲取電子封裝件5。

於本實施例中，寬度較小之該電子元件51之結構係同於寬度較大之該電子元件21之結構。

再者，於另一實施例中，如圖6所示之電子封裝件6，其晶片組6a亦可先以封裝層60包覆該些電子元件51，再將該晶片組6a藉由該第一結合層91黏固於該承載件20之介電保護層201上。例如，該封裝層60係為絕緣材，如環氧樹脂之封裝膠體，其可同於或不同於該包覆層25之組成。

本發明復提供一種電子封裝件2,2a,2b,3,5,6，係包括：一包覆層25、至少一電子元件21,51、以及至少一虛晶片28。

所述之電子元件21,51係係嵌埋於該包覆層25中，其中，該電子元件21,51係具有相對之作用面21a與非作用面21b。

所述之虛晶片28係以間隔該電子元件21,51之方式嵌埋於該包覆層25中，且令該虛晶片28外露該包覆層25之側面25c。

於一實施例中，該電子元件21,51係於其作用面21a上配置有複數導電體211。

於一實施例中，電子封裝件2,2a,2b,3,5,6包含有複數該虛晶片28與複數該電子元件21,51，複數該虛晶片28係環繞複數該電子元件21。

於一實施例中，所述之電子封裝件2b復包括一設於該包覆層25上以電性連接該電子元件21之線路結構26。例如，該線路結構26係未電性連接該虛晶片28。

於一實施例中，所述之電子封裝件2復包括一設於該包覆層25上之承載件20，其承載該電子元件21,51與該虛晶片28，且該虛晶片28之部分邊緣輪廓S1係同於該承載件20之邊緣輪廓S0。

於一實施例中，該包覆層25中嵌埋複數該電子元件21，以令複數該電子元件21作為晶片組5a,6a。例如，該晶片組6a復包含一包覆該複數電子元件51之封裝層60。

綜上所述，本發明之電子封裝件及其製法，係藉由該虛晶片外露該包覆層之側面，使該虛晶片之整體體積增加，以縮減該包覆層之用量，故本發明能有效防止該包覆層發生翹曲。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

20:承載件

21:電子元件

25:包覆層

25c,28c:側面

28:虛晶片

S0,S1:邊緣輪廓

Claims (16)

1. 一種電子封裝件，係包括：

   包覆層；

   電子元件，係嵌埋於該包覆層中，其中，該電子元件係具有相對之作用面與非作用面；以及

   虛晶片，係以間隔該電子元件之方式嵌埋於該包覆層中，且令該虛晶片外露該包覆層之側面。
2. 如請求項1所述之電子封裝件，其中，該電子元件係於其作用面上配置有複數導電體。
3. 如請求項1所述之電子封裝件，其中，該電子封裝件包含有複數該虛晶片及複數該電子元件，且複數該虛晶片係環繞複數該電子元件。
4. 如請求項1所述之電子封裝件，復包括設於該包覆層上以電性連接該電子元件之線路結構。
5. 如請求項4所述之電子封裝件，其中，該線路結構係未電性連接該虛晶片。
6. 如請求項1所述之電子封裝件，復包括設於該包覆層上之承載件，其承載該電子元件與該虛晶片，且該虛晶片之部分邊緣輪廓係同於該承載件之邊緣輪廓。
7. 如請求項1所述之電子封裝件，其中，該包覆層中嵌埋複數該電子元件，以令複數該電子元件作為晶片組。
8. 如請求項7所述之電子封裝件，其中，該晶片組復包含一包覆該複數電子元件之封裝層。
9. 一種電子封裝件之製法，係包括：

   將電子元件與虛晶片設於一承載件上，該電子元件係具有相對之作用面與非作用面，使該電子元件以其非作用面結合至該承載件上，且該虛晶片係以間隔該電子元件之方式設於該承載件之邊緣處上；

   形成包覆層於該承載件上，以令該包覆層包覆該電子元件與該虛晶片，且使該虛晶片外露該包覆層之側面；以及

   移除該承載件。
10. 如請求項9所述之電子封裝件之製法，其中，該電子元件係於其作用面上配置有複數導電體。
11. 如請求項9所述之電子封裝件之製法，其中，複數該虛晶片及複數該電子元件係設於該承載件上，且複數該虛晶片係環繞複數該電子元件。
12. 如請求項9所述之電子封裝件之製法，復包括形成線路結構於該包覆層上，以令該線路結構電性連接該電子元件。
13. 如請求項12所述之電子封裝件之製法，其中，該線路結構係未電性連接該虛晶片。
14. 如請求項9所述之電子封裝件之製法，其中，該虛晶片之部分邊緣輪廓係同於該承載件之邊緣輪廓。
15. 如請求項9所述之電子封裝件之製法，復包括提供複數該電子元件，以作為晶片組，再將該晶片組與該虛晶片設於該承載件上。
16. 如請求項15所述之電子封裝件之製法，其中，該晶片組復包含一包覆該複數電子元件之封裝層。

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