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TWI880155B - 影像感測器及用於形成影像感測器的方法 - Google Patents

影像感測器及用於形成影像感測器的方法 Download PDF

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TWI880155B
TWI880155B TW112100637A TW112100637A TWI880155B TW I880155 B TWI880155 B TW I880155B TW 112100637 A TW112100637 A TW 112100637A TW 112100637 A TW112100637 A TW 112100637A TW I880155 B TWI880155 B TW I880155B
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王文德
周耕宇
許凱鈞
許慈軒
劉人誠
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台灣積體電路製造股份有限公司
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Abstract

本揭露的各種實施例是有關於一種影像感測器，所述影像感測器具有設置於半導體基底內的光偵測器。半導體基底的第一側上設置有介電結構。隔離結構自介電結構延伸至半導體基底的第一側中。隔離結構在側向上包繞於光偵測器周圍且包括上部部分，所述上部部分設置於半導體基底的第一側上方且直接接觸介電結構的側壁。隔離結構包含第一材料，所述第一材料不同於介電結構的第二材料。

Description

影像感測器及用於形成影像感測器的方法
本發明實施例是有關於一種影像感測器及用於形成影像感測器的方法。
諸多當今的電子裝置(例如，數位相機、光學成像裝置等)包括影像感測器。影像感測器將光學影像轉換為可被表示成數位影像的數位資料。影像感測器包括畫素感測器陣列，畫素感測器是用於將光學影像轉換成數位資料的單位裝置。畫素感測器的一些類型包括電荷耦合裝置(charge-coupled device，CCD)影像感測器及互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)。相較於CCD畫素感測器，CIS因功耗低、大小小、資料處理快、資料直接輸出及製造成本低而受到青睞。
在本發明的一實施例中，一種影像感測器包括：光偵測 器，設置於半導體基底內；介電結構，設置於半導體基底的第一側上；以及隔離結構，自介電結構延伸至半導體基底的第一側中，其中隔離結構在側向上包繞於光偵測器周圍且包括上部部分，所述上部部分設置於半導體基底的第一側上方且直接接觸介電結構的側壁，且其中隔離結構包含第一材料，所述第一材料不同於介電結構的第二材料。
在本發明的一實施例中，一種影像感測器包括：光偵測器，設置於半導體基底內，其中半導體基底包括與第二側相對的第一側；內連線結構，設置於半導體基底的第一側上；介電結構，設置於半導體基底的第二側上；金屬柵格結構，設置於介電結構內，其中金屬柵格結構自半導體基底的第二側在垂直方向上偏離第一距離，其中光偵測器在金屬柵格結構的相對的側壁之間間隔排列；以及隔離結構，設置於半導體基底中，其中隔離結構包括上部部分，所述上部部分自半導體基底的第二側沿著第一距離連續延伸至金屬柵格結構的底表面。
在本發明的一實施例中，一種用於形成影像感測器的方法包括：在半導體基底中形成光偵測器，其中半導體基底包括彼此相對的前側表面與背側表面；在半導體基底的前側表面上形成內連線結構；在半導體基底的背側表面上沈積第一介電層及第二介電層；以及形成延伸至半導體基底的背側表面中的隔離結構，其中隔離結構包括上部部分，所述上部部分在垂直方向上設置於背側表面上方且接觸第二介電層的側壁，其中隔離結構包含第一材料， 所述第一材料不同於第二介電層的第二材料。
100、200、400a、400b、500a、500b、500c、500d、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、 2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700、3800、3900、4000、4100、4200、4300、4400、4500:剖視圖
102:內連線結構
103:畫素區
104:半導體基底
104b:背側表面
104f:前側表面
105:周邊區
106:內連線介電結構
108:導線
110:導通孔
112:畫素裝置
114:閘極介電層
116:閘電極
118:淺溝渠隔離(STI)結構
120:光偵測器
122:隔離結構
122up:上部部分
124:第一襯墊層
126:第二襯墊層
128:溝渠填充層
128a:第一隔離結構段
130:鈍化層
132:上部介電結構
134:導電接墊
134ls:下表面
134us:上表面
136:微透鏡
202:第一介電層
204:第二介電層
206:第三介電層
208:第四介電層
300:俯視圖
402:突出部
502:金屬柵格結構
502a:第一柵格段
504、506:中心
1102、1902、3002、3802:隔離開口
1502、2302、3402、4302:開口
4600:方法
4602、4604、4606、4608、4610、4612、4614、4616、4618、4620、4622:動作
A-A’:線
d1:距離
h1、hp、hs、ht:高度
t1:厚度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出影像感測器的一些實施例的剖視圖，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
圖2示出圖1所示影像感測器的一些其他實施例的剖視圖。
圖3示出圖2所示影像感測器的一些實施例的沿著線A-A’截取的俯視圖。
圖4A及圖4B示出圖1所示影像感測器的一些其他實施例的各種剖視圖，其中半導體基底包括多個突出部。
圖5A至圖5D示出圖1所示影像感測器的一些其他實施例的各種剖視圖，其中隔離結構之上設置有金屬柵格結構。
圖6至圖17示出形成影像感測器的方法的一些實施例的剖視圖，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
圖18至圖25示出形成影像感測器的方法的各種實施例的剖視圖，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
圖26至圖36示出形成影像感測器的方法的一些其他實施例的剖視圖，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
圖37至圖45示出形成影像感測器的方法的進一步的實施例的剖視圖，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
圖46示出根據形成影像感測器的方法的一些實施例的流程圖，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
本揭露提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於... 上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
此外，為易於說明，本文中可能使用「第一(first)」、「第二(second)」、「第三(third)」等以在一個圖或一系列圖的不同元件之間進行區分。「第一」、「第二」、「第三」等並非旨在闡述對應的元件，而是僅為一般性辨識用語(generic identifier)。舉例而言，結合第一圖闡述的「第一介電層」可能未必對應於結合一些實施例闡述的「第一介電層」，而是可能對應於其他實施例中的「第二介電層」。
一些互補金屬氧化物半導體影像感測器(CIS)包括設置於半導體基底(substrate)中的多個光偵測器。半導體基底的前側表面上設置有多個畫素裝置(例如，轉移電晶體(transfer transistors)、複位電晶體(reset transistors)等)及內連線結構。光偵測器被配置成記錄設置於半導體基底的背側表面上的入射光，且畫素裝置有利於記錄的讀出。隔離結構(例如，深溝渠隔離(deep trench isolation，DTI)結構)延伸至半導體基底的背側表面中，且在側向上設置於所述多個光偵測器中相鄰的光偵測器之間。隔離結構被配置成增加相鄰光偵測器之間的光學隔離及電性隔離。鈍 化層上覆於半導體基底的背側表面之上，且上部介電結構上覆於隔離結構之上。此外，在直接位於所述多個光偵測器之上的多個柵格開口周圍佈置有上覆於上部介電結構之上的金屬柵格結構。金屬柵格結構被配置成朝光偵測器引導入射光並減少光偵測器之間的串擾(cross talk)，藉此進一步增加光偵測器之間的光學隔離。
以上CIS的一個挑戰是由於隔離結構的高度相對低而在相鄰光偵測器之間造成的串擾。舉例而言，隔離結構的頂表面與半導體基底的背側表面對位及/或設置於上部介電結構下方。此導致隔離結構自金屬柵格結構分隔開相對大的距離(例如，介於約1000埃至約1600埃的範圍內)。相對於半導體基底的背側表面以一角度設置的入射光可自第一光偵測器至相鄰的第二光偵測器橫穿隔離結構與金屬柵格結構之間的相對大的距離。此會增加光偵測器之間的串擾，並降低第一光偵測器的量子效率(quantum efficiency，QE)。因此，隔離結構的高度相對低會使光偵測器之間的光學隔離減小，從而降低CIS的整體效能。
在一些實施例中，本申請案是有關於一種影像感測器，所述影像感測器包括隔離結構，所述隔離結構在半導體基底上方突出並被配置成增大所述影像感測器的光學隔離。所述影像感測器包括設置於半導體基底中的多個光偵測器。隔離結構延伸至半導體基底的背側表面中，且在側向上設置於相鄰的光偵測器之間。上部介電結構上覆於半導體基底的背側表面之上。隔離結構包括突出至半導體基底的背側表面之外而到達上部介電結構中的上部 部分，進而使得隔離結構在半導體基底的背側表面之上的高度相對大(例如，介於約800埃至約1300埃的範圍內)。由於隔離結構在半導體基底之上的高度相對大，因此用於使入射光(例如，傾斜入射光)在第一光偵測器與相鄰的第二光偵測器之間橫穿的垂直路徑減少。此會部分地減少相鄰的光偵測器之間的串擾，並提高所述影像感測器的整體效能。
另外，所述影像感測器可包括位於隔離結構之上的柵格結構。隔離結構的上部部分突出至隔離結構的背側表面之外，以接觸隔離結構的底表面。此會減輕相對於半導體基底的背側表面以一角度設置的入射光橫穿隔離結構與柵格結構之間的距離的情況，藉此進一步降低光偵測器之間的串擾。
圖1示出影像感測器的一些實施例的剖視圖100，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
所述影像感測器包括設置於半導體基底104內的多個光偵測器120及沿著半導體基底104的前側表面104f設置的內連線結構102。在一些實施例中，半導體基底104包括任何半導體本體(例如，塊狀矽(bulk silicon))及/或具有第一摻雜類型(例如，p型)。內連線結構102包括內連線介電結構106、多個導線108及多個導通孔110。半導體基底104的前側表面104f上設置有多個畫素裝置112。畫素裝置112借助於所述多個導線108及導通孔110而彼此電性耦合及/或電性耦合至其他半導體裝置(未示出)。 所述多個畫素裝置112可包括閘電極116及閘極介電層114，閘極介電層114設置於閘電極116與半導體基底104的前側表面104f之間。
光偵測器120在側向上設置於半導體基底104的畫素區103內。光偵測器120各自包括與第一摻雜類型(例如，p型)相反的第二摻雜類型(例如，n型)。在一些實施例中，第一摻雜類型是p型，而第二摻雜類型是n型，反之亦然。光偵測器120被配置成吸收入射光(例如，光子)並產生對應於入射光的相應電性訊號。在此種實施例中，光偵測器120可自入射光產生電子-電洞對(electron-hole pairs)。畫素裝置112被配置成自所述多個光偵測器120進行對所產生的電性訊號的讀出。舉例而言，畫素裝置112可為或包括一或多個轉移電晶體，所述一或多個轉移電晶體被配置成在半導體基底104中選擇性地形成導電通道，以轉移來自光偵測器120的累積電荷(例如，藉由吸收入射輻射)。
在半導體基底104中沿著半導體基底104的前側表面104f設置有淺溝渠隔離(shallow trench isolation，STI)結構118。隔離結構122延伸至半導體基底104的背側表面104b中。鈍化層130上覆於背側表面104b之上，且上部介電結構132上覆於鈍化層130之上。多個微透鏡136上覆於半導體基底104的背側表面104b之上，且被配置成使入射光朝向光偵測器120聚焦。此外，導電接墊134上覆於半導體基底104的背側表面104b之上，且在側向上設置於半導體基底104的與畫素區103相鄰的周邊區105 中。在各種實施例中，周邊區105連續地在側向上包繞於畫素區103周圍。在又進一步的實施例中，導電接墊134沿著完整的路徑(unbroken path)連續地在側向上包繞於所述多個光偵測器120周圍。在一些實施例中，導電接墊134被配置為及/或稱為導電屏蔽結構，所述導電屏蔽結構被配置成阻擋入射光橫穿半導體基底104的背側表面104b到達半導體基底104的周邊區105。在進一步的實施例中，導電接墊134直接接觸半導體基底104，進而使得導電接墊134與半導體基底104直接電性耦合於一起。
隔離結構122設置於半導體基底104內，且包括第一襯墊層124、第二襯墊層126及溝渠填充層128。在各種實施例中，第一襯墊層124包含第一介電材料(例如，高介電常數(high-k)介電質)，而第二襯墊層126包含不同於第一介電材料的第二介電材料(例如，氧化物(例如二氧化矽))。此外，溝渠填充層128可包含複晶矽、經摻雜複晶矽、金屬(例如，鎢、鋁等)。隔離結構122被配置成朝向對應的光偵測器120引導入射光。舉例而言，在第一光偵測器之上以一角度設置的入射光可撞擊隔離結構122的側壁並被朝向第一光偵測器進行重定向(redirect)，而非橫穿隔離結構122到達相鄰的第二光偵測器。因此，隔離結構122會增進每一光偵測器120的QE以及增進光學隔離。
此外，隔離結構122包括上部部分122up，上部部分122up穿過背側表面104b及鈍化層130突出至上部介電結構132中。隔離結構122的上部部分122up在背側表面104b上方具有相 對大(例如，介於約800埃至約1300埃的範圍內)的高度h1。由於上部部分122up的相對大的高度h1，因此用於使相對於背側表面104b以一角度設置的入射光橫穿相鄰的光偵測器120之間的區的垂直路徑較短。此會減少所述多個光偵測器中的串擾，並增進影像感測器的整體光學隔離。
在各種實施例中，隔離結構122的上部部分122up的高度h1介於約800埃至約1300埃的範圍內、介於約800埃至約1050埃的範圍內、介於約1050埃至約1300埃的範圍內或者為一些其他適合的值。在一些實施例中，由於高度h1相對大(例如，等於或大於約800埃)，因此隔離結構122的上部部分122up足夠高，以使得在維持結構完整性(structural integrity)的同時減輕相鄰的光偵測器120之間的串擾。在進一步的實施例中，由於高度h1小於約1300埃，因此隔離結構122的上部部分122up在降低與製作所述影像感測器相關聯的成本並有利於裝置按比例縮放的同時會增大影像感測器的光學隔離。
圖2示出影像感測器的一些實施例的剖視圖200，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。
圖2所示影像感測器包括設置於半導體基底104中的多個光偵測器120，半導體基底104具有與背側表面104b相對的前側表面104f。隔離結構122延伸至背側表面104b中且包括上部部分122up，上部部分122up突出至半導體基底104之外而到達上部 介電結構132中。隔離結構122在側向上包圍所述多個光偵測器，且在所述多個光偵測器120中相鄰的光偵測器之間間隔排列。半導體基底104可例如為或包含單晶矽、磊晶矽、鍺、矽鍺、絕緣體上矽(silicon-on-insulator，SOI)基底、另一半導體材料、前述者的任意組合或類似材料。在一些實施例中，半導體基底104具有第一摻雜類型(例如，p型)。內連線結構102設置於半導體基底104的前側表面104f上，且包括內連線介電結構106、多個導線108及多個導通孔110。內連線介電結構106可包括一或多個介電層，所述一或多個介電層可各自例如為或包含二氧化矽、低介電常數(low-k)介電材料、極低介電常數(extreme low-k)介電材料、另一適合的介電材料或前述者的任意組合。本文中所使用的低介電常數介電材料是介電常數小於3.9的介電材料。導線108及導通孔110可各自例如為或包含鋁、銅、釕、鎢、氮化鈦、氮化鉭、另一導電材料或前述者的任意組合。
半導體基底104的前側表面104f內及/或前側表面104f上設置有多個畫素裝置112。在一些實施例中，畫素裝置112被配置為轉移電晶體，且分別包括閘電極116及閘極介電層114，閘極介電層114設置於閘電極116與半導體基底104之間。閘電極116可例如為或包含複晶矽、金屬材料(例如鋁、鈦、鉭、鎢)、另一金屬材料或前述者的任意組合。閘極介電層114可例如為或包含二氧化矽、高介電常數介電材料(例如氧化鉭、氧化鉿、氧化鋁)、另一介電材料或前述者的任意組合。本文中所使用的高介電常數 介電材料是介電常數大於3.9的介電材料。
此外，半導體基底104的前側表面104f中設置有淺溝渠隔離(STI)結構118。在各種實施例中，STI結構118在側向上包圍畫素裝置112，且可例如為半導體基底104的畫素區103劃定出裝置區。STI結構118可例如為或包含氮化矽、碳化矽、碳氧化矽、氮氧化矽、二氧化矽、另一適合的介電材料或前述者的任意組合。在一些實施例中，STI結構118的頂表面直接接觸隔離結構122的底表面。在又進一步的實施例中，STI結構118可為隔離結構122的一部分(例如，STI結構118當自上方觀察時具有與隔離結構122相同的佈局，且直接接觸隔離結構122)，進而使得隔離結構122自第三介電層206的底表面連續在垂直方向上延伸至半導體基底104的背側表面104b。在此種實施例中，STI結構118可被稱為及/或被配置為隔離結構122的下部部分。
光偵測器120設置於半導體基底104中，且包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。在一些實施例中，光偵測器120的摻雜濃度介於約1013原子/立方公分至1016原子/立方公分的範圍內，或者為另一適合的值。半導體基底104的背側表面104b上設置有鈍化層130。鈍化層130可例如為或包含高介電常數介電材料(例如氧化鈦、氧化鉭、氧化鋁)、一些其他適合的介電材料或前述者的任意組合。此外，上部介電結構132上覆於鈍化層130之上。在一些實施例中，上部介電結構132包括第一介電層202、第二介電層204、第三介電層206及第四介電層 208。在各種實施例中，上部介電結構132的介電層202至介電層208可各自例如為或包含氧化物(例如二氧化矽)、另一適合的介電材料或前述者的任意組合。在一些實施例中，鈍化層130、第一介電層202及第二介電層204分別直接接觸隔離結構122的上部部分122up的相對的側壁。在進一步的實施例中，第三介電層206直接接觸隔離結構122的頂表面。在又進一步的實施例中，第二介電層204的頂表面與隔離結構122的頂表面共面。
多個微透鏡136上覆於上部介電結構132之上。微透鏡136被配置成使入射光朝向光偵測器120聚焦。半導體基底104的背側表面104b之上設置有導電接墊134，且導電接墊134在半導體基底104的與畫素區103相鄰的周邊區105中在側向上間隔排列。在各種實施例中，導電接墊134設置於上部介電結構132中，並延伸穿過鈍化層130以接觸半導體基底的背側表面104b。在進一步的實施例中，導電接墊134包括沿著第三介電層206的頂表面設置的上表面134us及在垂直方向上位於上表面134us下方的下表面134ls。在又進一步的實施例中，導電接墊134被配置為導電屏蔽結構，所述導電屏蔽結構阻擋入射光橫穿半導體基底104的背側表面104b到達半導體基底104的周邊區105。導電接墊134可例如為或包含金屬材料(例如鋁、銅、鈦、鎢)、另一導電材料或前述者的任意組合。在一些實施例中，隔離結構122的頂表面在垂直方向上位於導電接墊134的下表面134ls與導電接墊134的上表面134us之間。
隔離結構122自上部介電結構132連續延伸至半導體基底104中。在一些實施例中，隔離結構122的底表面設置於前側表面104f與背側表面104b之間。在各種實施例中，隔離結構122包括第一襯墊層124、第二襯墊層126及溝渠填充層128。溝渠填充層128延伸至半導體基底104中，且第一襯墊層124設置於溝渠填充層128與半導體基底104之間。第二襯墊層126設置於第一襯墊層124與溝渠填充層128之間。在各種實施例中，第一襯墊層124的頂表面、第二襯墊層126的頂表面及溝渠填充層128的頂表面彼此共面。第二襯墊層126沿著溝渠填充層128的相對的側壁延伸，並罩住溝渠填充層128的底表面。此外，第一襯墊層124沿著第二襯墊層126的相對的側壁延伸，並罩住第二襯墊層126的底表面。在各種實施例中，溝渠填充層128的厚度大於第一襯墊層124的厚度及第二襯墊層126的厚度。在進一步的實施例中，隔離結構122的高度ht大於半導體基底104的高度hs。
第一襯墊層124可例如為或包含高介電常數介電材料(例如氧化鋁、氧化鉿、氧化鈦)、另一高介電常數介電材料、另一介電材料或前述者的任意組合。第二襯墊層126可例如為或包含二氧化矽、另一適合的介電材料或類似材料。在一些實施例中，第一襯墊層124的介電常數大於第二襯墊層126的介電常數。溝渠填充層128可例如為或包含複晶矽、經摻雜複晶矽、金屬(例如鎢、鋁)、另一金屬材料或前述者的任意組合。此外，隔離結構122的上部部分122up在半導體基底104的背側表面104b上方的高度 h1介於約800埃至約1300埃的範圍內或者為一些其他適合的值。由於上部部分122up的相對大的高度h1，用於使相對於背側表面104b以一角度設置的入射光橫穿相鄰的光偵測器120之間的區的路徑較短。此會減少所述多個光偵測器120中的串擾，並增大所述影像感測器的整體光學隔離。此外，由於溝渠填充層128包含金屬(例如，鎢、鋁等)，因此入射光可能朝向對應的光偵測器120反射離開溝渠填充層128的側壁，且不可能橫穿位於相鄰的光偵測器120之間的隔離結構122。因此，上部部分122up的材料及相對大的高度h1會提高所述影像感測器的效能。
圖3示出圖2所示影像感測器的一些實施例的沿著圖2所示的線A-A’截取的俯視圖300。如圖3所示俯視圖300中所示，隔離結構122在側向上包圍所述多個光偵測器120。隔離結構122具有柵格結構，並在所述多個光偵測器120中相鄰的光偵測器之間連續延伸。
圖4A示出圖1所示影像感測器的一些替代性實施例的剖視圖400a，其中半導體基底104包括設置於半導體基底104的背側表面104b上的多個突出部402。在各種實施例中，所述多個突出部402在光偵測器120上方在半導體基底104中提供非平圖案(non-flat pattern)(例如，鋸齒圖案(jig-saw pattern))，且被配置成增大用於設置於半導體基底104的背側表面104b上的入射光的光接收表面積。因此，突出部402會提高光偵測器120的敏感度及/或QE，藉此提高影像感測器的整體效能。鈍化層130及第一 介電層202與突出部402的形狀共形，其中鈍化層直接接觸突出部402。在各種實施例中，第二介電層204包括多個上部突出部，所述多個上部突出部在半導體基底104的頂表面下方延伸且相鄰於突出部402。在一些實施例中，第二介電層204的上部突出部具有與半導體基底104的突出部402相同的形狀(例如，三角形形狀)。在又進一步的實施例中，隔離結構122的上部部分122up的高度h1大於突出部402的高度hp。此部分地有利於讓隔離結構122足夠高以減輕相鄰的光偵測器120之間的串擾。在又進一步的實施例中，隔離結構122的高度ht小於半導體基底104的高度hs。
圖4B示出圖4A所示影像感測器的一些替代性實施例的剖視圖400b，其中隔離結構122自第三介電層206連續延伸至STI結構118。在各種實施例中，隔離結構122的底表面直接接觸STI結構118的頂表面。
圖5A示出圖4A所示影像感測器的一些替代性實施例的剖視圖500a，其中上部介電結構132中設置有金屬柵格結構502，且金屬柵格結構502上覆於隔離結構122之上。
金屬柵格結構502包括側壁，所述側壁界定直接上覆於所述多個光偵測器120中對應的光偵測器之上的多個開口。在一些實施例中，金屬柵格結構502包括一或多個金屬層，所述一或多個金屬層被配置成減少所述多個光偵測器120中相鄰的光偵測器之間的串擾，藉此增大所述影像感測器的光學隔離。舉例而言，由於金屬柵格結構502的金屬材料及佈局，設置於半導體基底104 的背側表面104b上的入射光(例如，傾斜入射光)可朝向對應的光偵測器120反射離開金屬柵格結構502(例如，反射離開金屬柵格結構502的側壁)。金屬柵格結構502可例如為或包含鎢、鋁、另一金屬材料或前述者的任意組合。在又進一步的實施例中，金屬柵格結構502與溝渠填充層128包含相同的材料(例如，鎢、鋁等)。在進一步的實施例中，金屬柵格結構502包含與導電接墊134不同的材料。在一些實施例中，金屬柵格結構502的高度小於隔離結構122的上部部分122up的高度h1。
金屬柵格結構502的底表面直接接觸溝渠填充層128的頂表面。在各種實施例中，金屬柵格結構502與溝渠填充層128之間未設置介電材料(例如，來自上部介電結構132)。由於金屬柵格結構502直接接觸溝渠填充層128，因此減輕了相對於半導體基底104的背側表面104b以一角度設置的入射光通過金屬柵格結構502與溝渠填充層128之間的空間的情況。相反，入射光可朝向對應的光偵測器120反射離開隔離結構122的上部部分122up的側壁及/或離開金屬柵格結構502的側壁。此會部分地進一步增大光偵測器120之間的光學隔離，且進一步提高所述影像感測器的整體效能。在又進一步的實施例中，金屬柵格結構502直接上覆於隔離結構122之上，且具有對應於隔離結構122的柵格佈局的柵格狀佈局(例如，如圖3中所示)。在又進一步的實施例中，金屬柵格結構502的中心與隔離結構122的中心對準。
圖5B示出圖5A所示影像感測器的一些替代性實施例 的剖視圖500b，其中金屬柵格結構502朝向周邊區105在側向上偏移。金屬柵格結構502包括直接上覆於溝渠填充層128的第一隔離結構段128a之上的第一柵格段502a。在一些實施例中，第一隔離結構段128a的中心504自第一柵格段502a的中心506在側向上偏離非零距離d1。在各種實施例中，金屬柵格結構502的中心自隔離結構122的中心朝向周邊區105在側向上偏移距離d1。使金屬柵格結構502朝向周邊區105在側向上偏移會在增加設置於半導體基底104的畫素區103上的入射光的同時阻擋入射光進入周邊區105。
圖5C示出圖5A所示影像感測器的一些替代性實施例的剖視圖500c，其中金屬柵格結構502與溝渠填充層128包含相同的材料(例如，金屬材料(例如鎢、鋁等))且是單一連續的結構。在一些實施例中，金屬柵格結構502及溝渠填充層128是藉由單一沈積製程形成。
圖5D示出圖5A所示影像感測器的一些替代性實施例的剖視圖500d，其中隔離結構122的高度ht小於半導體基底104的高度hs。
圖6至圖17示出形成影像感測器的方法的一些實施例的剖視圖600至剖視圖1700，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。儘管圖6至圖17中所示剖視圖600至剖視圖1700是參照一種方法闡述，然而應理解，圖6至圖17中所示結構不限於所述方法，而是可獨立於所述方法之 外單獨成立。此外，儘管圖6至圖17被闡述為一系列動作，然而應理解，該些動作並非限制性的，此乃因在其他實施例中所述動作的次序可發生變更，且所揭露方法亦適用於其他結構。在其他實施例中，所示出及/或所闡述的一些動作可被全部省略或部分省略。
如圖6所示剖視圖600中所示，提供半導體基底104，且在半導體基底104的畫素區103中形成多個光偵測器120。半導體基底104可例如為或包含單晶矽、磊晶矽、鍺、矽鍺、絕緣體上矽(SOI)基底、另一半導體材料、前述者的任意組合或類似材料。在一些實施例中，半導體基底104具有第一摻雜類型(例如，p型)。在各種實施例中，每一光偵測器120包括半導體基底104的具有與第一摻雜類型(例如，p型)相反的第二摻雜類型(例如，n型)的區。在一些實施例中，可藉由選擇性離子植入製程形成光偵測器120，所述選擇性離子植入製程利用半導體基底104的前側表面104f上的遮罩層(masking layer)(未示出)來選擇性地將離子植入至半導體基底104中。
如圖7所示剖視圖700中所示，在半導體基底104的前側表面104f中形成淺溝渠隔離(STI)結構118。STI結構118可例如為或包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、另一適合的介電材料或前述者的任意組合。在各種實施例中，用於形成STI結構118的方法包括：對半導體基底104的前側表面104f進行圖案化，以形成延伸至前側表面104f中的溝渠；在溝渠中沈積(例如，藉由化學氣相沈積(chemical vapor deposition，CVD)、 物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、熱氧化等)介電材料；以及對介電材料實行平坦化製程(planarization process)(例如，蝕刻製程、化學機械平坦化(chemical mechanical planarization，CMP)製程等)。
如圖8所示剖視圖800中所示，在半導體基底104的前側表面104f上形成多個畫素裝置112及內連線結構102。在一些實施例中，畫素裝置112中的每一者包括閘電極116及閘極介電層114，閘極介電層114設置於閘電極116與半導體基底104之間。在一些實施例中，用於形成畫素裝置112的製程包括：在半導體基底104之上沈積(例如，藉由CVD、PVD、ALD等)閘極介電材料；在閘極介電材料之上沈積(例如，藉由CVD、PVD、ALD、電鍍、無電鍍覆(electroless plating)等)閘電極材料；以及對閘電極材料及閘極介電材料進行圖案化。
此外，內連線結構包括內連線介電結構106、多個導線108及多個導通孔110。在各種實施例中，可藉由一或多種沈積製程(例如PVD製程、CVD製程、ALD製程或者另一適合的生長或沈積製程)形成內連線介電結構106。在一些實施例中，可藉由一或多個沈積製程、一或多個圖案化製程、一或多個平坦化製程、一些其他適合的製程或前述者的任意組合來形成所述多個導線108及/或所述多個導通孔110。舉例而言，可藉由一或多個單鑲嵌製程(single damascene process)、一或多個雙鑲嵌製程(dual damascene process)、其他製作製程或前述者的任意組合來形成所述多個導線108及所述多個導通孔110。
如圖9所示剖視圖900中所示，在半導體基底104的背側表面104b上沈積鈍化層130，且在鈍化層130上沈積第一介電層202。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者另一適合的生長或沈積製程來沈積鈍化層130及第一介電層202。在一些實施例中，鈍化層130包含高介電常數介電材料，而第一介電層202包含介電常數低於鈍化層130的氧化物(例如，二氧化矽)。
如圖10所示剖視圖1000中所示，在第一介電層202上沈積第二介電層204。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者另一適合的生長或沈積製程來沈積第二介電層204。在進一步的實施例中，對第二介電層204實行平坦化製程(例如，CMP製程)，進而使得第二介電層204的頂表面為實質上平的。在又進一步的實施例中，第二介電層204的厚度大於第一介電層202的厚度，且大於鈍化層130的厚度。
如圖11所示剖視圖1100中所示，對半導體基底104的背側表面104b實行圖案化製程，以形成延伸至背側表面104b中的隔離開口1102。在一些實施例中，圖案化製程包括：在第二介電層204之上形成遮罩層(未示出)；根據遮罩層來蝕刻(例如，藉由乾式蝕刻製程(dry etch process)、濕式蝕刻製程(wet etch process)等)半導體基底104；以及移除遮罩層。
如圖12所示剖視圖1200中所示，在半導體基底104之上沈積對隔離開口1102進行襯墊的第一襯墊層124，且在第一襯墊層124之上沈積第二襯墊層126。在一些實施例中，分別藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來沈積第一襯墊層124及第二襯墊層126。第一襯墊層124可例如為或包含高介電常數介電材料(例如氧化鋁、氧化鉿、氧化鈦)、另一高介電常數介電材料、另一介電材料或前述者的任意組合。第二襯墊層126可例如為或包含二氧化矽、另一適合的介電材料或類似材料。
如圖13所示剖視圖1300中所示，在第二襯墊層126之上及隔離開口(圖12所示1102)內沈積溝渠填充層128。在各種實施例中，藉由CVD製程、PVD製程、ALD製程、電鍍、無電鍍覆或者另一適合的生長或沈積製程在第二襯墊層126之上沈積溝渠填充層128。溝渠填充層128可例如為或包含複晶矽、經摻雜複晶矽、金屬(例如鎢、鋁)、另一金屬材料或前述者的任意組合。在一些實施例中，在沈積溝渠填充層128之前，可實行毯覆式蝕刻製程(blanket etch process)以移除第二襯墊層126及/或第一襯墊層124的設置於第二介電層204的頂表面上的部分(未示出)。在各種實施例中，在毯覆式蝕刻製程之後，第一襯墊層124及第二襯墊層126的頂表面對位於第二介電層204的頂表面(例如，如圖2中所示)。
如圖14所示剖視圖1400中所示，實行移除製程以自第 二介電層204之上移除過量的材料，藉此形成延伸至半導體基底104中的隔離結構122。在一些實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行蝕刻製程，以自第二介電層204之上移除過量的材料。在各種實施例中，蝕刻製程包括乾式蝕刻、毯覆式蝕刻或類似製程。蝕刻製程可過蝕刻(over etch)並移除第二介電層204的至少一部分。在又進一步的實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行CMP製程，直至到達第二介電層204的頂表面為止。在各種實施例中，隔離結構122的頂表面與第二介電層204的頂表面共面。此外，實行移除製程，進而使得隔離結構122包括在半導體基底104上方延伸且具有高度h1的上部部分122up。在各種實施例中，隔離結構122的上部部分122up的高度h1介於約800埃至約1300埃的範圍內、介於約800埃至約1050埃的範圍內、介於約1050埃至約1300埃的範圍內或者為一些其他適合的值。在又進一步的實施例中，隔離結構122的高度ht小於半導體基底104的高度hs。
如圖15所示剖視圖1500中所示，在隔離結構122之上沈積第三介電層206，且實行圖案化製程以在半導體基底104的周邊區105中形成開口1502。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來沈積第三介電層206。在各種實施例中，圖案化製程包括：在第三介電層206之上形成遮罩層(未示出)；根據遮罩層實行蝕刻製程(例 如，乾式蝕刻、濕式蝕刻等)；以及移除遮罩層。開口1502暴露出半導體基底104的背側表面104b的位於周邊區105中的一部分。
如圖16所示剖視圖1600中所示，在周邊區105中在開口(圖15所示1502)內及半導體基底104的背側表面104b上形成導電接墊134。在一些實施例中，用於形成導電接墊134的製程包括：在半導體基底104之上及開口(圖15所示1502)內沈積(例如，藉由CVD、PVD、ALD、電鍍、無電鍍覆等)導電材料；以及對所述導電材料進行圖案化。導電接墊134可例如為或包含鋁、銅、鈦、鎢、另一導電材料或前述者的任意組合。在各種實施例中，溝渠填充層128包含第一金屬材料，而導電接墊134包含不同於第一金屬材料的第二金屬材料。
如圖17所示剖視圖1700中所示，在第三介電層206及導電接墊134之上形成第四介電層208，藉此形成上部介電結構132。此外，在第四介電層208上形成多個微透鏡136。上部介電結構132包括第一介電層202、第二介電層204、第三介電層206及第四介電層208。在一些實施例中，對第四介電層208實行平坦化製程(例如，CMP製程)，進而使得上部介電結構132具有厚度t1。在一些實施例中，厚度t1為約4700埃、介於約3000埃至約6000埃的範圍內或者為一些其他適合的值。
圖18至圖25示出形成影像感測器的方法的一些實施例的剖視圖1800至剖視圖2500，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。儘管圖18至圖25中所 示剖視圖1800至剖視圖2500是參照一種方法闡述，然而應理解，圖18至圖25中所示結構不限於所述方法，而是可獨立於所述方法之外單獨成立。此外，儘管圖18至圖25被闡述為一系列動作，然而應理解，該些動作並非限制性的，此乃因在其他實施例中所述動作的次序可發生變更，且所揭露方法亦適用於其他結構。在其他實施例中，所示出及/或所闡述的一些動作可被全部省略或部分省略。
如圖18所示剖視圖1800中所示，在半導體基底104的背側表面104b上形成鈍化層130、第一介電層及第二介電層204。在一些實施例中，如圖6至圖10中所示及/或所述般形成圖18所示結構。
如圖19所示剖視圖1900中所示，對半導體基底104的背側表面104b實行圖案化製程，以形成延伸至背側表面104b中的隔離開口1902。在一些實施例中，圖案化製程包括：在第二介電層204之上形成遮罩層(未示出)；根據遮罩層來蝕刻(例如，藉由乾式蝕刻製程、濕式蝕刻製程等)半導體基底104；以及移除遮罩層。在各種實施例中，實行圖案化製程，直至到達STI結構118的頂表面為止。
如圖20所示剖視圖2000中所示，在半導體基底104之上沈積對隔離開口1902進行襯墊的第一襯墊層124，且在第一襯墊層124之上沈積第二襯墊層126。在一些實施例中，分別藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積 製程來沈積第一襯墊層124及第二襯墊層126。第一襯墊層124可例如為或包含高介電常數介電材料(例如氧化鋁、氧化鉿、氧化鈦)、另一高介電常數介電材料、另一介電材料或前述者的任意組合。第二襯墊層126可例如為或包含二氧化矽、另一適合的介電材料或類似材料。
如圖21所示剖視圖2100中所示，在第二襯墊層126之上及隔離開口(圖20所示1902)內沈積溝渠填充層128。在各種實施例中，藉由CVD製程、PVD製程、ALD製程、電鍍、無電鍍覆或另一適合的生長或沈積製程在第二襯墊層126之上沈積溝渠填充層128。溝渠填充層128可例如為或包含複晶矽、經摻雜複晶矽、金屬(例如鎢、鋁)、另一金屬材料或前述者的任意組合。在一些實施例中，在沈積溝渠填充層128之前，可實行毯覆式蝕刻製程以移除第二襯墊層126及/或第一襯墊層124的設置於第二介電層204的頂表面上的部分(未示出)。在各種實施例中，在毯覆式蝕刻製程之後，第一襯墊層124及第二襯墊層126的頂表面對位於第二介電層204的頂表面(例如，如圖2中所示)。
如圖22所示剖視圖2200中所示，實行移除製程以自第二介電層204之上移除過量的材料，藉此形成延伸至半導體基底104中的隔離結構122。在一些實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行蝕刻製程，以自第二介電層204之上移除過量的材料。在各種實施例中，蝕刻製程包括乾式蝕刻、毯覆式蝕刻或類似製程。蝕刻製程可過蝕刻 並移除第二介電層204的至少一部分。在又進一步的實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行CMP製程，直至到達第二介電層204的頂表面為止。在各種實施例中，隔離結構122的頂表面與第二介電層204的頂表面共面。此外，實行移除製程，進而使得隔離結構122包括在半導體基底104上方延伸且具有高度h1的上部部分122up。在各種實施例中，隔離結構122的上部部分122up的高度h1介於約800埃至約1300埃的範圍內、介於約800埃至約1050埃的範圍內、介於約1050埃至約1300埃的範圍內或者為一些其他適合的值。在又進一步的實施例中，隔離結構122的高度ht大於半導體基底104的高度hs。
如圖23所示剖視圖2300中所示，在隔離結構122之上沈積第三介電層206，且實行圖案化製程以在半導體基底104的周邊區105中形成開口2302。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來沈積第三介電層206。在各種實施例中，圖案化製程包括：在第三介電層206之上形成遮罩層(未示出)；根據遮罩層實行蝕刻製程(例如，乾式蝕刻、濕式蝕刻等)；以及移除遮罩層。開口2302暴露出半導體基底104的背側表面104b的位於周邊區105中的一部分。
如圖24所示剖視圖2400中所示，在周邊區105中在開口(圖23所示2302)內及半導體基底104的背側表面104b上形成導電接墊134。在一些實施例中，用於形成導電接墊134的製程 包括：在半導體基底104之上及開口(圖23所示2302)內沈積(例如，藉由CVD、PVD、ALD、電鍍、無電鍍覆等)導電材料；以及對所述導電材料進行圖案化。導電接墊134可例如為或包含鋁、銅、鈦、鎢、另一導電材料或前述者的任意組合。在各種實施例中，溝渠填充層128包含第一金屬材料，而導電接墊134包含不同於第一金屬材料的第二金屬材料。
如圖25所示剖視圖2500中所示，在第三介電層206及導電接墊134之上形成第四介電層208，藉此形成上部介電結構132。此外，在第四介電層208上形成多個微透鏡136。上部介電結構132包括第一介電層202、第二介電層204、第三介電層206及第四介電層208。在一些實施例中，對第四介電層208實行平坦化製程(例如，CMP製程)，進而使得上部介電結構132具有厚度t1。在一些實施例中，厚度t1為約4700埃、介於約3000埃至約6000埃的範圍內或者為一些其他適合的值。
圖26至圖36示出形成影像感測器的方法的一些實施例的剖視圖2600至剖視圖3600，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。儘管圖26至圖36中所示剖視圖2600至剖視圖3600是參照一種方法闡述，然而應理解，圖26至圖36中所示結構不限於所述方法，而是可獨立於所述方法之外單獨成立。此外，儘管圖26至圖36被闡述為一系列動作，然而應理解，該些動作並非限制性的，此乃因在其他實施例中所述動作的次序可發生變更，且所揭露方法亦適用於其他結構。在其他 實施例中，所示出及/或所闡述的一些動作可被全部省略或部分省略。
如圖26所示剖視圖2600中所示，在半導體基底104內形成多個光偵測器120，且在半導體基底104的前側表面104f上形成多個畫素裝置112及內連線結構102。在一些實施例中，如圖6至圖8中所示及/或所述般形成圖26所示結構。
如圖27所示剖視圖2700中所示，對半導體基底104的背側表面104b實行蝕刻製程，以在光偵測器120之上形成多個突出部402。在一些實施例中，蝕刻製程包括濕式蝕刻、乾式蝕刻、另一適合的蝕刻或前述者的任意組合。在各種實施例中，蝕刻製程包括：在背側表面104b之上形成遮罩層(未示出)；根據遮罩層蝕刻(例如，藉由乾式蝕刻製程、濕式蝕刻製程等)半導體基底104；以及移除遮罩層。
如圖28所示剖視圖2800中所示，在半導體基底104的背側表面104b上沈積鈍化層130，且在鈍化層130上沈積第一介電層202。藉由共形沈積製程沈積鈍化層130及第一介電層202，且鈍化層130及第一介電層202與突出部402的形狀共形。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者另一適合的生長或沈積製程來沈積鈍化層130及第一介電層202。在一些實施例中，鈍化層130包含高介電常數介電材料，而第一介電層202包含介電常數低於鈍化層130的氧化物(例如，二氧化矽)。
如圖29所示剖視圖2900中所示，在第一介電層202上 沈積第二介電層204。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者另一適合的生長或沈積製程來沈積第二介電層204。在進一步的實施例中，對第二介電層204實行平坦化製程(例如，CMP製程)，進而使得第二介電層204的頂表面為實質上平的。在又進一步的實施例中，第二介電層204的厚度大於第一介電層202的厚度，且大於鈍化層130的厚度。
如圖30所示剖視圖3000中所示，對半導體基底104的背側表面104b實行圖案化製程，以形成延伸至背側表面104b中的隔離開口3002。在一些實施例中，圖案化製程包括：在第二介電層204之上形成遮罩層(未示出)；根據遮罩層蝕刻(例如，藉由乾式蝕刻製程、濕式蝕刻製程等)半導體基底104；以及移除遮罩層。
如圖31所示剖視圖3100中所示，在半導體基底104之上沈積對隔離開口3002進行襯墊的第一襯墊層124，且在第一襯墊層124之上沈積第二襯墊層126。在一些實施例中，分別藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來沈積第一襯墊層124及第二襯墊層126。第一襯墊層124可例如為或包含高介電常數介電材料(例如氧化鋁、氧化鉿、氧化鈦)、另一高介電常數介電材料、另一介電材料或前述者的任意組合。第二襯墊層126可例如為或包含二氧化矽、另一適合的介電材料或類似材料。
如圖32所示剖視圖3200中所示，在第二襯墊層126之 上及隔離開口(圖31所示3002)內沈積溝渠填充層128。在各種實施例中，藉由CVD製程、PVD製程、ALD製程、電鍍、無電鍍覆或者另一適合的生長或沈積製程在第二襯墊層126之上沈積溝渠填充層128。溝渠填充層128可例如為或包含複晶矽、經摻雜複晶矽、金屬(例如鎢、鋁)、另一金屬材料或前述者的任意組合。在一些實施例中，在沈積溝渠填充層128之前，可實行毯覆式蝕刻製程以移除第二襯墊層126及/或第一襯墊層124的設置於第二介電層204的頂表面上的部分(未示出)。在各種實施例中，在毯覆式蝕刻製程之後，第一襯墊層124及第二襯墊層126的頂表面對位於第二介電層204的頂表面(例如，如圖2中所示)。
如圖33所示剖視圖3300中所示，實行移除製程以自第二介電層204之上移除過量的材料，藉此形成延伸至半導體基底104中的隔離結構122。在一些實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行蝕刻製程，以自第二介電層204之上移除過量的材料。在各種實施例中，蝕刻製程包括乾式蝕刻、毯覆式蝕刻或類似製程。蝕刻製程可過蝕刻並移除第二介電層204的至少一部分。在又進一步的實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行CMP製程，直至到達第二介電層204的頂表面為止。在各種實施例中，隔離結構122的頂表面與第二介電層204的頂表面共面。此外，實行移除製程，進而使得隔離結構122包括在半導體基底104上方延伸且具有高度h1的上部部分122up。在各 種實施例中，隔離結構122的上部部分122up的高度h1介於約800埃至約1300埃的範圍內、介於約800埃至約1050埃的範圍內、介於約1050埃至約1300埃的範圍內或者為一些其他適合的值。在又進一步的實施例中，隔離結構122的高度ht小於半導體基底104的高度hs。
如圖34所示剖視圖3400中所示，在隔離結構122之上沈積第三介電層206，且實行圖案化製程以在半導體基底104的周邊區105中形成開口3402。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來沈積第三介電層206。在各種實施例中，圖案化製程包括：在第三介電層206之上形成遮罩層(未示出)；根據遮罩層實行蝕刻製程(例如，乾式蝕刻、濕式蝕刻等)；以及移除遮罩層。開口3402暴露出半導體基底104的背側表面104b的位於周邊區105中的一部分。
如圖35所示剖視圖3500中所示，在周邊區105中在開口(圖34所示3402)內及半導體基底104的背側表面104b上形成導電接墊134。在一些實施例中，用於形成導電接墊134的製程包括：在半導體基底104之上及開口(圖34所示3402)內沈積(例如，藉由CVD、PVD、ALD、電鍍、無電鍍覆等)導電材料；以及對所述導電材料進行圖案化。導電接墊134可例如為或包含鋁、銅、鈦、鎢、另一導電材料或前述者的任意組合。在各種實施例中，溝渠填充層128包含第一金屬材料，而導電接墊134包含不同於第一金屬材料的第二金屬材料。
如圖36所示剖視圖3600中所示，在第三介電層206及導電接墊134之上形成第四介電層208，藉此形成上部介電結構132。此外，在第四介電層208上形成多個微透鏡136。上部介電結構132包括第一介電層202、第二介電層204、第三介電層206及第四介電層208。在一些實施例中，對第四介電層208實行平坦化製程(例如，CMP製程)，進而使得上部介電結構132具有厚度t1。在一些實施例中，厚度t1為約4700埃、介於約3000埃至約6000埃的範圍內或者為一些其他適合的值。
圖37至圖45示出形成影像感測器的方法的一些實施例的剖視圖3700至剖視圖4500，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。儘管圖37至圖45中所示剖視圖3700至剖視圖4500是參照一種方法闡述，然而應理解，圖37至圖45中所示結構不限於所述方法，而是可獨立於所述方法之外單獨成立。此外，儘管圖37至圖45被闡述為一系列動作，然而應理解，該些動作並非限制性的，此乃因在其他實施例中所述動作的次序可發生變更，且所揭露方法亦適用於其他結構。在其他實施例中，所示出及/或所闡述的一些動作可被全部省略或部分省略。
如圖37所示剖視圖3700中所示，在半導體基底104的背側表面104b上形成多個突出部402，且在所述多個突出部402之上形成鈍化層130、第一介電層202及第二介電層204。在一些實施例中，如圖26至圖29中所示及/或所述般形成圖37所示結 構。
如圖38所示剖視圖3800中所示，對半導體基底104的背側表面104b實行圖案化製程，以形成延伸至背側表面104b中的隔離開口3802。在一些實施例中，圖案化製程包括：在第二介電層204之上形成遮罩層(未示出)；根據遮罩層蝕刻(例如，藉由乾式蝕刻製程、濕式蝕刻製程等)半導體基底104；以及移除遮罩層。在各種實施例中，實行圖案化製程，直至到達STI結構118的頂表面為止。在又進一步的實施例中，實行圖案化製程，進而使得隔離開口3802的底部在垂直方向上設置於STI結構118的頂表面上方(例如，如圖11中所示)(未示出)。
如圖39所示剖視圖3900中所示，在半導體基底104之上沈積對隔離開口3802進行襯墊的第一襯墊層124，且在第一襯墊層124之上沈積第二襯墊層126。在一些實施例中，分別藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來沈積第一襯墊層124及第二襯墊層126。第一襯墊層124可例如為或包含高介電常數介電材料(例如氧化鋁、氧化鉿、氧化鈦)、另一高介電常數介電材料、另一介電材料或前述者的任意組合。第二襯墊層126可例如為或包含二氧化矽、另一適合的介電材料或類似材料。
如圖40所示剖視圖4000中所示，在第二襯墊層126之上及隔離開口(圖39所示3802)內沈積溝渠填充層128。在各種實施例中，藉由CVD製程、PVD製程、ALD製程、電鍍、無電鍍 覆或另一適合的生長或沈積製程在第二襯墊層126之上沈積溝渠填充層128。溝渠填充層128可例如為或包含複晶矽、經摻雜複晶矽、金屬(例如鎢、鋁)、另一金屬材料或前述者的任意組合。在一些實施例中，在沈積溝渠填充層128之前，可實行毯覆式蝕刻製程以移除第二襯墊層126及/或第一襯墊層124的設置於第二介電層204的頂表面上的部分(未示出)。在各種實施例中，在毯覆式蝕刻製程之後，第一襯墊層124及第二襯墊層126的頂表面對位於第二介電層204的頂表面(例如，如圖2中所示)。
如圖41所示剖視圖4100中所示，實行移除製程以自第二介電層204之上移除過量的材料，藉此形成延伸至半導體基底104中的隔離結構122。在一些實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行蝕刻製程，以自第二介電層204之上移除過量的材料。在各種實施例中，蝕刻製程包括乾式蝕刻、毯覆式蝕刻或類似製程。蝕刻製程可過蝕刻並移除第二介電層204的至少一部分。在又進一步的實施例中，移除製程包括在第一襯墊層124、第二襯墊層126及/或溝渠填充層128中實行CMP製程，直至到達第二介電層204的頂表面為止。在各種實施例中，隔離結構122的頂表面與第二介電層204的頂表面共面。此外，實行移除製程，進而使得隔離結構122包括在半導體基底104上方延伸且具有高度h1的上部部分122up。在各種實施例中，隔離結構122的上部部分122up的高度h1介於約800埃至約1300埃的範圍內、介於約800埃至約1050埃的範圍 內、介於約1050埃至約1300埃的範圍內或者為一些其他適合的值。在一些實施例中，隔離結構122的高度ht大於半導體基底104的高度hs。在又進一步的實施例中，將隔離結構122形成為使得隔離結構122的高度ht小於半導體基底104的高度hs(例如，如圖5D中所示)。
如圖42所示剖視圖4200中所示，在隔離結構122上形成金屬柵格結構502。在一些實施例中，用於形成金屬柵格結構502的製程包括：在半導體基底104的背側表面104b之上沈積(例如，藉由CVD製程、PVD製程、ALD製程、電鍍、無電鍍覆等)金屬材料；以及對所述金屬材料進行圖案化。在進一步的實施例中，金屬柵格結構502與隔離結構122同時形成，其中金屬柵格結構502是根據圖41所示移除製程而界定，且金屬柵格結構502與溝渠填充層128是單一連續結構(例如，如圖5C中所示及/或所述)。在又進一步的實施例中，實行圖案化製程，進而使得金屬柵格結構502的中心在朝向半導體基底104的周邊區105的方向上自隔離結構122的中心偏移(例如，如圖5B中所示及/或所述)。在各種實施例中，金屬柵格結構502包含與溝渠填充層128相同的金屬材料。
如圖43所示剖視圖4300中所示，在金屬柵格結構502之上沈積第三介電層206，且實行圖案化製程以在半導體基底104的周邊區105中形成開口4302。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或者一些其他適合的生長或沈積製程來 沈積第三介電層206。在各種實施例中，圖案化製程包括：在第三介電層206之上形成遮罩層(未示出)；根據遮罩層實行蝕刻製程(例如，乾式蝕刻、濕式蝕刻等)；以及移除遮罩層。開口4302暴露出半導體基底104的背側表面104b的位於周邊區105中的一部分。
如圖44所示剖視圖4400中所示，在周邊區105中在開口(圖43所示4302)內及半導體基底104的背側表面104b上形成導電接墊134。在一些實施例中，用於形成導電接墊134的製程包括：在半導體基底104之上及開口(圖43所示4302)內沈積(例如，藉由CVD、PVD、ALD、電鍍、無電鍍覆等)導電材料；以及對所述導電材料進行圖案化。導電接墊134可例如為或包含鋁、銅、鈦、鎢、另一導電材料或前述者的任意組合。在各種實施例中，溝渠填充層128及/或金屬柵格結構502包含第一金屬材料，且導電接墊134包含不同於第一金屬材料的第二金屬材料。
如圖45所示剖視圖4500中所示，在第三介電層206及導電接墊134之上形成第四介電層208，藉此形成上部介電結構132。此外，在第四介電層208上形成多個微透鏡136。上部介電結構132包括第一介電層202、第二介電層204、第三介電層206及第四介電層208。在一些實施例中，對第四介電層208實行平坦化製程(例如，CMP製程)，進而使得上部介電結構132具有厚度t1。在一些實施例中，厚度t1為約4700埃、介於約3000埃至約6000埃的範圍內或者為一些其他適合的值。
圖46示出形成影像感測器的方法4600，所述影像感測器包括在半導體基底上方突出至上部介電結構中的隔離結構。儘管方法4600被示出及/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示出的次序或動作。因此，在一些實施例中，所述動作可以與所示出的次序不同的次序來施行，及/或可同時施行。此外，在一些實施例中，所示出的動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間施行或者與其他動作或子動作同時施行。在一些實施例中，可省略一些所示出的動作或事件，且可包括其他未示出的動作或事件。
在動作4602處，在半導體基底內形成多個光偵測器。圖6示出與動作4602的一些實施例對應的剖視圖600。
在動作4604處，在半導體基底的前側表面上形成多個畫素裝置以及內連線結構。圖8示出與動作4604的一些實施例對應的剖視圖800。
在動作4606處，對半導體基底的背側表面實行蝕刻製程，以在半導體基底中在光偵測器之上形成多個突出部。圖27示出與動作4606的一些實施例對應的剖視圖2700。
在動作4608處，在半導體基底的背側表面上沈積第一介電層及第二介電層。圖9及圖10示出與動作4608的各種實施例對應的剖視圖900及剖視圖1000。圖28及圖29示出與動作4608的一些實施例對應的剖視圖2800及剖視圖2900。
在動作4610處，對第一介電層、第二介電層及背側表 面進行圖案化以在半導體基底中形成隔離開口。圖11示出與動作4610的各種實施例對應的剖視圖1100。圖19示出與動作4610的一些實施例對應的剖視圖1900。圖30示出與動作4610的其他實施例對應的剖視圖3000。圖38示出與動作4610的進一步的實施例對應的剖視圖3800。
在動作4612處，在隔離開口中形成第一襯墊層、第二襯墊層及溝渠填充層。圖12及圖13示出與動作4612的各種實施例對應的剖視圖1200及剖視圖1300。圖20及圖21示出與動作4612的一些實施例對應的剖視圖2000及剖視圖2100。圖31及圖32示出與動作4612的其他實施例對應的剖視圖3100及剖視圖3200。圖39及圖40示出與動作4612的進一步的實施例對應的剖視圖3900及剖視圖4000。
在動作4614處，對第一襯墊層、第二襯墊層及溝渠填充層實行移除製程，以形成具有在半導體基底的背側表面上方延伸的上部部分的隔離結構。圖14示出與動作4614的各種實施例對應的剖視圖1400。圖22示出與動作4614的一些實施例對應的剖視圖2200。圖33示出與動作4614的其他實施例對應的剖視圖3300。圖41示出與動作4614的進一步的實施例對應的剖視圖4100。
在動作4616處，在隔離結構上形成金屬柵格結構，其中金屬柵格結構直接接觸溝渠填充層。圖42示出與動作4616的各種實施例對應的剖視圖4200。
在動作4618處，在隔離結構之上形成第三介電層。圖 15示出與動作4618的各種實施例對應的剖視圖1500。圖23示出與動作4618的一些實施例對應的剖視圖2300。圖34示出與動作4618的其他實施例對應的剖視圖3400。圖43示出與動作4618的進一步的實施例對應的剖視圖4300。
在動作4620處，在半導體基底的背側表面上與所述多個光偵測器在側向上相鄰的周邊區中形成導電接墊。圖16示出與動作4620的各種實施例對應的剖視圖1600。圖24示出與動作4620的一些實施例對應的剖視圖2400。圖35示出與動作4620的其他實施例對應的剖視圖3500。圖44示出與動作4620的進一步的實施例對應的剖視圖4400。
在動作4622處，在隔離結構及導電接墊之上形成第四介電層。圖17示出與動作4622的各種實施例對應的剖視圖1700。圖25示出與動作4622的一些實施例對應的剖視圖2500。圖36示出與動作4622的其他實施例對應的剖視圖3600。圖45示出與動作4622的進一步的實施例對應的剖視圖4500。
因此，在一些實施例中，本揭露是有關於一種影像感測器，所述影像感測器包括多個光偵測器以及隔離結構，所述多個光偵測器設置於半導體基底中，所述隔離結構設置於半導體基底中且具有在半導體基底的背側表面上方突出的上部部分。
在一些實施例中，本申請案提供一種影像感測器，所述影像感測器包括：光偵測器，設置於半導體基底內；介電結構，設置於半導體基底的第一側上；以及隔離結構，自介電結構延伸至半 導體基底的第一側中，其中隔離結構在側向上包繞於光偵測器周圍且包括上部部分，所述上部部分設置於半導體基底的第一側上方且直接接觸介電結構的側壁，且其中隔離結構包含第一材料，所述第一材料不同於介電結構的第二材料。在實施例中，隔離結構包括溝渠填充層及設置於半導體基底與溝渠填充層之間的第一襯墊層，其中溝渠填充層包含第一材料，且第一襯墊層包含不同於第一材料的第三材料，其中第一材料包括金屬。在實施例中，第三材料不同於第二材料。在實施例中，隔離結構更包括設置於溝渠填充層與第一襯墊層之間的第二襯墊層，其中第二襯墊層包含第二材料。在實施例中，所述影像感測器更包括：金屬柵格結構，上覆於隔離結構之上且直接接觸隔離結構的頂表面。在實施例中，隔離結構的上部部分的高度大於金屬柵格結構的高度。在實施例中，隔離結構的高度大於半導體基底的高度。在實施例中，所述影像感測器更包括：鈍化層，設置於介電結構與半導體基底的第一側之間，其中隔離結構的頂表面在垂直方向上位於鈍化層的頂表面上方。在實施例中，所述影像感測器更包括：金屬反射器，在半導體基底的第一側之上設置於介電結構內，其中隔離結構的頂表面設置於金屬反射器的上表面與下表面之間。
在一些實施例中，本申請案提供一種影像感測器，所述影像感測器包括：光偵測器，設置於半導體基底內，其中半導體基底包括與第二側相對的第一側；內連線結構，設置於半導體基底的第一側上；介電結構，設置於半導體基底的第二側上；金屬柵格結 構，設置於介電結構內，其中金屬柵格結構自半導體基底的第二側在垂直方向上偏離第一距離，其中光偵測器在金屬柵格結構的相對的側壁之間間隔排列；以及隔離結構，設置於半導體基底中，其中隔離結構包括上部部分，所述上部部分自半導體基底的第二側沿著第一距離連續延伸至金屬柵格結構的底表面。在實施例中，隔離結構的上部部分的高度介於約800埃至約1300埃的範圍內。在實施例中，隔離結構包括溝渠填充層，其中溝渠填充層及金屬柵格結構包含第一金屬材料。在實施例中，隔離結構更包括第一襯墊層及第二襯墊層，第一襯墊層設置於溝渠填充層與半導體基底之間，第二襯墊層設置於第一襯墊層與溝渠填充層之間，其中第一襯墊層的頂表面及第二襯墊層的頂表面直接接觸金屬柵格結構的底表面。在實施例中，所述影像感測器更包括：導電接墊，設置於半導體基底的第二側上，其中隔離結構的頂表面設置於導電接墊的頂表面與下表面之間，且其中導電接墊包含與第一金屬材料不同的第二金屬材料。在實施例中，在溝渠填充層的頂表面與金屬柵格結構的底表面之間不存在介電材料。在實施例中，所述影像感測器更包括：淺溝渠隔離(STI)結構，設置於半導體基底的第一側中，其中STI結構的頂表面直接接觸隔離結構的底表面。
在一些實施例中，本申請案提供一種用於形成影像感測器的方法，所述方法包括：在半導體基底中形成光偵測器，其中半導體基底包括與背側表面相對的前側表面；在半導體基底的前側表面上形成內連線結構；在半導體基底的背側表面上沈積第一介 電層及第二介電層；以及形成延伸至半導體基底的背側表面中的隔離結構，其中隔離結構包括上部部分，所述上部部分在垂直方向上設置於背側表面上方且接觸第二介電層的側壁，其中隔離結構包含第一材料，所述第一材料不同於第二介電層的第二材料。在實施例中，所述方法更包括：在半導體基底的背側表面之上形成金屬柵格結構，其中金屬柵格結構直接接觸隔離結構的頂表面，且其中金屬柵格結構包含第一材料。在實施例中，所述方法更包括：在沈積第一介電層之前，對半導體基底的背側表面進行圖案化以在光偵測器之上形成多個突出部。在實施例中，所述多個突出部的高度小於隔離結構的上部部分的高度。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
100:剖視圖
102:內連線結構
103:畫素區
104:半導體基底
104b:背側表面
104f:前側表面
105:周邊區
106:內連線介電結構
108:導線
110:導通孔
112:畫素裝置
114:閘極介電層
116:閘電極
118:淺溝渠隔離(STI)結構
120:光偵測器
122:隔離結構
122up:上部部分
124:第一襯墊層
126:第二襯墊層
128:溝渠填充層
130:鈍化層
132:上部介電結構
134:導電接墊
136:微透鏡
h1:高度

Claims (10)

  1. 一種影像感測器，包括：光偵測器，設置於半導體基底內；介電結構，設置於所述半導體基底的第一側上並包括下部介電層以及設置於所述下部介電層上方的上部介電層；隔離結構，自所述下部介電層延伸至所述半導體基底的所述第一側中，其中所述隔離結構在側向上包繞於所述光偵測器周圍且包括上部部分，所述上部部分設置於所述半導體基底的所述第一側上方且直接接觸所述下部介電層的側壁；金屬柵格結構，設置於所述上部部分的頂表面；緩衝介電層，共形地覆蓋所述下部介電層及所述金屬柵格結構的頂表面；以及導電接墊，延伸穿過所述緩衝介電層並耦接所述半導體基底的所述第一側，且所述上部介電層覆蓋所述緩衝介電層及所述導電接墊。
  2. 如請求項1所述的影像感測器，其中所述隔離結構包括溝渠填充層、設置於所述半導體基底與所述溝渠填充層之間的第一襯墊層及設置於所述溝渠填充層與所述第一襯墊層之間的第二襯墊層，其中所述溝渠填充層包含所述第一材料，所述第二襯墊層包含所述第二材料，且所述第一襯墊層包含不同於所述第一材料的第三材料，其中所述第一材料包括金屬，且所述第三材料不同於所述第二材料。
  3. 如請求項1所述的影像感測器，其中所述隔離結構的高度大於所述半導體基底的高度。
  4. 如請求項1所述的影像感測器，更包括：鈍化層，設置於所述介電結構與所述半導體基底的所述第一側之間，其中所述隔離結構的頂表面在垂直方向上位於所述鈍化層的頂表面上方；以及金屬反射器，在所述半導體基底的所述第一側之上設置於所述介電結構內，其中所述隔離結構的頂表面設置於所述金屬反射器的上表面與下表面之間。
  5. 一種影像感測器，包括：光偵測器，設置於半導體基底內，其中所述半導體基底包括與第二側相對的第一側；內連線結構，設置於所述半導體基底的所述第一側上；介電結構，設置於所述半導體基底的所述第二側上；金屬柵格結構，設置於所述介電結構內，其中所述金屬柵格結構自所述半導體基底的所述第二側在垂直方向上偏離第一距離；以及緩衝介電層，設置於所述介電結構內並共形地覆蓋所述金屬柵格結構的頂表面，所述緩衝介電層具有非平面的頂表面；以及隔離結構，設置於所述半導體基底中，其中所述隔離結構包括上部部分，所述金屬柵格結構直接接觸所述上部部分的頂表面，且所述隔離結構的所述上部部分的高度大於所述金屬柵格結構的高度。
  6. 如請求項5所述的影像感測器，其中所述溝渠填充層及所述金屬柵格結構包含第一金屬材料，其中所述的影像感測器更包括：導電接墊，設置於所述半導體基底的所述第二側上，其中所述隔離結構的頂表面設置於所述導電接墊的頂表面與下表面之間，且其中所述導電接墊包含與所述第一金屬材料不同的第二金屬材料。
  7. 如請求項5所述的影像感測器，更包括：淺溝渠隔離(STI)結構，設置於所述半導體基底的所述第一側中，其中所述淺溝渠隔離結構的頂表面直接接觸所述隔離結構的底表面。
  8. 一種用於形成影像感測器的方法，所述方法包括：在半導體基底中形成光偵測器，其中所述半導體基底包括彼此相對的前側表面與背側表面；在所述半導體基底的所述前側表面上形成內連線結構；在所述半導體基底的所述背側表面上沈積第一介電層及第二介電層；以及形成延伸至所述半導體基底的所述背側表面中的隔離結構，其中所述隔離結構包括上部部分，所述上部部分在垂直方向上設置於所述背側表面上方且接觸所述第二介電層的側壁，其中所述隔離結構包含第一材料，所述第一材料不同於所述第二介電層的第二材料； 形成金屬柵格結構於所述第二介電層上，其中所述金屬柵格結構直接接觸所述上部部分的頂表面，且所述隔離結構的所述上部部分的高度大於所述金屬柵格結構的高度；形成緩衝介電層，所述緩衝介電層共形地覆蓋所述第二介電層及所述金屬柵格結構的頂表面，且所述緩衝介電層具有非平面的頂表面；以及形成上部介電層，覆蓋所述緩衝介電層。
  9. 如請求項8所述的方法，更包括：在所述半導體基底的所述背側表面之上形成金屬柵格結構，其中所述金屬柵格結構直接接觸所述隔離結構的頂表面，且其中所述金屬柵格結構包含所述第一材料。
  10. 如請求項8所述的方法，更包括：在沈積所述第一介電層之前，對所述半導體基底的所述背側表面進行圖案化以在所述光偵測器之上形成多個突出部，其中所述多個突出部的高度小於所述隔離結構的所述上部部分的高度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI892731B (zh) * 2024-06-28 2025-08-01 國立中山大學 增加高介電係數膜的偶極矩的方法
CN121262909A (zh) * 2025-12-02 2026-01-02 合肥晶合集成电路股份有限公司 背照式图像传感器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660817A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 抗裂缝的深沟槽隔离结构、图像传感器结构及其形成方法
US20200135798A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self aligned grids in bsi image sensor
CN112397539A (zh) * 2020-11-13 2021-02-23 武汉新芯集成电路制造有限公司 图像传感器及其制作方法
US20210366954A1 (en) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US20220052096A1 (en) * 2020-08-11 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Low-Refractivity Grid Structure and Method Forming Same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022448A (ja) * 2012-07-13 2014-02-03 Toshiba Corp 固体撮像装置
US10441665B2 (en) 2012-07-25 2019-10-15 Hanmi Pharm. Co., Ltd. Liquid formulation of long acting insulinotropic peptide conjugate
US9536338B2 (en) 2012-07-31 2017-01-03 Microsoft Technology Licensing, Llc Animating objects using the human body
US8907313B2 (en) 2012-12-18 2014-12-09 Intermolecular, Inc. Controlling ReRam forming voltage with doping
JP2016100347A (ja) * 2014-11-18 2016-05-30 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
CN107531665B (zh) 2014-12-15 2021-03-30 密歇根大学董事会 Egfr和pi3k的小分子抑制剂
CN104637968B (zh) 2015-02-15 2019-06-11 格科微电子（上海）有限公司 采用深沟槽隔离的图像传感器及其制作方法
US9564468B2 (en) * 2015-03-20 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Composite grid structure to reduce crosstalk in back side illumination image sensors
US9786704B2 (en) 2015-09-10 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor structure with crosstalk improvement
KR102481481B1 (ko) * 2015-12-15 2022-12-26 삼성전자 주식회사 이미지 센서 및 그 제조 방법
US10553733B2 (en) * 2016-11-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. QE approach by double-side, multi absorption structure
US10319768B2 (en) 2017-08-28 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor scheme for optical and electrical improvement
US10276616B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device
US10825853B2 (en) * 2017-11-09 2020-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor image sensor device with deep trench isolations and method for manufacturing the same
US10665627B2 (en) * 2017-11-15 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device and method for forming the image sensor device having a first lens and a second lens over the first lens
CN108470740A (zh) 2018-03-06 2018-08-31 德淮半导体有限公司 图像传感器及其形成方法
WO2019185737A1 (en) 2018-03-27 2019-10-03 Basf Se Xylose metabolizing yeast
KR102662144B1 (ko) * 2018-09-07 2024-05-07 삼성전자주식회사 이미지 센서 및 그 제조 방법
US11404468B2 (en) * 2019-06-21 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Wavelength tunable narrow band filter
KR102420729B1 (ko) 2019-10-31 2022-07-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이미지 센서의 양자 효율을 증가시키도록 구성되는 렌즈 구조물
US11764314B2 (en) * 2019-12-04 2023-09-19 Semiconductor Components Industries, Llc Scattering structures for single-photon avalanche diodes
US12119364B2 (en) * 2021-09-17 2024-10-15 Magvision Semiconductor (Beijing) Inc. Deep trench isolation structure for image sensor
US12464837B2 (en) * 2022-02-03 2025-11-04 Omnivision Technologies, Inc. High dynamic range, backside-illuminated, low crosstalk image sensor with walls on backside surface to isolate photodiodes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660817A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 抗裂缝的深沟槽隔离结构、图像传感器结构及其形成方法
US20200135798A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self aligned grids in bsi image sensor
US20210366954A1 (en) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US20220052096A1 (en) * 2020-08-11 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Low-Refractivity Grid Structure and Method Forming Same
CN112397539A (zh) * 2020-11-13 2021-02-23 武汉新芯集成电路制造有限公司 图像传感器及其制作方法

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Publication number Publication date
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