KR102817692B1

KR102817692B1 - 이미지 센서에서의 크로스토크를 감소시키도록 구성된 격리 구조물

Info

Publication number: KR102817692B1
Application number: KR1020230048066A
Authority: KR
Inventors: 청-잉 호; 웬-데 왕; 켕-유 초우; 카이-춘 수; 주-수안 수; 젠-쳉 리우
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2022-04-12
Filing date: 2023-04-12
Publication date: 2025-06-05
Anticipated expiration: 2043-04-12
Also published as: US20230326951A1; JP7561222B2; US12514009B2; TW202341456A; DE102023104873A1; TWI880155B; JP2023156229A; KR20230146482A; US20250318292A1

Abstract

본 개시의 다양한 실시예들은 반도체 기판 내에 배치된 광 검출기를 갖는 이미지 센서에 관한 것이다. 반도체 기판의 제1 측 상에 유전체 구조물이 배치된다. 유전체 구조물로부터 반도체 기판의 제1 측 내로 격리 구조물이 연장된다. 격리 구조물은 광 검출기를 횡측으로 둘러싸고 상측 부분을 포함하며, 상측 부분은 반도체 기판의 제1 측 위에 배치되고 유전체 구조물의 측벽들과 직접 접촉한다. 격리 구조물은 유전체 구조물의 제2 물질과 상이한 제1 물질을 포함한다.

Description

이미지 센서에서의 크로스토크를 감소시키도록 구성된 격리 구조물{ISOLATION STRUCTURE CONFIGURED TO REDUCE CROSS TALK IN IMAGE SENSOR}

관련 출원 참조

본 출원은 2022년 4월 12일에 출원된 미국 가출원 제63/329,955호의 우선권을 주장하며, 이의 전문이 본원에 원용된다.

많은 현대 전자 디바이스들(예를 들어, 디지털 카메라들, 광학 이미징 디바이스들 등)은 이미지 센서들을 포함한다. 이미지 센서들은 광학 이미지들을, 디지털 이미지들로서 표현될 수 있는 디지털 데이터로 변환한다. 이미지 센서는 광학 이미지를 디지털 데이터로 변환하기 위한 유닛 디바이스들인 픽셀 센서들의 어레이를 포함한다. 픽셀 센서들의 일부 유형들은 전하 결합 소자(charge-coupled device, CCD) 이미지 센서들 및 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 이미지 센서들(CMOS image sensor, CIS)을 포함한다. CCD 픽셀 센서들에 비해, CIS가 낮은 전력 소비, 작은 크기, 빠른 데이터 처리, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해 점점 더 선호되고 있다.

본 개시의 양태들은 하기의 발명을 실시하기 위한 구체적인 내용이 첨부 도면들과 함께 읽힐 때 이로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 그려지지 않았다는 점에 유의한다. 사실상, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 2는 도 1의 이미지 센서의 일부 다른 실시예들의 단면도를 도시한다.
도 3은 라인 A-A'을 따라 취해진 도 2의 이미지 센서의 일부 실시예들의 상면도를 도시한다.
도 4a 및 도 4b는 반도체 기판이 복수의 돌출부들을 포함하는 도 1의 이미지 센서의 일부 다른 실시예들의 다양한 단면도들을 도시한다.
도 5a 내지 도 5d는 격리 구조물 위에 금속 그리드 구조물이 배치되는 도 1의 이미지 센서의 일부 다른 실시예들의 다양한 단면도들을 도시한다.
도 6 내지 도 17은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들을 도시한다.
도 18 내지 도 25는 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 다양한 실시예들의 단면도들을 도시한다.
도 26 내지 도 36은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 다른 실시예들의 단면도들을 도시한다.
도 37 내지 도 45는 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 추가 실시예들의 단면도들을 도시한다.
도 46은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들에 따른 흐름도를 도시한다.

본 개시는 본 개시의 각색의 피처들을 구현하기 위한 많은 각색의 실시예들, 또는 예들을 제공한다. 본 개시를 간략화하기 위해 구성요소들 및 배열들의 특정 예들이 아래에서 설명된다. 이들 특정 예들은 물론, 단지 예들에 불과하고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제1 피처를 제2 피처 위에 형성한다는 것은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성되어서 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 참조 번호들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이 반복은 간략화 및 명료화를 위한 것이고, 이 반복 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.

나아가, "~ 밑(beneath)", "~ 아래(below)", "하측(lower)", "~ 위(above)", "상측(upper)" 등과 같은 공간적으로 상대적인 용어들이 도면들에서 도시된 바에 따라 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 이외에 사용 시 또는 동작 시의 소자의 상이한 배향들을 망라하는 것으로 의도된다. 장치는 다르게 배향될 수 있고(90도 또는 다른 배향들로 회전됨), 이에 따라 본원에서 사용되는 공간적으로 상대적인 설명자들도 마찬가지로 해석될 수 있다.

또한, "제1", "제2", "제3" 등은 도면 또는 일련의 도면들의 상이한 요소들을 구별하기 위해 설명의 편의상 본원에서 사용될 수 있다. "제1", "제2", "제3" 등은 대응하는 요소를 설명하는 것으로 의도되는 것이 아니라, 단지 일반적인 식별자들일 뿐이다. 예를 들어, 제1 도면과 관련하여 설명된 "제1 유전체 층"은 반드시 일부 실시예들과 관련하여 설명된 "제1 유전체 층"에 대응하는 것이 아니라, 다른 실시예들에서의 "제2 유전체 층"에 대응할 수 있다.

일부 상보형 금속 산화물 반도체 이미지 센서(CIS)들은 반도체 기판 내에 배치된 복수의 광 검출기들을 포함한다. 반도체 기판의 전측면 상에 복수의 픽셀 소자들(예를 들어, 전송 트랜지스터들, 리셋 트랜지스터들 등) 및 인터커넥트 구조물이 배치된다. 광 검출기들은 반도체 기판의 후측면 상에 배치된 입사광을 레코딩하도록 구성되고, 픽셀 소자들은 레코딩의 판독을 가능하게 한다. 반도체 기판의 후측면 내로 격리 구조물(예를 들어, 깊은 트렌치 격리(deep trench isolation, DTI) 구조물)이 연장되고, 복수의 광 검출기들에서의 인접한 광 검출기들 사이에 횡측으로 배치된다. 격리 구조물은 인접한 광 검출기들 사이의 광학적 및 전기적 격리를 증가시키도록 구성된다. 반도체 기판의 후측면 위에 패시베이션 층이 놓이고, 격리 구조물 위에 상측 유전체 구조물이 놓인다. 또한, 상측 유전체 구조물 위에 놓이는 금속 그리드 구조물이 복수의 광 검출기들 바로 위에 있는 복수의 그리드 개구부들 주위에 배열된다. 금속 그리드 구조물은 입사광을 광 검출기들을 향해 지향시키고 광 검출기들 사이의 크로스토크를 감소시키도록 구성됨으로써, 또한 광 검출기들 사이의 광학적 격리를 증가시킨다.

상기한 CIS가 갖는 하나의 과제는 격리 구조물의 비교적 낮은 높이로 인한 인접한 광 검출기들 사이의 크로스토크이다. 예를 들어, 격리 구조물의 최상면이 반도체 기판의 후측면과 정렬되고/되거나 상측 유전체 구조물 아래에 배치된다. 이는 격리 구조물이 금속 그리드 구조물로부터 (예를 들어, 약 1000 옹스트롬 내지 약 1600 옹스트롬 범위 내의) 비교적 먼 거리만큼 떨어져 있게 한다. 반도체 기판의 후측면에 대해 일정 각도로 배치된 입사광은 격리 구조물과 금속 그리드 구조물 사이의 비교적 먼 거리를 가로질러 제1 광 검출기로부터 인접한 제2 광 검출기로 갈 수 있다. 이는 광 검출기들 사이의 크로스토크를 증가시키고, 제1 광 검출기의 양자 효율(quantum efficiency, QE)을 감소시킨다. 이에 따라, 격리 구조물의 비교적 낮은 높이는 광 검출기들 사이의 광학적 격리를 감소시킴으로써, CIS의 전체 성능을 감소시킨다.

일부 실시예들에서, 본 출원은 반도체 기판 위로 돌출하고 이미지 센서의 광학적 격리를 증가시키도록 구성된 격리 구조물을 포함하는 이미지 센서에 관한 것이다. 이미지 센서는 반도체 기판 내에 배치된 복수의 광 검출기들을 포함한다. 격리 구조물은 반도체 기판의 후측면 내로 연장되고, 인접한 광 검출기들 사이에 횡측으로 배치된다. 반도체 기판의 후측면 위에 상측 유전체 구조물이 놓인다. 격리 구조물은 격리 구조물의 반도체 기판의 후측면 위의 높이가 비교적 크도록(예를 들어, 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내에 있도록) 반도체 기판의 후측면으로부터 상측 유전체 구조물 내로 돌출하는 상측 부분을 포함한다. 격리 구조물의 반도체 기판 위의 비교적 큰 높이로 인해, 입사광(예를 들어, 경사진 입사광)이 제1 광 검출기와 인접한 제2 광 검출기 사이를 가로지르기 위한 수직 경로가 감소된다. 이는 부분적으로, 인접한 광 검출기들 사이의 크로스토크를 감소시키고, 이미지 센서의 전체 성능을 증가시킨다.

또한, 이미지 센서는 격리 구조물 위에 그리드 구조물을 포함할 수 있다. 격리 구조물의 상측 부분은 반도체 기판의 후측면으로부터 돌출하여 격리 구조물의 최저면과 접촉한다. 이는 반도체 기판의 후측면에 대해 일정 각도로 배치된 입사광이 격리 구조물과 그리드 구조물 사이의 거리를 가로지르는 것을 완화시킴으로써, 또한 광 검출기들 사이의 크로스토크를 감소시킨다.

도 1은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서의 일부 실시예들의 단면도(100)를 도시한다.

이미지 센서는 반도체 기판(104) 내에 배치된 복수의 광 검출기들(120), 및 반도체 기판(104)의 전측면(104f)을 따라 배치된 인터커넥트 구조물(102)을 포함한다. 일부 실시예들에서, 반도체 기판(104)은 임의의 반도체 바디(예를 들어, 벌크 실리콘)를 포함하고/하거나 제1 도핑 유형(예를 들어, p형)을 갖는다. 인터커넥트 구조물(102)은 인터커넥트 유전체 구조물(106), 복수의 전도성 와이어들(108), 및 복수의 전도성 비아들(110)을 포함한다. 반도체 기판(104)의 전측면(104f) 상에 복수의 픽셀 소자들(112)이 배치된다. 픽셀 소자들(112)은 복수의 전도성 와이어들 및 비아들(108, 110)에 의해 서로 그리고/또는 다른 반도체 소자들(도시되지 않음)에 전기적으로 결합된다. 복수의 픽셀 소자들(112)은 게이트 전극(116), 및 게이트 전극(116)과 반도체 기판(104)의 전측면(104f) 사이에 배치된 게이트 유전체 층(114)을 포함할 수 있다.

광 검출기들(120)은 반도체 기판(104)의 픽셀 영역(103) 내에서 횡측으로 배치된다. 광 검출기들(120) 각각은 제1 도핑 유형(예를 들어, p형)과 반대인 제2 도핑 유형(예를 들어, n형)을 포함한다. 일부 실시예들에서, 제1 도핑 유형은 p형이고 제2 도핑 유형은 n형이거나, 또는 그 반대이다. 광 검출기들(120)은 입사광(예를 들어, 광자)을 흡수하고, 입사광에 대응하는 각 전기 신호들을 생성하도록 구성된다. 이러한 실시예들에서, 광 검출기(120)는 입사광으로부터 전자 정공 쌍들을 생성할 수 있다. 픽셀 소자들(112)은 복수의 광 검출기들(120)로부터의 생성된 전기 신호들의 판독을 수행하도록 구성된다. 예를 들어, 픽셀 소자들(112)은 광 검출기들(120)로부터 (예를 들어, 입사 방사선을 흡수하는 것을 통해) 축적된 전하를 전달하기 위한 전도성 채널을 반도체 기판(104) 내에 선택적으로 형성하도록 구성된 하나 이상의 전송 트랜지스터이거나 이를 포함할 수 있다.

반도체 기판(104) 내에 반도체 기판(104)의 전측면(104f)을 따라 얕은 트렌치 격리(shallow trench isolation, STI) 구조물(118)이 배치된다. 반도체 기판(104)의 후측면(104b) 내로 격리 구조물(122)이 연장된다. 후측면(104b) 위에 패시베이션 층(130)이 놓이고, 패시베이션 층(130) 위에 상측 유전체 구조물(132)이 놓인다. 반도체 기판(104)의 후측면(104b) 위에 복수의 마이크로 렌즈들(136)이 놓이고, 이들은 입사광을 광 검출기들(120)을 향해 집속시키도록 구성된다. 또한, 반도체 기판(104)의 후측면(104b) 위에 전도성 패드(134)가 놓이고, 이는 픽셀 영역(103)에 인접한 반도체 기판(104)의 주변 영역(105) 내에 횡측으로 배치된다. 다양한 실시예들에서, 주변 영역(105)은 픽셀 영역(103) 주위를 연속해서 횡측으로 둘러싼다. 또 다른 실시예들에서, 전도성 패드(134)는 끊어지지 않은 경로를 따라 복수의 광 검출기들(120) 주위를 연속해서 횡측으로 둘러싼다. 일부 실시예들에서, 전도성 패드(134)는 입사광이 반도체 기판(104)의 후측면(104b)을 가로질러 반도체 기판(104)의 주변 영역(105)으로 가는 것을 차단하도록 구성된 전도성 차폐 구조물로서 구성되고/되거나 지칭된다. 추가 실시예들에서, 전도성 패드(134)는 전도성 패드(134)와 반도체 기판(104)이 함께 전기적으로 직접 결합되도록 반도체 기판(104)과 직접 접촉한다.

격리 구조물(122)은 반도체 기판(104) 내에 배치되고, 제1 라이너 층(124), 제2 라이너 층(126), 및 트렌치 필 층(128)을 포함한다. 다양한 실시예들에서, 제1 라이너 층(124)은 제1 유전체 물질(예를 들어, 고 k 유전체)를 포함하고, 제2 라이너 층(126)은 제1 유전체 물질과 상이한 제2 유전체 물질(예를 들어, 실리콘 이산화물과 같은 산화물)을 포함한다. 또한, 트렌치 필 층(128)은 폴리실리콘, 도핑된 폴리실리콘, 금속(예를 들어, 텅스텐, 알루미늄 등)을 포함할 수 있다. 격리 구조물(122)은 입사광을 대응하는 광 검출기(120)를 향해 지향시키도록 구성된다. 예를 들어, 제1 광 검출기에 대해 일정 각도로 배치된 입사광이 격리 구조물(122)의 측벽에 충돌할 수 있고, 인접한 격리 구조물(122)을 가로질러 제2 광 검출기로 가는 대신에 제1 광 검출기를 향해 재지향될 수 있다. 이에 따라, 격리 구조물(122)은 각 광 검출기(120)의 QE를 증가시키고, 광학 격리를 증가시킨다.

또한, 격리 구조물(122)은 후측면(104b) 및 패시베이션 층(130)을 관통해 상측 유전체 구조물(132) 내로 돌출하는 상측 부분(122up)을 포함한다. 격리 구조물(122)의 상측 부분(122up)은 후측면(104b) 위로 비교적 큰(예를 들어, 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내인) 높이 h1을 갖는다. 상측 부분(122up)의 비교적 큰 높이 h1으로 인해, 후측면(104b)에 대해 일정 각도로 배치된 입사광이 인접한 광 검출기들(120) 사이의 영역을 가로지르기 위한 수직 경로가 짧아진다. 이는 복수의 광 검출기들에서의 크로스토크를 감소시키고, 이미지 센서의 전체 광학적 격리를 증가시킨다.

다양한 실시예들에서, 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내, 약 800 옹스트롬 내지 약 1050 옹스트롬 범위 내, 약 1050 옹스트롬 내지 약 1300 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다. 일부 실시예들에서, 높이 h1이 비교적 큰 것(예를 들어, 약 800 옹스트롬 이상)에 의해, 격리 구조물(122)의 상측 부분(122up)은 구조적 무결성을 유지하면서 인접한 광 검출기들(120) 사이의 크로스토크를 완화시키기에 충분히 높다. 추가 실시예들에서, 높이 h1이 약 1300 옹스트롬 미만인 것에 의해, 격리 구조물(122)의 상측 부분(122up)은 이미지 센서의 광학적 격리를 증가시키면서 이미지 센서를 제조하는 것과 연관된 비용을 감소시키고 소자 스케일링을 가능하게 한다.

도 2는 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서의 일부 실시예들의 단면도(200)를 도시한다.

도 2의 이미지 센서는 후측면(104b)과 반대편에 있는 전측면(104f)을 갖는 반도체 기판(104) 내에 배치된 복수의 광 검출기들(120)을 포함한다. 후측면(104b) 내로 격리 구조물(122)이 연장되고, 이는 반도체 기판(104)으로부터 상측 유전체 구조물(132) 내로 돌출하는 상측 부분(122up)을 포함한다. 격리 구조물(122)은 복수의 광 검출기들을 횡측으로 에워싸고, 복수의 광 검출기들(120)에서의 인접한 광 검출기들 사이에 이격되어 있다. 반도체 기판(104)은 예를 들어, 단결정 실리콘, 에피택셜 실리콘, 게르마늄, 실리콘-게르마늄, SOI(silicon-on-insulator) 기판, 다른 반도체 물질, 전술한 것들의 임의의 조합 등이거나 이들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(104)은 제1 도핑 유형(예를 들어, p형)을 갖는다. 인터커넥트 구조물(102)은 반도체 기판(104)의 전측면(104f) 상에 배치되고, 인터커넥트 유전체 구조물(106), 복수의 전도성 와이어들(108), 및 복수의 전도성 비아들(110)을 포함한다. 인터커넥트 유전체 구조물(106)은 예를 들어, 각각, 실리콘 이산화물, 저 k 유전체 물질, 초저 k 유전체 물질, 다른 적합한 유전체 물질, 또는 전술한 것들의 임의의 조합이나 이들을 포함할 수 있는 하나 이상의 유전체 층을 포함할 수 있다. 본원에서 사용될 때, 저 k 유전체 물질은 3.9 미만의 유전 상수를 갖는 유전체 물질이다. 전도성 와이어들 및 비아들(108, 110)은 예를 들어, 각각 알루미늄, 구리, 루테늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 다른 전도성 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다.

반도체 기판(104)의 전측면(104f) 내에 그리고/또는 상에 복수의 픽셀 소자들(112)이 배치된다. 일부 실시예들에서, 픽셀 소자들(112)은 전송 트랜지스터들로서 구성되고, 게이트 전극(116), 및 게이트 전극(116)과 반도체 기판(104) 사이에 배치된 게이트 유전체 층(114)을 각각 포함한다. 게이트 전극(116)은 예를 들어, 폴리실리콘, 금속 물질 이를테면 알루미늄, 티타늄, 탄탈륨, 텅스텐, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 게이트 유전체 층(114)은 예를 들어, 실리콘 이산화물, 고 k 유전체 물질 이를테면 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 다른 유전체 물질, 또는 전술한 것들의 임의의 조합이나 이들을 포함할 수 있다. 본원에서 사용될 때, 고 k 유전체 물질은 3.9 초과의 유전 상수를 갖는 유전체 물질이다.

또한, 반도체 기판(104) 내에 얕은 트렌치 격리(STI) 구조물(118)이 배치된다. 다양한 실시예들에서, STI 구조물(118)은 픽셀 소자들(112)을 횡측으로 에워싸고, 예를 들어, 반도체 기판(104)의 픽셀 영역(103)에 대한 소자 영역의 경계를 정할 수 있다. STI 구조물(118)은 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산질화물, 실리콘 이산화물, 다른 적합한 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, STI 구조물(118)의 최상면이 격리 구조물(122)의 최저면과 직접 접촉한다. 또 다른 실시예들에서, STI 구조물(118)은 격리 구조물(122)이 제3 유전체 층(206)의 최저면으로부터 반도체 기판(104)의 후측면(104b)까지 연속해서 수직으로 연장되도록 격리 구조물(122)의 일부일 수 있다(예를 들어, STI 구조물(118)은 위에서 볼 때 격리 구조물(122)과 동일한 레이아웃을 갖고, 격리 구조물(122)과 직접 접촉한다). 이러한 실시예들에서, STI 구조물(118)은 격리 구조물(122)의 하측 부분으로서 지칭되고/되거나 구성될 수 있다.

광 검출기들(120)은 반도체 기판(104) 내에 배치되고, 제1 도핑 유형과 반대인 제2 도핑 유형(예를 들어, n형)을 포함한다. 일부 실시예들에서, 광 검출기들(120)의 도핑 농도는 약 10¹³ 내지 10¹⁶ 원자/cm³ 범위 내, 또는 다른 적합한 값이다. 반도체 기판(104)의 후측면(104b) 상에 패시베이션 층(130)이 배치된다. 패시베이션 층(130)은 예를 들어, 고 k 유전체 물질 이를테면 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 일부 다른 적합한 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 패시베이션 층(130) 위에 상측 유전체 구조물(132)이 놓인다. 일부 실시예들에서, 상측 유전체 구조물(132)은 제1 유전체 층(202), 제2 유전체 층(204), 제3 유전체 층(206), 및 제4 유전체 층(208)을 포함한다. 다양한 실시예들에서, 상측 유전체 구조물(132)의 유전체 층들(202-208)은 예를 들어, 각각, 산화물 이를테면 실리콘 이산화물, 다른 적합한 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, 패시베이션 층(130), 제1 유전체 층(202), 및 제2 유전체 층(204)은 격리 구조물(122)의 상측 부분(122up)의 대향 측벽들과 각각 직접 접촉한다. 추가 실시예들에서, 제3 유전체 층(206)은 격리 구조물(122)의 최상면과 직접 접촉한다. 또 다른 실시예들에서, 제2 유전체 층(204)의 최상면이 격리 구조물(122)의 최상면과 동일 평면에 있다.

상측 유전체 구조물(132) 위에 복수의 마이크로 렌즈들(136)이 놓인다. 마이크로 렌즈들(136)은 입사광을 광 검출기들(120)을 향해 집속시키도록 구성된다. 반도체 기판(104)의 후측면(104b) 위에 전도성 패드(134)가 배치되고, 이는 픽셀 영역(103)에 인접한 반도체 기판(104)의 주변 영역(105) 내에서 횡측으로 이격된다. 다양한 실시예들에서, 전도성 패드(134)는 상측 유전체 구조물(132) 내에 배치되고, 패시베이션 층(130)을 관통해 연장되어 반도체 기판의 후측면(104b)과 접촉한다. 추가 실시예들에서, 전도성 패드(134)는 제3 유전체 층(206)의 최상면을 따라 배치된 상측면(134us), 및 상측면(134us)보다 수직으로 아래에 있는 하측면(134ls)을 포함한다. 또 다른 실시예들에서, 전도성 패드(134)는 입사광이 반도체 기판(104)의 후측면(104b)을 가로질러 반도체 기판(104)의 주변 영역(105)으로 가는 것을 차단하는 전도성 차폐 구조물로서 구성된다. 전도성 패드(134)는 예를 들어, 금속 물질 이를테면 알루미늄, 구리, 티타늄, 텅스텐, 다른 전도성 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, 격리 구조물(122)의 최상면은 전도성 패드(134)의 하측면(134ls)과 전도성 패드(134)의 상측면(134us)의 수직으로 사이에 있다.

격리 구조물(122)은 상측 유전체 구조물(132)로부터 반도체 기판(104) 내로 연속해서 연장된다. 일부 실시예들에서, 격리 구조물(122)의 최저면은 전측면(104f)과 후측면(104b) 사이에 배치된다. 다양한 실시예들에서, 격리 구조물(122)은 제1 라이너 층(124), 제2 라이너 층(126), 및 트렌치 필 층(128)을 포함한다. 트렌치 필 층(128)은 반도체 기판(104) 내로 연장되고, 제1 라이너 층(124)은 트렌치 필 층(128)과 반도체 기판(104) 사이에 배치된다. 제2 라이너 층(126)은 제1 라이너 층(124)과 트렌치 필 층(128) 사이에 배치된다. 다양한 실시예들에서, 제1 라이너 층(124)의 최상면, 제2 라이너 층(126)의 최상면, 및 트렌치 필 층(128)의 최상면은 서로 동일 평면에 있다. 제2 라이너 층(126)은 트렌치 필 층(128)의 대향 측벽들을 따라 연장되고, 트렌치 필 층(128)의 최저면을 컵 모양으로 감싼다. 또한, 제1 라이너 층(124)은 제2 라이너 층(126)의 대향 측벽들을 따라 연장되고, 제2 라이너(126)의 최저면을 컵 모양으로 감싼다. 다양한 실시예들에서, 트렌치 필 층(128)의 두께는 제1 라이너 층(124)의 두께 및 제2 라이너 층(126)의 두께보다 더 크다. 추가 실시예들에서, 격리 구조물(122)의 높이 ht는 반도체 기판(104)의 높이 hs보다 더 크다.

제1 라이너 층(124)은 예를 들어, 고 k 유전체 물질 이를테면 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 다른 고 k 유전체 물질, 다른 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 제2 라이너 층(126)은 예를 들어, 실리콘 이산화물, 다른 적합한 유전체 물질 등이거나 이들을 포함할 수 있다. 일부 실시예들에서, 제1 라이너 층(124)의 유전 상수는 제2 라이너 층(126)의 유전 상수보다 더 크다. 트렌치 필 층(128)은 예를 들어, 폴리실리콘, 도핑된 폴리실리콘, 금속 이를테면 텅스텐 , 알루미늄, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 반도체 기판(104)의 후측면(104b) 위의 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내 또는 일부 다른 적절한 값이다. 상측 부분(122up)의 비교적 큰 높이 h1으로 인해, 후측면(104b)에 대해 일정 각도로 배치된 입사광이 인접한 광 검출기들(120) 사이의 영역을 가로지르기 위한 경로가 짧아진다. 이는 복수의 광 검출기들(120)에서의 크로스토크를 감소시키고, 이미지 센서의 전체 광학적 격리를 증가시킨다. 또한, 트렌치 필 층(128)이 금속(예를 들어, 텅스텐, 알루미늄 등)을 포함하는 것에 의해, 입사광은 트렌치 필 층(128)의 측벽들로부터 대응하는 광 검출기(120)를 향해 반사될 것이고, 인접한 광 검출기들(120) 사이의 격리 구조물(122)을 가로지르지 않을 것이다. 이에 따라, 상측 부분(122up)의 물질 및 비교적 큰 높이 h1는 이미지 센서의 성능을 증가시킨다.

도 3은 도 2의 라인 A-A'을 따라 취해진 도 2의 이미지 센서의 일부 실시예들의 상면도(300)를 도 2 도시한다. 도 3의 상면도(300)에서 도시된 바와 같이, 격리 구조물(122)은 복수의 광 검출기들(120)을 횡측으로 에워싼다. 격리 구조물(122)은 그리드 구조를 갖고, 복수의 광 검출기들(120)에서의 인접한 광 검출기들 사이에서 연속적으로 연장된다.

도 4a는 반도체 기판(104)이 반도체 기판(104)의 후측면(104b) 상에 배치된 복수의 돌출부들(402)을 포함하는 도 1의 이미지 센서의 일부 대안적인 실시예들의 단면도(400a)를 도시한다. 다양한 실시예들에서, 복수의 돌출부들(402)은 반도체 기판(104) 내에서 광 검출기들(120) 위에 평평하지 않은 패턴(예를 들어, 실톱 패턴)을 제공하고, 반도체 기판(104)의 후측면(104b) 상에 배치된 입사광에 대한 수광 표면적을 증가시키도록 구성된다. 이에 따라, 돌출부들(402)은 광 검출기들(120)의 감도 및/또는 QE를 증가시킴으로써, 이미지 센서의 전체 성능을 증가시킨다. 패시베이션 층(130) 및 제1 유전체 층(202)은 돌출부들(402)의 형상에 합치하며, 여기서 패시베이션 층은 돌출부들(402)과 직접 접촉한다. 다양한 실시예들에서, 제2 유전체 층(204)은 반도체 기판(104)의 최상면 아래로 연장되고 돌출부들(402)에 인접한 복수의 상측 돌출부들을 포함한다. 일부 실시예들에서, 제2 유전체 층(204)의 상측 돌출부들은 반도체 기판(104)의 돌출부들(402)과 동일한 형상(예를 들어, 삼각형 형상)을 갖는다. 또 다른 실시예들에서, 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 돌출부들(402)의 높이 hp보다 더 크다. 이는 부분적으로, 격리 구조물(122)이 인접한 광 검출기들(120) 사이의 크로스토크를 완화시키기에 충분히 높을 수 있게 한다. 또 다른 실시예들에서, 격리 구조물(122)의 높이 ht는 반도체 기판(104)의 높이 hs보다 더 작다.

도 4b는 격리 구조물(122)이 제3 유전체 층(206)으로부터 STI 구조물(118)까지 연속적으로 연장되는 도 4a의 이미지 센서의 일부 대안적인 실시예들의 단면도(400b)를 도시한다. 다양한 실시예들에서, 격리 구조물(122)의 최저면이 STI 구조물(118)의 최상면과 직접 접촉한다.

도 5a는 금속 그리드 구조물(502)이 상측 유전체 구조물(132) 내에 배치되고 격리 구조물(122) 위에 놓이는 도 4a의 이미지 센서의 일부 대안적인 실시예들의 단면도(500a)를 도시한다.

금속 그리드 구조물(502)은 복수의 광 검출기들(120)에서의 대응하는 광 검출기 바로 위에 놓이는 복수의 개구부들을 규정하는 측벽들을 포함한다. 일부 실시예들에서, 금속 그리드 구조물(502)은 복수의 광 검출기들(120)에서의 인접한 광 검출기들 사이의 크로스토크를 감소시키도록 구성된 하나 이상의 금속 층을 포함함으로써, 이미지 센서의 광학적 격리를 증가시킨다. 예를 들어, 금속 그리드 구조물(502)의 금속 물질 및 레이아웃으로 인해, 반도체 기판(104)의 후측면(104b) 상에 배치된 입사광(예를 들어, 경사진 입사광)은 금속 그리드 구조물(502)로부터(예를 들어, 금속 그리드 구조물(502)의 측벽으로부터) 대응하는 광 검출기(120)를 향해 반사될 수 있다. 금속 그리드 구조물(502)은 예를 들어, 텅스텐, 알루미늄, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 또 다른 실시예들에서, 금속 그리드 구조물(502) 및 트렌치 필 층(128)은 동일한 물질(예를 들어, 텅스텐, 알루미늄 등)을 포함한다. 추가 실시예들에서, 금속 그리드 구조물(502)은 전도성 패드(134)와 상이한 물질을 포함한다. 일부 실시예들에서, 금속 그리드 구조물(502)의 높이는 격리 구조물(122)의 상측 부분(122up)의 높이 h1보다 더 작다.

금속 그리드 구조물(502)의 최저면은 트렌치 필 층(128)의 최상면과 직접 접촉한다. 다양한 실시예들에서, 금속 그리드 구조물(502)과 트렌치 필 층(128) 사이에 (예를 들어, 상측 유전체 구조물(132)로부터의) 어떠한 유전체 물질도 배치되지 않는다. 금속 그리드 구조물(502)이 트렌치 필 층(128)과 직접 접촉하는 것에 의해, 반도체 기판(104)의 후측면(104b)에 대해 일정 각도로 배치된 입사광이 금속 그리드 구조물(502)과 트렌치 필 층(128) 사이의 공간을 통과하는 것이 완화된다. 대신에, 입사광은 격리 구조물(122)의 상측 부분(122up)의 측벽으로부터 그리고/또는 금속 그리드 구조물(502)의 측벽으로부터 대응하는 광 검출기(120)를 향해 반사될 수 있다. 이는 부분적으로, 또한 광 검출기들(120) 사이의 광학적 격리를 증가시키고, 또한 이미지 센서의 전체 성능을 증가시킨다. 또 다른 실시예들에서, 금속 그리드 구조물(502)은 격리 구조물(122) 바로 위에 놓이고, (예를 들어, 도 3에서 도시된 바와 같은) 격리 구조물(122)의 그리드 레이아웃에 대응하는 그리드 형상 레이아웃을 갖는다. 또 다른 실시예들에서, 금속 그리드 구조물(502)의 중심이 격리 구조물(122)의 중심과 정렬된다.

도 5b는 금속 그리드 구조물(502)이 주변 영역(105)을 향해 횡측으로 시프트된 도 5a의 이미지 센서의 일부 대안적인 실시예들의 단면도(500b)를 도시한다. 금속 그리드 구조물(502)은 트렌치 필 층(128)의 제1 격리 구조물 세그먼트(128a) 바로 위에 놓이는 제1 그리드 세그먼트(502a)를 포함한다. 일부 실시예들에서, 제1 격리 구조물 세그먼트(128a)의 중심(504)이 제1 그리드 세그먼트(502a)의 중심(506)으로부터 제로가 아닌 거리 d1만큼 횡측으로 오프셋된다. 다양한 실시예들에서, 금속 그리드 구조물(502)의 중심은 격리 구조물(122)의 중심으로부터 주변 영역(105)을 향해 거리 d1만큼 횡측으로 시프트된다. 금속 그리드 구조물(502)을 주변 영역(105)을 향해 횡측으로 시프트하는 것은 반도체 기판(104)의 픽셀 영역(103) 상에 배치된 입사광을 증가시키면서 입사광이 주변 영역(105)으로 들어가는 것을 차단한다.

도 5c는 금속 그리드 구조물(502)과 트렌치 필 층(128)이 동일한 물질(예를 들어, 금속 물질 이를테면 텅스텐, 알루미늄 등)을 포함하고 단일 연속 구조인 도 5a의 이미지 센서의 일부 대안적인 실시예들의 단면도(500c)를 도시한다. 일부 실시예들에서, 금속 그리드 구조물(502)과 트렌치 필 층(128)은 단일 퇴적 공정에 의해 형성된다.

도 5d는 격리 구조물(122)의 높이 ht가 반도체 기판(104)의 높이 hs보다 더 작은 도 5a의 이미지 센서의 일부 대안적인 실시예들의 단면도(500d)를 도시한다.

도 6 내지 도 17은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들(600-1700)을 도시한다. 도 6 내지 도 17에서 도시된 단면도들(600 내지 1700)이 방법을 참조하여 설명되지만, 도 6 내지 도 17에서 도시된 구조물들은 그 방법에 제한되는 것이 아니라, 그 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 뿐만 아니라, 도 6 내지 도 17은 일련의 동작들로서 설명되지만, 이들 동작들이 다른 실시예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적이지 않고, 개시된 방법들이 또한 다른 구조물들에도 적용가능하다는 것이 이해될 것이다. 다른 실시예들에서, 도시되고/되거나 설명되는 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.

도 6의 단면도(600)에서 도시된 바와 같이, 반도체 기판(104)이 제공되고, 반도체 기판(104)의 픽셀 영역(103) 내에 복수의 광 검출기들(120)이 형성된다. 반도체 기판(104)은 예를 들어, 단결정 실리콘, 에피택셜 실리콘, 게르마늄, 실리콘-게르마늄, SOI(silicon-on-insulator) 기판, 다른 반도체 물질, 전술한 것들의 임의의 조합 등이거나 이들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(104)은 제1 도핑 유형(예를 들어, p형)을 갖는다. 다양한 실시예들에서, 각 광 검출기(120)는 제1 도핑 유형(예를 들어, p형)과 반대인 제2 도핑 유형(예를 들어, n형)을 갖는 반도체 기판(104)의 영역을 포함한다. 일부 실시예들에서, 광 검출기들(120)은 반도체 기판(104)의 전측면(104f) 상의 마스킹 층(도시되지 않음)을 이용하여 반도체 기판(104) 내로 이온들을 선택적으로 주입하는 선택적 이온 주입 공정에 의해 형성될 수 있다.

도 7의 단면도(700)에서 도시된 바와 같이, 반도체 기판(104) 내에 얕은 트렌치 격리(STI) 구조물(118)이 형성된다. STI 구조물(118)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물, 다른 적합한 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 다양한 실시예들에서, STI 구조물(118)을 형성하기 위한 방법은: 반도체 기판(104)의 전측면(104f) 내로 연장되는 트렌치를 형성하도록 전측면(104f)을 패터닝하는 단계; 트렌치 내에 유전체 물질을 (예를 들어, 화학적 증기 퇴적(CVD), 물리적 증기 퇴적(PVD), 원자 층 퇴적(ALD), 열 산화 등에 의해) 퇴적하는 단계; 및 유전체 물질에 대해 평탄화 공정(예를 들어, 에칭 공정, 화학적 기계적 평탄화(CMP) 공정 등)을 수행하는 단계를 포함한다.

도 8의 단면도(800)에서 도시된 바와 같이, 반도체 기판(104)의 전측면(104f) 상에 복수의 픽셀 소자들(112) 및 인터커넥트 구조물(102)이 형성된다. 일부 실시예들에서, 픽셀 소자들(112) 각각은 게이트 전극(116), 및 게이트 전극(116)과 반도체 기판(104) 사이에 배치된 게이트 유전체 층(114)을 포함한다. 일부 실시예들에서, 픽셀 소자들(112)을 형성하기 위한 공정은: 반도체 기판(104) 위에 게이트 유전체 물질을 (예를 들어, CVD, PVD, ALD 등에 의해) 퇴적하는 것; 게이트 유전체 물질 위에 게이트 전극 물질을 (예를 들어, CVD, PVD, ALD, 전기 도금, 무전해 도금 등에 의해) 퇴적하는 것; 그리고 게이트 전극 물질 및 게이트 유전체 물질을 패터닝하는 것을 포함한다.

또한, 인터커넥트 구조물은 인터커넥트 유전체 구조물(106), 복수의 전도성 와이어들(108), 및 복수의 전도성 비아들(110)을 포함한다. 다양한 실시예들에서, 인터커넥트 유전체 구조물(106)은 PVD 공정, CVD 공정, ALD 공정, 또는 다른 적합한 성장 또는 퇴적 공정과 같은 하나 이상의 퇴적 공정(들)에 의해 형성될 수 있다. 일부 실시예들에서, 복수의 전도성 와이어들(108) 및/또는 복수의 전도성 비아들(110)은 하나 이상의 퇴적 공정(들), 하나 이상의 패터닝 공정(들), 하나 이상의 평탄화 공정(들), 일부 다른 적합한 공정(들), 또는 전술한 것들의 임의의 조합에 의해 형성될 수 있다. 예를 들어, 복수의 전도성 와이어들(108) 및 복수의 전도성 비아들(110)은 하나 이상의 단일 다마신 공정, 하나 이상의 이중 다마신 공정, 다른 제조 공정(들), 또는 전술한 것들의 임의의 조합에 의해 형성될 수 있다.

도 9의 단면도(900)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b) 상에 패시베이션 층(130)이 퇴적되고, 패시베이션 층(130) 상에 제1 유전체 층(202)이 퇴적된다. 일부 실시예들에서, 패시베이션 층(130) 및 제1 유전체 층(202)은 CVD 공정, PVD 공정, ALD 공정, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 일부 실시예들에서, 패시베이션 층(130)은 고 k 유전체 물질을 포함하고, 제1 유전체 층(202)은 패시베이션 층(130)보다 더 낮은 유전 상수를 갖는 산화물(예를 들어, 실리콘 이산화물)을 포함한다.

도 10의 단면도(1000)에서 도시된 바와 같이, 제1 유전체 층(202) 상에 제2 유전체 층(204)이 퇴적된다. 일부 실시예들에서, 제2 유전체 층(204)은 CVD 공정, PVD 공정, ALD 공정, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 추가 실시예들에서, 제2 유전체 층(204)에 대해 제2 유전체 층(204)의 최상면이 실질적으로 평탄하도록 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 또 다른 실시예들에서, 제2 유전체 층(204)의 두께는 제1 유전체 층(202)의 두께보다 더 크고, 패시베이션 층(130)의 두께보다 더 크다.

도 11의 단면도(1100)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b)에 대해 후측면(102b) 내로 연장되는 격리 개구부(1102)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(204) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 반도체 기판(104)을 (예를 들어, 건식 에칭 공정, 습식 에칭 공정 등에 의해) 에칭하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다.

도 12의 단면도(1200)에서 도시된 바와 같이, 격리 개구부(1102)를 라이닝하여 반도체 기판(104) 위에서 제1 라이너 층(124)이 퇴적되고, 제1 라이너 층(124) 위에 제2 라이너 층(126)이 퇴적된다. 일부 실시예들에서, 제1 라이너 층(124) 및 제2 라이너 층(126)은 각각 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 제1 라이너 층(124)은 예를 들어, 고 k 유전체 물질 이를테면 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 다른 고 k 유전체 물질, 다른 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 제2 라이너 층(126)은 예를 들어, 실리콘 이산화물, 다른 적합한 유전체 물질 등이거나 이들을 포함할 수 있다.

도 13의 단면도(1300)에서 도시된 바와 같이, 제2 라이너 층(126) 위에 그리고 격리 개구부(도 12의 1102) 내에 트렌치 필 층(128)이 퇴적된다. 다양한 실시예들에서, 트렌치 필 층(128)은 CVD 공정, PVD 공정, ALD 공정, 전기 도금, 무전해 도금, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 제2 라이너 층(126) 위에 퇴적된다. 트렌치 필 층(128)은 예를 들어, 폴리실리콘, 도핑된 폴리실리콘, 금속 이를테면 텅스텐 , 알루미늄, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, 트렌치 필 층(128)을 퇴적하기 전에, 제2 유전체 층(204)(도시되지 않음)의 최상면 상에 배치된 제2 라이너 층(126) 및/또는 제1 라이너 층(124)의 부분들을 제거하기 위해 블랭킷 에칭 공정이 수행될 수 있다. 다양한 실시예들에서, 블랭킷 에칭 공정 후에, 제1 및 제2 라이너 층들(124, 126)의 최상면들은 제2 유전체 층(204)의 최상면과 정렬된다(예를 들어, 도 2에서 도시된 바와 같음).

도 14의 단면도(1400)에서 도시된 바와 같이, 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제거 공정이 수행됨으로써, 반도체 기판(104) 내로 연장되는 격리 구조물(122)을 형성한다. 일부 실시예들에서, 제거 공정은 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 에칭 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 에칭 공정은 건식 에칭, 블랭킷 에칭 등을 포함한다. 에칭 공정은 제2 유전체 층(204)의 적어도 일부분을 오버 에칭 및 제거할 수 있다. 또 다른 실시예들에서, 제거 공정은 제2 유전체 층(204)의 최상면에 도달할 때까지 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 CMP 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 격리 구조물(122)의 최상면은 제2 유전체 층(204)의 최상면과 동일 평면에 있다. 또한, 제거 공정은 격리 구조물(122)이 반도체 기판(104) 위로 연장되고 높이 h1을 갖는 상측 부분(122up)을 포함하도록 수행된다. 다양한 실시예들에서, 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내, 약 800 옹스트롬 내지 약 1050 옹스트롬 범위 내, 약 1050 옹스트롬 내지 약 1300 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다. 또 다른 실시예들에서, 격리 구조물(122)의 높이 ht는 반도체 기판(104)의 높이 hs보다 더 작다.

도 15의 단면도(1500)에서 도시된 바와 같이, 격리 구조물(122) 위에 제3 유전체 층(206)이 퇴적되고, 반도체 기판(104)의 주변 영역(105) 내에 개구부(1502)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 제3 유전체 층(206)은 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 다양한 실시예들에서, 패터닝 공정은: 제3 유전체 층(206) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 에칭 공정(예를 들어, 건식 에칭, 습식 에칭 등)을 수행하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다. 개구부(1502)는 주변 영역(105)에서 반도체 기판(104)의 후측면(104b)의 일부분을 노출시킨다.

도 16의 단면도(1600)에서 도시된 바와 같이, 개구부(도 15의 1502) 내에 그리고 주변 영역(105) 내의 반도체 기판(104)의 후측면(104b) 상에 전도성 패드(134)가 형성된다. 일부 실시예들에서, 전도성 패드(134)를 형성하기 위한 공정은 반도체 기판(104) 위에 그리고 개구부(도 15의 1502) 내에 전도성 물질을 (예를 들어, CVD, PVD, ALD, 전기 도금, 무전해 도금 등에 의해) 퇴적하는 것, 그리고 전도성 물질을 패터닝하는 것을 포함한다. 전도성 패드(134)는 예를 들어, 알루미늄, 구리, 티타늄, 텅스텐, 다른 전도성 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 다양한 실시예들에서, 트렌치 필 층(128)은 제1 금속 물질을 포함하고, 전도성 패드(134)는 제1금속 물질과 상이한 제2 금속 물질을 포함한다.

도 17의 단면도(1700)에서 도시된 바와 같이, 제3 유전체 층(206) 및 전도성 패드(134) 위에 제4 유전체 층(208)이 형성됨으로써, 상측 유전체 구조물(132)을 형성한다. 또한, 제4 유전체 층(208) 상에 복수의 마이크로 렌즈들(136)이 형성된다. 상측 유전체 구조물(132)은 제1 유전체 층(202), 제2 유전체 층(204), 제3 유전체 층(206), 및 제4 유전체 층(208)을 포함한다. 일부 실시예들에서, 상측 유전체 구조물(132)이 두께 t1을 갖도록 제4 유전체 층(208)에 대해 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 일부 실시예들에서, 두께 t1은 약 4700 옹스트롬, 약 3000 옹스트롬 내지 약 6000 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다.

도 18 내지 도 25는 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들(1800-2500)을 도시한다. 도 18 내지 도 25에서 도시된 단면도들(1800-2500)이 방법을 참조하여 설명되지만, 도 18 내지 도 25에서 도시된 구조물들은 그 방법에 제한되는 것이 아니라, 그 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 뿐만 아니라, 도 18 내지 도 25는 일련의 동작들로서 설명되지만, 이들 동작들이 다른 실시예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적이지 않고, 개시된 방법들이 또한 다른 구조물들에도 적용가능하다는 것이 이해될 것이다. 다른 실시예들에서, 도시되고/되거나 설명되는 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.

도 18의 단면도(1800)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b) 상에 패시베이션 층(130), 제1 유전체 층, 및 제2 유전체 층(204)이 형성된다. 일부 실시예들에서, 도 18의 구조물은 도 6 내지 도 10에서 도시되고/되거나 설명된 바와 같이 형성된다.

도 19의 단면도(1900)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b)에 대해 후측면(102b) 내로 연장되는 격리 개구부(1902)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(204) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 반도체 기판(104)을 (예를 들어, 건식 에칭 공정, 습식 에칭 공정 등에 의해) 에칭하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다. 다양한 실시예들에서, 패터닝 공정은 STI 구조물(118)의 최상면에 도달할 때까지 수행된다.

도 20의 단면도(2000)에서 도시된 바와 같이, 격리 개구부(1902)를 라이닝하여 반도체 기판(104) 위에 제1 라이너 층(124)이 퇴적되고, 제1 라이너 층(124) 위에 제2 라이너 층(126)이 퇴적된다. 일부 실시예들에서, 제1 라이너 층(124) 및 제2 라이너 층(126)은 각각 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 제1 라이너 층(124)은 예를 들어, 고 k 유전체 물질 이를테면 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 다른 고 k 유전체 물질, 다른 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 제2 라이너 층(126)은 예를 들어, 실리콘 이산화물, 다른 적합한 유전체 물질 등이거나 이들을 포함할 수 있다.

도 21의 단면도(2100)에서 도시된 바와 같이, 제2 라이너 층(126) 위에 그리고 격리 개구부(도 20의 1902) 내에 트렌치 필 층(128)이 퇴적된다. 다양한 실시예들에서, 트렌치 필 층(128)은 CVD 공정, PVD 공정, ALD 공정, 전기 도금, 무전해 도금, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 제2 라이너 층(126) 위에 퇴적된다. 트렌치 필 층(128)은 예를 들어, 폴리실리콘, 도핑된 폴리실리콘, 금속 이를테면 텅스텐 , 알루미늄, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, 트렌치 필 층(128)을 퇴적하기 전에, 제2 유전체 층(204)(도시되지 않음)의 최상면 상에 배치된 제2 라이너 층(126) 및/또는 제1 라이너 층(124)의 부분들을 제거하기 위해 블랭킷 에칭 공정이 수행될 수 있다. 다양한 실시예들에서, 블랭킷 에칭 공정 후에, 제1 및 제2 라이너 층들(124, 126)의 최상면들은 제2 유전체 층(204)의 최상면과 정렬된다(예를 들어, 도 2에서 도시된 바와 같음).

도 22의 단면도(2200)에서 도시된 바와 같이, 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제거 공정이 수행됨으로써, 반도체 기판(104) 내로 연장되는 격리 구조물(122)을 형성한다. 일부 실시예들에서, 제거 공정은 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 에칭 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 에칭 공정은 건식 에칭, 블랭킷 에칭 등을 포함한다. 에칭 공정은 제2 유전체 층(204)의 적어도 일부분을 오버 에칭 및 제거할 수 있다. 또 다른 실시예들에서, 제거 공정은 제2 유전체 층(204)의 최상면에 도달할 때까지 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 CMP 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 격리 구조물(122)의 최상면은 제2 유전체 층(204)의 최상면과 동일 평면에 있다. 또한, 제거 공정은 격리 구조물(122)이 반도체 기판(104) 위로 연장되고 높이 h1을 갖는 상측 부분(122up)을 포함하도록 수행된다. 다양한 실시예들에서, 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내, 약 800 옹스트롬 내지 약 1050 옹스트롬 범위 내, 약 1050 옹스트롬 내지 약 1300 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다. 또 다른 실시예들에서, 격리 구조물(122)의 높이 ht는 반도체 기판(104)의 높이 hs보다 더 크다.

도 23의 단면도(2300)에서 도시된 바와 같이, 격리 구조물(122) 위에 제3 유전체 층(206)이 퇴적되고, 반도체 기판(104)의 주변 영역(105) 내에 개구부(2302)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 제3 유전체 층(206)은 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(206) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 (예를 들어, 건식 에칭, 습식 에칭 등에 의해) 에칭 공정을 수행하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다. 개구부(2302)는 주변 영역(105)에서 반도체 기판(104)의 후측면(104b)의 일부분을 노출시킨다.

도 24의 단면도(2400)에서 도시된 바와 같이, 개구부(도 23의 2302) 내에 그리고 주변 영역(105) 내의 반도체 기판(104)의 후측면(104b) 상에 전도성 패드(134)가 형성된다. 일부 실시예들에서, 전도성 패드(134)를 형성하기 위한 공정은 반도체 기판(104) 위에 그리고 개구부(도 23의 2302) 내에 전도성 물질을 (예를 들어, CVD, PVD, ALD, 전기 도금, 무전해 도금 등에 의해) 퇴적하는 것, 그리고 전도성 물질을 패터닝하는 것을 포함한다. 전도성 패드(134)는 예를 들어, 알루미늄, 구리, 티타늄, 텅스텐, 다른 전도성 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 다양한 실시예들에서, 트렌치 필 층(128)은 제1 금속 물질을 포함하고, 전도성 패드(134)는 제1금속 물질과 상이한 제2 금속 물질을 포함한다.

도 25의 단면도(2500)에서 도시된 바와 같이, 제3 유전체 층(206) 및 전도성 패드(134) 위에 제4 유전체 층(208)이 형성됨으로써, 상측 유전체 구조물(132)을 형성한다. 또한, 제4 유전체 층(208) 상에 복수의 마이크로 렌즈들(136)이 형성된다. 상측 유전체 구조물(132)은 제1 유전체 층(202), 제2 유전체 층(204), 제3 유전체 층(206), 및 제4 유전체 층(208)을 포함한다. 일부 실시예들에서, 상측 유전체 구조물(132)이 두께 t1을 갖도록 제4 유전체 층(208)에 대해 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 일부 실시예들에서, 두께 t1은 약 4700 옹스트롬, 약 3000 옹스트롬 내지 약 6000 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다.

도 26 내지 도 36은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들(2600-3600)을 도시한다. 도 26 내지 도 36에서 도시된 단면도들(2600-3600)이 방법을 참조하여 설명되지만, 도 26 내지 도 36에서 도시된 구조물들은 그 방법에 제한되는 것이 아니라, 그 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 뿐만 아니라, 도 26 내지 도 36은 일련의 동작들로서 설명되지만, 이들 동작들이 다른 실시예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적이지 않고, 개시된 방법들이 또한 다른 구조물들에도 적용가능하다는 것이 이해될 것이다. 다른 실시예들에서, 도시되고/되거나 설명되는 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.

도 26의 단면도(2600)에서 도시된 바와 같이, 반도체 기판(104) 내에 복수의 광 검출기들(120)이 형성되고, 반도체 기판(104)의 전측면(104f) 상에 복수의 픽셀 소자들(112) 및 인터커넥트 구조물(102)이 형성된다. 일부 실시예들에서, 도 26의 구조물은 도 6 내지 도 8에서 도시되고/되거나 설명된 바와 같이 형성된다.

도 27의 단면도(2700)에서 도시된 바와 같이, 광 검출기들(120) 위에 복수의 돌출부들(402)을 형성하도록 반도체 기판(104)의 후측면(104b)에 대해 에칭 공정이 수행된다. 일부 실시예들에서, 에칭 공정은 습식 에칭, 건식 에칭, 다른 적합한 에칭, 또는 전술한 것들의 임의의 조합을 포함한다. 다양한 실시예들에서, 에칭 공정은: 후측면(104b) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 반도체 기판(104)을 (예를 들어, 건식 에칭 공정, 습식 에칭 공정 등에 의해) 에칭하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다.

도 28의 단면도(2800)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b) 상에 패시베이션 층(130)이 퇴적되고, 패시베이션 층(130) 상에 제1 유전체 층(202)이 퇴적된다. 패시베이션 층(130) 및 제1 유전체 층(202)은 컨포멀 퇴적 공정에 의해 퇴적되고, 돌출부들(402)의 형상에 합치한다. 일부 실시예들에서, 패시베이션 층(130) 및 제1 유전체 층(202)은 CVD 공정, PVD 공정, ALD 공정, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 일부 실시예들에서, 패시베이션 층(130)은 고 k 유전체 물질을 포함하고, 제1 유전체 층(202)은 패시베이션 층(130)보다 더 낮은 유전 상수를 갖는 산화물(예를 들어, 실리콘 이산화물)을 포함한다.

도 29의 단면도(2900)에서 도시된 바와 같이, 제1 유전체 층(202) 상에 제2 유전체 층(204)이 퇴적된다. 일부 실시예들에서, 제2 유전체 층(204)은 CVD 공정, PVD 공정, ALD 공정, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 추가 실시예들에서, 제2 유전체 층(204)에 대해 제2 유전체 층(204)의 최상면이 실질적으로 평탄하도록 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 또 다른 실시예들에서, 제2 유전체 층(204)의 두께는 제1 유전체 층(202)의 두께보다 더 크고, 패시베이션 층(130)의 두께보다 더 크다.

도 30의 단면도(3000)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b)에 대해 후측면(102b) 내로 연장되는 격리 개구부(3002)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(204) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 반도체 기판(104)을 (예를 들어, 건식 에칭 공정, 습식 에칭 공정 등에 의해) 에칭하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다.

도 31의 단면도(3100)에서 도시된 바와 같이, 격리 개구부(3002)를 라이닝하여 반도체 기판(104) 위에 제1 라이너 층(124)이 퇴적되고, 제1 라이너 층(124) 위에 제2 라이너 층(126)이 퇴적된다. 일부 실시예들에서, 제1 라이너 층(124) 및 제2 라이너 층(126)은 각각 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 제1 라이너 층(124)은 예를 들어, 고 k 유전체 물질 이를테면 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 다른 고 k 유전체 물질, 다른 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 제2 라이너 층(126)은 예를 들어, 실리콘 이산화물, 다른 적합한 유전체 물질 등이거나 이들을 포함할 수 있다.

도 32의 단면도(3200)에서 도시된 바와 같이, 제2 라이너 층(126) 위에 그리고 격리 개구부(도 31의 3002) 내에 트렌치 필 층(128)이 퇴적된다. 다양한 실시예들에서, 트렌치 필 층(128)은 CVD 공정, PVD 공정, ALD 공정, 전기 도금, 무전해 도금, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 제2 라이너 층(126) 위에 퇴적된다. 트렌치 필 층(128)은 예를 들어, 폴리실리콘, 도핑된 폴리실리콘, 금속 이를테면 텅스텐 , 알루미늄, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, 트렌치 필 층(128)을 퇴적하기 전에, 제2 유전체 층(204)(도시되지 않음)의 최상면 상에 배치된 제2 라이너 층(126) 및/또는 제1 라이너 층(124)의 부분들을 제거하기 위해 블랭킷 에칭 공정이 수행될 수 있다. 다양한 실시예들에서, 블랭킷 에칭 공정 후에, 제1 및 제2 라이너 층들(124, 126)의 최상면들은 제2 유전체 층(204)의 최상면과 정렬된다(예를 들어, 도 2에서 도시된 바와 같음).

도 33의 단면도(3300)에서 도시된 바와 같이, 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제거 공정이 수행됨으로써, 반도체 기판(104) 내로 연장되는 격리 구조물(122)을 형성한다. 일부 실시예들에서, 제거 공정은 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 에칭 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 에칭 공정은 건식 에칭, 블랭킷 에칭 등을 포함한다. 에칭 공정은 제2 유전체 층(204)의 적어도 일부분을 오버 에칭 및 제거할 수 있다. 또 다른 실시예들에서, 제거 공정은 제2 유전체 층(204)의 최상면에 도달할 때까지 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 CMP 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 격리 구조물(122)의 최상면은 제2 유전체 층(204)의 최상면과 동일 평면에 있다. 또한, 제거 공정은 격리 구조물(122)이 반도체 기판(104) 위로 연장되고 높이 h1을 갖는 상측 부분(122up)을 포함하도록 수행된다. 다양한 실시예들에서, 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내, 약 800 옹스트롬 내지 약 1050 옹스트롬 범위 내, 약 1050 옹스트롬 내지 약 1300 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다. 또 다른 실시예들에서, 격리 구조물(122)의 높이 ht는 반도체 기판(104)의 높이 hs보다 더 작다.

도 34의 단면도(3400)에서 도시된 바와 같이, 격리 구조물(122) 위에 제3 유전체 층(206)이 퇴적되고, 반도체 기판(104)의 주변 영역(105) 내에 개구부(3402)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 제3 유전체 층(206)은 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(206) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 (예를 들어, 건식 에칭, 습식 에칭 등에 의해) 에칭 공정을 수행하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다. 개구부(3402)는 주변 영역(105)에서 반도체 기판(104)의 후측면(104b)의 일부분을 노출시킨다.

도 35의 단면도(3500)에서 도시된 바와 같이, 개구부(도 34의 3402) 내에 그리고 주변 영역(105) 내의 반도체 기판(104)의 후측면(104b) 상에 전도성 패드(134)가 형성된다. 일부 실시예들에서, 전도성 패드(134)를 형성하기 위한 공정은 반도체 기판(104) 위에 그리고 개구부(도 34의 3402) 내에 전도성 물질을 (예를 들어, CVD, PVD, ALD, 전기 도금, 무전해 도금 등에 의해) 퇴적하는 것, 그리고 전도성 물질을 패터닝하는 것을 포함한다. 전도성 패드(134)는 예를 들어, 알루미늄, 구리, 티타늄, 텅스텐, 다른 전도성 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 다양한 실시예들에서, 트렌치 필 층(128)은 제1 금속 물질을 포함하고, 전도성 패드(134)는 제1금속 물질과 상이한 제2 금속 물질을 포함한다.

도 36의 단면도(3600)에서 도시된 바와 같이, 제3 유전체 층(206) 및 전도성 패드(134) 위에 제4 유전체 층(208)이 형성됨으로써, 상측 유전체 구조물(132)을 형성한다. 또한, 제4 유전체 층(208) 상에 복수의 마이크로 렌즈들(136)이 형성된다. 상측 유전체 구조물(132)은 제1 유전체 층(202), 제2 유전체 층(204), 제3 유전체 층(206), 및 제4 유전체 층(208)을 포함한다. 일부 실시예들에서, 상측 유전체 구조물(132)이 두께 t1을 갖도록 제4 유전체 층(208)에 대해 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 일부 실시예들에서, 두께 t1은 약 4700 옹스트롬, 약 3000 옹스트롬 내지 약 6000 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다.

도 37 내지 도 45는 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 단면도들(3700-4500)을 도시한다. 도 37 내지 도 45에서 도시된 단면도들(3700-4500)이 방법을 참조하여 설명되지만, 도 37 내지 도 45에서 도시된 구조물들은 그 방법에 제한되는 것이 아니라, 그 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 뿐만 아니라, 도 37 내지 도 45는 일련의 동작들로서 설명되지만, 이들 동작들이 다른 실시예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적이지 않고, 개시된 방법들이 또한 다른 구조물들에도 적용가능하다는 것이 이해될 것이다. 다른 실시예들에서, 도시되고/되거나 설명되는 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.

도 37의 단면도(3700)에서 도시한 바와 같이, 반도체 기판(104)의 후측면(104b) 상에 복수의 돌출부들(402)이 형성되고, 복수의 돌출부들(402) 위에 패시베이션 층(130), 제1 유전체 층(202), 및 제2 유전체 층(204)이 형성된다. 일부 실시예들에서, 도 37의 구조물은 도 26 내지 도 29에서 도시되고/되거나 설명된 바와 같이 형성된다.

도 38의 단면도(3800)에서 도시된 바와 같이, 반도체 기판(104)의 후측면(104b)에 대해 후측면(102b) 내로 연장되는 격리 개구부(3802)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(204) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 반도체 기판(104)을 (예를 들어, 건식 에칭 공정, 습식 에칭 공정 등에 의해) 에칭하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다. 다양한 실시예들에서, 패터닝 공정은 STI 구조물(118)의 최상면에 도달할 때까지 수행된다. 또 다른 실시예들에서, 패터닝 공정은 격리 개구부(3802)의 최저부가 (예를 들어, 도 11에서 도시된 바와 같은) STI 구조물(118)의 최상면보다 수직으로 위에 배치되도록 수행된다(도시되지 않음).

도 39의 단면도(3900)에서 도시된 바와 같이, 격리 개구부(3802)를 라이닝하여 반도체 기판(104) 위에 제1 라이너 층(124)이 퇴적되고, 제1 라이너 층(124) 위에 제2 라이너 층(126)이 퇴적된다. 일부 실시예들에서, 제1 라이너 층(124) 및 제2 라이너 층(126)은 각각 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 제1 라이너 층(124)은 예를 들어, 고 k 유전체 물질 이를테면 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 다른 고 k 유전체 물질, 다른 유전체 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 제2 라이너 층(126)은 예를 들어, 실리콘 이산화물, 다른 적합한 유전체 물질 등이거나 이들을 포함할 수 있다.

도 40의 단면도(4000)에서 도시된 바와 같이, 제2 라이너 층(126) 위에 그리고 격리 개구부(도 39의 3802) 내에 트렌치 필 층(128)이 퇴적된다. 다양한 실시예들에서, 트렌치 필 층(128)은 CVD 공정, PVD 공정, ALD 공정, 전기 도금, 무전해 도금, 또는 다른 적합한 성장 또는 퇴적 공정에 의해 제2 라이너 층(126) 위에 퇴적된다. 트렌치 필 층(128)은 예를 들어, 폴리실리콘, 도핑된 폴리실리콘, 금속 이를테면 텅스텐 , 알루미늄, 다른 금속 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예들에서, 트렌치 필 층(128)을 퇴적하기 전에, 제2 유전체 층(204)(도시되지 않음)의 최상면 상에 배치된 제2 라이너 층(126) 및/또는 제1 라이너 층(124)의 부분들을 제거하기 위해 블랭킷 에칭 공정이 수행될 수 있다. 다양한 실시예들에서, 블랭킷 에칭 공정 후에, 제1 및 제2 라이너 층들(124, 126)의 최상면들은 제2 유전체 층(204)의 최상면과 정렬된다(예를 들어, 도 2에서 도시된 바와 같음).

도 41의 단면도(4100)에서 도시된 바와 같이, 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제거 공정이 수행됨으로써, 반도체 기판(104) 내로 연장되는 격리 구조물(122)을 형성한다. 일부 실시예들에서, 제거 공정은 제2 유전체 층(204) 위로부터 과잉 물질들을 제거하기 위해 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 에칭 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 에칭 공정은 건식 에칭, 블랭킷 에칭 등을 포함한다. 에칭 공정은 제2 유전체 층(204)의 적어도 일부분을 오버 에칭 및 제거할 수 있다. 또 다른 실시예들에서, 제거 공정은 제2 유전체 층(204)의 최상면에 도달할 때까지 제1 라이너 층(124), 제2 라이너 층(126), 및/또는 트렌치 필 층(128) 내로 CMP 공정을 수행하는 것을 포함한다. 다양한 실시예들에서, 격리 구조물(122)의 최상면은 제2 유전체 층(204)의 최상면과 동일 평면에 있다. 또한, 제거 공정은 격리 구조물(122)이 반도체 기판(104) 위로 연장되고 높이 h1을 갖는 상측 부분(122up)을 포함하도록 수행된다. 다양한 실시예들에서, 격리 구조물(122)의 상측 부분(122up)의 높이 h1은 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내, 약 800 옹스트롬 내지 약 1050 옹스트롬 범위 내, 약 1050 옹스트롬 내지 약 1300 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다. 일부 실시예들에서, 격리 구조물(122)의 높이 ht는 반도체 기판(104)의 높이 hs보다 더 크다. 또 다른 실시예들에서, 격리 구조물(122)은 (예를 들어, 도 5d에서 도시된 바와 같이) 격리 구조물(122)의 높이 ht가 반도체 기판(104)의 높이 hs보다 더 작도록 형성된다.

도 42의 단면도(4200)에서 도시된 바와 같이, 격리 구조물(122) 상에 금속 그리드 구조물(502)이 형성된다. 일부 실시예들에서, 금속 그리드 구조물(502)을 형성하기 위한 공정은: 반도체 기판(104)의 후측면(104b) 위에 금속 물질을 (예를 들어, CVD 공정, PVD 공정, ALD 공정, 전기 도금, 무전해 도금 등에 의해) 퇴적하는 것; 그리고 금속 물질을 패터닝하는 것을 포함한다. 추가 실시예들에서, 금속 그리드 구조물(502)은 격리 구조물(122)과 동시에 형성되며, 여기서 금속 그리드 구조물(502)은 도 41의 제거 공정으로부터 규정되고, 금속 그리드 구조물(502)과 트렌치 필 층(128)은 (예를 들어, 도 5c에서 도시되고/되거나 설명된 바와 같은) 단일 연속 구조이다. 또 다른 실시예들에서, 패터닝 공정은 (예를 들어, 도 5b에서 도시되고/되거나 설명된 바와 같이) 금속 그리드 구조물(502)의 중심이 격리 구조물(122)의 중심으로부터 반도체 기판(104)의 주변 영역(105)을 향하는 방향으로 시프트되도록 수행된다. 다양한 실시예들에서, 금속 그리드 구조물(502)은 트렌치 필 층(128)과 동일한 금속 물질을 포함한다.

도 43의 단면도(4300)에서 도시된 바와 같이, 금속 그리드 구조물(502) 위에 제3 유전체 층(206)이 퇴적되고, 반도체 기판(104)의 주변 영역(105) 내에 개구부(4302)를 형성하도록 패터닝 공정이 수행된다. 일부 실시예들에서, 제3 유전체 층(206)은 CVD 공정, PVD 공정, ALD 공정, 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적된다. 일부 실시예들에서, 패터닝 공정은: 제2 유전체 층(206) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 (예를 들어, 건식 에칭, 습식 에칭 등에 의해) 에칭 공정을 수행하는 것; 그리고 마스킹 층을 제거하는 것을 포함한다. 개구부(4302)는 주변 영역(105)에서 반도체 기판(104)의 후측면(104b)의 일부분을 노출시킨다.

도 44의 단면도(4400)에서 도시된 바와 같이, 개구부(도 43의 4302) 내에 그리고 주변 영역(105) 내의 반도체 기판(104)의 후측면(104b) 상에 전도성 패드(134)가 형성된다. 일부 실시예들에서, 전도성 패드(134)를 형성하기 위한 공정은 반도체 기판(104) 위에 그리고 개구부(도 43의 4302) 내에 전도성 물질을 (예를 들어, CVD, PVD, ALD, 전기 도금, 무전해 도금 등에 의해) 퇴적하는 것, 그리고 전도성 물질을 패터닝하는 것을 포함한다. 전도성 패드(134)는 예를 들어, 알루미늄, 구리, 티타늄, 텅스텐, 다른 전도성 물질, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다. 다양한 실시예들에서, 트렌치 필 층(128) 및/또는 금속 그리드 구조물(502)은 제1 금속 물질을 포함하고, 전도성 패드(134)는 제1금속 물질과 상이한 제2 금속 물질을 포함한다.

도 45의 단면도(4500)에서 도시된 바와 같이, 제3 유전체 층(206) 및 전도성 패드(134) 위에 제4 유전체 층(208)이 형성됨으로써, 상측 유전체 구조물(132)을 형성한다. 또한, 제4 유전체 층(208) 상에 복수의 마이크로 렌즈들(136)이 형성된다. 상측 유전체 구조물(132)은 제1 유전체 층(202), 제2 유전체 층(204), 제3 유전체 층(206), 및 제4 유전체 층(208)을 포함한다. 일부 실시예들에서, 상측 유전체 구조물(132)이 두께 t1을 갖도록 제4 유전체 층(208)에 대해 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 일부 실시예들에서, 두께 t1은 약 4700 옹스트롬, 약 3000 옹스트롬 내지 약 6000 옹스트롬 범위 내, 또는 일부 다른 적합한 값이다.

도 46은 반도체 기판 위에 상측 유전체 구조물 내로 돌출하는 격리 구조물을 포함하는 이미지 센서를 형성하는 방법(4600)을 도시한다. 방법(4600)이 일련의 동작들 또는 이벤트들로서 도시되고/되거나 설명되지만, 본 방법은 도시된 순서 또는 동작들로 제한되지 않는다는 것이 이해될 것이다. 이에 따라, 일부 실시예들에서, 동작들은 도시된 것과 상이한 순서들로 수행될 수 있고/있거나, 동시에 수행될 수 있다. 또한, 일부 실시예들에서, 도시된 동작들 또는 이벤트들은 다수의 동작들 또는 이벤트들로 세분될 수 있으며, 이들은 별도의 시간에 또는 다른 동작들 또는 하위 동작들과 동시에 수행될 수 있다. 일부 실시예들에서, 일부 도시된 동작들 또는 이벤트들은 생략될 수 있고, 다른 도시되지 않은 동작들 또는 이벤트들이 포함될 수 있다.

동작 4602에서, 반도체 기판 내에 복수의 광 검출기들이 형성된다. 도 6은 동작 4602의 일부 실시예들에 대응하는 단면도(600)를 도시한다.

동작 4604에서, 반도체 기판의 전측면 상에 복수의 픽셀 소자들 및 인터커넥트 구조물이 형성된다. 도 8은 동작 4604의 일부 실시예들에 대응하는 단면도(800)를 도시한다.

동작 4606에서, 반도체 기판 내에서 광 검출기들 위에 복수의 돌출부들(402)을 형성하도록 반도체 기판의 후측면에 대해 에칭 공정이 수행된다. 도 27은 동작 4606의 일부 실시예들에 대응하는 단면도(2700)를 도시한다.

동작 4608에서, 반도체 기판의 후측면 상에 제1 유전체 층 및 제2 유전체 층이 퇴적된다. 도 9 및 도 10은 동작 4608의 다양한 실시예들에 대응하는 단면도들(900 및1000)을 도시한다. 도 28 및 도 29는 동작 4608의 일부 실시예들에 대응하는 단면도들(2800 및2900)을 도시한다.

동작 4610에서, 제1 유전체 층, 제2 유전체 층, 및 후측면이 반도체 기판 내에 격리 개구부를 형성하도록 패터닝된다. 도 11은 동작 4610의 다양한 실시예들에 대응하는 단면도(1100)를 도시한다. 도 19는 동작 4610의 일부 실시예들에 대응하는 단면도(1900)를 도시한다. 도 30은 동작 4610의 다른 실시예들에 대응하는 단면도(3000)를 도시한다. 도 38은 동작 4610의 추가 실시예들에 대응하는 단면도(3800)를 도시한다.

동작 4612에서, 격리 개구부 내에 제1 라이너 층, 제2 라이너 층, 및 트렌치 필 층이 형성된다. 도 12 및 도 13은 동작 4612의 다양한 실시예들에 대응하는 단면도들(1200 및1300)을 도시한다. 도 20 및 도 21은 동작 4612의 일부 실시예들에 대응하는 단면도들(2000 및2100)을 도시한다. 도 31 및 도 32는 동작 4612의 다른 실시예들에 대응하는 단면도들(3100 및3200)을 도시한다. 도 39 및 도 40은 동작 4612의 추가 실시예들에 대응하는 단면도들(3900 및4000)을 도시한다.

동작 4614에서, 제1 라이너 층, 제2 라이너 층, 및 트렌치 필 층에 대해 반도체 기판의 후측면 위로 연장되는 상측 부분을 갖는 격리 구조물을 형성하도록 제거 공정이 수행된다. 도 14는 동작 4614의 다양한 실시예들에 대응하는 단면도(1400)를 도시한다. 도 22는 동작 4614의 일부 실시예들에 대응하는 단면도(2200)를 도시한다. 도 33은 동작 4614의 다른 실시예들에 대응하는 단면도(3300)를 도시한다. 도 41은 동작 4614의 추가 실시예들에 대응하는 단면도(4100)를 도시한다.

동작 4616에서, 격리 구조물 상에 금속 그리드 구조물이 형성되며, 여기서 금속 그리드 구조물은 트렌치 필 층과 직접 접촉한다. 도 42는 동작 4616의 다양한 실시예들에 대응하는 단면도(4200)를 도시한다.

동작 4618에서, 패시베이션 구조물 위에 제3 전도성 층이 형성된다. 도 15는 동작 4618의 다양한 실시예들에 대응하는 단면도(1500)를 도시한다. 도 23은 동작 4618의 일부 실시예들에 대응하는 단면도(2300)를 도시한다. 도 34는 동작 4618의 다른 실시예들에 대응하는 단면도(3400)를 도시한다. 도 43은 동작 4618의 추가 실시예들에 대응하는 단면도(4300)를 도시한다.

동작 4620에서, 복수의 광 검출기들에 횡측으로 인접한 주변 영역 내에서 반도체 기판의 후측면 상에 전도성 패드가 형성된다. 도 16은 동작 4620의 다양한 실시예들에 대응하는 단면도(1600)를 도시한다. 도 24는 동작 4620의 일부 실시예들에 대응하는 단면도(2400)를 도시한다. 도 35는 동작 4620의 다른 실시예들에 대응하는 단면도(3500)를 도시한다. 도 44는 동작 4620의 추가 실시예들에 대응하는 단면도(4400)를 도시한다.

동작 4622에서, 격리 구조물 및 전도성 패드 위에 제4 유전체 층이 형성된다. 도 17은 동작 4622의 다양한 실시예들에 대응하는 단면도(1700)를 도시한다. 도 25는 동작 4622의 일부 실시예들에 대응하는 단면도(2500)를 도시한다. 도 36은 동작 4622의 다른 실시예들에 대응하는 단면도(3600)를 도시한다. 도 45는 동작 4622의 추가 실시예들에 대응하는 단면도(4500)를 도시한다.

따라서, 일부 실시예들에서, 본 개시는 이미지 센서로서, 반도체 기판 내에 배치된 복수의 광 검출기들 및 반도체 기판 내에 배치되고 ― 반도체 기판의 후측면 위에 돌출되는 ― 상측 부분을 갖는 격리 구조물을 포함하는, 이미지 센서에 관한 것이다.

일부 실시예들에서, 본 출원은 이미지 센서를 제공하며, 이미지 센서는: 반도체 기판 내에 배치된 광 검출기; 반도체 기판의 제1 측 상에 배치된 유전체 구조물; 및 유전체 구조물로부터 반도체 기판의 제1 측 내로 연장되는 격리 구조물을 포함하며, 격리 구조물은 광 검출기를 횡측으로 둘러싸고 상측 부분을 포함하며, 상측 부분은 반도체 기판의 제1 측 위에 배치되고 유전체 구조물의 측벽들과 직접 접촉하며, 그리고 격리 구조물은 유전체 구조물의 제2 물질과 상이한 제1 물질을 포함하는 것이다. 실시예에서, 격리 구조물은 트렌치 필 층, 및 반도체 기판과 트렌치 필 층 사이에 배치된 제1 라이너 층을 포함하며, 트렌치 필 층은 제1 물질을 포함하고 제1 라이너 층은 제1 물질과 상이한 제3 물질을 포함하며, 제1 물질은 금속을 포함하는 것이다. 실시예에서, 제3 물질은 제2 물질과 상이하다. 실시예에서, 격리 구조물은 트렌치 필 층과 제1 라이너 층 사이에 배치된 제2 라이너 층을 더 포함하며, 제2 라이너 층은 제2 물질을 포함하는 것이다. 실시예에서, 이미지 센서는 격리 구조물 위에 놓이고 격리 구조물의 최상면과 직접 접촉하는 금속 그리드 구조물을 더 포함한다. 실시예에서, 격리 구조물의 상측 부분의 높이는 금속 그리드 구조물의 높이보다 더 크다. 실시예에서, 격리 구조물의 높이는 반도체 기판의 높이보다 더 크다. 실시예에서, 이미지 센서는 유전체 구조물과 반도체 기판의 제1 측 사이에 배치된 패시베이션 층을 더 포함하며, 패시베이션 층의 최상면보다 수직으로 위에 격리 구조물의 최상면이 있는 것이다. 실시예에서, 이미지 센서는 반도체 기판의 제1 측 위의 유전체 구조물 내에 배치된 금속 반사체를 더 포함하며, 격리 구조물의 최상면이 금속 반사체의 상측면과 하측면 사이에 배치되는 것이다.

일부 실시예들에서, 본 출원은 이미지 센서를 제공하며, 이미지 센서는: 반도체 기판 ― 반도체 기판은 제2 측과 반대편에 있는 제1 측을 포함함 ― 내에 배치된 광 검출기; 반도체 기판의 제1 측 상에 배치된 인터커넥트 구조물; 반도체 기판의 제2 측 상에 배치된 유전체 구조물; 유전체 구조물 내에 배치된 금속 그리드 구조물 ― 금속 그리드 구조물은 반도체 기판의 제2 측으로부터 제1 거리만큼 수직으로 오프셋되며, 금속 그리드 구조물의 대향 측벽들 사이에 광 검출기가 이격되어 있음 ―; 및 반도체 기판 내에 배치된 격리 구조물을 포함하며, 격리 구조물은 반도체 기판의 제2 측으로부터 금속 그리드 구조물의 최저면까지 제1 거리를 따라 연속하여 연장되는 상측 부분을 포함하는 것이다. 실시예에서, 격리 구조물의 상측 부분의 높이는 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내이다. 실시예에서, 격리 구조물은 트렌치 필 층을 포함하며, 트렌치 필 층 및 금속 그리드 구조물은 제1 금속 물질을 포함하는 것이다. 실시예에서, 격리 구조물은 트렌치 필 층과 반도체 기판 사이에 배치된 제1 라이너 층, 및 제1 라이너 층과 트렌치 필 층 사이에 배치된 제2 라이너 층을 더 포함하며, 제1 라이너 층의 최상면 및 제2 라이너 층의 최상면은 금속 그리드 구조물의 최저면과 직접 접촉하는 것이다. 실시예에서, 이미지 센서는 반도체 기판의 제2 측 상에 배치된 전도성 패드를 더 포함하며, 전도성 패드의 최상면과 하측면 사이에 격리 구조물의 최상면이 배치되고, 전도성 패드는 제1 금속 물질과 상이한 제2 금속 물질을 포함하는 것이다. 실시예에서, 트렌치 필 층의 최상면과 금속 그리드 구조물의 최저면 사이에 어떠한 유전체 물질도 존재하지 않는다. 실시예에서, 이미지 센서는 반도체 기판의 제1 측 내에 배치된 얕은 트렌치 격리(STI) 구조물을 더 포함하며, STI 구조물의 최상면은 격리 구조물의 최저면과 직접 접촉하는 것이다.

일부 실시예들에서, 본 출원은 이미지 센서를 형성하기 위한 방법을 제공하며, 본 방법은: 반도체 기판 ― 반도체 기판은 후측면과 반대편에 있는 전측면을 포함함 ― 내에 광 검출기를 형성하는 단계; 반도체 기판의 전측면 상에 인터커넥트 구조물을 형성하는 단계; 반도체 기판의 후측면 상에 제1 유전체 층 및 제2 유전체 층을 퇴적하는 단계; 및 반도체 기판의 후측면 내로 연장되는 격리 구조물을 형성하는 단계를 포함하며, 격리 구조물은 상측 부분을 포함하며, 상측 부분은 후측면보다 수직으로 위에 배치되고 제2 유전체 층의 측벽들과 접촉하며, 격리 구조물은 제2 유전체 층의 제2 물질과 상이한 제1 물질을 포함하는 것이다. 실시예에서, 본 방법은 반도체 기판의 후측면 위에 금속 그리드 구조물을 형성하는 단계를 더 포함하며, 금속 그리드 구조물은 격리 구조물의 최상면과 직접 접촉하고, 금속 그리드 구조물은 제1 물질을 포함하는 것이다. 실시예에서, 본 방법은 제1 유전체 층을 퇴적하는 단계 전에 광 검출기 위에 복수의 돌출부들을 형성하도록 반도체 기판의 후측면을 패터닝하는 단계를 더 포함한다. 실시예에서, 복수의 돌출부들의 높이는 격리 구조물의 상측 부분의 높이보다 더 작다.

전술한 내용은 당업자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 해당 기술분야의 통상의 기술자들은 본 명세서에서 소개된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 해당 기술분야의 통상의 기술자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위에서 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.

실시예들

실시예 1. 이미지 센서로서,

반도체 기판 내에 배치된 광 검출기;

반도체 기판의 제1 측 상에 배치된 유전체 구조물; 및

유전체 구조물로부터 반도체 기판의 제1 측 내로 연장되는 격리 구조물

을 포함하며,

격리 구조물은 광 검출기를 횡측으로 둘러싸고 상측 부분을 포함하며, 상측 부분은 반도체 기판의 제1 측 위에 배치되고 유전체 구조물의 측벽들과 직접 접촉하며, 그리고

격리 구조물은 유전체 구조물의 제2 물질과 상이한 제1 물질을 포함하는 것인, 이미지 센서.

실시예 2. 실시예 1에 있어서,

격리 구조물은 트렌치 필(trench fill) 층, 및 반도체 기판과 트렌치 필 층 사이에 배치된 제1 라이너 층을 포함하며,

트렌치 필 층은 제1 물질을 포함하고 제1 라이너 층은 제1 물질과 상이한 제3 물질을 포함하며,

제1 물질은 금속을 포함하는 것인, 이미지 센서.

실시예 3. 실시예 2에 있어서,

제3 물질은 제2 물질과 상이한 것인, 이미지 센서.

실시예 4. 실시예 2에 있어서,

격리 구조물은 트렌치 필 층과 제1 라이너 층 사이에 배치된 제2 라이너 층을 더 포함하며,

제2 라이너 층은 제2 물질을 포함하는 것인, 이미지 센서.

실시예 5. 실시예 1에 있어서,

격리 구조물 위에 놓이고 격리 구조물의 최상면과 직접 접촉하는 금속 그리드 구조물

을 더 포함하는, 이미지 센서.

실시예 6. 실시예 5에 있어서,

격리 구조물의 상측 부분의 높이는 금속 그리드 구조물의 높이보다 더 큰 것인, 이미지 센서.

실시예 7. 실시예 5에 있어서,

격리 구조물의 높이는 반도체 기판의 높이보다 더 큰 것인, 이미지 센서.

실시예 8. 실시예 1에 있어서,

유전체 구조물과 반도체 기판의 제1 측 사이에 배치된 패시베이션 층

을 더 포함하며,

패시베이션 층의 최상면보다 수직으로 위에 격리 구조물의 최상면이 있는 것인, 이미지 센서.

실시예 9. 실시예 1에 있어서,

반도체 기판의 제1 측 위의 유전체 구조물 내에 배치된 금속 반사체

를 더 포함하며,

격리 구조물의 최상면이 금속 반사체의 상측면과 하측면 사이에 배치되는 것인, 이미지 센서.

실시예 10. 이미지 센서로서,

반도체 기판 ― 반도체 기판은 제2 측과 반대편에 있는 제1 측을 포함함 ― 내에 배치된 광 검출기;

반도체 기판의 제1 측 상에 배치된 인터커넥트 구조물;

반도체 기판의 제2 측 상에 배치된 유전체 구조물;

유전체 구조물 내에 배치된 금속 그리드 구조물 ― 금속 그리드 구조물은 반도체 기판의 제2 측으로부터 제1 거리만큼 수직으로 오프셋되며, 금속 그리드 구조물의 대향 측벽들 사이에 광 검출기가 이격되어 있음 ―; 및

반도체 기판 내에 배치된 격리 구조물

을 포함하며,

격리 구조물은 반도체 기판의 제2 측으로부터 금속 그리드 구조물의 최저면까지 제1 거리를 따라 연속하여 연장되는 상측 부분을 포함하는 것인, 이미지 센서.

실시예 11. 실시예 10에 있어서,

격리 구조물의 상측 부분의 높이는 약 800 옹스트롬 내지 약 1300 옹스트롬 범위 내인 것인, 이미지 센서.

실시예 12. 실시예 10에 있어서,

격리 구조물은 트렌치 필 층을 포함하며, 트렌치 필 층 및 금속 그리드 구조물은 제1 금속 물질을 포함하는 것인, 이미지 센서.

실시예 13. 실시예 제12에 있어서,

격리 구조물은 트렌치 필 층과 반도체 기판 사이에 배치된 제1 라이너 층, 및 제1 라이너 층과 트렌치 필 층 사이에 배치된 제2 라이너 층을 더 포함하며,

제1 라이너 층의 최상면 및 제2 라이너 층의 최상면은 금속 그리드 구조물의 최저면과 직접 접촉하는 것인, 이미지 센서.

실시예 14. 실시예 12에 있어서,

반도체 기판의 제2 측 상에 배치된 전도성 패드를 더 포함하며, 전도성 패드의 최상면과 하측면 사이에 격리 구조물의 최상면이 배치되고,

전도성 패드는 제1 금속 물질과 상이한 제2 금속 물질을 포함하는 것인, 이미지 센서.

실시예 15. 실시예 12에 있어서,

트렌치 필 층의 최상면과 금속 그리드 구조물의 최저면 사이에 어떠한 유전체 물질도 존재하지 않는 것인, 이미지 센서.

실시예 16. 실시예 10에 있어서,

반도체 기판의 제1 측 내에 배치된 얕은 트렌치 격리(shallow trench isolation, STI) 구조물을 더 포함하며,

STI 구조물의 최상면은 격리 구조물의 최저면과 직접 접촉하는 것인, 이미지 센서.

실시예 17. 이미지 센서를 형성하기 위한 방법으로서,

반도체 기판 ― 반도체 기판은 후측면과 반대편에 있는 전측면을 포함함 ― 내에 광 검출기를 형성하는 단계;

반도체 기판의 전측면 상에 인터커넥트 구조물을 형성하는 단계;

반도체 기판의 후측면 상에 제1 유전체 층 및 제2 유전체 층을 퇴적하는 단계; 및

반도체 기판의 후측면 내로 연장되는 격리 구조물을 형성하는 단계

를 포함하며,

격리 구조물은 상측 부분을 포함하며, 상측 부분은 후측면보다 수직으로 위에 배치되고 제2 유전체 층의 측벽들과 접촉하며,

격리 구조물은 제2 유전체 층의 제2 물질과 상이한 제1 물질을 포함하는 것인, 이미지 센서를 형성하기 위한 방법.

실시예 18. 실시예 17에 있어서,

반도체 기판의 후측면 위에 금속 그리드 구조물을 형성하는 단계

를 더 포함하며,

금속 그리드 구조물은 격리 구조물의 최상면과 직접 접촉하고,

금속 그리드 구조물은 제1 물질을 포함하는 것인, 이미지 센서를 형성하기 위한 방법.

실시예 19. 실시예 17에 있어서,

제1 유전체 층을 퇴적하는 단계 전에 광 검출기 위에 복수의 돌출부들을 형성하도록 반도체 기판의 후측면을 패터닝하는 단계

를 더 포함하는, 이미지 센서를 형성하기 위한 방법.

실시예 20. 실시예 19에 있어서,

복수의 돌출부들의 높이는 격리 구조물의 상측 부분의 높이보다 더 작은 것인, 이미지 센서를 형성하기 위한 방법.

Claims

이미지 센서로서,
반도체 기판 내에 배치된 광 검출기;
상기 반도체 기판의 제1 측 상에 배치된 유전체 구조물; 및
상기 유전체 구조물로부터 상기 반도체 기판의 제1 측 내로 연장되는 격리 구조물
을 포함하며,
상기 반도체 기판은, 상기 광 검출기 위의 상기 반도체 기판의 제1 측 상에 배치된 복수의 돌출부를 포함하고,
상기 격리 구조물은 상기 광 검출기를 횡측으로 둘러싸고 상측 부분을 포함하며, 상기 상측 부분은 상기 반도체 기판의 제1 측 위에 배치되고 상기 유전체 구조물의 측벽들과 직접 접촉하며, 그리고
상기 격리 구조물은 상기 유전체 구조물의 제2 물질과는 상이한 제1 물질을 포함하고,
상기 격리 구조물은, 대응하는 상기 광 검출기를 향해 입사광을 지향시키도록 구성되고,
상기 복수의 돌출부의 높이는 상기 격리 구조물의 상기 상측 부분의 높이보다 더 작은 것인, 이미지 센서.
제1항에 있어서,
상기 격리 구조물은 트렌치 필(trench fill) 층, 및 상기 반도체 기판과 상기 트렌치 필 층 사이에 배치된 제1 라이너 층을 포함하며,
상기 트렌치 필 층은 상기 제1 물질을 포함하고 상기 제1 라이너 층은 상기 제1 물질과는 상이한 제3 물질을 포함하며,
상기 제1 물질은 금속을 포함하는 것인, 이미지 센서.
제2항에 있어서,
상기 제3 물질은 상기 제2 물질과는 상이한 것인, 이미지 센서.
제2항에 있어서,
상기 격리 구조물은 상기 트렌치 필 층과 상기 제1 라이너 층 사이에 배치된 제2 라이너 층을 더 포함하며,
상기 제2 라이너 층은 상기 제2 물질을 포함하는 것인, 이미지 센서.
제1항에 있어서,
상기 격리 구조물 위에 놓이고 상기 격리 구조물의 최상면과 직접 접촉하는 금속 그리드 구조물
을 더 포함하는, 이미지 센서.
제5항에 있어서,
상기 격리 구조물의 상기 상측 부분의 높이는 상기 금속 그리드 구조물의 높이보다 더 큰 것인, 이미지 센서.
제5항에 있어서,
상기 격리 구조물의 높이는 상기 반도체 기판의 높이보다 더 큰 것인, 이미지 센서.
제1항에 있어서,
상기 유전체 구조물과 상기 반도체 기판의 제1 측 사이에 배치된 패시베이션 층
을 더 포함하며,
상기 패시베이션 층의 최상면보다 수직으로 위에 상기 격리 구조물의 최상면이 있는 것인, 이미지 센서.
이미지 센서로서,
반도체 기판 ― 상기 반도체 기판은 제2 측과 반대편에 있는 제1 측을 포함함 ― 내에 배치된 광 검출기;
상기 반도체 기판의 제1 측 상에 배치된 인터커넥트 구조물;
상기 반도체 기판의 제2 측 상에 배치된 유전체 구조물;
상기 유전체 구조물 내에 배치된 금속 그리드 구조물 ― 상기 금속 그리드 구조물은 상기 반도체 기판의 제2 측으로부터 제1 거리만큼 수직으로 오프셋되며, 상기 금속 그리드 구조물의 대향 측벽들 사이에 상기 광 검출기가 이격되어 있음 ―; 및
상기 반도체 기판 내에 배치된 격리 구조물
을 포함하며,
상기 반도체 기판은, 상기 광 검출기 위의 상기 반도체 기판의 제1 측 상에 배치된 복수의 돌출부를 포함하고,
상기 격리 구조물은 상기 반도체 기판의 제2 측으로부터 상기 금속 그리드 구조물의 최저면까지 상기 제1 거리를 따라 연속하여 연장되는 상측 부분을 포함하고,
상기 격리 구조물은, 대응하는 상기 광 검출기를 향해 입사광을 지향시키도록 구성되고,
상기 복수의 돌출부의 높이는 상기 격리 구조물의 상기 상측 부분의 높이보다 더 작은 것인, 이미지 센서.
이미지 센서를 형성하기 위한 방법으로서,
반도체 기판 ― 상기 반도체 기판은 후측면과 반대편에 있는 전측면을 포함함 ― 내에 광 검출기를 형성하는 단계;
상기 반도체 기판의 전측면 상에 인터커넥트 구조물을 형성하는 단계;
상기 반도체 기판의 후측면을 패터닝하여, 상기 광 검출기 위에 복수의 돌출부를 형성하는 단계;
상기 반도체 기판의 후측면 상에 제1 유전체 층 및 제2 유전체 층을 퇴적하는 단계;
상기 반도체 기판의 후측면에 대해 패터닝 공정을 수행하여, 상기 반도체 기판의 후측면 내로 연장되는 격리 개구부를 형성하는 단계; 및
상기 격리 개구부 내에 상기 반도체 기판의 후측면 내로 연장되는 격리 구조물을 형성하는 단계
를 포함하며,
상기 격리 구조물은 상측 부분을 포함하며, 상기 상측 부분은 상기 후측면보다 수직으로 위에 배치되고 상기 제1 유전체 층 및 상기 제2 유전체 층의 측벽들과 접촉하며,
상기 격리 구조물은 상기 제2 유전체 층의 제2 물질과는 상이한 제1 물질을 포함하고,
상기 격리 구조물은, 대응하는 상기 광 검출기를 향해 입사광을 지향시키도록 구성되고,
상기 복수의 돌출부의 높이는 상기 격리 구조물의 상기 상측 부분의 높이보다 더 작은 것인, 이미지 센서를 형성하기 위한 방법.