TWI876585B

TWI876585B - 使用半導體元件的記憶裝置

Info

Publication number: TWI876585B
Application number: TW112138990A
Authority: TW
Inventors: 作井康司; 原田望
Original assignee: 新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date: 2022-10-12
Filing date: 2023-10-12
Publication date: 2025-03-11
Also published as: US12369303B2; US20240130105A1; TW202428131A; WO2024079816A1

Abstract

一種記憶裝置，係藉由在基板上於俯視觀察時朝行方向排列的複數個記憶單元而構成頁，且由複數個頁朝列方向排列而成者，前述各頁中所含的記憶單元係具有：半導體基體；第一雜質區域和第二雜質區域，係位於半導體基體的兩端；第一閘極絕緣層；第二閘極導體層；第三閘極導體層；及半導體基體；記憶單元的第一雜質區域係與源極線連接，第二雜質區域係與位元線連接，第一閘極導體層係與第一選擇閘極線連接，第二閘極導體層係與板線連接，第三閘極導體層係與第二選擇閘極線連接，於頁寫入操作與頁讀取操作的操作結束時藉由對於板線的第一、第二選擇閘極線的電容結合，而使板線的電壓為比0V更低的負電壓，使寫入記憶單元的資料保持特性提升。

Description

使用半導體元件的記憶裝置

本發明係關於一種使用半導體元件的記憶裝置。

近年來，大型積體電路(Large Scale Integration：LSI)技術開發要求記憶元件的高集積化與高性能化。

記憶元件的高密度化與高性能化持續進展中。就使用環繞式閘極電晶體(Surrounding Gate Transistor：SGT，參照專利文獻1、非專利文獻1)作為選擇電晶體的記憶元件而言，可舉例如連接有電容器的DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有可變電阻元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體。例如參照非專利文獻5)等。

此外，亦有不具電容器之以一個MOS電晶體構成的DRAM記憶單元(參照專利文獻2、非專利文獻6至非專利文獻10)等。例如使藉由N通道MOS電晶體的源極、汲極間電流而在通道內藉由撞擊游離化現象所產生的電洞群、電子群中的電洞群的一部分或全部保持於通道內而進行邏輯記憶資料“1”寫入。並且，將電洞群從通道內去除而進行邏輯記憶資料“0”寫入。此記憶單元中，相對於共通的選擇字元線，隨機地存在寫入“1”的記憶單元與寫入“0”的記憶單元。若對於選擇字元線施加導通電壓，則與此選擇字元線相連的選擇記憶單元的浮體(floating body)通道電壓會因閘極電極與通道的電容結合而大幅變動。此記憶單元中，存在有要改善因浮體通道電壓變動所致的動作的差分邊限低、以及要改善因積存於通道的屬於信號電荷的電洞群的一部分被去除所致的資料保持特性低等課題。

此外，亦有在絕緣層覆矽(Silicon on Insulator；SOI)層上使用二個MOS電晶體來形成一個記憶單元而成的雙晶體式MOS電晶體記憶元件(例如參照專利文獻3、4、非專利文獻11)。此等元件中，區分二個MOS電晶體的浮體通道之成為源極或汲極的N⁺層係接觸位於基板側的絕緣層而形成。藉由此N⁺層，二個MOS電晶體的浮體通道即電性分離。屬於信號電荷的電洞群僅積蓄於一方的MOS電晶體的浮體通道。另一方的MOS電晶體係成為用以讀取積存於單方的MOS電晶體的信號的電洞群的開關。此記憶單元中，由於屬於信號電荷的電洞群積存於一個MOS電晶體的通道，故亦與前述之由一個MOS電晶體構成的記憶單元同樣地，存在有要改善動作的差分邊限低、或要改善因積存於通道的屬於信號電荷的電洞群的一部分被去除所致的資料保持特性低等課題。

此外，亦有如圖7所示之不具電容器的由MOS電晶體所構成的動態快閃記憶單元111(參照專利文獻5、非專利文獻12)。如圖7(a)所示，在未圖示的SOI基板的SiO₂層101上具有浮體半導體基體102。浮體半導體基體102的兩端具有要連接源極線SL的N⁺層103與要連接位元線BL的N⁺層104。並且，具有與N⁺層103相連且覆蓋浮體半導體基體102的第一閘極絕緣層109a，以及與N⁺層104相連且隔著狹縫絕緣層110與第一閘極絕緣層109a相連並且覆蓋浮體半導體基體102的第二閘極絕緣層109b。再者，具有覆蓋第一閘極絕緣層109a而要與板線PL相連的第一閘極導體層105a，且具有覆蓋第二閘極絕緣層109b而要與字元線WL相連的第二閘極導體層105b。其中，第一閘極導體層105a與第二閘極導體層105b之間具有狹縫絕緣層110。藉此，形成動態快閃記憶體(Dynamic Flash Memory；DFM)的記憶單元111。在此，亦可構成為將源極線SL連接於N⁺層104，且將位元線BL連接於N⁺層103。

再者，如圖7(a)所示，例如，對於N⁺層103施加零電壓，對於N⁺層104施加正電壓，使由第一閘極導體層105a所覆蓋的浮體半導體基體102所構成的第一N通道MOS電晶體區域在飽和區域動作，且使由第二閘極導體層105b所覆蓋的浮體半導體基體102所構成的第二N通道MOS電晶體區域在線性區域動作。結果，第二N通道MOS電晶體區域中不存在夾止點而於整面形成反轉層107。與字元線WL連接的此第二閘極導體層105b的下側所形成的反轉層107係作為第一N通道MOS電晶體區域的實質的汲極來動作。結果，電場係在第一N通道MOS電晶體區域與第二N通道MOS電晶體區域之間的半導體基體的交界區域成為最大，而在此區域產生撞擊游離化現象。並且，如圖7(b)所示，將因撞擊游離化現象所產生的電子、電洞群中的電子群從浮體半導體基體102去除，並將電洞群106的一部分或全部保持於浮體半導體基體102，藉此進行記憶體寫入操作。此狀態係成為邏輯記憶資料“1”。

再者，如圖7(c)所示，例如對於板線PL施加正電壓，對於字元線WL與位元線BL施加零電壓，對於源極線SL施加負電壓，而將電洞群106從浮體半導體基體102去除以進行抹除操作。此狀態係成為邏輯記憶資料“0”。再者，資料讀取中，將施加於與板線PL相連的第一閘極導體層105a的電壓設定為高於邏輯記憶資料“1”時的臨限值電壓且低於邏輯記憶資料“0”時的臨限值電壓時，可如圖7(d)所示，獲得即使在邏輯記憶資料“0”讀取中將字元線WL的電壓提高，電流亦不流動的特性。藉由此特性，相較於習知記憶單元，可謀求動作的差分邊限大幅地擴大。此記憶單元中，以連接於板線PL的第一閘極導體層105a與連接於字元線WL的第二閘極導體層105b作為閘極的第一、第二N通道MOS電晶體區域的通道係以浮體半導體基體102相連，藉此，可大幅地抑制選擇脈衝電壓施加於字元線WL時的浮體半導體基體102的電壓變動。藉此，可大幅地改善前述記憶單元中成為問題的動作的差分邊限低、或是因積存於通道的屬於信號電荷的電洞群的一部分被去除所致的資料保持特性低的問題。今後，將對於本記憶元件要求更進一步的特性改善。

[先前技術文獻]

[專利文獻]

專利文獻1：日本特開平2-188966號公報

專利文獻2：日本特開平3-171768號公報

專利文獻3：US2008/0137394A1

專利文獻4：US2003/0111681A1

專利文獻5：日本特許第7057032號公報

[非專利文獻]

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

非專利文獻4：K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)

非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).

非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).

非專利文獻10：E. Yoshida and T. Tanaka: “A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory,” IEEE IEDM, pp. 913-916 (2003).

非專利文獻11：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)

非專利文獻12：K.Sakui, N. Harada, “Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),” Proc. IEEE IMW, pp.72-75(2021)

非專利文獻13：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, (2006)

非專利文獻14：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, (2017)

非專利文獻15：H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 115021 pp.7 (2014).

非專利文獻16：T. Ohsawa, “SOI DRAM with One-Transistor FET Cell,” Oyo Buturi, vol.75, No.9, pp1131-1135, (2006).

動態快閃記憶單元有為了記憶單元的邏輯資料保持的刷新操作的需求。

為了解決上述問題，本發明的使用半導體元件的記憶裝置係藉由在基板上朝行方向排列的複數個記憶單元而構成頁，且由複數個頁朝列方向排列而構成記憶塊，

前述各頁中所含的前述記憶單元係具有：

半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；

第一雜質區域和第二雜質區域，係位於前述半導體基體的兩端；

閘極絕緣層，係接觸前述第一雜質區域與前述第二雜質區域之間之前述半導體基體的側面；

第一閘極導體層，係覆蓋前述閘極絕緣層的一部分或整體；

第二閘極導體層，係鄰接於前述第一閘極導體層而接觸前述閘極絕緣層的側面；及

第三閘極導體層，係鄰接於前述第二閘極導體層而接觸前述閘極絕緣層的側面；

前述記憶單元的前述第一雜質區域係與源極線連接，前述第二雜質區域係與位元線連接，前述第一閘極導體層係與第一選擇閘極線連接，前述第二閘極導體層係與板線連接，前述第三閘極導體層係與第二選擇閘極線連接；

在前述第一選擇閘極線與前述板線之間具有第一配線間電容，在前述第二選擇閘極線與前述板線之間具有第二配線間電容；

且前述記憶裝置係控制施加於前述源極線、前述位元線、前述第一選擇閘極線、前述板線、和前述第二選擇閘極線的電壓，而進行頁抹除操作、頁寫入操作、和頁讀取操作；

於前述頁寫入操作、和前述頁讀取操作之一方或兩方的動作結束時，藉由前述第一選擇閘極線與前述板線之間的前述第一配線間電容、和前述第二選擇閘極線與前述板線之間的前述第二配線間電容的電容結合，而將前述板線的電壓設為比接地電壓更低的電壓(第一發明)。

第二發明係上述第一發明中，於前述頁寫入操作、和前述頁讀取操作之一方或兩方之動作結束時的第一時刻使前述板線的電壓從正的第一電壓下降至前述接地電壓；

於第二時刻將前述板線的電壓設為保持前述接地電壓的浮動狀態；

於第三時刻使前述第一選擇閘極線和前述第二選擇閘極線分別從正的第二電壓和正的第三電壓下降至前述接地電壓；

藉由前述第一配線間電容與前述第二配線間電容的電容結合，而將前述板線的電壓設為比接地電壓更低的電壓之負的第四電壓。

第三發明係上述第一發明中，前述接地電壓係零伏特。

第四發明係上述第一發明中，於俯視觀察時，前述第一選擇閘極線、前述板線、和前述第二選擇閘極線係平行地配設；

前述位元線於俯視觀察時係相對於前述第一選擇閘極線、前述板線、和前述第二選擇閘極線朝垂直方向配設。

第五發明係上述第一發明中，前述第一閘極導體層和前述第三閘極導體層與前述半導體基體之間之閘極電容的總和電容係比前述第二閘極導體層與前述半導體基體之間的閘極電容小。

第六發明係上述第一發明中，於俯視觀察時，前述源極線係依朝前述列方向排列的每一前述記憶單元分離，且與前述第一選擇閘極線、前述板線、和前述第二選擇閘極線平行地配設。

第七發明係上述第一發明中，於俯視觀察時，前述源極線係配設成與鄰接之前述頁之所有前述記憶單元共通地相連。

第八發明係上述第一發明中，前述半導體基體係P型半導體層，前述第一雜質區域和前述第二雜質區域係N型半導體層。

第九發明係上述第一發明中，於前述頁抹除操作時，係將至少二組與前述頁相連的所有前述記憶單元予以抹除。

第十發明係上述第一發明中，在前述頁抹除操作中，使前述頁之前述記憶單元之前述半導體基體之前述電洞群的一部分消滅，藉此使殘存於前述半導體基體的電洞數減少；

在前述頁寫入操作中，藉由撞擊游離化現象或閘極引發洩漏電流而使殘存於前述頁之所選擇之前述記憶單元之前述半導體基體的電洞數增加。

第十一發明係上述第一發明中，在前述頁寫入操作時，具有前述第一閘極導體層的第一N通道MOS電晶體區域、和具有前述第三閘極導體層的第三N通道MOS電晶體區域係在線性區域動作，具有前述第二閘極導體層的第二N通道MOS電晶體區域係在飽和區域動作。

第十二發明係上述第一發明中，在前述頁寫入操作時，具有前述第二閘極導體層的第二N通道MOS電晶體區域、和具有前述第三閘極導體層的第三N通道MOS電晶體區域係在線性區域動作，具有前述第一閘極導體層的第一N通道MOS電晶體區域係在飽和區域動作。

第十三發明係上述第一發明中，前述撞擊游離化現象係在前述第二閘極導體層與前述第三閘極導體層之間的附近、和前述第一閘極導體層與前述第二閘極導體層之間的附近的任一方或兩方的前述半導體基體的內部產生，將前述電洞群保持於前述半導體基體的內部。

第十四發明係上述第一發明中，對於前述頁中之連接於非選擇之前述頁之前述記憶單元之前述第一選擇閘極線和前述第二選擇閘極線，施加超過施加於前述板線之電壓的電壓。

第十五發明係上述第一發明中，前述第一閘極導體層、前述第二閘極導體層、和前述第三閘極導體層係以相同的材料構成。

1:基板

2:矽半導體柱(Si柱)

3a,3b:N⁺層

4a,4b,4c,4d:閘極絕緣層

5a,5b,5c,5d:閘極導體層

6a,6b,6c:絕緣層

7:P層

7a:半導體基體

10:電洞群

12a,12b,12c:反轉層

101:SiO₂層

102:浮體半導體基體

103:N⁺層

104:N⁺層

105a:第一閘極導體層

105b:第二閘極導體層

106:電洞群

107:反轉層

109a:第一閘極絕緣層

109b:第二閘極絕緣層

110:狹縫絕緣層

111:記憶單元

BL:位元線

C1:第一配線間電容

C2:第二配線間電容

FB:浮體

SL:源極線

P:夾止點

PL:板線

PL1:第一板線

PL2:第二板線

SG1:第一選擇閘極線

SG2:第二選擇閘極線

T1,T2,T3,T4,T5:時刻

V1:第一電壓

V2:第二電壓

V3:第三電壓

V4:第四電壓

V5:第五電壓

Vss:接地電壓

圖1係第一實施型態的半導體記憶裝置的構造圖。

圖2係用以說明第一實施型態的半導體記憶裝置的抹除操作機制的圖。

圖3係用以說明第一實施型態的半導體記憶裝置的寫入操作機制的圖。

圖4A係用以說明第一實施型態的半導體記憶裝置的讀取操作機制的圖。

圖4B係用以說明第一實施型態的半導體記憶裝置的讀取操作時的第一、第二、第三閘極導體層的閘極電容的大小關係及與其相關的操作的圖。

圖5A係用以說明將第一實施型態的半導體記憶裝置的非選擇頁的板線PL設為低於零伏特的電壓的操作機制的圖。

圖5B係用以說明第一實施型態的半導體記憶裝置的第一選擇閘極線SG1與板線PL之間的第一配線間電容C1以及第二選擇閘極線SG2與板線PL之間的第二配線間電容C2的構造圖。

圖5C係用以說明將第一實施型態的半導體記憶裝置的非選擇頁的板線PL設為低於零伏特的電壓的操作機制的操作波形圖。

圖5D係將第一實施型態的半導體記憶裝置的非選擇頁的板線PL設為低於零伏特的電壓的2×2的記憶陣列圖。

圖6係第二實施型態的半導體記憶裝置的構造圖。

圖7係用以說明習知例的動態快閃記憶體的圖。

以下參照圖式來說明本發明的實施型態的使用半導體元件的記憶裝置(以下亦有稱為動態快閃記憶體的情形)。

(第一實施型態)

使用圖1、圖2來說明本發明第一實施型態的動態快閃記憶單元的構造及動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明於頁寫入操作及頁讀取操作結束後，藉由第一、第二選擇閘極線與板線的電容結合，使浮動狀態的板線成為低於零伏特的電壓的操作機制。

圖1係顯示本發明第一實施型態的動態快閃記憶體的構造。基板1(申請專利範圍的「基板」的一例)上具有矽半導體柱2(申請專利範圍的「半導體柱」的一例)(以下亦有將矽半導體柱稱為「Si柱」的情形)。並且，Si柱2係從下起具有N⁺層3a(申請專利範圍的「第一雜質區域」的一例)、P層7(以下亦有將包含受體雜質的半導體區域稱為「P層」的情形)、及N⁺層3b(申請專利範圍的「第二雜質區域」的一例)。N⁺層3a、3b之間的P層7係成為半導體基體7a。，從下起具有包圍Si柱2的第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)、及第三閘極絕緣層4c(申請專利範圍的「第三閘極絕緣層」的一例)。並且，具有包圍第一閘極絕緣層4a的第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)，包圍第二閘極絕緣層4b的第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)，及包圍第三閘極絕緣層4c的第三閘極導體層5c(申請專利範圍的「第三閘極導體層」的一例)。其中，第一閘極導體層5a與第二閘極導體層5b係藉由絕緣層6a而分離，第二閘極導體層5b與第三閘極導體層5c係藉由絕緣層6b而分離。藉此，形成由N⁺層3a、3b、P層7、第一閘極絕緣層4a、第二閘極絕緣層4b、第三閘極絕緣層4c、第一閘極導體層5a、第二閘極導體層5b、及第三閘極導體層5c構成的動態快閃記憶體。將第一N通道MOS電晶體區域與第二N通道MOS電晶體區域之間的半導體基體7a的區域稱為第一交界區域，將第二N通道MOS電晶體區域與第三N通道MOS電晶體區域之間的半導體基體7a的區域稱為第二交界區域。

再者，如圖1所示，N⁺層3a係連接於源極線SL(申請專利範圍的「源極線」的一例)、N⁺層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)、第一閘極導體層5a係連接於第一選擇閘極線SG1(申請專利範圍的「第一選擇閘極線」的一例)、第二閘極導體層5b係連接於板線PL(申請專利範圍的「板線」的一例)、第三閘極導體層5c係連接於第二選擇閘極線SG2(申請專利範圍的「第二選擇閘極線」的一例)。

在此，連接第一選擇閘極線SG1的第一閘極導體層5a與連接板線PL的第二閘極導體層5b的合計閘極電容，以構成為大於連接第二選擇閘極線SG2的第三閘極導體層5c的閘極電容為佳。

此外，第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c之任一者或全部可為俯視觀察時分割為二個以上者，而分別作為第一選擇閘極線、板線、第二選擇閘極線的導體電極，同步或非同步地動作。藉此，動態快閃記憶體亦可動作。

此外，第二閘極導體層5b之外，還可設置至少一個以上與板線PL相連的閘極導體層，而分別作為板線的導體電極，同步或非同步地動作。藉此，動態快閃記憶體亦可動作。

此外，前述第一閘極導體層5a、前述第二閘極導體層5b、前述第三閘極導體層5c係由相同的材料構成。如此，以相同的材料構成時，就製程而言，可容易地製造。

使用圖2來說明頁抹除操作(申請專利範圍的「頁抹除操作」的一例)機制。N⁺層3a、3b之間的半導體基體7a係與基板1電性分離成為浮體。圖2(a)係顯示頁抹除操作前，先前周期中經撞擊游離化所產生的電洞群10積蓄於半導體基體7a的狀態。再者，如圖2(b)所示，頁抹除操作時，使源極線SL的電壓為負電壓V_ERA。在此，V_ERA例如為-1.5V。結果，連接源極線SL之成為源極的N⁺層3a與半導體基體7a的PN接合成為正偏壓而無關於半導體基體7a的初始電位的值。結果，先前周期中經撞擊游離化所產生的積蓄於半導體基體7a的電洞群10係被成為源極的N⁺層3a吸引，半導體基體7a的電位V_FB成為V_FB=V_ERA+Vb附近的電壓。在此，Vb係PN接合的內建電壓，約為0.7V。因此，V_ERA=-1.5V時，半導體基體7a的電位成為-0.8V。此值係成為抹除狀態的半導體基體7a的電位狀態。因此，若浮體的半導體基體7a的電位成為負的電壓，則動態快閃記憶單元的N通道MOS電晶體區域的臨限值電壓會因基板偏壓效應而變高。因此，連接第一選擇閘極線SG1的第一閘極導體層5a、連接板線PL的第二閘極導體層5b、及連接第二選擇閘極線SG2的第三閘極導體層5c的臨限值電壓變高。藉此，如圖2(c)所示，以第一選擇閘極線SG1及第二選擇閘極線SG2的電壓為x軸的圖中，單元電流Ice11成為零。此半導體基體7a的抹除狀態成為邏輯記憶資料“0”。在此，上述之施加於位元線BL、源極線SL、第一選擇閘極線SG1、板線PL、及第二選擇閘極線SG2的電壓條件及浮體的電位係用以進行頁抹除操作的一例，亦可為可進行抹除操作的其他操作條件。

圖3係顯示動態快閃記憶單元的頁寫入操作(申請專利範圍的「頁寫入操作」的一例)。如圖3(a)所示，對於連接源極線SL的N⁺層3a輸入例如0V，對於連接位元線BL的N⁺層3b輸入例如1.2V，對於連接第一選擇閘極線SG1的第一閘極導體層5a及連接第二選擇閘極線SG2的第三閘極導體層5c輸入例如2V，對於連接板線PL的第二閘極導體層5b輸入例如1.5V。結果，如圖3(a)所示，在連接第一選擇閘極線SG1的第一閘極導體層5a及連接第二選擇閘極線SG2的第三閘極導體層5c的內側的半導體基體7a形成環狀的反轉層12a、12c。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域及具有第三閘極導體層5c的第三N通道MOS電晶體區域，係例如在線性區域動作。另一方面，具有連接板線PL的第二閘極導體層5b的第二N通道MOS電晶體區域係例如在飽和區域動作。結果，在反轉層12b中，存在有夾止點P。此時，連接第一選擇閘極線SG1的第一閘極導體層5a的內側及連接第二選擇閘極線SG2的第三閘極導體層5c的內側整面形成的反轉層12a、12c係分別作為具有連接板線PL的第二閘極導體層5b的第二N通道MOS電晶體區域的實質的源極、汲極來動作。

結果，電場係在串聯連接的第二N通道MOS電晶體區域與第三N通道MOS電晶體區域之間的半導體基體7a的第二交界區域成為最大，而在此區域產生撞擊游離化現象。從具有連接第二選擇閘極線SG2的第三閘極導體層5c的第三N通道MOS電晶體區域來觀看時，此區域係源極側的區域，故將此現象稱為源極側撞擊游離化現象。藉由此源極側撞擊游離化現象，電子從連接源極線SL的N⁺層3a流向連接位元線的N⁺層3b。經加速的電子係撞擊晶格Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a、第二閘極導體層5b、及第三閘極導體層5c，但大部分係流向連接位元線BL的N⁺層3b。此外，亦可在“1”寫入中使用閘極引發汲極洩漏電流(Gate Induced Drain Leakage；GIDL)來產生電子、電洞對，而以所產生的電洞群填滿浮體FB(例如參照非專利文獻10)。

再者，如圖3(b)所示，所產生的電洞群10係半導體基體7a的多數載子，將半導體基體7a充電為正偏壓。由於連接源極線SL的N⁺層3a為0V，故半導體基體7a係充電至連接源極線SL的N⁺層3a與半導體基體7a之間的PN接合的內建電壓Vb(約0.7V)附近。半導體基體7a充電為正偏壓時，第一N通道MOS電晶體區域、第二N通道MOS電晶體區域、及第三N通道MOS電晶體區域的臨限值電壓會因基板偏壓效應而變低。藉此，如圖3(c)所示，以第一選擇閘極線SG1及第二選擇閘極線SG2的電壓為x軸的圖中，y軸的單元電流Ice11流動。將此半導體基體7a的寫入狀態分配為邏輯記憶資料“1”。

在此，頁寫入操作時，亦能夠以第一N通道MOS電晶體區域與第二N通道MOS電晶體區域之間的半導體基體7a的第一交界區域取代上述第二交界區域，以撞擊游離化現象或GIDL電流產生電子、電洞對，而以所產生的電洞群10將半導體基體7a充電。或者，亦能夠以N⁺層3a與半導體基體7a之間的交界區域或N⁺層3b與半導體基體7a之間的交界區域取代上述第二交界區域，以撞擊游離化現象或GIDL電流產生電子、電洞對，而以所產生的電洞群10將半導體基體7a充電。在此，上述之施加於位元線BL、源極線SL、第一選擇閘極線SG1、板線PL、及第二選擇閘極線SG2的電壓條件係用以進行頁寫入操作的一例，亦可為可進行頁寫入操作的其他電壓條件。

使用圖4A、圖4B來說明動態快閃記憶單元的頁讀取操作(申請專利範圍的「頁讀取操作」的一例)。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的頁讀取操作。如圖4A(a)所示，半導體基體7a充電至內建電壓Vb(約0.7V)時，臨限值電壓會因為基板偏壓效應而降低。將此狀態分配給邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前選擇的記憶塊原本為抹除狀態“0”時，半導體基體7a浮動，電壓V_FB成為V_ERA+Vb。藉由寫入操作對於隨機選擇的單元記憶寫入狀態“1”。結果，對於第一、第二選擇閘極線SG1、SG2作成邏輯“0”、“1”的邏輯記憶資料。如圖4A(c)所示，利用此第一、第二選擇閘極線SG1、SG2的二個臨限值電壓的高低差，能夠以感測放大器進行讀取。

使用圖4B(a)至圖4B(c)來說明動態快閃記憶單元的頁讀取操作時的第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c的閘極電容的大小關係及其相關的操作。第二閘極導體層5b的閘極電容，以設計為大於第一閘極導體層5a與第三閘極導體層5c的合計閘極電容為佳。如圖4B(a)所示，使第一閘極導體層5a與第三閘極導體層5c的合併的垂直方向的長度小於板線PL連接的第二閘極導體層5b的垂直方向的長度，以使板線PL連接的第二閘極導體層5b的閘極電容大於分別連接第一選擇閘極線SG1、第二選擇閘極線SG2的第一閘極導體層5a和第三閘極導體層5c的合計閘極電容。圖4B(b)係顯示動態快閃記憶體的一單元的等效電路。

再者，圖4B(c)係顯示動態快閃記憶體的結合電容關係。在此，C_SG1係第一閘極導體層5a的電容，C_PL係第二閘極導體層5b的電容，C_SG2係第三閘極導體層5c的電容，C_BL係成為汲極的N⁺層3b與半導體基體7a之間的PN接合的電容，C_SL係成為源極的N⁺層3a與半導體基體7a之間的PN接合的電容。如圖4B(c)所示，若第一選擇閘極線SG1與第二選擇閘極線SG2的電壓振盪，其動作會成為雜訊而對於半導體基體7a造成影響。此時的半導體基體7a的電位變動ΔV_FB係成為ΔV_FB=(C_SG1+C_SG2)/(C_SG1+C_SG2+C_PL+C_BL+C_SL)×V_ReadSG(1)。在此，V_ReadSG係第一選擇閘極線SG1與第二選擇閘極線SG2的讀取時的振盪電位。從式(1)可明瞭，若(C_SG1+C_SG2)的貢獻率小於半導體基體7a的整體的電容(C_SG1+C_SG2+C_PL+C_BL+C_SL)，則ΔV_FB即變小。藉由使第一選擇閘極線SG1與第二選擇閘極線SG2各者連接的第一、第三閘極導體層5a、5c的合計的垂直方向的長度小於板線PL連接的第二閘極導體層5b的垂直方向的長度，可使ΔV_FB減小但不會降低俯視觀察時的記憶單元的集積度。在此，上述之施加於位元線BL、源極線SL、板線PL、第一選擇閘極線SG1、及第二選擇閘極線SG2的電壓條件及浮體的電位係用以進行讀取操作的一例，亦可為可進行讀取操作的其他操作條件。

使用圖5A、圖5B來說明使動態快閃記憶單元的非選擇頁的板線PL的電壓低於零伏特的操作。圖5A(a)係顯示寫入“1”之後使第一選擇閘極線SG1、第二選擇閘極線SG2、板線PL各者的施加電壓V_SG1、V_SG2、V_PL皆成為例如0V的相同電壓的情形。此時，積蓄於半導體基體7a的電洞群10係擴散於半導體基體7a整體。另一方面，圖5A(b)係顯示寫入“1”之後使第一選擇閘極線SG1、第二選擇閘極線SG2、板線PL各者的施加電壓V_SG1、V_SG2為例如0V，而使V_PL為例如-0.7V的情形。此時，相較於施加0V的第一選擇閘極線SG1、第二選擇閘極線SG2的第一閘極導體層5a、第三閘極導體層5c，正電荷的電洞群10會被施加-0.7V的負電壓的板線PL連接的第二閘極導體層5b所包圍的半導體基體7a吸引，因此積蓄的電洞群10會集中在板線PL連接的第二閘極導體層5b所包圍的半導體基體7a。結果，電洞群10係受到成為源極的N⁺層3a與半導體基體7a之間的PN接合以及成為汲極的N⁺層3b與半導體基體7a之間的PN接合遮蔽。藉此，抑制電洞與電子在成為源極的N⁺層3a與半導體基體7a之間的PN接合以及成為汲極的N⁺層3b與半導體基體7a之間的PN接合之中的的再結合。此外，由於第一閘極導體層5a、第二閘極導體層5b及第三閘極導體層5c包圍半導體基體7a的區域中不存在反轉層，故完全不會發生反轉層之中的電洞與電子的再結合。藉此，可達成積蓄於半導體基體7a內的電洞群10的長時間的保持(Retention)。

圖5B係對於圖1的動態快閃記憶單元的構造追加顯示第一選擇閘極線SG1與板線PL之間的第一配線間電容C1(申請專利範圍的「第一配線間電容」的一例)、及第二選擇閘極線SG2與板線PL之間的第二配線間電容C2(申請專利範圍的「第二配線間電容」的一例)。第一選擇閘極線SG1與第二選擇閘極線SG2係隔著板線PL平行地配設，故佔據板線PL的大半的配線間電容。因此，對於板線PL而言，第一選擇閘極線SG1與板線PL之間的第一配線間電容C1以及第二選擇閘極線SG2與板線PL之間的第二配線間電容C2，電容結合可有效地發揮作用。

圖5C係顯示頁寫入操作與頁讀取操作的操作結束時，使板線PL的電壓為低於接地電壓Vss(申請專利範圍的「接地電壓」的一例)的負電壓的操作機制。在此，接地電壓Vss係例如為零伏特。圖5C中，頁寫入操作或頁讀取操作開始以前的時刻T1中，板線PL的電壓係成為例如第四電壓V4(申請專利範圍的「第四電壓」的一例)。在此，第四電壓V4係例如為-0.7V。此外，時刻T1以前的操作為頁抹除操作時，板線PL的電壓係例如為接地電壓Vss。然而，此板線PL連接的記憶單元係均為“0”抹除狀態，半導體基體7a中，保持“1”寫入狀態的電洞群10的保持特性(Retention特性)不會成為問題。此外，時刻T1中，第一選擇閘極線SG1、第二選擇閘極線SG2、位元線BL、及源極線SL例如成為接地電壓Vss。

圖5C的時刻T2時，開始頁寫入操作或頁讀取操作。板線PL成為第一電壓V1(申請專利範圍的「第一電壓」的一例)，第一選擇閘極線SG1成為第二電壓V2(申請專利範圍的「第二電壓」的一例)，第二選擇閘極線SG2成為第三電壓V3(申請專利範圍的「第三電壓」的一例)，位元線 BL成為第五電壓V5(申請專利範圍的「第五電壓」的一例)。源極線SL例如維持接地電壓Vss。在此，頁寫入操作時，第一電壓V1、第二電壓V2、第三電壓V3、第五電壓V5分別為例如1.5V、2.0V、2.0V、0.8V。或者，頁讀取操作時，第一電壓V1、第二電壓V2、第三電壓V3、第五電壓V5分別為例如0.8V、1.5V、1.5V、0.2V。

圖5C中，成為第一時刻(申請專利範圍的「第一時刻」的一例)的時刻T3時，板線PL的電壓係從第一電壓V1下降至接地電壓Vss。此外，位元線BL的電壓亦在時刻T3，從第五電壓V5下降至接地電壓Vss。第二時刻(申請專利範圍的「第二時刻」的一例)的時刻T4時，板線PL的電壓係保持接地電壓Vss。並且，使行解碼器(row decoder)電路內的驅動板線PL的MOS電晶體為非導通(未圖示)。藉此，板線PL成為浮動狀態(申請專利範圍的「浮動狀態」的一例)。

圖5C中，成為第三時刻(申請專利範圍的「第三時刻」的一例)的時刻T5時，使第一選擇閘極線SG1、第二選擇閘極線SG2的電壓分別從第二電壓V2、第三電壓V3下降至接地電壓Vss。結果，圖5B所示的對於板線PL的第一選擇閘極線SG1與板線PL之間的第一配線間電容C1以及第二選擇閘極線SG2與板線PL之間的第二配線間電容C2的電容結合產生作用。對於板線PL的第一配線間電容C1及第二配線間電容C2的電容結合比，例如為分別0.4。亦即，此時，第一配線間電容C1與第二配線間電容C2將佔據板線PL的所有配線電容的80%。因此，第二電壓V2、第三電壓V3例如分別為2.0V時，第一選擇閘極線SG1與第二選擇閘極線SG2的電壓下降至0V之際，2.0V(0.4+0.4)=1.6V的電容結合產生作用，板線PL的電壓係從0v的浮動狀態朝向-1.6V的浮動狀態。然而，因行解碼器電路內的板線PL的驅動MOS電晶體的源極區域與基板的PN接合的內建電壓為約0.7V，故板線PL的電壓會停留在第四電壓例如-0.7V而不會變為-0.7V以下。然而，由於在非選擇操作時，板線PL的電壓成為-0.7V，故如圖5A(b)所示，用以保持“1”寫入狀態的電洞群10係集中在板線PL連接的第二閘極導體層5b所包圍的半導體基體7a的中心部，不會接近半導體基體7a兩端的源極線SL、位元線BL、半導體基體7a的PN接合。結果，顯著地抑制此等PN接合區域中的電洞群10與電子群的再結合(Recombination)，可達成積蓄於半導體基體7a內的電洞群10的長時間的保持(Retention)。

使用圖5D來說明對於非選擇頁的板線PL施加負電壓之際的頁寫入操作。選擇頁中，對於維持“0”抹除資料的記憶單元Cell_10的位元線BL施加例如V_BL=0V。此外，對於寫入“1”資料的記憶單元Cell_11的位元線BL施加例如V_BL=0.8V。再者，對於選擇頁的第一選擇閘極線SG1與第二選擇閘極線SG2施加例如V_SG1=2.0V、V_SG2=2.0V，對於板線PL施加例如V_PL=1.5V。結果，記憶單元Cell_11的半導體基體7a內產生撞擊游離化現象，以所產生的電洞群10填滿半導體基體7a，進行記憶單元Cell_11的“1”寫入。此外，關於非選擇頁的記憶單元Cell_01，亦由於位元線BL為共通，故施加了“1”寫入的位元線BL的電壓V_BL=0.8。再者，記憶單元Cell_01的非選擇頁的板線PL的電壓例如施加了V_PL=-0.7V。然而，位元線BL與板線PL之間具有非選擇頁的第二選擇閘極線SG2，其施加電壓為V_SG2=0V，故記憶單元Cell_01的位元線BL與板線PL之間的電場係被第二選擇閘極線SG2完全地遮蔽。結果，非選擇頁的記憶單元中不會產生GIDL電流發生而誤寫入記憶單元的記憶資料的干擾，可實現可靠性極高的記憶裝置。

圖6係顯示板線PL由至少二個板線PL1、PL2構成的構造圖。即使是此種構造，亦可進行本實施型態說明的動態快閃記憶體動作。基板1上具有矽半導體柱2(以下亦有將矽半導體柱稱為「Si柱」的情形)。並且，Si柱2係從下起具有N⁺層3a、P層7、N⁺層3b。N⁺層3a、3b之間的P層7成為半導體基體7a。從下起具有包圍Si柱2的第一閘極絕緣層4a、第二閘極絕緣層4b、第三閘極絕緣層4c、及第四閘極絕緣層4d。再者，具有包圍第一閘極絕緣層4a的第一閘極導體層5a，具有包圍第二閘極絕緣層4b的第二閘極導體層5b，具有包圍第三閘極絕緣層4c的第三閘極導體層5c，且具有包圍第四閘極絕緣層4d的第四閘極導體層5d。再者，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6a分離，第二閘極導體層5b、第三閘極導體層5c係藉由絕緣層6b分離，第三閘極導體層5c、第四閘極導體層5d係藉由絕緣層6c分離。藉此，形成包含N⁺層3a、3b、P層7、第一閘極絕緣層4a、第二閘極絕緣層4b、第三閘極絕緣層4c、第四閘極絕緣層4d、第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c、第四閘極導體層5d的動態快閃記憶單元。再者，如圖6所示，N⁺層3a係連接源極線SL、N⁺層3b係連接位元線BL、第一閘極導體層5a係連接第一選擇閘極線SG1、第二閘極導體層5b係連接第一板線PL1、第三閘極導體層5c係連接第二板線PL2、第四閘極導體層5d係連接第二選擇閘極線SG2。

圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態中說明的動態快閃記憶體動作。此外，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。

此外，圖1中以設置包圍著沿垂直方向豎立於基板上的Si柱2的側面整體的第一閘極絕緣層4a、第二閘極絕緣層4b、及第三閘極絕緣層4c，且具有包圍第一閘極絕緣層4a、第二閘極絕緣層4b、及第三閘極絕緣層4c各者整體的第一閘極導體層5a、第二閘極導體層5b、及第三閘極導體層5c的SGT為例說明了動態快閃記憶元件。如本實施型態的說明所示，本動態快閃記憶元件係滿足藉由撞擊游離化現象所產生的電洞群10保持於半導體基體7a的條件的構造即可。對此，半導體基體7a若為與基板1分離的浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around；閘極全環電晶體，例如參照非專利文獻13)技術、奈米片(Nanosheet)技術(例如參照非專利文獻14)，將半導體基體相對於基板1水平地形成，亦可進行前述動態快閃記憶體動作。此外，亦可為使用了SOI(Silicon On Insulator)的元件構造(例如參照非專利文獻7至10)。此種元件構造中，半導體基體的底部係接觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他半導體基體。即使是此種構造，半導體基體亦成為浮體構造。如此，本實施型態所提供的動態快閃記憶元件若滿足半導體基體為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻15)形成於SOI基板上的構造，若半導體基體為浮體構造則亦可進行本動態快閃記憶體的動作。

在此，上述第一、第二選擇閘極線SG1、SG2、位元線BL、源極線SL的重置電壓記載為Vss，但此等電壓亦可為不同的電壓。

此外，本說明書中和申請專利範圍中所述「閘極絕緣層、閘極導體層等覆蓋通道等」的「覆蓋」之意係包含如SGT、GAA等之包圍整體的情形、如Fin電晶體之包圍到剩餘一部分的情形、並且包含更如平面型電晶體之重疊於平面構造上的情形。

圖1中，第一閘極導體層5a係包圍第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a亦可為俯視觀察時包圍第一閘極絕緣層4a的一部分的構造。亦可將此第一閘極導體層5a分割為至少二個閘極導體層而分別作為至少二條板線PL的閘極電極來動作。板線PL的閘極電極亦可如圖6所示層積多段，亦可將360°對半分離為左右。同樣地，亦可將該第二閘極導體層5b分割為二個以上而分別作為閘極導體電極，同步或非同步地動作。藉此，動態快閃記憶體亦可動作。再者，將第一閘極導體層5a分割為二個以上時，所分割的第一閘極導體層的至少一者係進行上述第一閘極導體層5a的動作。並且，就所分割的第二閘極導體層5b而言，所分割的第二閘極導體層的至少一者亦進行上述第二閘極導體層5b的動作。

此外，上述之施加於位元線BL、源極線SL、第一、第二選擇閘極線SG1、SG2、及板線PL的電壓條件及浮體的電壓係用以進行抹除操作、寫入操作、讀取操作之基本操作的一例，若可進行本發明的基本操作，則亦可為其他電壓條件。

本實施型態係提供下列特徵。

(特徵一)

本發明第一實施型態的動態快閃記憶單元中，利用第一、第二選擇閘極線SG1、SG2與板線PL的電容結合，使浮動狀態的非選擇頁的板線PL為零伏特以下的負電壓。藉此，非選擇狀態的所有板線PL例如成為負電壓的-0.7V。結果，可使積蓄於非選擇頁的記憶單元的半導體基體7a的電洞群10主要存在於板線PL側。因此，可抑制電洞與電子在位元線BL連接的N⁺層3b與半導體基體7a的PN接合以及源極線SL連接的N⁺層3a與半導體基體7a的PN接合的再結合。此外，板線PL中，由於施加負電壓而不會發生半導體基體7a的反轉層的形成。因此，可防止屬於信號的電洞群10的減少。結果，顯著地改善積蓄於半導體基體7a的電洞群10的“1”寫入的保持特性(Retention特性)。

在此，非專利文獻8及非專利文獻16中記載了使非選擇字元線WL為1.5v以延長寫入“1”的保持特性的方法，並且記載了，在寫入時對於位元線BL施加1.8V，故對於閘極與汲極間施加3.3V的電壓，此時，連接於非選擇WL的記憶單元中，因閘極引發汲極洩漏電流(GIDL電流)而產生“0”記憶資料的破壞。本發明中，即使對於非選擇板線PL施加負電壓，板線PL亦不會直接接觸位元線BL。此外，即使對於本發明的非選擇頁的第二選擇閘極線SG2施加0V，於寫入時使位元線BL為例如0.8V，閘極與汲極間亦僅施加0.8V的電壓，故不會發生閘極引發汲極洩漏電流。因此，可對於非選擇頁的板線PL施加負電壓，而可顯著地延長寫入“1”的保持特性，可提供可靠性高的記憶裝置。

(特徵二)

對於本發明第一實施型態的動態快閃記憶體的非選擇狀態的板線PL施加的負電壓，係利用對於板線PL的第一、第二選擇閘極線SG1、SG2的電容結合，使用頁寫入操作及頁讀取操作的重置操作而自動地生成。因此，不需要負電壓產生電路，可大幅削減消耗電力。此外，行解碼器電路的設計中，亦無須負電壓信號的解碼，故可實現精簡的行解碼器電路。結果，可謀求晶片尺寸的減小，且可低成本提供低消耗電力的記憶裝置。

(特徵三)

若注目於本發明第一實施型態的動態快閃記憶單元的板線PL所連接的第二閘極導體層5b時，在動態快閃記憶單元進行寫入、讀取動作之際，第一及第二選擇閘極線SG1、SG2的電壓會上下振盪。此時，板線PL係負擔減低第一、第二選擇閘極線SG1、SG2與半導體基體7a之間的電容耦合比的作用。結果，可顯著地抑制第一、第二選擇閘極線SG1、SG2的電壓上下振盪之際的半導體基體7a的電壓變化的影響。藉此，可將顯示邏輯“0”與“1”的第一、第二選擇閘極線SG1、SG2的SGT電晶體的臨限值電壓差增大。此係致使動態快閃記憶單元的動作的差分邊限的擴大。

(其他實施型態)

另外，本發明中係形成Si柱，但亦可為由Si以外的半導體材料所形成的半導體柱。本發明的其他實施型態中此亦相同。

此外，圖1中，即使N⁺層3a、3b、P層Si柱2的各個導電型的極性為相反的構造，動態快閃記憶體亦可動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將藉由撞擊游離所產生的電子群積蓄於半導體基體7a的狀態設定為“1”。

此外，本發明在不脫離本發明的廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述實施型態係用以說明本發明的一實施例者，非用以限定本發明的範圍。上述實施例及變形例可任意地組合。再者，即使視需要將上述實施型態的構成要件的一部分除外者，亦包含於本發明的技術思想的範圍內。

[產業上的可利用性]

依據本發明的使用半導體元件的記憶裝置，可獲得高密度且高性能的使用SGT的記憶裝置的動態快閃記憶體。

Claims

一種使用半導體元件的記憶裝置，係藉由在基板上朝行方向排列的複數個記憶單元而構成頁，且由複數個頁朝列方向排列而構成記憶塊，前述各頁中所含的前述記憶單元係具有：半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；第一雜質區域和第二雜質區域，係位於前述半導體基體的兩端；閘極絕緣層，係接觸前述第一雜質區域與前述第二雜質區域之間之前述半導體基體的側面；第一閘極導體層，係覆蓋前述閘極絕緣層的一部分或整體；第二閘極導體層，係鄰接於前述第一閘極導體層而接觸前述閘極絕緣層的側面；及第三閘極導體層，係鄰接於前述第二閘極導體層而接觸前述閘極絕緣層的側面；前述記憶單元的前述第一雜質區域係與源極線連接，前述第二雜質區域係與位元線連接，前述第一閘極導體層係與第一選擇閘極線連接，前述第二閘極導體層係與板線連接，前述第三閘極導體層係與第二選擇閘極線連接；在前述第一選擇閘極線與前述板線之間具有第一配線間電容，在前述第二選擇閘極線與前述板線之間具有第二配線間電容；且前述記憶裝置係控制施加於前述源極線、前述位元線、前述第一選擇閘極線、前述板線、和前述第二選擇閘極線的電壓，而進行頁抹除操作、頁寫入操作、和頁讀取操作；於前述頁寫入操作、和前述頁讀取操作之一方或兩方的動作結束時，藉由前述第一選擇閘極線與前述板線之間的前述第一配線間電容、和前述第二選擇閘極線與前述板線之間的前述第二配線間電容的電容結合，而將前述板線的電壓設為比接地電壓更低的電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁寫入操作、和前述頁讀取操作之一方或兩方之動作結束時的第一時刻使前述板線的電壓從正的第一電壓下降至前述接地電壓；於第二時刻將前述板線的電壓設為保持前述接地電壓的浮動狀態；於第三時刻使前述第一選擇閘極線和前述第二選擇閘極線分別從正的第二電壓和正的第三電壓下降至前述接地電壓；藉由前述第一配線間電容與前述第二配線間電容的電容結合，而將前述板線的電壓設為比接地電壓更低的電壓之負的第四電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述接地電壓係零伏特。
如請求項1所述之使用半導體元件的記憶裝置，其中，於俯視觀察時，前述第一選擇閘極線、前述板線、和前述第二選擇閘極線係平行地配設；前述位元線於俯視觀察時係相對於前述第一選擇閘極線、前述板線、和前述第二選擇閘極線朝垂直方向配設。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層和前述第三閘極導體層與前述半導體基體之間之閘極電容的總和電容係比前述第二閘極導體層與前述半導體基體之間的閘極電容小。
如請求項1所述之使用半導體元件的記憶裝置，其中，於俯視觀察時，前述源極線係依朝前述列方向排列的每一前述記憶單元分離，且與前述第一選擇閘極線、前述板線、和前述第二選擇閘極線平行地配設。
如請求項1所述之使用半導體元件的記憶裝置，其中，於俯視觀察時，前述源極線係配設成與鄰接之前述頁之所有前述記憶單元共通地相連。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述半導體基體係P型半導體層，前述第一雜質區域和前述第二雜質區域係N型半導體層。
如請求項1所述之使用半導體元件的記憶裝置，其中，於前述頁抹除操作時，係將至少二組與前述頁相連的所有前述記憶單元予以抹除。
如請求項1所述之使用半導體元件的記憶裝置，其中，在前述頁抹除操作中，使前述頁之前述記憶單元之前述半導體基體之電洞群的一部分消滅，藉此使殘存於前述半導體基體的電洞數減少；在前述頁寫入操作中，藉由撞擊游離化現象或閘極引發洩漏電流而使殘存於前述頁之所選擇之前述記憶單元之前述半導體基體的電洞數增加。
如請求項1所述之使用半導體元件的記憶裝置，其中，在前述頁寫入操作時，具有前述第一閘極導體層的第一N通道MOS電晶體區域、和具有前述第三閘極導體層的第三N通道MOS電晶體區域係在線性區域動作，具有前述第二閘極導體層的第二N通道MOS電晶體區域係在飽和區域動作。
如請求項1所述之使用半導體元件的記憶裝置，其中，在前述頁寫入操作時，具有前述第二閘極導體層的第二N通道MOS電晶體區域、和具有前述第三閘極導體層的第三N通道MOS電晶體區域係在線性區域動作，具有前述第一閘極導體層的第一N通道MOS電晶體區域係在飽和區域動作。
如請求項10所述之使用半導體元件的記憶裝置，其中，前述撞擊游離化現象係在前述第二閘極導體層與前述第三閘極導體層之間的附近、和前述第一閘極導體層與前述第二閘極導體層之間的附近的任一方或兩方的前述半導體基體的內部產生，將前述電洞群保持於前述半導體基體的內部。
如請求項1所述之使用半導體元件的記憶裝置，其中，對於前述頁中之連接於非選擇之前述頁之前述記憶單元之前述第一選擇閘極線和前述第二選擇閘極線，施加超過施加於前述板線之電壓的電壓。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層、前述第二閘極導體層、和前述第三閘極導體層係以相同的材料構成。