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TWI845191B - 使用半導體元件的記憶裝置 - Google Patents

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TWI845191B
TWI845191B TW112108122A TW112108122A TWI845191B TW I845191 B TWI845191 B TW I845191B TW 112108122 A TW112108122 A TW 112108122A TW 112108122 A TW112108122 A TW 112108122A TW I845191 B TWI845191 B TW I845191B
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作井康司
原田望
各務正一
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新加坡商新加坡優尼山帝斯電子私人有限公司
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Abstract

本發明的記憶裝置係具備在基板上在俯視中排列成行狀之複數個記憶單元構成的頁，該記憶裝置係控制施加於前述頁所包含之各記憶單元的第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層的電壓，將藉由衝擊游離化現象所形成的電洞群保持於前述通道半導體層的內部。於頁寫入動作時，前述記憶裝置係將前述通道半導體層的電壓設成比第一雜質層及第二雜質層之一方或雙方的電壓高的第一資料保持電壓。於頁抹除動作時，前述記憶裝置係控制施加於第一雜質層、第二雜質層、第一閘極導體層及第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方移除電洞群，以將通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓。前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層係與板線連接，前述第二閘極導體層係與字元線連接。前述源極線、前述字元線及前述板線係相對於前述頁平行地配設。前述位元線係相對於前述頁沿垂直方向配設。於前述頁抹除動作時，前述記憶裝置係對選擇抹除的前述頁施加抹除電壓，而對非選擇的前述頁施加接地電壓。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來，LSI(Large Scale Integration：大型積體電路)技術開發要求記憶元件的高積體化與高性能化。
通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道係朝向沿半導體基板的上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直方向延伸(參照例如專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻可變元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻4)、藉由電流使磁自旋的方向變化而改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。此外，亦有不具電容之以一個MOS電晶體構成的DRAM記憶單元(參照 專利文獻2、非專利文獻6)等。本申請案係關於不具電阻可變元件、電容等之能夠僅以MOS電晶體構成的動態快閃記憶體。
圖6(a)至(d)係顯示前述不具電容之以一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖7(a)及(b)係顯示動作上的問題點，圖8(a)至(c)係顯示讀出動作(參照非專利文獻7至10)。圖6(a)係顯示“1”寫入狀態。在此，記憶單元係形成在SOI(Silicon on Insulator：絕緣層覆矽)基板100，藉由連接源極線SL的源極N+層103(以下將包含高濃度的施體雜質的半導體區域稱為「N+層」)、連接位元線BL的汲極N+層104、連接字元線WL的閘極導電層105、以及MOS電晶體110的浮體(Floating Body)102所構成，不具電容，而由一個MOS電晶體110構成DRAM的記憶單元。此外，SOI基板的SiO2層101係連接於浮體102的正下方。以一個MOS電晶體110所構成的記憶單元進行“1”寫入時，係使MOS電晶體110在飽和區域動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點(pinch offpoint)108而不會到達連接位元線的汲極N+層104。如此，若將連接於汲極N+層的位元線BL與連接於閘極導電層105的字元線WL皆設成高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110動作時，則電場強度於汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104的經加速的電子會衝撞Si的晶格，而藉由該時點所失去的運動能量產生電子、電洞對(衝擊游離化現象)。所產生的大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分的極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，由於浮體102為P型Si，因此所產生的電洞有助於多數載子的增加。浮體102係被所產生的電洞106充滿，致使浮體102的電壓比 源極N+層103更提高至Vb以上時，進一步產生的電洞係對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接合的內建電壓(built-in voltage)，約0.7V。圖6(b)顯示浮體102已被所產生的電洞106飽和充電的樣態。
接著，使用圖6(c)來說明記憶單元110的“0”寫入動作。對於共同的選擇字元線WL，存在有隨機地寫入“1”的記憶單元110與寫入“0”的記憶單元110。圖6(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，使位元線BL的電壓成為負偏壓，使汲極N+層104與P層的浮體102之間的PN接合成為順向偏壓。結果，先前的週期產生於浮體102的電洞106係流向連接位元線BL的汲極N+層104。若寫入動作結束，則獲得被所產生的電洞106充滿的記憶單元110(圖6(b))以及所產生的電洞已被排出的記憶單元110(圖6(c))之二個記憶單元的狀態。被電洞106充滿的記憶單元110的浮體102的電位係高於已無所產生的電洞的浮體102。因此，“1”寫入的記憶單元110的閾值電壓係低於“0”寫入的記憶單元110的閾值電壓。圖6(d)係顯示其樣態。
接著，使用圖7(a)及(b)來說明此種以一個MOS電晶體110所構成的記憶單元的動作上的問題點。如圖7(a)所示，浮體的電容CFB為連接於字元線的閘極與浮體之間的電容CWL、連接於源極線的源極N+層103與浮體102之間的PN接合的接合電容CSL、及連接於位元線的汲極N+層104與浮體102之間的PN接合的接合電容CBL的總和，其表示如下。
CFB=CWL+CBL+CSL (9)
再者，連接於字元線的閘極與浮體之間的電容耦合比βWL表示如下。
βWL=CWL/(CWL+CBL+CSL) (10)
因此，若讀出時或寫入時字元線電壓VWL振盪，則構成記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響，成為如圖7(b)所示的樣態。若讀出時或寫入時，字元線電壓VWL從0V上升至VWLH，則浮體102的電壓VFB會從字元線電壓變化前的初始狀態電壓VFB1上升到VFB2。其電壓變化量△VFB表示如下。
△VFB=VFB2-VFB1=βWL×VWLH (11)
在此，式(10)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，βWL=0.8。字元線例如當從寫入時之5V於寫入結束後成為0V，由於字元線WL與浮體102的電容耦合，使得浮體102承受5V×βWL=4V的振盪雜訊。因此，會有無法充分獲得寫入時的浮體102的“1”電位與“0”電位的電位差裕度(margin)的問題。
圖8(a)至(c)係顯示讀出動作，圖8(a)係顯示“1”寫入狀態，圖8(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入浮體102，字元線於寫入結束而回復到0V時，浮體102即會降低為負偏壓。要寫入“0”之際，由於成為更偏負的負偏壓，因此如圖8(c)所示，於寫入時無法充分放大“1”與“0”之間的電位差裕度，因此實際上處於難以將不具電容的DRAM記憶單元製品化的狀態。
再者，亦有於SOI(Silicon on Insulator；絕緣層覆矽)層使用兩個MOS電晶體來形成一個記憶單元而成的雙電晶體(Twin-Transistor)記憶元件(參照例如專利文獻4、5)。此等元件中，區分兩個MOS電晶體的浮體通道的構成源極或汲極的N+層係接觸絕緣層而形成。藉由此N+層接觸於絕緣層，兩個MOS 電晶體的浮體通道係電性分離。屬於信號電荷的電洞群係蓄積於一方的電晶體的浮體通道。蓄積有電洞的浮體通道的電壓係如前所述，因施加於鄰接的MOS電晶體的閘極電極的脈衝電壓，而與式(11)所示同樣地大幅地變化。因此，如使用圖6至圖8的說明，會無法充分放大寫入時的“1”與“0”的動作裕度(參照例如非專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4]US 2008/0137394 A1
[專利文獻5]US 2003/0111681 A1
[非專利文獻]
[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
[非專利文獻2]H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. W.Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
[非專利文獻3]H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
[非專利文獻4]K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
[非專利文獻5]W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
[非專利文獻6]M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
[非專利文獻7]J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
[非專利文獻8]T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9]T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10]E. Yoshida and T. Tanaka: “A Design of Capacitorless 1T-DRAM Cell Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2003).
[非專利文獻11]J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
[非專利文獻12]N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
[非專利文獻13]H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
[非專利文獻14]E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
[非專利文獻15]F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans.Electron., Vol. E90-c., No.4 pp.765-771 (2007)
無電容的一個電晶體型的DRAM(增益單元)中，字元線與浮體之間的電容耦合較大，在資料讀出時、寫入時等時候字元線的電位振盪時，會有其振盪直接被作為對浮體傳送的雜訊的問題。結果，引起誤讀出、記憶資料的誤改寫的問題，而難以達到無電容的一個電晶體型的DRAM(增益單元)的實用化。
為了解決上述課題，本發明的記憶裝置係：
藉由在基板上在俯視中沿列方向排列的複數個記憶單元構成頁，且由複數個頁沿行方向排列而成者，
前述各頁所包含的各記憶單元係具有：
半導體基體，係在基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；
第一雜質層與第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體之側面，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或全部；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；
前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，將藉由衝擊游離化現象所形成的電洞群保持於前述通道半導體層的內部；
於頁寫入動作時，前述記憶裝置係將前述通道半導體層的電壓設成比前述第一雜質層及前述第二雜質層之一方或雙方的電壓高的第一資料保持電壓；
於頁抹除動作時，前述記憶裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群，以將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓；
前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層及前述第二閘極導體層之中的一方係與字元線連接，另一方係與板線連接；
在俯視中，前述源極線、前述字元線及前述板線係相對於前述頁平行地配設；
前述位元線係相對於前述頁沿垂直方向配設；
於前述頁抹除動作時，前述記憶裝置係對選擇抹除的前述頁施加抹除電壓，而對非選擇的前述頁施加接地電壓(第一發明)。
於上述的第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第二發明)。
於上述的第一發明中，前述接地電壓為零伏特(第三發明)。
於上述的第一發明中，前述抹除電壓為前述接地電壓以下的負電壓，於頁抹除動作時，前述記憶裝置係將該抹除電壓施加於選擇抹除的前述頁的前述源極線，使前述記憶單元的前述通道半導體層與前述第一雜質層之間的PN接合成為順向偏壓，將前述通道半導體層的內部的前述電洞群排出到前述第一雜質層(第四發明)。
於上述的第一發明中，前述抹除電壓為前述接地電壓以上的正電壓，於頁抹除動作時，前述記憶裝置係將該抹除電壓施加於選擇抹除的前述頁的前述源極線，將電子群從前述記憶單元的前述第二雜質層注入到前述通道半導體層，使前述通道半導體層的內部的前述電洞群與前述電子群再結合，而將前述電洞群消滅(第五發明)。
於上述的第一發明中，在俯視中，前述源極線係依沿前述行方向排列的前述記憶單元的每一個而分離，且平行於前述字元線及前述板線配設(第六發明)。
於上述的第一發明中，在俯視中，前述源極線係在鄰接的前述頁共用地配設(第七發明)。
於上述的第一發明中，在俯視中，鄰接的前述頁的前述板線係至少兩條以上共用地配設(第八發明)。
於上述的第一發明中，前述通道半導體層為P型矽，而前述第一雜質層及前述第二雜質層為N型矽(第九發明)。
於上述的第一發明中，前述字元線、前述板線及前述源極線係連接於列解碼器電路(row decoder circuit)，前述記憶裝置係將列位址(row address)輸入到前述列解碼器電路，根據前述列位址選擇前述頁(第十發明)。
於上述的第一發明中，前述位元線係連接於感測放大電路，前述感測放大電路係連接於行解碼器電路(column decoder circuit)，前述記憶裝置係將行位址(column address)輸入到前述行解碼器電路，根據前述行位址，前述感測放大電路選擇性地連接於輸入輸出電路(第十一發明)。
2:Si柱(具有P型或i型(本徵型)的導電型的Si柱、Si半導體柱、矽半導體柱)
3a:N+層(第一雜質層)
3b:N+層(第二雜質層)
4a:閘極絕緣層(第一閘極絕緣層)
4b:閘極絕緣層(第二閘極絕緣層)
5a:閘極導體層(第一閘極導體層)
5b:閘極導體層(第二閘極導體層)
6:絕緣層(用以分離二層閘極導體層的絕緣層)
7:通道區域
7a:第一通道Si層(第一通道半導體層，第一通道區域)
7b:第二通道Si層(第二通道半導體層，第二通道區域)
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
100:SOI基板
101:SOI基板的SiO2層
102:浮體(Floating Body)
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:記憶單元(不具電容的DRAM記憶單元，MOS電晶體)
BL,BL0,BL1,BL2:位元線
C00~C22:記憶單元
CAD:行位址
CDEC:行解碼器電路
FB:浮體
IO:輸入輸出電路
P,P0,P1,P2,P3:頁
PL,PL0,PL1,PL2:板線
RAD:列位址
RDEC:列解碼器電路
SA:感測放大電路
SL,SL0,SL1,SL2,SL01,SL23:源極線
T0:時刻
T1:時刻(第一時刻)
T2:時刻(第二時刻)
T3:時刻(第三時刻)
T4:時刻(第四時刻)
WL,WL0,WL1,WL2:字元線
圖1係第一實施型態的具有SGT的記憶裝置的構造圖。
圖2係第一實施型態的具有SGT的記憶裝置之連接於板線PL的第一閘極導體層的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大時的功效說明圖。
圖3A係用以說明第一實施型態的記憶裝置的頁寫入動作機制的圖。
圖3B係用以說明第一實施型態的記憶裝置的頁寫入動作機制的圖。
圖4A係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖4B係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖4C係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖4D係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖4E係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖4F係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖4G係用以說明第一實施型態的記憶裝置的頁抹除動作機制的圖。
圖5A係用以說明第一實施型態的記憶裝置的讀出動作機制的圖。
圖5B係用以說明第一實施型態的記憶裝置的讀出動作機制的圖。
圖6係用以說明習知例的不具電容的DRAM記憶單元的寫入動作的圖。
圖7係用以說明習知例的不具電容的DRAM記憶單元的動作上的問題點的圖。
圖8係顯示習知例的不具電容的DRAM記憶單元的讀出動作的圖。
以下參照圖式說明本發明實施型態的使用半導體元件的記憶裝置(以下稱為動態快閃記憶體(dynamic flash memory))。
(第一實施型態)
使用圖1至圖5來說明本發明第一實施型態的動態快閃記憶單元的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大時的功效。並且，使用圖3來說明資料寫入動作機制，使用圖4來說明資料抹除動作機制，使用圖5來說明資料讀出動作機制。
圖1係顯示本發明第一實施型態的動態快閃記憶單元的構造。於形成在基板上的具有P型或i型(本徵型)的導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)內的上下位置，形成一方為源極時另一方為汲極的N+層3a、3b(申請專利範圍的「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極的N+層3a、3b之間的Si柱2的部分係成為通道區域7(申請專利範圍的「通道半導體層」的一例)。第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)係形成為包圍此通道區域7。此第一閘極絕 緣層4a、第二閘極絕緣層4b係分別接觸或是靠近成為此源極、汲極的N+層3a、3b。第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)係分別形成為包圍第一閘極絕緣層4a、第二閘極絕緣層4b。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(申請專利範圍中亦稱為「第一絕緣層」)而分離。並且，N+層3a、3b之間的通道區域7係由以第一閘極絕緣層4a包圍的第一通道Si層7a、以及以第二閘極絕緣層4b包圍的第二通道Si層7b所構成。藉此，形成由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a及第二閘極導體層5b所構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍的「源極線」的一例)，成為汲極的N+層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)，第一閘極導體層5a係連接於板線PL(申請專利範圍的「板線」的一例)，第二閘極導體層5b係連接於字元線WL(申請專利範圍的「字元線」的一例)。如圖1所示，字元線WL、板線PL、源極線SL係平行地配設，並且位元線BL係相對於字元線WL、板線PL、源極線SL沿垂直方向配設。較佳為具有：與板線PL連接的第一閘極導體層5a的閘極電容比與字元線WL連接的第二閘極導體層5b的閘極電容大的構造。
另外，圖1中係將第一閘極導體層5a的閘極長度(Si半導體柱2的中心軸方向的閘極的尺寸)設成比第二閘極導體層5b的閘極長度更長，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大。然而，除此之外，也可不使第一閘極導體層5a的閘極長度比第二閘極導體層5b的閘極長度還長，而是改變各個閘極絕緣層的膜厚， 使第一閘極絕緣層4a的閘極絕緣膜的膜厚比第二閘極絕緣層4b的閘極絕緣層的膜厚還薄。再者，也可改變各個閘極絕緣層的材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數比第二閘極絕緣層4b的閘極絕緣膜的介電常數高。再者，亦可組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數的任一者，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大。
圖2(a)至(c)係說明連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大時的功效的圖。
圖2(a)係僅簡略顯示本發明第一實施型態的動態快閃記憶單元的構造圖的主要部分。動態快閃記憶單元係與位元線BL、字元線WL、板線PL、及源極線SL連接，依據其電壓狀態來決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB係連接字元線WL的閘極導體層5b與通道區域7之間的電容CWL、連接板線PL的閘極導體層5a與通道區域7之間的電容CPL、連接源極線SL的源極N+層3a與通道區域7之間的PN接合的接合電容CSL、及連接位元線BL的汲極N+層3b與通道區域7之間的PN接合的接合電容CBL的總和，其表示如下。
CFB=CWL+CPL+CBL+CSL (1)
因此，字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL係分別表示如下。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，因此βPL>βWL。
圖2(c)係用以說明字元線WL的電壓VWL因讀出動作及寫入動作而上升，且於其後下降時的通道區域7的電壓VFB的變化的圖。在此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字元線WL與通道區域7之間的耦合率βWL較小，而板線PL與通道區域7之間的耦合率βPL較大，所以△VFB較小，即使字元線WL的電壓VWL因讀出動作及寫入動作而上下變動，通道區域7的電壓VFB也幾乎不變。
圖3A(a)至(c)與圖3B係顯示本發明第一實施型態的動態快閃記憶單元的頁寫入動作(申請專利範圍的「頁寫入動作」的一例)。圖3A(a)係顯示寫入動作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL及成為浮體FB的通道區域7的動作波形。時刻T0時，動態快閃記憶單元處於“0”抹除狀態，通道區域7的電壓為VFB“0”。再者，對於位元線BL、源極線SL、字元線WL施加Vss，對於板線PL施加VPLL。在此，例如Vss為0V，VPLL為2V。接著，時刻T1至T2之間，位元線BL從Vss上升至VBLH時，例如Vss為0V時，通道區域7的電壓因位元線BL與通道區域7之間的電容耦合而成為VFB“0”+βBL×VBLH。
接著，使用圖3A(a)與(b)來說明動態快閃記憶單元的寫入動作。時刻T3至T4中，字元線WL從Vss上升至VWLH。藉此，若將與字元線WL連接的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的“0”抹除的閾值電壓設為VtWL“0”時，則伴隨著字元線WL的電壓上升，從Vss至VtWL為止，通道區域7的電壓係因字元線WL與通道區域7的第二電容耦合而成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。字元線WL的電壓上升至VtWL“0”以上時，第二閘極導體層5b的內周的通道區域7會形成環狀的反轉層12b，遮蔽字元線WL與通道區域7的第二電容耦合。
接著，使用圖3A(a)與(b)來說明動態快閃記憶單元的寫入動作。時刻T3至T4中，對於與板線PL連接的第一閘極導體層5a固定輸入例如VPLL=2V，並使與字元線WL連接的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3A(a)所示，於與板線PL連接的第一閘極導體層5a的內周的通道區域7形成環狀的反轉層12a，且該反轉層12a係存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係於飽和區域動作。另一方面，具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域係於線性區域動作。結果，於與字元線WL連接的第二閘極導體層5b的內周的通道區域7不存在夾止點，而於閘極導體層5b的內周全面形成反轉層12b。形成於與此字元線WL連接的第二閘極導體層5b的內周全面的反轉層12b係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域的實質的汲極來動作。結果，電場係在串聯連接的具有第一閘極導體層5a的第一N通道MOS電晶體區域與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的第一交界區域成為最大，在此區域會產生衝擊游離化(impact ionization)現象。 由於從具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀察時，此區域係源極側的區域，因此將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子係從與源極線SL連接的N+層3a流向與位元線所連接的N+層3b。經加速的電子係衝撞晶格Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a及第二閘極導體層5b，惟大部分係流向與位元線BL連接的N+層3b(未圖示)。
並且，如圖3A(c)所示，所產生的電洞群9(申請專利範圍的「電洞群」的一例)為通道區域7的多數載子，將通道區域7充電成正偏壓。由於與源極線SL連接的N+層3a為0V，因此通道區域7會被充電至源極線SL所連接的N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。通道區域7被充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓會因基板偏壓效應而變低。
接著，使用圖3A(b)來說明動態快閃記憶單元的寫入動作。時刻T6至T7中，字元線WL的電壓從VWLH降至Vss。此時字元線WL與通道區域7之間會進行第二電容耦合，但字元線WL的電壓VWLH至變為通道區域7的電壓為Vb時的第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下為止，反轉層12b會遮蔽此第二電容耦合。因此，字元線WL與通道區域7之間的實質電容耦合僅在字元線WL為VtWL“1”以下且降至Vss的時候。結果，通道區域7的電壓變為Vb-βWL×VtWL“1”。在此，VtWL“1”比前述VtWL“0”低，而βWL×VtWL“1”較小。
接著，使用圖3A(b)來說明動態快閃記憶單元的頁寫入動作。時刻T8至T9中，位元線BL係從VBLH降低至Vss。由於位元線BL與通道區域7係電容耦合，因此，最終通道區域7的“1”寫入電壓VFB“1”係如下所示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL也較小。藉此，如圖3B所示，與字元線WL連接的第二通道區域7b的第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7的“1”寫入狀態的電壓VFB“1”設為第一資料保持電壓(申請專利範圍的「第一資料保持電壓」的一例)的記憶體寫入動作，並分配為邏輯記憶資料“1”。在通道區域7的“0”抹除狀態下，與板線PL連接的第一通道區域7a的第一N通道MOS電晶體區域及與字元線WL連接的第二通道區域7b的第二N通道MOS電晶體區域的閾值電壓變高，因此將施加到板線PL的電壓設定為閾值電壓以下時，即使字元線WL的電壓變高，單元電流Icell也不會流動。
在此，寫入動作時，亦能夠以第一雜質層3a與第一通道半導體層7a之間的第二交界區域或第二雜質層3b與第二通道半導體層7b之間的第三交界區域來取代第一交界區域，以衝擊游離化現象產生電子、電洞對，並以所產生的電洞群9對通道區域7充電。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。
使用圖4A至圖4G來說明頁抹除動作(申請專利範圍的「頁抹除動作」的一例)機制。
圖4A顯示用以說明頁抹除動作的記憶方塊(block)電路圖。在此，在俯視中顯示三行×三列共計九個記憶單元C00至C22，然而實際的記憶方塊比此行列大。記憶單元排列成行列狀時，將其排列的一方的方向稱為「列方向(row， 橫向)」(或「列狀」)，將與上述方向垂直的方向稱為「行方向(column，縱向)」(或「行狀」)。各記憶單元係連接於源極線SL0至SL2、位元線BL0至BL2、板線PL0至PL2、字元線WL0至WL2。再者，源極線SL0至SL2、板線PL0至PL2、字元線WL0至WL2係平行地配設，位元線BL0至BL2係沿與其垂直的方向配設。例如，在此方塊中，假定選擇與任意的頁(申請專利範圍的「頁」的一例)P1的板線PL1、字元線WL1及源極線SL1連接的記憶單元C10至C12，進行頁抹除動作。
圖4B顯示頁抹除動作的動作波形圖。說明頁抹除動作開始且例如進行頁P1的選擇抹除的情況。在第一時刻T1，字元線WL1和板線PL1從接地電壓(申請專利範圍的「接地電壓」的一例)Vss分別上升到第一電壓V1和第二電壓V2。在此，接地電壓Vss例如為0V。此外，第一電壓V1和第二電壓V2例如分別為1V。接下來，在第二時刻T2，源極線SL1從接地電壓Vss下降到第三電壓V3。在此，第三電壓V3為負電壓(申請專利範圍的「負電壓」的一例)，其例如為-1V。結果，屬於N+層的第一雜質層3a和屬於P層的通道區域7之間的PN接合成為順向偏壓，並且蓄積於通道區域7的電洞群9排出到第一雜質層3a。當蓄積於通道區域7的電洞群9的排出飽和時，在第三時刻T3，源極線SL1從第三電壓V3返回到接地電壓Vss，在第四時刻T4，字元線WL1和板線PL1分別從第一電壓V1和第二電壓V2返回到接地電壓Vss，頁抹除動作結束。進行將此通道區域7的“0”抹除狀態的電壓VFB“0”設為第二資料保持電壓(申請專利範圍的「第二資料保持電壓」的一例)的頁抹除動作，並分配為邏輯記憶資料“0”。
另外，字元線WL1和板線PL1中的一方亦可在第一時刻T1的前後，從接地電壓Vss上升到第一電壓V1或第二電壓V2。此外，源極線SL1亦可在第一時刻T1之前，從接地電壓Vss下降到第三電壓V3。此外，字元線WL1和板線PL1中的一方亦可在第四時刻T4的前後，從第一電壓V1或第二電壓V2返回到接地電壓Vss。此外，源極線SL1亦可在第四時刻T4之後，從第三電壓V3返回到接地電壓Vss。
另外，在第二時刻T2，源極線SL1從接地電壓Vss下降到第三電壓V3時，電流從位元線BL0至BL2流向源極線SL1。結果，在屬於N+層的第二雜質層3b周邊的屬於P層的通道區域7的部分中，發生衝擊游離化現象，產生電子、電洞對。此時，在通道區域7中，生成的電洞群9和排出到第一雜質層3a的電洞群9平衡而達到飽和狀態，頁抹除動作結束。
使用圖4C說明抹除動作中的半導體基體的狀態。圖4C(a)顯示抹除動作前由衝擊游離化現象所生成的電洞群9儲存於通道區域7的狀態。當頁抹除動作開始時，源極N+層3a和通道區域7之間的PN接合係如圖4C(b)所示成為順向偏壓，且通道區域7的電洞群9排出到源極N+層3a。結果，通道區域7的電壓VFB成為由源極N+層3a和P層的通道區域7形成的PN接合的內建電壓Vb。
接下來，當選擇抹除的字元線WL和板線PL從第一電壓V1和第二電壓V2返回到接地電壓Vss時，由於字元線WL、板線PL和通道區域7之間的電容耦合，通道區域7的電壓VFB從Vb成為VFB“0”。此狀態係如圖4C(c)所示。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行頁抹除動作的一例，也可為能夠進行頁抹除動作之其他的動作條件。
圖4D顯示在頁抹除動作中當源極線SL的電壓設為正電壓(申請專利範圍的「正電壓」的一例)時的動作波形圖。說明頁抹除動作開始且例如進行頁P1的選擇抹除的情況。在第一時刻T1，字元線WL1和板線PL1從接地電壓Vss分別上升到第四電壓V4和第五電壓V5。在此，接地電壓Vss例如為0V。此外，第四電壓V4和第五電壓V5例如分別為1V。接下來，在第二時刻T2，源極線SL1從接地電壓Vss上升到第六電壓V6。在此，第六電壓V6例如為0.5V。結果，電流從源極線SL1流向位元線BL0至BL2，電子群從屬於N+層的第二雜質層3b注入屬於P層的通道區域7。此電子群與蓄積於通道區域7的電洞群9再結合，通道區域7的電洞群9消滅。當蓄積於通道區域7的電洞群9的消滅飽和時，在第三時刻T3，源極線SL1從第六電壓V6返回到接地電壓Vss，在第四時刻T4，字元線WL1和板線PL1分別從第四電壓V4和第五電壓V5返回到地電壓Vss，頁抹除動作結束。進行將此通道區域7的“0”抹除狀態的電壓VFB“0”設為第二資料保持電壓的頁抹除動作，並分配為邏輯記憶資料“0”。
另外，字元線WL1和板線PL1中的一方亦可在第一時刻T1的前後，從接地電壓Vss上升到第四電壓V4或第五電壓V5。此外，源極線SL1亦可在第一時刻T1之前，從接地電壓Vss上升到第六電壓V6。此外，字元線WL1和板線PL1中的一方亦可在第四時刻T4的前後，從第四電壓V4或第五電壓V5返回到接地電壓Vss。此外，源極線SL1亦可在第四時刻T4之後，從第六電壓V6返回到接地電壓Vss。
另外，在第二時刻T2，源極線SL1從接地電壓Vss上升到第六電壓V6時，電流從源極線SL1流向位元線BL0至BL2。結果，在屬於N+層的第一雜質層3a周邊的屬於P層的通道區域7的部分中，發生衝擊游離化現象，產生電子、電洞對。此時，在通道區域7中，生成的電洞群9和在通道區域7消滅的電洞群9達到平衡，成為飽和狀態，頁抹除動作結束。
圖4E顯示源極線SL在鄰接的頁共用地配設時的記憶方塊電路圖。兩個頁P0和P1的源極線SL01共用，兩個頁P2和P3的源極線SL23共用。
圖4F顯示鄰接的頁的板線PL至少兩條以上共用地配設時的記憶方塊電路圖。三個頁P0至P2的板線PL共用。
圖4G顯示包括主要電路的記憶方塊圖。字元線WL0至WL2、板線PL0至PL2和源極線SL0至SL2連接於列解碼器電路(row decoder circuit)RDEC(申請專利範圍的「列解碼器電路」的一例)，將列位址(row address)RAD(申請專利範圍的「列位址」的一例)輸入到列解碼器電路，並且根據列位址RAD選擇頁P0至P2。此外，位元線BL0至BL2連接於感測放大電路(sense amplifier circuit)SA(申請專利範圍的「感測放大電路」的一例)，感測放大電路SA連接於行解碼器電路(column decoder circuit)CDEC(申請專利範圍的「行解碼器電路」的一例)，將行位址(column address)CAD(申請專利範圍的「行位址」的一例)輸入到行解碼器電路CDEC，並且根據前述行位址CAD，感測放大電路SA選擇性地連接於輸入輸出電路IO(申請專利範圍的「輸入輸出電路」的一例)。
圖5A及圖5B係用於說明根據本發明第一實施型態的動態快閃記憶單元的讀出動作的圖。使用圖5A說明由字元線WL和板線PL的AND邏輯決定記憶單元電流是否流動，亦即，邏輯「1」和「0」。如圖5A(a)所示，字元 線WL和板線PL的閾值電壓的高低係由浮體FB的電壓來決定。再者，記憶單元電流的有無係由字元線WL和板線PL的電壓成為各自的閾值電壓以上而導通或不導通來決定。亦即，如圖5A(b)所示，記憶單元電流Icell係藉由字元線WL是導通「1」還是不導通「0」、及板線PL是導通「1」還是不導通「0」的AND邏輯，以式(8)來表示。
Icell=WL‧PL (8)
如圖5B(a)所示，通道區域7被充電至內建電壓Vb(約0.7V)時，具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體區域的閾值電壓會因基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖5B(b)所示，進行寫入動作之前所選擇的記憶方塊成為預先抹除狀態“0”，通道區域7的電壓VFB成為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL作成邏輯“0”與邏輯“1”的邏輯記憶資料。如圖5B(c)所示，利用對於此字元線WL的兩個閾值電壓的高低差，能夠以感測放大器進行讀出。
再者，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電位係用以進行讀出動作的一例，也可為能夠進行讀出動作之其他的動作條件。
圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態中說明的動態快閃記憶體動作。再者，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
再者，圖1中，係以SGT為例說明動態快閃記憶元件，此SGT係設有將沿垂直方向豎立於基板上的Si柱2的側面整體包圍之第一閘極絕緣層4a、第二閘極絕緣層4b，且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層 4b的整體的第一閘極導體層5a、第二閘極導體層5b。如本實施型態的說明所示，本動態快閃記憶元件若為滿足可將衝擊游離化現象所產生的電洞群9保持於通道區域7的條件的構造即可。因此，通道區域7若為與基板分離的浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around；閘極全環電晶體，參照例如非專利文獻11)技術、Nanosheet(奈米片)技術(參照例如非專利文獻12)，將通道區域的半導體基體相對於基板水平地(使半導體基體的中心軸與基板平行)形成，亦可進行前述動態快閃記憶動作。此外，也可為沿水平方向形成的GAA和Nanosheet積層複數個的結構。再者，也可為使用SOI(Silicon On Insulator)的裝置構造(參照例如非專利文獻7至10)。此種裝置構造中，通道區域的底部接觸於SOI基板的絕緣層，且由閘極絕緣層及元件分離絕緣層包圍而包圍其他通道區域。即使是此種構造，通道區域也成為浮體構造。如此，本實施型態提供的動態快閃記憶元件若滿足通道區域為浮體構造的條件即可。再者，即使是於SOI基板上形成Fin電晶體(參照例如非專利文獻13)的構造，若通道區域為浮體構造則亦可進行本動態快閃動作。
再者，本說明書及圖式的式(1)至(11)係用以定性地說明現象而使用的式，而現象不受這些式所限定。
此外，圖3A與圖3B的說明中，字元線WL、位元線BL、源極線SL的重置電壓記載為Vss，但各者亦可設為不同的電壓。
再者，圖4A至圖4G及其說明中顯示頁抹除動作條件的一例。相對於此，若可實現從N+層3a、N+層3b的任一方或雙方去除通道區域7的電洞群9的狀態，則也可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。再者，也可於頁抹除動作中，對所選擇的頁的源極線SL施加電壓，使 位元線BL為浮動狀態。再者，也可於頁抹除動作中，對所選擇的頁的位元線BL施加電壓，使源極線SL為浮動狀態。
再者，圖1中，垂直於基板的方向中，屬於第一絕緣層的絕緣層6所包圍的部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係連結地形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7係於垂直方向藉由屬於第一絕緣層的絕緣層6所包圍的區域相連結。
此外，圖1中，較佳為：將板線PL連接的第一閘極導體層5a的垂直方向的長度設成比字元線WL連接的第二閘極導體層5b的垂直方向的長度更長，以使CPL>CWL。然而，僅附加板線PL，字元線WL相對於通道區域7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體的通道區域7的電位變動△VFB變小。
在此，本說明書及申請專利範圍中所述「閘極絕緣層、閘極導體層等覆蓋通道等」的「覆蓋」的意思係包含如SGT、GAA等之包圍整體的情形、如Fin電晶體之將整體包圍到剩餘一部分的情形、並且還包含如平面型電晶體之重疊於平面構造上的情形。
圖1中，第一閘極導體層5a係包圍第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a也可為俯視下包圍第一閘極絕緣層4a的一部分的構造。也可將第一閘極導體層5a分割成至少兩個閘極導體層而分別作為板線PL電極來動作。同樣地，也可將第二閘極導體層5b分割成兩個以上而分別作為字元線的導體電極，並以同步或非同步來動作。藉此能夠進行動態快閃記憶體動作。
再者，圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。藉此亦可進行上述本動態快閃記憶動作。
本實施型態提供以下記載的特徵。
(特徵1)
本實施型態的動態快閃記憶單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b係整體形成柱狀。並且，成為源極的N+層3a連接於源極線SL，成為汲極的N+層3b連接於位元線BL，第一閘極導體層5a連接於板線PL，第二閘極導體層5b連接於字元線WL。該結構的特徵在於，連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的構造。本動態快閃記憶單元中，第一閘極導體層、第二閘極導體層係沿垂直方向積層。因此，即使是連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的構造，俯視中，記憶單元面積亦不會增大。藉此，能夠同時實現動態快閃記憶單元的高性能化及高積體化。
(特徵2)
本發明第一實施型態的動態快閃記憶單元中，源極線SL、字元線WL和板線PL相對於頁P平行地配設。另外，位元線BL相對於頁P沿垂直方向配設。結果，可以獨立地控制依每一頁P進行頁的控制的字元線WL、板線PL和源極線SL。在頁抹除動作時，抹除電壓可以僅施加於選擇抹除的頁P的源極線SL，而接地電壓Vss可以施加於非選擇的頁的源極線SL。藉此，可以完全防止選擇頁P在頁抹除動作中對非選擇頁P的擾動(Disturbance)。因此，即使特定頁P被 選擇複數次，且此頁P的記憶單元的記憶資料被反復改寫，其他的頁P的記憶單元也不會受到擾動的影響，從而可以提供擾動週期(Disturbance Cycle)耐受性非常強且可靠性高的記憶裝置。
(特徵3)
若注目於本發明第一實施型態的動態快閃記憶單元的板線PL所連接的第一閘極導體層5a的作用時，動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，板線PL係發揮降低字元線WL與通道區域7之間的電容耦合比的作用。結果，可顯著抑制字元線WL的電壓上下振盪時的通道區域7的電壓變化的影響。藉此，可將顯示邏輯“0”與邏輯“1”的字元線WL的SGT電晶體的閾值電壓差增大。如此有助於使動態快閃記憶單元的動作的裕度的擴大。
(其他實施型態)
另外，本發明中係形成Si柱，但亦可為由Si以外的半導體材料所構成的半導體柱。本發明的其他實施型態中此亦相同。
再者，“1”寫入中，亦可藉由非專利文獻10與非專利文獻14中記載的閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)所致之衝擊游離化現象來產生電子、電洞對，並以所產生的電洞群充滿於浮體FB內。本發明的其他實施型態中此亦相同。
再者，圖1中，即使N+層3a、3b、P層Si柱2各者的導電型的極性為相反的構造，仍可進行動態快閃記憶動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，因衝擊游離化現象而產生的電子群儲存於通道區域7，並設定為“1”狀態。
此外，記憶方塊亦可形成為將記憶單元的Si柱排列成二維狀、正方格子狀或斜方格子狀。當Si柱配置成斜方格子狀時，亦可將與一個字元線相連的複數個Si柱作為一邊而配置成Z字形(zigzag)或是鋸齒狀。其他實施型態中此亦相同。
再者，本發明可以在不脫離本發明的廣義的精神與範圍的情況下進行各式各樣的實施型態及變形。再者，上述各實施型態係用以說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變形例可任意組合。而且，即使視需要而將上述實施型態的構成要件的一部分除外者，仍包含於本發明的技術思想的範圍內。
[產業利用性]
依據本發明的使用半導體元件的記憶裝置，能夠獲得使用高密度且高性能的SGT的記憶裝置之動態快閃記憶體。
BL0,BL1,BL2:位元線
C00~C22:記憶單元
FB:浮體
P0,P1,P2:頁
PL0,PL1,PL2:板線
SL0,SL1,SL2:源極線
WL0,WL1,WL2:字元線

Claims (10)

  1. 一種使用半導體元件的記憶裝置，係藉由在基板上在俯視中沿列方向排列的複數個記憶單元構成頁，且由複數個頁沿行方向排列而成者，前述各頁所包含的各記憶單元係具有：半導體基體，係在基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；第一雜質層與第二雜質層，係位於前述半導體基體的兩端；第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；第二閘極絕緣層，係包圍前述半導體基體之側面，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或全部；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大；前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，將藉由衝擊游離化現象所形成的電洞群保持於前述通道半導體層的內部；於頁寫入動作時，前述記憶裝置係將前述通道半導體層的電壓設成比前述第一雜質層及前述第二雜質層之一方或雙方的電壓高的第一資料保持電壓； 於頁抹除動作時，前述記憶裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群，以將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓；前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層及前述第二閘極導體層之中的一方係與字元線連接，另一方係與板線連接；在俯視中，前述源極線、前述字元線及前述板線係相對於前述頁平行地配設；前述位元線係相對於前述頁沿垂直方向配設；於前述頁抹除動作時，前述記憶裝置係對選擇抹除的前述頁施加抹除電壓，而對非選擇的前述頁施加接地電壓。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述接地電壓為零伏特。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述抹除電壓為前述接地電壓以下的負電壓，於頁抹除動作時，前述記憶裝置係將該抹除電壓施加於選擇抹除的前述頁的前述源極線，使前述記憶單元的前述通道半導體層與前述第一雜質層之間的PN接合成為順向偏壓，將前述通道半導體層的內部的前述電洞群排出到前述第一雜質層。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述抹除電壓為前述接地電壓以上的正電壓，於頁抹除動作時，前述記憶裝置係將該抹除電壓施加於選擇抹除的前述頁的前述源極線，將電子群從前述記憶單元的前 述第二雜質層注入到前述通道半導體層，使前述通道半導體層的內部的前述電洞群與前述電子群再結合，而將前述電洞群消滅。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，在俯視中，前述源極線係依沿前述行方向排列的前述記憶單元的每一個而分離，且平行於前述字元線及前述板線配設。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，在俯視中，前述源極線係在鄰接的前述頁共用地配設。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，在俯視中，鄰接的前述頁的前述板線係至少兩條以上共用地配設。
  8. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述通道半導體層為P型矽，而前述第一雜質層及前述第二雜質層為N型矽。
  9. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述字元線、前述板線及前述源極線係連接於列解碼器電路，前述記憶裝置係將列位址輸入到前述列解碼器電路，根據前述列位址選擇前述頁。
  10. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述位元線係連接於感測放大電路，前述感測放大電路係連接於行解碼器電路，前述記憶裝置係將行位址輸入到前述行解碼器電路，根據前述行位址，前述感測放大電路選擇性地連接於輸入輸出電路。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022168147A1 (ja) * 2021-02-02 2022-08-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
WO2022168160A1 (ja) * 2021-02-02 2022-08-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
WO2023199474A1 (ja) * 2022-04-14 2023-10-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN118215289A (zh) * 2022-12-16 2024-06-18 长江存储科技有限责任公司 存储器器件及其形成方法
US12524177B2 (en) * 2023-06-12 2026-01-13 SanDisk Technologies, Inc. Automatic bit line voltage and bit line voltage temperature compensation adjustment for non-volatile memory apparatus current consumption reduction

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030111681A1 (en) * 2001-12-14 2003-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device and its manufacturing method
WO2005122244A1 (ja) * 2004-06-09 2005-12-22 Renesas Technology Corp. 半導体記憶装置
JP2017195395A (ja) * 2012-02-16 2017-10-26 ジーノ セミコンダクター， インコーポレイテッド 第１および第２のトランジスタを備えるメモリセルおよび動作の方法
US20200135863A1 (en) * 2015-04-29 2020-04-30 Zeno Semiconductor, Inc. MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3957774B2 (ja) 1995-06-23 2007-08-15 株式会社東芝 半導体装置
JPH0982097A (ja) * 1995-07-10 1997-03-28 Hitachi Ltd 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9496053B2 (en) * 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
KR102723534B1 (ko) * 2019-03-05 2024-10-30 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030111681A1 (en) * 2001-12-14 2003-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device and its manufacturing method
WO2005122244A1 (ja) * 2004-06-09 2005-12-22 Renesas Technology Corp. 半導体記憶装置
JP2017195395A (ja) * 2012-02-16 2017-10-26 ジーノ セミコンダクター， インコーポレイテッド 第１および第２のトランジスタを備えるメモリセルおよび動作の方法
US20200135863A1 (en) * 2015-04-29 2020-04-30 Zeno Semiconductor, Inc. MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application

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