[go: up one dir, main page]

TWI863376B - 使用半導體元件的記憶裝置 - Google Patents

使用半導體元件的記憶裝置 Download PDF

Info

Publication number
TWI863376B
TWI863376B TW112123218A TW112123218A TWI863376B TW I863376 B TWI863376 B TW I863376B TW 112123218 A TW112123218 A TW 112123218A TW 112123218 A TW112123218 A TW 112123218A TW I863376 B TWI863376 B TW I863376B
Authority
TW
Taiwan
Prior art keywords
page
semiconductor substrate
aforementioned
memory device
gate conductor
Prior art date
Application number
TW112123218A
Other languages
English (en)
Other versions
TW202406011A (zh
Inventor
作井康司
各務正一
原田望
Original Assignee
新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商新加坡優尼山帝斯電子私人有限公司 filed Critical 新加坡商新加坡優尼山帝斯電子私人有限公司
Publication of TW202406011A publication Critical patent/TW202406011A/zh
Application granted granted Critical
Publication of TWI863376B publication Critical patent/TWI863376B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明的記憶裝置係俯視觀察時，藉由在基板上沿行方向排列的複數個記憶單元構成頁，且複數個頁沿列方向排列而成者，各頁中所含的記憶單元係具有：半導體基體；第一雜質區域與第二雜質區域，係位於半導體基體的兩端；第一閘極導體層；及第二閘極導體層。前述記憶單元係係控制施加於第一雜質區域、第二雜質區域、第一閘極導體層、及第二閘極導體層的電壓而進行頁抹除動作及頁寫入動作。此外，頁讀取動作係進行第一刷新動作及第二刷新動作。第一刷新動作係藉由撞擊游離化現象使進行了頁寫入動作的記憶單元的半導體基體的電洞群的電洞數增加。第二刷新動作係於第一刷新動作之後，使未進行頁寫入動作的記憶單元的半導體基體的電洞群的一部分消滅，使電洞數減少。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來，大型積體電路(Large Scale Integration；LSI)技術開發追求記憶元件的高集積化與高性能化。
記憶元件的高密度化與高性能化係持續地進展。就使用環繞式閘極電晶體(Surrounding Gate Transistor；SGT，參照專利文獻1、非專利文獻1)作為選擇電晶體的記憶元件而言，可舉例如連接電容的動態隨機存取記憶體(Dynamic Random Access Memory；DRAM，例如參照非專利文獻2)、連接可變電阻元件的相變化記憶體(Phase Change Memory；PCM，例如參照非專利文獻3)、電阻式隨機存取記憶體(Resistive Random Access Memory；RRAM，例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻變化的磁阻式隨機存取記憶體(Magnetoresistive Random Access；MRAM，例如參照非專利文獻5)等。
此外，亦有不具電容之由一個MOS電晶體所構成的DRAM記憶單元(參照專利文獻2、非專利文獻6至非專利文獻10)等。例如藉由N通道 MOS電晶體的源極、汲極間電流，在通道內藉由撞擊游離化現象產生電洞、電子群，使電洞、電子群之中的電洞群的一部分或全部保持於通道內而進行邏輯記憶資料“1”寫入。並且，從通道內去除電洞群而進行邏輯記憶資料“0”寫入。此記憶單元中，對於共通的選擇字元線存在有隨機地寫入“1”的記憶單元與寫入“0”的記憶單元。對選擇字元線施加導通電壓時，連接於此選擇字元線的選擇記憶單元的浮體通道電壓會因閘極電極與通道的電容結合而大幅地變動。因此，此記憶單元的課題在於因浮體通道電壓變動所致的動作差分邊限降低的改善以及積存於通道之屬於信號電荷的電洞群的一部分被去除所致的資料保持特性的降低的改善。
此外，亦有於絕緣層覆矽(Silicon on Insulator；SOI)層使用二個MOS電晶體來形成一個記憶單元的雙晶體(Twin-Transistor)MOS電晶體記憶元件(例如參照專利文獻3、4、非專利文獻11)。此等元件係形成為以區分二個MOS電晶體的浮體通道的成為源極或汲極的N+層接觸位於基板側的絕緣層。藉由此N+層，二個MOS電晶體的浮體通道係電性分離。屬於信號電荷的電洞群僅積蓄於一方的MOS電晶體的浮體通道。而另一方的MOS電晶體係成為用以讀取積存於其一方的MOS電晶體的信號電荷的電洞群的開關。即使是此記憶單元，由於屬於信號電荷的電洞群積存於一個MOS電晶體的通道，故與前述由一個MOS電晶體所構成的記憶單元同樣地，其課題亦在於動作差分邊限的降低的改善或是積存於通道之屬於信號電荷的電洞群的一部分被去除所致的資料保持特性的降低的改善。
此外，亦有圖3所示之不具電容之由MOS電晶體所構成的動態快閃記憶體111(參照專利文獻5、非專利文獻12)。如圖3(a)所示，在SOI 基板的SiO2膜101上具有浮體半導體基體102。在浮體半導體基體102的兩端具有連接於源極線SL的N+層103與連接於位元線BL的N+層104。並且具有與N+層103相連且覆於浮體半導體基體102的第一閘極絕緣層109a以及與N+層104相連且隔著狹縫絕緣層110與第一閘極絕緣層109a相連並且覆於浮體半導體基體102的第二閘極絕緣層109b。再者，具有覆於第一閘極絕緣層109a且與板線PL相連的第一閘極導體層105a以及覆於第二閘極絕緣層109b且與字元線WL相連的第二閘極導體層105b。再者，第一閘極導體層105a與第二閘極導體層105b之間亦具有狹縫絕緣層110。藉此，形成動態快閃記憶體(Dynamic Flash Memory；DFM)的記憶單元111。在此，亦可構成為源極線SL連接於N+層104，位元線BL連接於N+層103。
如此，如圖3(a)所示，例如，對於N+層103施加零電壓，對於N+層104施加正電壓，使第一閘極導體層105a所被覆的浮體半導體基體102構成的第一N通道MOS電晶體區域在飽和區域動作，且使第二閘極導體層105b所被覆的浮體半導體基體102構成的第二N通道MOS電晶體區域在線性區域動作。結果，第二N通道MOS電晶體區域中不存在夾止點(pinch off)而於整面形成反轉層107b。形成於字元線WL所連接的第二閘極導體層105b的下側的反轉層107b係作為第一N通道MOS電晶體區域的實質的汲極來動作。結果，電場係第一N通道MOS電晶體區域與第二N通道MOS電晶體區域之間的半導體基體的交界區域成為最大，在此區域產生撞擊游離化現象。並且，如圖3(b)所示，藉由撞擊游離化現象所產生的電子、電洞群之中，將電子群從浮體半導體基體102去除，並且將電洞群106的一部分或全部保持於浮體半導體基體102，藉此進行記憶體寫入動作。此狀態係成為邏輯記憶資料“1”。
並且，如圖3(c)所示，例如對於板線PL施加正電壓，對於字元線WL與位元線BL施加零電壓，對於源極線SL施加負電壓，而進行將電洞群106從浮體半導體基體102去除之抹除動作。此狀態係成為邏輯記憶資料“0”。再者，資料讀取中，將對於與板線PL相連的第一閘極導體層105a施加的電壓設定為高於邏輯記憶資料“1”時的臨限值電壓且低於邏輯記憶資料“0”時的臨限值電壓時，如圖3(d)所示，即使因讀取邏輯記憶資料“0”而將字元線WL的電壓設為較高，亦可獲得電流不流動的特性。藉由此特性，可相較於前述記憶單元謀求更大幅的動作差分邊限的擴大。在此所述的記憶單元中，以浮體半導體基體102將以連接於板線PL的第一閘極導體層105a及連接於字元線WL的第二閘極導體層105b作為閘極的第一、第二N通道MOS電晶體區域的通道相連，藉此大幅地抑制選擇脈衝電壓施加於字元線WL時的浮體半導體基體102的電壓變動。因此，可大幅地改善前述記憶單元中成為問題的動作差分邊限的降低或是因積存於通道之屬於信號電荷的電洞群的一部分被去除所致資料保持特性的降低的問題。今後，對於此記憶元件更進一步追求特性改善。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：US2008/0137394A1
專利文獻4：US2003/0111681A1
專利文獻5：日本特許第7057032號公報
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM underthe Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
非專利文獻12：K.Sakui, N. Harada,” Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),”Proc. IEEE IMW, pp.72-75(2021)
非專利文獻13：J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻14：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻15：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 115021 pp.7 (2014).
動態快閃記憶單元中，會有用以保持記憶單元的邏輯資料的刷新動作的需求。
為了解決上述問題，本發明的使用半導體元件的記憶裝置係俯視觀察時，藉由在基板上沿行方向排列的複數個記憶單元構成頁，且複數個頁沿列方向排列而成者，
前述各頁中所含的前述記憶單元係具有：
半導體基體，係在前述基板上立於垂直方向或延伸於水平方向；
第一雜質區域與第二雜質區域，係位於前述半導體基體的兩端；
閘極絕緣層，係接於前述第一雜質區域與前述第二雜質區域之間的前述半導體基體的側面；
第一閘極導體層，係覆於前述閘極絕緣層的一部分或整體；及
第二閘極導體層，係鄰接於前述第一閘極導體層且接於前述閘極絕緣層的側面；
前述記憶單元係控制施加於前述第一雜質區域、前述第二雜質區域、前述第一閘極導體層、及前述第二閘極導體層的電壓而進行頁抹除動作及頁寫入動作，頁抹除動作係使前述頁的前述記憶單元的前述半導體基體的電洞群的一部分消滅而使電洞數減少，頁寫入動作係藉由撞擊游離化現象使前述頁中所選擇的前述記憶單元的前述半導體基體的電洞數增加；並且，
在頁讀取動作時包含刷新動作，該刷新動作係用以維持進行了前述頁抹除動作的前述記憶單元的前述半導體基體的狀態以及進行了前述頁寫入動作的前述記憶單元的前述半導體基體的狀態(第一發明)。
上述第一發明中，前述刷新動作係由第一刷新動作及第二刷新動作構成，該第一刷新動作係藉由撞擊游離化現象使進行了前述頁寫入動作的前述記憶單元的前述半導體基體的電洞群的電洞數增加，該第二刷新動作係使未進行前述頁寫入動作的前述記憶單元的前述半導體基體的電洞群的一部分消滅而使前述電洞數減少(第二發明)。
上述第一發明中，前述第一雜質區域係連接於源極線，前述第二雜質區域係連接於位元線，前述第一閘極導體層與前述第二閘極導體層之中的一方係連接於字元線，而另一方係連接於板線；並且
前述頁寫入動作、前述頁抹除動作、前述頁讀取動作、及前述刷新動作，係以控制施加於前述源極線、前述位元線、前述字元線、及前述板線的電壓來進行(第三發明)。
上述第三發明中，前述頁讀取動作中，於前述頁內的記憶有邏輯“1”資料的前述記憶單元進行前述第一刷新動作，以從前述位元線流向前述記憶單元的電流使前述半導體基體的電洞數藉由撞擊游離化現象而增加，並且於前述頁內的記憶有邏輯“0”資料的前述記憶單元進行前述第二刷新動作，控制保持於前述位元線的位元線預充電電壓以及施加於前述源極線、前述字元線、及前述板線的電壓，使前述半導體基體的電洞群的一部分消滅而使電洞數減少(第四發明)。
上述第四發明中，前述頁讀取動作中，前述位元線預充電電壓係藉由記憶有前述邏輯“0”資料的前述記憶單元的前述位元線中殘留的電荷而形成(第五發明)。
上述第一發明中，前述頁抹除動作時，將前述半導體基體的電壓設為第一資料保持電壓；前述頁寫入動作時，將前述半導體基體的電壓設為高於前述第一資料保持電壓的第二資料保持電壓(第六發明)。
上述第三發明中，俯視觀察時，前述字元線與前述板線係平行配設；並且，俯視觀察時，前述位元線係相對於前述字元線及前述板線朝垂直方向配設(第七發明)。
上述第三發明中，前述板線連接之前述第一閘極導體層或前述第二閘極導體層與前述半導體基體之間的第一閘極電容係大於前述字元線連接之前述第一閘極導體層或前述第二閘極導體層與前述半導體基體之間的第二閘極電容(第八發明)。
上述第三發明中，俯視觀察時，前述源極線係依各個沿前述列方向排列的前述記憶單元的群組而分離，且與前述字元線及前述板線平行配設(第九發明)。
上述第三發明中，俯視觀察時，前述源極線係配設成共通地連接於鄰接的前述頁的所有前述記憶單元(第十發明)。
上述第一發明中，前述半導體基體係P型半導體層，前述第一雜質區域及前述第二雜質區域係N型半導體層(第十一發明)。
上述第一發明中，前述頁抹除動作時，選擇抹除至少二組之連接於前述頁的前述記憶單元(第十二發明)。
上述第一發明中，前述第一閘極導體層係藉由分離為二個的分割閘極導體層所構成，前述分割閘極導體層係位於前述第二閘極導體層的兩側；
且進行前述頁寫入動作、前述頁抹除動作、前述頁讀取動作、及前述刷新動作(第十三發明)。
上述第一發明中，前述第二閘極導體層係藉由分離為二個的分割閘極導體層所構成，前述分割閘極導體層係位於前述第一閘極導體層的兩側；
且進行前述頁寫入動作、前述頁抹除動作、前述頁讀取動作、及前述刷新動作(第十四發明)。
上述第三發明中，前述字元線與前述板線係連接於行解碼器電路，對於前述行解碼器電路輸入行位址，且依據前述行位址而選擇前述頁(第十五發明)。
上述第三發明中，前述位元線係連接於感測放大器電路，前述感測放大器電路係連接於列解碼器電路，對於前述列解碼器電路輸入列位址，前述感測放大器電路係依據前述列位址而選擇性地連接輸出入電路(第十六發明)。
上述第十六發明中，前述感測放大器電路係強制反轉型感測放大器電路，前述記憶單元的電流流於前述位元線時，前述強制反轉型感測放大器電路的感測接點係反轉(第十七發明)。
上述第二發明中，前述第一刷新動作及前述第二刷新動作係不進行前述板線的重設動作而連續地動作(第十八發明)。
2:Si柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:半導體基體
7a:第一半導體基體
7b:第二半導體基體
9,9a:電洞群
10:動態快閃記憶單元
100:SOI基板
101:SiO2膜
102:浮體半導體基體
103,104:N+層
105a:第一閘極導電層
105b:第二閘極導體層
106:電洞群
107a,107b:反轉層
108:夾止點
109a:第一閘極絕緣層
109b:第二閘極絕緣層
110:狹縫絕緣層
111:記憶單元
BL,BL0,BL1,BL2,BLk,BLp:位元線
C1,C00,C01,C02,C10,C11,C12,C20,C21,C22,CM:記憶單元
CAD:列位址
CDEC:列解碼器電路
CSL0,CSL1,CSL2,CSLk,CSLp:列選擇線
CBk,CSk,CBp,CSp:電容
FB:浮體
FL:左信號線
FR:右信號線
FP:位元線供給信號
FT:轉換信號
FW:寫入信號線
IO,/IO:輸出入線
IO:輸出入電路
LAk,LAp:栓鎖型感測放大器
NA:感測接點
NB:接點
P0,P1,P2:頁
PL,PL0,PL1,PL2,PLj,PLM:板線
Pk,Pp:電荷共有節點
RAD:行位址
RDEC:行解碼器電路
RESET:重設信號
Rk,Rp:活性化節點
SA,SA0,SA1,SA2:感測放大器電路
S/Ak,S/Ap:感測放大器
SL,SL0,SL1,SL2,SLj:源極線
Sk,/Sk,Sp,/Sp:感測節點
T0A,T0B,T0C,T0D,T1,T1A,T1B,T1C,T1D,T2,T2A,T2B,T2C,T2D,T3,T4,T5,T6A,T6B,
TR3k,TR4k,TR5k,TR6k,TR7k,TR8k,TR9k,TR10k,TR11k,TR12k,TR3p,TR4p,TR5p,TR6p,TR7p,TR8p,TR9p,TR10p,TR11p,TR12p:電晶體
T1,T2,T3,T4,T5,T6,T7,T8,T9:時刻
V1,V2,V3,V4,V5,V6,V7,V8,V9:電壓
VP:位元線供給電壓
Vss:接地電壓
WL,WL0,WL1,WL2,WLj,WLM:字元線
圖1係第一實施型態的具有SGT的記憶裝置的構造圖。
圖2A係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2B係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2C係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2D係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2E係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2F係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2G係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2H係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2I係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2J係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2K係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2L係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖2M係用以說明第一實施型態的記憶裝置的頁讀取動作的圖。
圖3係用以說明習知例的動態快閃記憶體的圖。
以下參照圖式來說明本發明實施型態的使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)。
(第一實施型態)
使用圖1與圖2來說明本發明第一實施型態的動態快閃記憶單元的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明可進行邏輯“1”資料與邏輯“0”資料的刷新動作的頁讀取動作機制。
圖1係顯示本發明第一實施型態的動態快閃記憶單元的構造。在形成於基板上的具有P型或i型(本徵型)導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)的上下位置，形成有一方為源極時另一方為汲極的N+層3a、3b(申請專利範圍的「第一雜質區域」、「第二雜質區域」的一例)。成為此源極、汲極的N+層3a、3b間的Si柱2的部分即成為半導體基體7(申請專利範圍的「半導體基體」的一例)。以包圍此半導體基體7的方式形成第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b的 方式分別形成第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6而分離。再者，N+層3a、3b間的半導體基體7係由以第一閘極絕緣層4a包圍的第一半導體基體7a以及以第二閘極絕緣層4b包圍的第二半導體基體7b所構成。藉此，形成由成為源極、汲極的N+層3a、3b、半導體基體7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍的「源極線」的一例)，成為汲極的N+層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)，第一閘極導體層5a係連接於板線PL(申請專利範圍的「板線」的一例)，第二閘極導體層5b係連接於字元線WL(申請專利範圍的「字元線」的一例)。連接於板線PL的第一閘極導體層5a的第一閘極電容(申請專利範圍的「第一閘極電容」的一例)具有大於連接於字元線WL的第二閘極導體層5b的第二閘極電容(申請專利範圍的「第二閘極電容」的一例)的構造為佳。在此，亦可將第一閘極導體層5a或第二閘極導體層5b的一方分割為二。此時，將分割後的二個閘極導體層設於未分割的第一閘極導體層5a或第二閘極導體層5b的兩側為佳。
圖2A至圖2M係說明對於本發明第一實施型態的動態快閃記憶體單元的頁讀取動作(申請專利範圍的「頁讀取動作」的一例)中所選擇的記憶單元的邏輯“1”資料與邏輯“0”資料的記憶資料，進行刷新動作(申請專利範圍的「刷新動作」的一例)的機制。
圖2A係顯示用以說明頁讀取動作的包含主要電路的記憶體方塊圖。字元線WL0至WL2與板線PL0至PL2係連接於行解碼器電路RDEC(申請專利範圍的「行解碼器電路」的一例)，行解碼器電路係輸入行位址RAD(申請專利範圍的「行位址」的一例)，且依據行位址RAD而選擇頁P0至P2。此外，位元線BL0至BL2係連接於感測放大器電路SA，感測放大器電路SA係連接於列解碼器電路CDEC(申請專利範圍的「列解碼器電路」的一例)，列解碼器電路CDEC係輸入列位址CAD(申請專利範圍的「列位址」的一例)，且依據列位址CAD，感測放大器電路SA(申請專利範圍的「感測放大器電路」的一例)係選擇性地連接輸出入電路IO(申請專利範圍的「輸出入電路」的一例)。
不同於圖1，構成圖2A的記憶體方塊的記憶單元係在位元線BL0至BL2側設有板線PL0至PL2，而在源極線SL0至SL2側設有字元線WL0至WL2。在此，俯視觀察時，顯示了三行×三列共計九個記憶單元C00至C22，但實際的記憶體方塊的記憶單元的數量更多。在記憶單元排列成行列狀時，將此排列的一方向稱為「行方向」(或「行狀」)，而將垂直於該行方向的方向稱為「列方向」(或「列狀」)。此外，源極線SL0至SL2、板線PL0至PL2、及字元線WL0至WL2係平行配設，位元線BL0至BL2係配設於與此等線垂直的方向有。在此，例如假設在此記憶體方塊圖中，選擇任意的頁P1的板線PL1、字元線WL1、及源極線SL1所連接的記憶單元C10至C12，進行頁讀取動作。
圖2B係更具體顯示圖2A的記憶單元方塊的等效電路。對其閘極輸入轉換信號FT的電晶體T0C至T2C係構成開關電路。此外，閘極連接於位元線供給信號FP的電晶體T0D至T2D的汲極係連接於位元線供給電壓VP，源極係連接於各位元線BL0至BL2。再者，各位元線BL0至BL2係經由開關電路 而連接於感測放大器電路SA0至SA2。感測放大器電路SA0至SA2係經由閘極連接於列選擇線CSL0至CSL2的電晶體T0A至T2B而連接於一對互補的輸出入線IO、/IO。
圖2C的電路圖係詳細顯示感測放大器電路。此感測放大器電路係強制反轉型感測放大器電路(申請專利範圍的「強制反轉型感測放大器電路」的一例)。位元線BL係連接於複數個記憶單元C1至CM，且經由屬於開關電路的N型MOS電晶體T4而連接於感測放大器電路SA。此外，記憶單元C1至CM分別連接字元線WL1至WLM、板線PL1至PLM。圖中雖僅顯示連接於字元線WL1、WLM、板線PL1、PLM的記憶單元C1、CM各一個，但實際上係具有以字元線WL1至WLM、板線PL1至PLM選擇的複數個記憶單元群，藉由任意的字元線WL的選擇，由位元線BL讀取頁資料。
圖2C的電路圖中，強制反轉型感測放大器電路SA係由N型MOS電晶體T1、T1A、T1B、P型MOS電晶體T2、T2A、T2B所構成。此外，以閘極接受重設信號RESET輸入的N型MOS電晶體T3係連接於接點NB，感測開始動作前，接點NB係重設為Vss。從感測接點NA流出的記憶單元電流流動時，強制反轉型感測放大器電路SA係反轉，感測接點NA係從Vcc成為Vss。
圖2D係顯示強制反轉型感測放大器S/Ak、S/Ap的更詳細的電路圖。與圖2C的相異點在於以位元線供給電壓VP輸入汲極的電晶體TR10k、TR10p係隔著以閘極接受轉換信號FT輸入的電晶體TR11k、TR11p而分別連接於位元線BLk、BLp的相反側的電荷共有(Charge Sharing)節點Pk、Pp。相較於圖2C，圖2D所示的電路可更提高感測靈敏度。
圖2D的感測放大器S/Ak、S/Ap係分別由電晶體TR3k至TR12k、電容CBk、CSk、電晶體TR3P至TR12p、電容CBp、CSp所構成。其中，TR3k、TR4k、TR3p、TR4p係P型MOS電晶體，TR5k至TR12k、TR5p至TR12p係N型MOS電晶體。在此，栓鎖型感測放大器(正反器)LAk、LAp係分別由電晶體TR3k至TR6k、電晶體TR3p至TR6p所構成。此外，栓鎖型感測放大器LAk、LAp中具有互補的感測節點Sk、/Sk及Sp、/Sp。此外，電晶體TR7k、TR7p的閘極係接受左信號線FL的輸入，電晶體TR8k、TR8p的閘極係接受右信號線FR的輸入。此外，電晶體TR7k、TR8k的源極係連接於活性化節點Rk，電晶體TR7p、TR8p的源極係連接於活性化節點Rp。並且，活性化節點Rk、Rp係分別連接於以電荷共有節點Pk、Pp作為閘極輸入的電晶體TR9k、TR9p的汲極。電晶體TR10k、TR10p的閘極係接受位元線供給信號FP輸入，而源極係連接於電荷共有節點Pk、Pp。此外，電荷共有節點Pk、Pp係分別連接寄生電容(Stray Capacitor)CSk、CSp。並且，電晶體TR12k、TR12p的閘極係連接於寫入信號線FW，而源極係分別連接於位元線BLk、BLp。再者，位元線BLk、BLp係分別連接電容CBk、CBp。在此，電容CBk、CBp係遠大於寄生電容CSk、CSp，具有CBk>CSk、CBp>CSp的關係。此外，位元線BLk、BLp與電荷共有節點Pk、Pp之間係分別連接有以閘極接受轉換信號FT輸入的電晶體TR11k、TR11p。電晶體TR11k、TR11p係作為開關電路而動作。
如圖2D的詳示，構成單端的強制反轉型感測放大器S/Ak、S/Ap。此外，藉由電荷共有節點Pk、Pp，位元線BLk、BLp的讀取資料係高速地栓鎖於栓鎖型感測放大器(正反器)LAk、LAp。
圖2E係顯示在任意的時間點，對記憶單元C00至C22之中的記憶單元C01、C02、C10、C12、C21隨機地進行“1”寫入，記憶邏輯“1”資料(申請專利範圍的「邏輯“1”資料」的一例)，且於半導體基體7中積蓄電洞群9的狀態，以及電洞群9未積蓄於未進行“1”寫入的記憶單元C00、C11、C20、C22的半導體基體7而記憶邏輯“0”資料(申請專利範圍的「邏輯“0”資料」的一例)的狀態。在此說明對於以字元線WL1選擇的記憶單元群C01、C11、C21進行頁讀取動作的情形。
使用圖2F的動作波形圖說明頁讀取動作。第一時刻T1中，位元線供給信號FP從接地電壓Vss上升至第一電壓V1。在此，第一電壓V1例如為2.0V，位元線供給電壓VP例如為0.6V，故N型MOS電晶體T0D至T2D係在線性區域動作。結果，位元線BL0至BL2係從接地電壓Vss充電至第二電壓V2。在此，第二電壓V2係與位元線供給電壓VP為相同電壓，成為位元線預充電電壓(申請專利範圍的「位元線預充電電壓」的一例)。第二時刻T2中，位元線供給信號FP從第一電壓V1下降至接地電壓Vss時，位元線BL0至BL2仍維持著第二電壓V2而成為浮動狀態。
第三時刻T3中，字元線WL1與板線PL1分別從接地電壓Vss上升至第三電壓V3與第四電壓V4。在此，例如，第三電壓V3與第四電壓V4分別為1.2V與0.9V。若記憶邏輯“0”資料的記憶單元C11的板線PL1包圍半導體基體7的N通道MOS電晶體區域的臨限值電壓為例如0.9V以上，則單元電流不流動於記憶單元C11，不會產生位元線BL1的放電，位元線BL1的電壓維持於位元線預充電電壓之第二電壓V2。此第二電壓V2成為讀取邏輯“0”資料的位元線BL1的電壓。另一方面，若記憶邏輯“1”資料的記憶單元C01與C02 的板線PL1包圍半導體基體7的N通道MOS電晶體區域的臨限值電壓例如為0.9V以下，則單元電流會流動於記憶單元C01與C21。結果，產生位元線BL0與BL2的放電，位元線BL0與BL2的電壓係從位元線預充電電壓之第二電壓V2下降至接地電壓Vss。
此時，通過記憶單元C01與C21預充電於位元線BL0與BL2的電荷會放電，故單元電流流動於記憶單元C01與C21。結果，如圖2G所示，在記憶單元C01與C21的半導體基體7內部，藉由撞擊游離化現象形成電洞群9之用於邏輯“1”資料的第一刷新動作(申請專利範圍的「第一刷新動作」的一例)係與頁讀取動作同時進行。結果，即使記憶體動作中，或者記憶單元長時間閒置，亦可增加積蓄於半導體基體7內的電洞群9的電洞數，而使邏輯“1”資料的資料保持特性(Retention)提升。
第四時刻T4中，轉換信號FT係從接地電壓Vss上升至第五電壓V5，電晶體T0C至T2C導通，將位元線BL0至BL2的讀取資料傳達至感測放大器電路SA0至SA2。之後，第五時刻T5中，轉換信號FT從第五電壓V5下降至接地電壓Vss，使得位元線BL0至BL2與感測放大器電路SA0至SA2切離。結果，位元線BL0至BL2的負載電容變小，急速地下降至接地電壓Vss。
另一方面，記憶有邏輯“0”資料的記憶單元C11係在記憶體動作中或長時間閒置時，如圖2H中繪示的記憶單元C11所示，電洞群9a會侵入半導體基體7內。
第六時刻T6中，板線PL1從接地電壓Vss上升至第六電壓V6。此時，位元線BL1係維持於位元線預充電電壓之第二電壓V2。因此，記憶單元C11中，對其位元線BL1施加位元線預充電電壓之第二電壓V2，例如0.6V，對 其源極線SL1施加接地電壓Vss，例如0V，對其板線PL施加第六電壓V6，例如2V，對其字元線WL1施加接地電壓，例如0V。結果，如圖2I所示，具有正電荷的電洞群9係從施加2V的板線PL1側朝施加0V的字元線WL1側集中。因此，字元線WL1所包圍的半導體基體7的電壓上升。並且，在板線PL1所包圍的記憶單元C11的半導體基體7中形成反轉層。因此，源極線SL1的N+層3a與P層的半導體基體7的PN接合成為順向偏壓，所侵入的電洞群9a係從源極線SL1的N+層3a排出。由於集中在字元線WL1側的P層的半導體基體7的電洞群9的濃度遠大於面對N+層3a的電洞濃度，故電洞群9會因其濃度梯度而產生擴散，使得電洞群9流入N+層3a。反之，由於N+層3a的電子濃度大於P層的半導體基體7的電子濃度，故電子會因濃度梯度擴散而流入P層的半導體基體7。流入P層的半導體基體7的電子係在P層的半導體基體7之中與電洞群再結合而消滅。然而，所注入的電子並未全部消滅，未消滅的電子係藉由漂移而流入位元線BL1的N+層3b。電子係從源極線SL1逐漸地被供給，故過剩的電洞在極短時間內與電子再結合，返回初始的狀態。在此消耗的電力係源自於源極線SL1流入的電子，遠小於頁寫入動作時的消耗電力。藉此，進行記憶邏輯“0”資料的記憶單元C11的第二刷新動作(申請專利範圍的「第二刷新動作」的一例)。結果，字元線WL1與板線PL1包圍半導體基體7的N通道MOS電晶體區域的臨限值電壓變高。
如此，本發明第一實施型態的動態快閃記憶體單元的頁讀取動作中，可在感測放大器電路SA0至SA2與位元線BL0至BL2切離的狀態下，進行用於邏輯“1”資料的第一刷新動作以及用於邏輯“0”資料的第二刷新動作。因此，相較於習知的DRAM，可實現大幅的高速化與低消耗電力化。
此外，圖2F的動作波形圖中雖未圖示，但與刷新動作併行地輸入列選擇線CSL0至CSL2時，可將感測放大器電路SA0至SA2的讀取資料通過輸出入線IO、/IO讀取至記憶裝置的外部。
在此，如圖2J所示，第九時刻T9中，亦可使字元線WL1的電壓從接地電壓Vss上升至第七電壓V7。結果，如以圖2I進行的說明，促進電洞群9從記憶單元C11的半導體基體7排出。
此外，如圖2K所示，源極線SL亦可配設成與鄰接的前述頁的所有記憶單元共通地相連。結果，提高設計上與製程上的自由度。
此外，圖2L係顯示了在頁讀取時的位元線BL0至BL2的感測動作結束後未將板線PL1重設為接地電壓Vss，而是於第六時刻T6，從第四電壓V4設定為第六電壓V6的例。此外，圖2M係顯示了在頁讀取時的位元線BL0至BL2的感測動作結束後未將板線PL1重設為接地電壓Vss，而是於第六時刻T6之後，亦維持第四電壓V4的例。如此二例所示，由於未進行將板線PL1恢復為接地電壓Vss的重設動作(申請專利範圍的「重設動作」的一例)，故具有可在短時間內進行第一刷新動作及第二刷新動作的優點。
在此，圖2A至圖2M中說明了圖1中的第一半導體基體7a、第二半導體基體7b分別由一個閘極導體層構成時的驅動動作。相對於此，將第一閘極導體層5a或第二閘極導體層5b之中的一者分割為二，且將所分割的二個閘極導體層設於未分割的第一閘極導體層5a或第二閘極導體層5b的兩側時，係對於所分割的至少一者施加圖2A至圖2M所示的電壓。藉此，亦可進行正常的動態快閃記憶體單元動作。
圖1中，Si柱2的水平剖面形狀即使為圓形、橢圓形、長方形，皆可進行本實施型態中所說明的動態快閃記憶體動作。此外，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
此外，圖1中係以SGT為例說明了動態快閃記憶元件，此SGT係對於沿垂直方向豎立於基板上的Si柱2的側面整體包圍設置第一閘極絕緣層4a、第二閘極絕緣層4b，且分別具有包圍著第一閘極絕緣層4a、第二閘極絕緣層4b的整體的第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態的說明所示，本動態快閃記憶元件若為滿足可將撞擊游離化現象所產生的電洞群9保持於半導體基體7的條件的構造即可。因此，半導體基體7若為與基板分離的浮體構造即可。藉此，即使使用例如屬於SGT之一的閘極全環電晶體(Gate All Around；GAA，例如參照非專利文獻13)技術、奈米片(Nanosheet)技術(例如參照非專利文獻14)，將半導體基體相對於基板水平地形成(將半導體基體形成為中心軸與基板呈平行)，亦可進行前述動態快閃記憶體動作。此外，亦可為將水平方向形成的GAA、Nanosheet積層複數個而成的構造。此外，亦可為使用SOI(Silicon On Insulator)的元件構造(例如參照非專利文獻7至10)。此種元件構造中，半導體基體的底部係接觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他半導體基體。即使是此種構造，半導體基體亦成為浮體構造。如此，本實施型態所提供的動態快閃記憶元件若滿足半導體基體為浮體構造的條件即可。此外，即使是於SOI基板上形成Fin電晶體(例如參照非專利文獻15)的構造，若半導體基體為浮體構造則亦可進行本動態快閃記憶體的動作。
此外，圖1中，垂直於基板的方向，被絕緣層6所包圍的部分的半導體基體7係第一半導體基體7a、第二半導體基體7b的電位分布相連地形成。藉此，第一半導體基體7a、第二半導體基體7b的半導體基體7係於垂直方向藉由被絕緣層6所包圍的區域相連。
此外，圖1中，板線PL所連接的第一閘極導體層5a的垂直方向的長度大於字元線WL所連接的第二閘極導體層5b的垂直方向的長度以使CPL>CWL為佳。然而，僅附加板線PL，字元線WL相對於半導體基體7的電容結合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體的半導體基體7的電位變動ΔVFB變小。
在此，本說明書中所述「閘極絕緣層、閘極導體層等覆蓋通道等」的「覆蓋」之意係包含如SGT、GAA等之包圍整體的情形、如Fin電晶體之包圍到剩餘一部分的情形、並且包含平面型電晶體之重疊於平面構造上的情形等接觸閘極絕緣層的側面的一部分、或整體的情形。
圖1中，第一閘極導體層5a係包圍第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a亦可為俯視觀察時包圍第一閘極絕緣層4a的一部分的構造。亦可將第一閘極導體層5a分割為至少二個閘極導體層而分別作為板線PL電極來動作。同樣地，亦可將第二閘極導體層5b分割為二個以上而分別作為字元線的導體電極，同步或非同步地動作。亦可將第一閘極導體層5a與第二閘極導體層5b的一方或兩方，於俯視觀察時或於垂直方向分割為二個以上的分離閘極導體層，且使分離閘極導體層分別同步或非同步地動作。此外，垂直方向上，第一閘極導體層5a與第二閘極導體層5b之中的一者的分離閘極導體層 亦可配置於另一者的第一閘極導體層5a或第二閘極導體層5b的兩側。藉此，亦可進行動態快閃記憶體體動作。
此外，圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。藉此，亦可進行上述本動態快閃記憶體動作。
本實施型態係提供下列特徵。
(特徵)
本發明第一實施型態的動態快閃記憶體單元係於頁讀取動作上具有特徵。本發明係於頁讀取動作中，可使第一刷新動作與頁讀取動作併行地進行。結果，對於記憶體動作時或長時間閒置而逐漸失去的電洞群9，為了維持邏輯“1”資料，可藉由撞擊游離化現象使半導體基體7再度產生電洞群9。此外，可藉由頁讀取動作進行第二刷新動作，且根據記憶單元的記憶資料，使用保持於位元線的位元線預充電電壓，對於侵入半導體基體7的電洞群9，使電洞群9從半導體基體7消滅以維持邏輯“0”資料。如此，藉由進行頁讀取動作，可進行邏輯“1”資料的刷新動作(第一刷新動作)以及邏輯“0”資料的刷新動作(第二刷新動作)。結果，可提高記憶單元的記憶資料的保持特性，而可提供可靠性高的記憶裝置。此外，由於刷新動作中未使用感測放大器電路，故相較於習知的DRAM，可實現進一步的高速化、低消耗電力化。
(其他實施型態)
在此，本發明中係形成Si柱，但亦可為由Si以外的半導體材料所構成的半導體柱。本發明的其他實施型態中此亦相同。
此外，”1”寫入中，亦可藉由非專利文獻10中所記載的閘極引發汲極洩漏電流(GIDL：Gate Induced Drain Leakage)所致的撞擊游離化現象來產生電子、電洞對，且以所產生的電洞群充滿於浮體FB內。本發明的其他實施型態中此亦相同。
此外，圖1中，即使N+層3a、3b、P層Si柱2各者的導電型的極性為相反的構造，仍可進行動態快閃記憶體動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將藉由撞擊游離化所產生的電子群積蓄於半導體基體7的狀態設定為”1”狀態。
此外，亦可將記憶單元的Si柱排列為二維狀、正方格子狀、或斜方格子狀而形成記憶體方塊。將Si柱配置成斜方格子狀時，要與一字元線相連的Si柱亦可為以複數個Si柱作為一邊而配置成連續曲折狀或鋸齒狀。其他實施型態中此亦相同。
此外，本發明可在不脫離本發明的廣義的精神與範圍內進行各種實施型態及變更。此外，上述實施型態係用以說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變形例可任意地組合。再者，即使視需要而將上述實施型態的構成要件的一部分除外者，仍包含於本發明的技術思想的範圍內。
[產業上的可利用性]
依據本發明的使用半導體元件的記憶裝置，可獲得高密度而且高性能的使用SGT的記憶裝置的動態快閃記憶體。
BL0,BL1,BL2:位元線
FP:位元線供給信號
FT:轉換信號
PL,PL0,PL1,PL2:板線
SL0,SL1,SL2:源極線
T1,T2,T3,T4,T5,T6,T7,T8:時刻
V1,V2,V3,V4,V5,V6:電壓
Vss:接地電壓
WL0,WT1,WL2:字元線

Claims (18)

  1. 一種使用半導體元件的記憶裝置，係俯視觀察時，藉由在基板上沿行方向排列的複數個記憶單元構成頁，且複數個頁沿列方向排列而成者，前述各頁中所含的前述記憶單元係具有：半導體基體，係在前述基板上立於垂直方向或延伸於水平方向；第一雜質區域與第二雜質區域，係位於前述半導體基體的兩端；閘極絕緣層，係接於前述第一雜質區域與前述第二雜質區域之間的前述半導體基體的側面；第一閘極導體層，係覆於前述閘極絕緣層的一部分或整體；及第二閘極導體層，係鄰接於前述第一閘極導體層且接於前述閘極絕緣層的側面；前述記憶單元係控制施加於前述第一雜質區域、前述第二雜質區域、前述第一閘極導體層、及前述第二閘極導體層的電壓而進行頁抹除動作及頁寫入動作，該頁抹除動作係使前述頁的前述記憶單元的前述半導體基體的電洞群的一部分消滅而使電洞數減少，該頁寫入動作係藉由撞擊游離化現象使前述頁中所選擇的前述記憶單元的前述半導體基體的電洞數增加；並且，在頁讀取動作時包含刷新動作，該刷新動作係用以維持進行了前述頁抹除動作的前述記憶單元的前述半導體基體的狀態以及進行了前述頁寫入動作的前述記憶單元的前述半導體基體的狀態。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述刷新動作係由第一刷新動作及第二刷新動作構成，該第一刷新動作係藉由撞擊游離化現象使進行了前述頁寫入動作的前述記憶單元的前述半導體基體的電洞群 的電洞數增加，該第二刷新動作係使未進行前述頁寫入動作的前述記憶單元的前述半導體基體的電洞群的一部分消滅而使前述電洞數減少。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域係連接於源極線，前述第二雜質區域係連接於位元線，前述第一閘極導體層與前述第二閘極導體層之中的一方係連接於字元線，而另一方係連接於板線；並且，前述頁寫入動作、前述頁抹除動作、前述頁讀取動作、及前述刷新動作，係以控制施加於前述源極線、前述位元線、前述字元線、及前述板線的電壓來進行。
  4. 如請求項3所述之使用半導體元件的記憶裝置，其中，前述頁讀取動作中，於前述頁內的記憶有邏輯“1”資料的前述記憶單元進行第一刷新動作，以從前述位元線流向前述記憶單元的電流使前述半導體基體的電洞數藉由撞擊游離化現象而增加，並且於前述頁內的記憶有邏輯“0”資料的前述記憶單元進行第二刷新動作，控制保持於前述位元線的位元線預充電電壓以及施加於前述源極線、前述字元線、及前述板線的電壓，使前述半導體基體的電洞群的一部分消滅而使電洞數減少。
  5. 如請求項4所述之使用半導體元件的記憶裝置，其中，前述頁讀取動作中，前述位元線預充電電壓係藉由記憶有前述邏輯“0”資料的前述記憶單元的前述位元線中殘留的電荷而形成。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述頁抹除動作時，將前述半導體基體的電壓設為第一資料保持電壓；前述頁寫入動作時，將前述半導體基體的電壓設為高於前述第一資料保持電壓的第二資料保持電壓。
  7. 如請求項3所述之使用半導體元件的記憶裝置，其中，俯視觀察時，前述字元線與前述板線係平行配設；並且俯視觀察時，前述位元線係相對於前述字元線及前述板線朝垂直方向配設。
  8. 如請求項3所述之使用半導體元件的記憶裝置，其中，前述板線連接之前述第一閘極導體層或前述第二閘極導體層與前述半導體基體之間的第一閘極電容係大於前述字元線連接之前述第一閘極導體層或前述第二閘極導體層與前述半導體基體之間的第二閘極電容。
  9. 如請求項3所述之使用半導體元件的記憶裝置，其中，俯視觀察時，前述源極線係依各個沿前述列方向排列的前述記憶單元的群組而分離，且與前述字元線及前述板線平行配設。
  10. 如請求項3所述之使用半導體元件的記憶裝置，其中，俯視觀察時，前述源極線係配設成共通地連接於鄰接的前述頁的所有前述記憶單元。
  11. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述半導體基體係P型半導體層，前述第一雜質區域及前述第二雜質區域係N型半導體層。
  12. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述頁抹除動作時，選擇抹除至少二組之連接於前述頁的前述記憶單元。
  13. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層係藉由分離為二個的分割閘極導體層所構成，前述分割閘極導體層係位於前述第二閘極導體層的兩側；且進行前述頁寫入動作、前述頁抹除動作、前述頁讀取動作、及前述刷新動作。
  14. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二閘極導體層係藉由分離為二個的分割閘極導體層所構成，前述分割閘極導體層係位於前述第一閘極導體層的兩側；且進行前述頁寫入動作、前述頁抹除動作、前述頁讀取動作、及前述刷新動作。
  15. 如請求項3所述之使用半導體元件的記憶裝置，其中，前述字元線與前述板線係連接於行解碼器電路，對於前述行解碼器電路輸入行位址，且依據前述行位址而選擇前述頁。
  16. 如請求項3所述之使用半導體元件的記憶裝置，其中，前述位元線係連接於感測放大器電路，前述感測放大器電路係連接於列解碼器電路，對於前述列解碼器電路輸入列位址，前述感測放大器電路係依據前述列位址而選擇性地連接輸出入電路。
  17. 如請求項16所述之使用半導體元件的記憶裝置，其中，前述感測放大器電路係強制反轉型感測放大器電路，前述記憶單元的電流流於前述位元線時，前述強制反轉型感測放大器電路的感測接點係反轉。
  18. 如請求項4所述之使用半導體元件的記憶裝置，其中，前述第一刷新動作及前述第二刷新動作係不進行前述板線的重設動作而連續地動作。
TW112123218A 2022-06-23 2023-06-20 使用半導體元件的記憶裝置 TWI863376B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2022/025060 WO2023248415A1 (ja) 2022-06-23 2022-06-23 半導体素子を用いたメモリ装置
WOPCT/JP2022/025060 2022-06-23

Publications (2)

Publication Number Publication Date
TW202406011A TW202406011A (zh) 2024-02-01
TWI863376B true TWI863376B (zh) 2024-11-21

Family

ID=89322794

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112123218A TWI863376B (zh) 2022-06-23 2023-06-20 使用半導體元件的記憶裝置

Country Status (3)

Country Link
US (1) US12477716B2 (zh)
TW (1) TWI863376B (zh)
WO (1) WO2023248415A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022172318A1 (ja) * 2021-02-09 2022-08-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
JP7705671B2 (ja) * 2022-03-16 2025-07-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体を用いたメモリ装置
WO2024018556A1 (ja) * 2022-07-20 2024-01-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115315A (en) * 1997-04-25 2000-09-05 Fujitsu Limited Semiconductor memory device adapted for large capacity and high-speed erasure
US20010038555A1 (en) * 2000-04-27 2001-11-08 Kiyoshi Kato Nonvolatile memory and semiconductor device
TWI443663B (zh) * 2009-01-08 2014-07-01 Toshiba Kk 非揮發性半導體儲存裝置
CN109216466A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 存储单元及存储器
JP7057032B1 (ja) * 2020-12-25 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3808763B2 (ja) 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20100023642A (ko) * 2008-08-22 2010-03-04 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프
WO2011097592A1 (en) * 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
TWI473101B (zh) * 2011-03-08 2015-02-11 Dust Networks Inc 在低功率應用中用於抹除儲存於非揮發性記憶體中之資料之方法與系統
JP2019164865A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 メモリシステム
US20230354577A1 (en) * 2022-04-28 2023-11-02 Yangtze Memory Technologies Co., Ltd. Dynamic flash memory (dfm) with tri-gate for high efficiency operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115315A (en) * 1997-04-25 2000-09-05 Fujitsu Limited Semiconductor memory device adapted for large capacity and high-speed erasure
US20010038555A1 (en) * 2000-04-27 2001-11-08 Kiyoshi Kato Nonvolatile memory and semiconductor device
TWI443663B (zh) * 2009-01-08 2014-07-01 Toshiba Kk 非揮發性半導體儲存裝置
CN109216466A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 存储单元及存储器
JP7057032B1 (ja) * 2020-12-25 2022-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Also Published As

Publication number Publication date
US20230422472A1 (en) 2023-12-28
US12477716B2 (en) 2025-11-18
TW202406011A (zh) 2024-02-01
WO2023248415A1 (ja) 2023-12-28

Similar Documents

Publication Publication Date Title
TWI806492B (zh) 半導體元件記憶裝置
TWI863376B (zh) 使用半導體元件的記憶裝置
TWI806582B (zh) 使用半導體元件的記憶裝置
TWI802404B (zh) 使用半導體元件的記憶裝置
TWI845191B (zh) 使用半導體元件的記憶裝置
JP7381145B2 (ja) メモリ素子を有する半導体装置
TWI795167B (zh) 半導體元件記憶裝置
KR20240113970A (ko) 반도체 소자를 사용한 메모리 장치
WO2024053015A1 (ja) 半導体素子を用いたメモリ装置
TWI881606B (zh) 使用半導體元件的記憶裝置
US12315544B2 (en) Semiconductor-element-including memory device
TWI866157B (zh) 使用半導體元件的記憶裝置
WO2022239192A1 (ja) 半導体素子を用いたメモリ装置
WO2022168160A1 (ja) 半導体メモリ装置
WO2024053014A1 (ja) 半導体素子を用いたメモリ装置
WO2024062539A1 (ja) 半導体素子を用いたメモリ装置
US20240334675A1 (en) Memory device using semiconductor element
US20240321343A1 (en) Memory device using semiconductor element
TWI876585B (zh) 使用半導體元件的記憶裝置
WO2022185540A1 (ja) 半導体素子を用いたメモリ装置
WO2023248418A1 (ja) 半導体素子を用いたメモリ装置
WO2023242956A1 (ja) 半導体素子を用いたメモリ装置
JPWO2023242956A5 (zh)
JPWO2023112122A5 (zh)
TWI813279B (zh) 使用半導體元件的記憶裝置