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TWI793968B - 半導體元件記憶裝置 - Google Patents

半導體元件記憶裝置 Download PDF

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TWI793968B
TWI793968B TW111100971A TW111100971A TWI793968B TW I793968 B TWI793968 B TW I793968B TW 111100971 A TW111100971 A TW 111100971A TW 111100971 A TW111100971 A TW 111100971A TW I793968 B TWI793968 B TW I793968B
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作井康司
原田望
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新加坡商新加坡優尼山帝斯電子私人有限公司
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Abstract

本發明之使用半導體元件的記憶裝置，係複數個記憶單元CL11至CL33於區塊內排列成矩陣狀，且控制施加於板線PL、字元線WL、源極線SL及位元線BL的電壓，以進行將藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群保持於通道半導體層之內部的資料保持動作，並且控制施加於板線PL、字元線WL、源極線SL及位元線BL的電壓，以進行從前述通道半導體層的內部去除電洞群的資料抹除動作，且前述記憶裝置藉由控制電路33與邏輯物理轉換表32而常時地管理邏輯區塊位址36所記憶的資料與動態快閃記憶體之哪一個物理區塊位址37對應。

Description

半導體元件記憶裝置
本發明係關於一種使用半導體元件的半導體記憶裝置。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求記憶元件的高積體化與高性能化。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)的通道係朝向相對於半導體基板的上表面垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行與電容連接的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、與電阻變化元件連接的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：可變電阻式記憶體，參照例如非專利文獻4)、依據電流改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單 元(memory cell)(參照例如非專利文獻7)等。本發明申請案係有關不具有電阻變化元件、電容之能夠僅以MOS電晶體構成的動態快閃記憶體(Dynamic Flash Memory)。
圖8(a)至(d)顯示前述的不具有電容之以一個MOS電晶體所構成的DRAM記憶單元的寫入動作，圖9(a)與(b)顯示動作上的問題點，圖10(a)至(c)顯示讀出動作(參照例如非專利文獻7至10)。圖8(a)顯示“1”寫入狀態。在此，記憶單元係由形成在SOI基板100之供連接源極線SL的源極N+層103(以下將以高濃度含有施體雜質的半導體區域稱為「N+層」)、供位元線BL連接的汲極N+層104、供字元線WL連接的閘極導電層105、MOS電晶體110的浮體(Floating Body)102構成，且以不具有電容的方式由一個MOS電晶體110構成DRAM的記憶單元。此外，SOI基板的SiO2層101連接於浮體102的正下方。進行該以一個MOS電晶體110所構成的記憶單元的寫入“1”時，係使MOS電晶體110在飽和區域作動(也可稱為「運作」)。亦即，於從源極N+層103延伸的電子的通道107具有夾止點(pinch off point)108，且未到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL一同設成高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體110作動時，則於靠近汲極N+層104處的夾止點108電場強度呈最大。結果，從源極N+層103朝向汲極N+層104流動之被加速的電子會衝撞Si的晶格，因該時候失去的運動能量而產生電子、電洞對。所產生的大部分的電子(未圖示)會到達汲極N+層104。再者，一小部分非常熱的電子會跳過閘極氧化膜109而到達閘極導電層105。同時產生的電洞106會對浮體102充電。此情形下，所產生的電洞因浮體102為P型Si，所以有助於大量載子的增加。當浮體102因所產生的電洞106而被充滿，浮體102的電壓比源極N+層 103高Vb以上時，進一步產生的電洞就會對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接合的內建電壓(built-in voltage)，大約0.7V。圖8之(b)顯示浮體102被所產生的電洞106飽和充電的樣態。
接著，使用圖8(c)來說明記憶單元110的寫入“0”動作。相對共用的選擇字元線WL，存在有隨機地寫入“1”的記憶單元110與寫入“0”的記憶單元110。圖8(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，係將位元線BL的電壓設成負偏壓，而將汲極N+層104與P層的浮體102之間的PN接合設成順偏壓。結果，預先於前週期在浮體102產生的電洞106流動至位元線BL所連接的汲極N+層104。當寫入動作結束時，可獲得以所產生的電洞106充滿的記憶單元110(圖8之(b))，與吐出所產生的電洞後的記憶單元110(圖6之(c))的兩個記憶單元的狀態。以電洞106充滿的記憶單元110之浮體102的電位變得比不存在所產生的電洞的浮體102還高。因此，寫入“1”之記憶單元110的閾值電壓變得比寫入“0”之記憶單元110的閾值電壓還低。其樣態顯示於圖8之(d)。
接著，使用圖9(a)與(b)來說明該以一個MOS電晶體110所構成的記憶單元之動作上的問題點。如圖9(a)所示，浮體的電容CFB為字元線所連接的閘極與浮體之間的電容CWL、源極線所連接的源極N+層103與浮體102之間的PN接合的接合電容CSL及位元線所連接的汲極N+層104與浮體102之間的PN接合的接合電容CBL的總和，而表示成
CFB=CWL+CBL+CSL (7)。再者，字元線所連接的閘極與浮體之間的電容耦合比β WL係表示成
β WL=CWL/(CWL+CBL+CSL) (8)。因此，當讀出時或寫入時字元線電壓VWL振盪時，構成記憶單元之記憶節點(接 點)之浮體102的電壓也受其影響。其樣態如圖9(b)所示。當讀出時或寫入時字元線電壓VWL從0上升至VWLH時，浮體102的電壓VFB就藉由與字元線的電容耦合而從字元線電壓改變之前的初始狀態的電壓VFB1上升到VFB2。其電壓變化量△VFB表示成
△VFB=VFB2-VFB1=β WL×VWLH (9)。在此，於式(8)的β WL中，CWL的貢獻率大，例如CWL：CBL：CSL=8：1：1。此情形下，β=0.8。當字元線例如從寫入時的5V達到寫入結束後的0V時，藉由字元線WL與浮體102的電容耦合而使浮體102接受5V×β WL=4V之振幅雜訊。因此，存在著無法充分地獲得寫入時的浮體102的“1”電位與“0”電位之電位差裕度的問題點。
圖10(a)至(c)顯示讀出動作，圖10(a)顯示“1”寫入狀態，圖10(b)顯示“0”寫入狀態。然而，實際上即使是因寫入“1”而對浮體102寫入Vb，當因寫入結束而字元線回復到0V時，浮體102就降低至負偏壓。寫入“0”時，由於更進一步地呈負偏壓，所以如圖10(c)所示，寫入時無法充分地加大“1”與“0”之電位差裕度，所以實際上處於難以達成不具有電容之DRAM記憶單元之製品化的狀態。
再者，也有使用兩個MOS電晶體於SOI(Silicon on Insulator：絕緣層上覆矽)層形成一個記憶單元的記憶元件(參照例如專利文獻4、5，其內容係以參照之方式併入於本說明書中)。這些元件中，區分兩個MOS電晶體之浮體通道的構成源極或汲極之N+層係接觸絕緣層而形成。藉由此N+層接觸絕緣層，兩個MOS電晶體之浮體通道係電性分離。因此，積蓄有屬於信號電荷的電洞群之分離的浮體通道的電壓如前述的方式藉由各自MOS電晶體的對於閘極電極施加脈衝電壓，而與以式(9)所示同樣地大幅地變化。從而，存在著無法大幅地加大寫入時的“1”與“0”之電位差裕度的問題點。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
刪除電容後之一個電晶體型的DRAM(增益單元)中，存在著字元線與浮體之電容耦合大，當資料讀出或寫入時使字元線的電位振盪時，雜訊就會直接傳送到浮體的問題點。結果，引起誤讀出或記憶資料的錯誤改寫的問題，造 成難以達到去除電容後之一個電晶體型的DRAM(增益單元)的實用化。
為了解決上述課題，本發明之半導體元件記憶裝置，係具備：
區塊，係由複數個半導體記憶單元排列成矩陣狀而成者；
各前述半導體記憶單元所含有的半導體元件具有：
半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；
第一雜質層與第二雜質層，係設於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；
並且，前述半導體元件記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，於前述通道半導體層的內部保持藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群；
藉由前述第一雜質層與前述第二雜質層之一方或雙方的電壓，將前述通道半導體層的電壓設成第一資料保持電壓，以進行記憶體寫入動作；
控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述 第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群之中的殘留電洞群，將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓，以進行記憶體抹除動作；
於前述記憶體抹除動作之際，對前述區塊內之所有的前述半導體基體，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群，以進行區塊抹除動作；
依據設於記憶裝置之內部或外部的邏輯物理轉換表而將前述區塊的物理位址與邏輯位址相互轉換(第一發明)。
於上述的第一發明中，
具有由前述物理位址構成的物理位址空間與由前述邏輯位址構成的邏輯位址空間，前述物理位址空間比前述邏輯位址空間大(第二發明)。
於上述的第一發明中，前述邏輯位址空間係以二進制數構成(第三發明)。
於上述的第一發明中，前述邏輯物理轉換表係以前述邏輯位址、位址轉換表及物理位址構成(第四發明)。
於上述的第一發明中，前述邏輯物理轉換表係由控制電路管理，前述邏輯物理轉換表及前述控制電路之一方或雙方係設於前述記憶裝置的內部或外部(第五發明)。
於上述的第一發明中，前述邏輯位址空間之第一區塊內之資料的改寫係對與前述第一區塊之前述物理位址不同的前述物理位址的第二區塊進行，將前述物理位址之前述第二區塊作為新的前述邏輯位址空間的第一區塊而登錄於前述邏輯物理轉換表(第六發明)。
於上述的第一發明中，前述區塊含有的各半導體記憶單元中，源極線係連接於前述第一雜質層，位元線係連接於前述第二雜質層，字元線係連接於前述第一閘極導體層及前述第二閘極導體層之一方，第一驅動控制線係連接於前述第一閘極導體層及前述第二閘極導體層之另一方，且各半導體記憶單元係藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，選擇性地進行前述記憶體抹除動作及前述記憶體寫入動作(第七發明)。
於上述的第三發明中，前述區塊含有的各半導體記憶單元中，於俯視下，前述位元線係與前述字元線正交(第八發明)。
於上述的第一發明中，前述區塊含有的各半導體記憶單元中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第九發明)。
於上述的第九發明中，關於前述第一及第二閘極電容，係藉由改變前述第一及第二閘極導體層的通道長度、前述第一及第二閘極絕緣層的厚度、前述第一及第二閘極絕緣層之相對介電常數之中的一個而將前述第一閘極電容設成比前述第二閘極電容大(第十發明)。
於上述的第一發明中，前述區塊含有的各半導體記憶單元中，前述半導體基體係相對於基板垂直地形成，且各半導體記憶單元具有：形成在前述半導體基體之靠近前述基板處的前述第一雜質層、形成在前述半導體基體之前述第一雜質層之上的前述第一通道半導體層、形成在前述半導體基體之前述第一通道半導體層之上的前述第二通道半導體層、形成在前述半導體基體之前述第二通道半導體層之上的前述第二雜質層、包圍前述第一通道半導體層的前述第一閘極絕緣層、包圍前述第二通道半導體層的前述第二閘極絕緣層、包圍前述 第一閘極絕緣層的前述第一閘極導體層、包圍前述第二閘極絕緣層的前述第二閘極導體層、設於前述第一閘極導體層與前述第二閘極導體層之間的前述第一絕緣層(第十一發明)。
1:基板
2:具有P型或i型(真性型)之導電型的Si柱、Si柱、矽半導體柱
3a,3b:N+層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:用以分離二層閘極導體層的絕緣層、絕緣層
7:通道區域
7a:第一通道Si層、第一通道區域
7b:第二通道Si層、第二通道區域
9:電洞群
10:動態快閃記憶單元
12a:反轉層
12b:反轉層
13:夾止點
31:記憶陣列電路
32:邏輯物理轉換表、查找表
33:控制電路
34:區塊位址解碼電路
35,BLK00至BLK33:區塊
36:邏輯區塊位址
37:物理區塊位址
41:邏輯位址
42:位址轉換表
43:物理位址
44:邏輯位址空間
45:物理位址空間
51:CPU/GPU/MPU
100:SOI基板
101:SOI基板的SiO2膜、SiO2層
102:浮體(Floating Body)
103:源極N+層
104:汲極N+層
105:閘極導體層、閘極導電層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:不具有電容的DRAM記憶單元、記憶單元、MOS電晶體
BL:位元線
SL:源極線
PL:板線
WL:字元線
FB:浮體
CL11至CL33、CL0~CL3:記憶單元
SL1至SL3:源極線
BL1至BL3、BL0:位元線
PL1至PL3:板線
WL1至WL3:字元線
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係說明第一實施型態之具有SGT之記憶裝置之與板線PL連接之第一閘極導體層5a的閘極電容比與字元線WL連接之第二閘極導體層5b的閘極電容大的情形下之效果的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置的讀出動作機制的圖。
圖6A係用以說明第一實施型態之具有SGT之記憶裝置的區塊抹除動作的圖。
圖6B係用以說明第一實施型態之具有SGT之記憶裝置的區塊抹除動作的圖。
圖7A係用以說明第一實施型態之具有SGT之記憶裝置的區塊改寫動作與區塊抹除動作的圖。
圖7B係用以說明第一實施型態之具有SGT之記憶裝置的區塊改寫動作與區塊抹除動作的圖。
圖7C係用以說明第一實施型態之具有SGT之記憶裝置的區塊改寫動作與區塊抹除動作的圖。
圖7D係用以說明第一實施型態之具有SGT之記憶裝置的區塊改寫動作與區塊抹除動作的圖。
圖7E係用以說明第一實施型態之具有SGT之記憶裝置的區塊改寫動作與區塊抹除動作的圖。
圖7F係用以說明第一實施型態之具有SGT之記憶裝置的區塊改寫動作與區塊抹除動作的圖。
圖8係用以說明以往例之不具有電容之DRAM記憶單元之寫入動作的圖。
圖9係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖10係顯示以往例之不具有電容之DRAM記憶單元之讀出動作的圖。
以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置(以下也稱為「動態快閃記憶體」)的實施型態。
(第一實施型態)
使用圖1、圖2、圖3、圖4A、圖4B及圖5來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。使用圖2來說明連接於板線PL之第一閘極導體層5a的 閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大的情形下的效果。使用圖3來說明資料寫入動作機制，使用圖4A及圖4B來說明資料抹除動作機制，使用圖5來說明資料讀出動作機制。
圖1顯示本發明之第一實施型態之動態快閃記憶單元的構造。形成在基板1(申請專利範圍之「基板」的一例)上的具有P型或i型(真性型)之導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內的上下位置形成有一方為源極時另一方為汲極的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二雜質層」的一例)。構成此源極、汲極的N+層3a、3b之間的Si柱2的部分成為通道區域7(申請專利範圍之「通道半導體層」的一例)。以包圍此通道區域7的方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b各自連接或接近構成此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b的方式各自形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。接著，第一閘極導體層5a、第二閘極導體層5b藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。接著，N+層3a、3b之間的Si柱2的部分，亦即通道區域7係由以第一閘極絕緣層4a包圍的第一通道Si層7a(申請專利範圍之「第一通道半導體層」的一例)、與以第二閘極絕緣層4b包圍的第二通道Si層7b(申請專利範圍之「第二通道半導體層」的一例)構成。藉此，形成由構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。接著，分別地，構成源極的N+層3a連接於源極線 SL(申請專利範圍之「源極線」的一例)，構成汲極的N+層3b連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層5a連接於第一驅動控制線(申請專利範圍之「第一驅動控制線」的一例)，亦即板線PL，第二閘極導體層5b連接於字元線WL(申請專利範圍之「字元線」的一例)。較佳為具有下述構造：板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造。
此外，在圖1中，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的方式，將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度更長。但是，此外也可不將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度還長，而改變各自的閘極絕緣層的膜厚，將第一閘極絕緣層4a的閘極絕緣膜的膜厚設成比第二閘極絕緣層4b的閘極絕緣層的膜厚還薄。再者，也可改變各自的閘極絕緣層之材料的介電常數，而將第一閘極絕緣層4a之閘極絕緣膜的介電常數設成比第二閘極絕緣層4b之閘極絕緣膜的介電常數高。再者，也可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數之其中任意者予以組合而設成使連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大。
圖2(a)至(c)係說明使連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大的情形下的效果的圖。
圖2(a)係僅簡略化顯示本發明之第一實施型態之動態快閃記憶單元之構造圖的主要部分。動態快閃記憶單元連接有位元線BL、字元線WL、板線PL、源極線SL，依據其電壓狀態而決定通道區域7的電位狀態。
圖2(b)係用以說明各自的電容關係的圖。通道區域7的電容CFB係字元線WL所連接的閘極5b與通道區域7之間的電容CWL、板線PL所連接的閘極5a與通道區域7之間的電容CPL、源極線CL所連接的源極N+層3a與通道區域7之間的PN接合的接合電容CSL及位元線BL所連接的汲極N+層3b與通道區域7之間的PN接合的接合電容CBL的總和，且表示成
CFB=CWL+CPL+CBL+CSL (1)。因此，以下分別表示字元線WL與通道區域7之間的耦合率β WL、板線PL與通道區域7之間的耦合率β PL、位元線BL與通道區域7之間的耦合率β BL、源極線SL與通道區域7之間的耦合率β SL。
β WL=CWL/(CWL+CPL+CBL+CSL) (2)
β PL=CPL/(CWL+CPL+CBL+CSL) (3)
β BL=CBL/(CWL+CPL+CBL+CSL) (4)
β SL=CSL/(CWL+CPL+CBL+CSL) (5)
在此說明，由於CPL>CWL，所以β PL>β WL。
圖2(c)係用以說明字元線WL的電壓因讀出動作與寫入動作而上升，之後下降時之通道區域7之電壓VFB之變化的圖。在此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7之電壓VFB從低電壓狀態VFBL到高電壓狀態VFBH的電位差△VFB如以下所示。
△V FB=V FBH-V FBL=β WL×V WLH (6)由於字元線WL與通道區域7之間的耦合率β WL小，板線PL與通道區域7之間的耦合率β PL大，所以△VFB小，即使字元線WL的電壓VWL因讀出動作與寫入動作而 上升下降，通道區域7的電壓VFB也幾乎不會改變。
圖3(a)至(d)顯示本發明之第一實施型態之動態快閃記憶單元的寫入動作。圖3(a)顯示寫入動作的機制，圖3(b)顯示位元線BL、源極線SL、板線PL、字元線WL及構成浮體FB的通道區域7的動作波形。在時刻T0，動態快閃記憶單元處於“0”抹除狀態，通道區域7的電壓呈VFB“0”。再者，Vss施加於位元線BL、源極線SL、字元線WL，VPLL施加於板線PL。在此，例如Vss為0V，VPLL為2V。接著於時刻T1至T2，當位元線BL從Vss往VBLH上升時，例如Vss為0V時，通道區域7的電壓就藉由位元線BL與通道區域7的電容耦合而成為VFB“0”+βBL×VBLH。
接著，使用圖3(a)與(b)來說明動態快閃記憶單元的寫入動作。在時刻T3至T4，字元線WL的電壓從Vss往VWLH上升。藉此，若將字元線WL所連接的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的“0”抹除的閾值電壓設成VWL“0”時，伴隨著字元線WL的電壓上升，從Vss至VWLH為止，藉由字元線WL與通道區域7之電容耦合，通道區域7的電壓成為VFB“0”+β BL×VBLH+β WL×VtWL“0”。當字元線WL上升至VtWL“0”以上時，第二閘極導體層5b之內側的通道區域7就會形成環狀的反轉層12b，而阻擋字元線WL與通道區域7的第二電容耦合。
接著，使用圖3(a)與(b)來說明動態快閃記憶單元的寫入動作。在時刻T3至T4，對字元線WL所連接的第一閘極導體層5a固定輸入例如VPLL=2V，字元線WL所連接的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3(a)所示，板線PL所連接的第一閘極導體層5a之內側的通道區域7形成環狀的反轉層12a，於該反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係以飽和區域進行動作。另一方面，具有字元線WL所連接的 第二閘極導體層5b的第二N通道MOS電晶體區域係以線性區域進行動作。結果，字元線WL所連接的第二閘極導體層5b之內側的反轉層不存在夾止點而全面地形成反轉層12b。此字元線WL所連接的第二閘極導體層5b之內周全面地形成的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質上的汲極來作動。結果，在具有串聯連接的第一閘極導體層5a的第一N通道MOS電晶體區域，與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一交界區域電場最大，在此區域會產生衝擊游離化(impact ionization)現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域所見之源極側的區域，所以將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子會從源極線SL所連接的N+層3a朝向位元線所連接的N+層3b流動。經加速的電子會衝撞晶格Si原子，藉由其運動能量而產生電子、電洞對。所產生的電子的一部分往第一閘極導體層5a與第二閘極導體層5b流動，惟大半往位元線BL所連接的N+層3b流動(未圖示)。
如圖3(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的一例)為通道區域7的多數載子，會將通道區域7充電成正偏壓。由於源極線SL所連接的N+層3a為0V，所以通道區域7會被充電至源極線SL所連接之N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而變低。
接著，使用圖3(b)來說明動態快閃記憶單元的寫入動作。在時刻T6至T7，字元線WL的電壓從VWLH降低至Vss。此時字元線WL與通道區域7進行第二電容耦合，然而反轉層12b會阻擋此第二電容耦合，直到字元線WL的電壓 VWLH達到通道區域7之電壓為Vb時之第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下。因此，字元線WL與通道區域7之實質上的電容耦合僅在字元線WL達到VtWL“1”以下，並下降至Vss時。結果，通道區域7的電壓為Vb-β WL×VtWL“1”。在此，VtWL“1”比前述VtWL“0”低，而β WL×VtWL“1”較小。
接著，使用圖3(b)來說明動態快閃記憶單元的寫入動作。在時刻T8至T9，位元線BL從VBLH降低至Vss。此時位元線BL與通道區域7進行電容耦合，因此，最後通道區域7的“1”寫入電壓VFB“1”如以下所示。
VFB“1”=Vb-β WL×VtWL“1”-β BL×VBLH (7)在此，位元線BL與通道區域7的耦合比β BL也較小。藉此，如圖3(d)所示，字元線WL所連接的第二通道區域7b之第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7之“1”寫入狀態設成第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入動作(申請專利範圍之「記憶體寫入動作」的一例)，並分配為邏輯記憶資料“1”。
此外，於寫入動作時，也可取代上述的第一交界區域而改為在第一雜質層3a與第一通道半導體層7a之間的第二交界區域，或在第二雜質層3b與第二通道半導體層7b之間的第三交界區域以衝擊游離化現象產生電子、電洞對，而以所產生的電洞群9對通道區域7充電。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。
使用圖4A(a)至(c)與圖4B來說明記憶體抹除動作(申請專利範圍之「記憶體抹除動作」的一例)機制。N+層3a、3b之間的通道區域7從基板電性地分離而成為浮體。圖4A(a)顯示在抹除動作前，在之前的周期因閘極引發汲極漏電流所產生的電洞群9儲存於通道區域7的狀態。接著，如圖4A(b)所示，於抹除動作時，將源極線SL的電壓設成負電壓VERA。在此，VERA例如為-3V。結果，與通道區域7之初始電位的值無關地，構成源極線SL連接的源極之N+層3a與通道區域7之PN接合呈順偏壓。結果，在之前的周期因閘極引發汲極漏電流所產生的儲存於通道區域7的電洞群9被吸入源極部的N+層3a，通道區域7的電位VFB成為VFB=VERA+Vb，此電壓值成為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)。在此，Vb為PN接合的內建電壓，大約0.7V。因此，VERA=-3V時，通道區域7的電位為-2.3V。此值成為抹除狀態之通道區域7的電位狀態。從而，當浮體的通道區域7的電位為負的電壓時，N通道MOS電晶體區域的閾值電壓因基板偏壓效應而變高。
藉由以上方式，如圖4A(c)所示，此字元線WL所連接的第二閘極導體層5b的閾值電壓變高。此通道區域7之抹除狀態為邏輯記憶資料“0”。於資料讀出時，將施加於與板線PL相連的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此可得到即使提高字元線WL電壓也不會有電流流動之特性。此外，圖4B顯示上述抹除動作時之各主要節點(node)接點的電壓條件例。當記憶體抹除動作結束時，源極線SL就回復到0V。結果，第一PN接合與第二PN接合一同呈反偏壓，而保持通道區域7的電位VFB。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，也可為能夠進行抹除動作之其他的動作條件。
圖5(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元的讀出動作的圖。如圖5(a)所示，當通道區域7被充電至內建電壓Vb(大約0.7V)時，具有字元線WL所連接的第二閘極導體層5b之第二N通道MOS電晶體區域的閾值電壓因基板偏壓效應而降低。將此狀態分配成邏輯記憶資料“1”。如圖5(b)所示，進行寫入動作之前選擇的記憶區塊預先呈抹除狀態“0”，通道區域7的電壓VFB為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL製作邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，利用相對於此字元線WL之兩個閾值電壓的高低差而以感測放大器進行讀出。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行讀出動作的一例，也可為能夠進行讀出動作之其他的動作條件。
參照圖6A(a)至(d)來說明區塊抹除動作。
圖6A(a)顯示用於區塊抹除所選擇的記憶區塊的電路圖。在此為了方便說明，雖顯示由3行×3列共計九個記憶單元CL11至CL33構成的記憶區塊，惟實際的記憶區塊比此陣列大。各記憶單元連接有源極線SL1至SL3、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。如圖6A(b)至(d)與圖6B所示，抹除電壓VERA施加於用於區塊抹除所選擇之記憶塊的源極線SL1至SL3。此時，位元線BL1至BL3成為Vss，字元線WL1至WL3成為Vss。例如，Vss為0V。再者，於板線PL1至PL3無關有無區塊抹除選擇都施加固定的電壓VPLL，惟也可於所選擇之區塊的板線PL1至PL3施加VPLL，而於非選擇之區塊的板線PL1至PL3施加VSS。藉由上述的方式控制信號線的電壓設定，儲存於各記憶單元之浮體FB的邏輯記憶資料“1”及“0”全部成為“0”。因此，邏輯記憶資料不取決於寫入狀態“1”及抹除狀態“0”如何。抹除狀態“0”之浮體的通道區域7的電位呈VERA+Vb。在此，例如當VERA=-3V、Vb=0.7V時，浮體的通道區域7的電位呈-2.3V。此外，Vb為構成源極線SL的N+層與浮體的通道區域7之間的PN接合的內建電壓，大約0.7V。當通道區域7 設成-2.3V負偏壓時，因反向偏壓(back bias)效應而使字元線WL輸入的第二N通道MOS電晶體區域的閾值電壓上升。
再者，由於抹除係以記憶區塊單位來進行，所以必須有用以暫時記憶記憶區塊之資料的快取記憶體(cache memory)及記憶區塊的邏輯位址物理位址轉換表，惟此等要件可設於動態快閃記憶裝置內，也可設於對其處理的系統內。
參照圖7A至圖7F來說明區塊改寫動作與區塊抹除動作。
圖7A顯示邏輯、物理區塊位址轉換、查找表(省略形態為邏輯物理轉換表(申請專利範圍之「邏輯物理轉換表」的一例))32。邏輯物理轉換表32係以邏輯位址(申請專利範圍之「邏輯位址」的一例)41、位址轉換表(申請專利範圍之「位址轉換表」的一例)42及物理位址(申請專利範圍之「物理位址」的一例)43構成。位址轉換表係例如使用由高速規格設計的動態快閃記憶單元的半導體記憶電路與邏輯電路所構成。
例如，當來自CPU/GPU/MPU的邏輯位址輸入位址轉換表時，就輸出對應的物理位址。再者，相反地，當輸入物理轉換表時，就輸出對應的邏輯位址。每當在動態快閃記憶裝置內改寫的區塊的物理位址改變時，以位址轉換表之以半導體記憶電路記憶的對應表也會更新。
再者，藉由邏輯位址構成邏輯位址空間44，對邏輯位址空間內的邏輯區塊位址36進行記憶體抹除動作、記憶體寫入動作、記憶讀出動作。再者，藉由物理位址43構成物理位址空間45，對物理位址空間45內的物理區塊位址37進行記憶體抹除動作、記憶體寫入動作、記憶體讀出動作。
使用本發明之第一實施型態之半導體元件的記憶裝置，及包含邏 輯物理轉換表及控制電路之系統的半導體記憶裝置可置換以二進制數的位址空間構成的DRAM，邏輯位址空間44係以二進制數構成。如此一來，上述記憶裝置係藉由來自動態快閃記憶單元等硬體與CPU/GPU/MPU(Central Processing Unit(中央處單元)、或Graphics Processing Unit(繪圖處單元)或Micro-Processing Unit(微處理器))的指令或邏輯物理轉換表的軟體而構成系統。
再者，本發明之第一實施型態的動態快閃記憶單元構成的半導體記憶裝置為了進行以區塊35單位(參照圖7C至圖7F)的改寫及抹除動作，物理位址43構成的物理位址空間45比邏輯位址41構成的邏輯位址空間44大。
圖7B(a)與(b)顯示CPU/GPU/MPU51與控制電路(申請專利範圍之「控制電路」的一例)33的關係。圖7B(a)顯示控制電路33包含於CPU/GPU/MPU51且混合搭載的例子。再者，圖7B之(b)顯示控制電路33與CPU/GPU/MPU51的晶片個別配置的例子。任何的情況下，控制電路33之中都有邏輯位址空間44，而於邏輯位址空間之中有邏輯區塊位址36。
接著，參照圖7C至圖7F來說明第一實施型態之動態快閃記憶單元之區塊改寫動作與區塊抹除動作。
於圖7C中，藉由控制電路33與邏輯物理轉換表32，常時地管理邏輯區塊位址所記憶的資料是否與動態快閃記憶單元之哪一個物理區塊位址對應。此乃由於在動態快閃記憶單元與快閃記憶體同樣地關於區塊的資料改寫係使用已抹除的區塊來改寫，所以必須常時地管理邏輯區塊位址與物理區塊位址的對應關係之故。控制電路33與邏輯物理轉換表32可設於動態快閃記憶體的晶片內，惟也可如圖7C所示設於晶片外。來自邏輯物理轉換表32的指令輸入區塊位址解碼電路34，從區塊BLK00至BLK33之中選擇進行改寫的區塊與進行抹除 的區塊。
使用圖7D、圖7E及圖7F具體地說明伴隨著記憶資料之改寫的抹除動作。於圖7D中，動態快閃記憶體的區塊BLK00至BLK33的4×4=16個區塊之中，BLK01與BLK13為已抹除的區塊，其他的區塊記憶有資料。例如，假設改寫區塊BLK21之記憶資料的指令從控制電路33輸出的情況。於最先，控制電路33參照邏輯物理轉換表32而搜尋哪一個區塊為已抹除完的區塊。接著，尋找所要的已抹除完的區塊BLK01。
之後，如圖7E所示，進行改寫之區塊BLK21中的不進行改寫的資料複製到已抹除完的區塊BLK01，重新將與要進行改寫的字元線WL有關的頁資料寫入區塊BLK01。
之後，如圖7F所示，當結束從區塊BLK21對區塊BLK01的資料複製與區塊BLK01內的新的資料的寫入結束時，區塊BLK21內的舊的記憶資料進行區塊抹除。物理區塊BLK01藉由控制電路33登錄至邏輯物理轉換表32。
此外，於圖7D、圖7E與圖7F中，當選擇一個區塊BLK21而結束從區塊BLK21對區塊BLK01的資料複製、與區塊BLK01內的新的資料的寫入結束時，區塊BLK21內的舊的記憶資料進行區塊抹除，惟區塊抹除也可同時選擇至少一個以上的複數個區塊而進行區塊抹除。
此外，在快閃記憶體，進行以圖7D、圖7E與圖7F說明的區塊改寫及區塊抹除同樣的動作，惟在快閃記憶體不僅進行上述的動作，並且對每一區塊以控制電路監視管理改寫次數。此乃在快閃記憶體施加高電場並藉由隧道氧化膜而進行儲存於儲存節點之電子的進出。為此，關於隧道氧化膜之改寫的壽命是在規格上規定。然而，於本實施型態的動態快閃記憶單元與快閃記憶體相比較， 係以非常低的電場進行改寫。因此，無需為了可靠度而規定每一區塊之改寫次數限制。
此外，以圖7D、圖7E與圖7F說明的區塊改寫及區塊抹除動作中，會有必須暫時保管要進行改寫之區塊之記憶資料的快取記憶體(未圖示)的情形。該快取記憶體也可設於本實施型態的動態快閃記憶體的晶片中或晶片外。
再者，邏輯物理轉換表32或前述快取記憶體亦可由可高速地存取動態快閃記憶單元的記憶單元陣列構成。
再者，為了保持區塊內的記憶資料，也可進行每一區塊的再生(refresh)動作。此情形下，由於在該物理位址的區塊內進行再生，也可不進行區塊改寫動作或區塊抹除動作。
此外，於圖1較佳為將板線PL線所連接的第一閘極導體層5a之垂直方向的長度增長到比字元線WL所連接的第二閘極導體層5b之垂直方向的長度更長而設成CPL>CWL。然而，僅為附加板線PL，則字元線WL之相對於通道區域7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))變小。結果，浮體之通道區域7的電位變動△VFB變小。
再者，板線PL的電壓VPLL也可為例如施加2V的固定電壓。
再者，於圖1中，Si柱2的水平剖面形狀為圓形狀、橢圓狀、長方形狀都能夠進行本實施型態說明的動態快閃記憶體動作。再者，也可在同一晶片上混合圓形狀、橢圓狀、長方形狀的動態快閃記憶單元。
再者，圖1中以設置包圍於基板上沿垂直方向豎立的Si柱2之側面整體的第一閘極絕緣層4a、第二閘極絕緣層4b，且包圍第一閘極絕緣層4a、第二閘極絕緣層4b各自的側面整體的方式具有第一閘極導體層5a、第二閘極導體層 5b的SGT為例說明了動態快閃記憶元件。如本實施型態的說明所示，本動態快閃記憶元件只要是滿足因衝擊游離化現象產生的電洞群9保持於通道區域7的條件之構造即可。因此，只要是通道區域7與基板1分離的浮動體構造即可。藉此，使用例如屬於SGT之一的GAA(Gate All Around(全環繞閘極)：參照例如非專利文獻10)技術、Nanosheet(奈米片)技術(參照例如非專利文獻11)，將通道區域的半導體基體相對於基板1水平地形成，也能夠進行前述動態快閃記憶動作。再者，也可為使用SOI(Silicon On Insulator)的設備構造(參照例如非專利文獻7至10)。此設備構造中，通道區域的底部接觸SOI基板的絕緣層，而且包圍其他的通道區域並且以閘極絕緣層及元件分離絕緣層包圍。於此構造中，通道區域也構成浮體構造。如此一來，本實施型態提供的動態快閃記憶元件只要是滿足通道區域為浮體構造的條件即可。再者，於SOI基板上形成有鰭式電晶體(參照例如非專利文獻13)的構造也只要是通道區域為浮體構造就能夠進行本動態快閃動作。
再者，也可於“1”寫入中，使用GIDL(Gate Induced Drain Leakage：閘極引發汲極漏)電流(參照例如非專利文獻14)而產生電子、電洞對，並以所產生的電洞群充滿通道區域7內。
再者，本說明書及圖式之式(1)至(12)係用以定性地(qualitatively)說明現象而使用的式，而現象並非藉由這些式所限定者。
此外，圖3A與圖3B的說明中，字元線WL、位元線BL、源極線SL的復歸電壓(reset voltage)記載為Vss，惟也可將這些線分別設成不同的電壓。
再者，圖4B顯示抹除動作條件的一例。相對於此，若能夠實現從N+層3a、N+層3b之任一方或雙方去除在通道區域7的電洞群9的狀態，則也可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。再者，也可於區塊抹除動作中，對所選擇的區塊的源極線SL施加抹除電壓，而將位元線BL設成浮動狀態。
再者，於圖1中，在垂直方向以作為第一絕緣層的絕緣層6所包圍的部分之通道區域7中，係以第一通道區域7a、第二通道區域7b的電位分布連結的方式形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7於垂直方向以作為第一絕緣層的絕緣層6所包圍的區域連結。
再者，於圖1中，也可將第一閘極導體層5a分割成兩個以上，並各自設為板線的導體電極，以同步或非同步、相同的驅動電壓或不同的驅動電壓使其作動。同樣地，也可將第二閘極導體層5b分割成兩個以上，並各自設為字元線的導體電極，以同步或非同步、相同的驅動電壓或不同的驅動電壓使其作動。以此方式也能夠進行動態快閃記憶動作。將第一閘極導體層5a分割成兩個以上時，所分割的第一閘極導體層之至少一者係進行上述第一閘極導體層5a的作用。再者，於所分割的第二閘極導體層5b，所分割的第二閘極導體層之至少一者也進行作為上述第二閘極導體層5b的作用。
再者，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件與浮體電壓係用以進行抹除動作、寫入動作、讀出動作之基本動作的一例，只要是能夠進行本發明的基本動作，則也可為其他的電壓條件。
再者，於圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。以此方式連接，亦可達成上述本動態快閃記憶體之動作。
本實施型態提供以下記載的特徵。
(特徵1)
本實施型態的動態快閃記憶單元中，構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b整體形成柱狀。再者，分別為構成源極的N+層3a連接於源極線SL，構成汲極的N+層3b連接於位元線BL，第一閘極導體層5a連接於板線PL，第二閘極導體層5b連接於字元線WL。以板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造為特徵。本動態快閃記憶單元中，第一閘極導體層5a與第二閘極導體層5b沿垂直方向積層。因此，即使是板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造，於俯視下，也不會使記憶單元面積增大。藉此，能夠同時實現動態快閃記憶單元的高性能化與高積體化。並且，於資料讀出時，將施加於與板線PL相連的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此可得到即使提高字元線WL電壓也不會有電流流動之特性。此更有助於動態快閃記憶單元之動作裕度的擴大。
(特徵2)
本發明之第一實施型態的動態快閃記憶單元構成的半導體記憶裝置，為了進行以區塊35單位的改寫及抹除動作，物理位址43構成的物理位址空間45比邏輯位址41構成的邏輯位址空間44大。結果，能夠擁有多數的已抹除的區塊35，能夠以足夠高的速度來應付來自CPU/GPU/MPU51之連續的資料改寫的指令。
(特徵3)
本發明之第一實施型態的動態快閃記憶單元構成的半導體記憶裝置的邏輯位址空間44係以二進制數構成。動態快閃記憶單元構成的半導體記憶裝置能夠容易地置換DRAM。
(特徵4)
本發明之第一實施型態的動態快閃記憶單元，雖然為揮發性記憶體，然而能 夠實現以往僅在非揮發性記憶體之快閃記憶具有的功能之區塊改寫動作與區塊抹除動作，且可提供達到更高積體化的記憶單元。
(特徵5)
本發明之第一實施型態的動態快閃記憶單元中，由於以源極線SL為首，其他的控制線，亦即字元線WL、位元線BL、板線PL能夠依每一區塊獨立地控制，因此，能夠容易地選擇要進行區塊抹除的區塊、不進行區塊抹除的區塊，而可達到僅抹除要進行區塊抹除的區塊。
(特徵6)
本發明之第一實施型態的動態快閃記憶單元，於抹除時對源極線SL施加負電壓，惟不對位元線BL施加特定的DC電壓而設成浮動狀態。結果，電流不會從位元線BL往源極線SL流動。再者，由於源極線SL被施加抹除電壓VERA，通道區域7的電位VFB成為VFB=VERA+Vb，所以P層的通道區域7與位元線BL之N+層之間的PN接合呈反偏壓狀態。從而，例如對於位元線BL也不需要施加抹除電壓VERA的負電壓。結果，不需要連接於位元線BL的電路，例如不需要在感測放大電路與位元線BL之間阻擋負電壓以保護感測放大電路的緩衝電路，而能夠非常容易地進行電路設計。再者，藉由不需要緩衝電路，晶片面積也因此而能夠縮小，而可廉價地提供動態快閃記憶體。而且，由於無緩衝電路，所以可達到感測放大電路之高速的感測動作。
(特徵7)
當注視於本發明之第一實施型態的動態快閃記憶單元之板線PL連接的第一閘極導體層5a的作用時，動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，板線PL發揮使字元線WL與通道區域7之間的電容耦 合比降低的作用。結果，能夠顯著地抑制字元線WL的電壓上下振盪時之通道區域7之電壓變化的影響。藉此，能夠增大其表示邏輯“0”與“1”之字元線WL之SGT電晶體之閾值電壓差。此特點可進而使動態快閃記憶單元之動作裕度擴大。
(其他實施型態)
此外，本發明係形成Si柱，然而也可為由Si以外的半導體材料構成的半導體柱。此變更於本發明之其他的實施型態中也相同。
再者，縱型NAND(反及閘)型快閃記憶電路中，係將半導體柱設為通道，由包圍此半導體柱之通道氧化層、電荷積蓄層、層間絕緣層、控制導體層構成的記憶單元係沿垂直方向形成複數段。於這些記憶單元之兩端的半導體柱具有與源極對應的源極線雜質層及與汲極對應的位元線雜質層。再者，相對於一個記憶單元，若其兩側的記憶單元之一方為源極，則另一方進行汲極的作用。如此一來，縱型NAND型快閃記憶電路為SGT電路的一種。從而，本發明也能夠適用於與NAND型快閃記憶電路的混合電路。
再者，於“1”寫入中，也可藉由非專利文獻14記載的使用閘極引發汲極漏(GIDL：Gate Induced Drain Leakage)電流的衝擊游離化現象而產生電子、電洞對，並以所產生的電洞群充滿浮體FB內。此改變於本發明之其他的實施型態中也相同。
再者，於圖1中，將N+層3a、3b、P層Si柱2之各自的導電型的極性設成相反的構造也能夠進行動態快閃記憶動作。此情形下，在N型的Si柱2中，多數載子成為電子。從而，因衝擊游離化現象而產生的電子群儲存於通道區域7而設定成“1”狀態。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可進行各式各樣的實施型態及變形。再者，上述的各實施型態係用以說明本發明之一實施例的實施型態，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形 例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
依據本發明之使用有SGT的記憶裝置，能夠獲得使用有高密度且高性能的SGT的記憶裝置之動態快閃記憶體。
31:記憶陣列電路
32:邏輯物理轉換表
33:控制電路
34:區塊位址解碼電路
35,BLK00至BLK33:區塊

Claims (11)

  1. 一種半導體元件記憶裝置，係具備：區塊，係由複數個半導體記憶單元排列成矩陣狀而成者；各前述半導體記憶單元所含有的半導體元件具有：半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；第一雜質層與第二雜質層，係設於前述半導體基體的兩端；第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；並且，前述半導體元件記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，於前述通道半導體層的內部保持藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群；藉由前述第一雜質層與前述第二雜質層之一方或雙方的電壓，將前述通道半導體層的電壓設成第一資料保持電壓，以進行記憶體寫入動作；控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之一方或雙方 移除前述電洞群之中的殘留電洞群，並將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓，以進行記憶體抹除動作；於前述記憶體抹除動作之際，對前述區塊內之所有的前述半導體基體，從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群，以進行區塊消除動作；依據設於記憶裝置之內部或外部的邏輯物理轉換表而將前述區塊的物理位址與邏輯位址相互轉換。
  2. 如請求項1所述之半導體元件記憶裝置，其具有由前述物理位址構成的物理位址空間與由前述邏輯位址構成的邏輯位址空間，前述物理位址空間比前述邏輯位址空間大。
  3. 如請求項1所述之半導體元件記憶裝置，其中，前述邏輯位址空間係以二進制數構成。
  4. 如請求項1所述之半導體元件記憶裝置，其中，前述邏輯物理轉換表係以前述邏輯位址、位址轉換表及物理位址構成。
  5. 如請求項1所述之半導體元件記憶裝置，其中，前述邏輯物理轉換表係由控制電路管理，前述邏輯物理轉換表及前述控制電路之一方或雙方係設於前述記憶裝置的內部或外部。
  6. 如請求項1所述之半導體元件記憶裝置，其中，前述邏輯位址空間之第一區塊內之資料的改寫係對與前述第一區塊之前述物理位址不同的前述物理位址的第二區塊進行，將前述物理位址之前述第二區塊作為新的前述邏輯位址空間的第一區塊而登錄於前述邏輯物理轉換表。
  7. 如請求項1所述之半導體元件記憶裝置，其中，前述區塊含有的各前述半導體記憶單元中，源極線係連接於前述第一雜質層，位元線係連接於前述第二雜質層，字元線係連接於前述第一閘極導體層及前述第二閘極導體層之一方，第一驅動控制線係連接於前述第一閘極導體層及前述第二閘極導體層之另一方，且各前述半導體記憶單元係藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，選擇性地進行前述記憶體抹除動作及前述記憶體寫入動作。
  8. 如請求項3所述之半導體元件記憶裝置，其中，前述區塊含有的各前述半導體記憶單元中，於俯視下，前述位元線係與前述字元線正交。
  9. 如請求項1所述之半導體元件記憶裝置，其中，前述區塊含有的各前述半導體記憶單元中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大。
  10. 如請求項9所述之半導體元件記憶裝置，其中，關於前述第一及第二閘極電容，係藉由改變前述第一及第二閘極導體層的通道長度、前述第一及第二閘極絕緣層的厚度、前述第一及第二閘極絕緣層之相對介電常數之中的一個而將前述第一閘極電容設成比前述第二閘極電容大。
  11. 如請求項1所述之半導體元件記憶裝置，其中，前述區塊含有的各前述半導體記憶單元中，前述半導體基體係相對於基板垂直地形成，且各前述半導體記憶單元具有： 形成在前述半導體基體之靠近前述基板處的前述第一雜質層；形成在前述半導體基體之前述第一雜質層之上的前述第一通道半導體層；形成在前述半導體基體之前述第一通道半導體層之上的前述第二通道半導體層；形成在前述半導體基體之前述第二通道半導體層之上的前述第二雜質層；包圍前述第一通道半導體層的前述第一閘極絕緣層；包圍前述第二通道半導體層的前述第二閘極絕緣層；包圍前述第一閘極絕緣層的前述第一閘極導體層；包圍前述第二閘極絕緣層的前述第二閘極導體層；及設於前述第一閘極導體層與前述第二閘極導體層之間的前述第一絕緣層。
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