TWI871981B - 半導體結構的製造方法 - Google Patents
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Abstract
本公開提供一種半導體結構的製造方法,包括在位元線之間形成溝槽、在溝槽中沉積種子層、在溝槽中的種子層上沉積第一接觸件層、在第一接觸件層上沉積第二接觸件層以填充溝槽,其中第二接觸件層的第二摻雜濃度低於第一接觸件層的第一摻雜濃度。在第一接觸件層和第二接觸件層上執行退火製程,使得第一接觸件層中的摻雜劑擴散進第二接觸件層,以形成包括第一接觸件層和第二接觸件層的接觸插塞。
Description
本公開內容是關於半導體結構的製造方法,且特別是關於半導體結構的接觸插塞的製造方法。
隨著半導體技術的進展,半導體結構的尺寸縮小而造成半導體裝置整合程度增加。在這種情況下,半導體結構的臨界尺寸也跟著減少,使得電子產品的結構可以更緊密。然而,半導體結構的臨界尺寸縮小時,製造半導體結構的加工技術也面臨許多挑戰。例如,變得更小的半導體結構中需要更少的空洞(void)來達到預期的產量和表現。
根據本公開的一實施方式,提供一種半導體結構的製造方法,包括在多個位元線之間形成溝槽、在溝槽中形成第一接觸件層,其中第一接觸件層包括位於溝槽的第一側壁上的第一接觸件部分以及位於溝槽的第二側壁上的第二接觸件部分,第一接觸件部分和第二接觸件部分被間隙橫向分離。方法還包括在第一接觸件層上形成第二接觸件層以填充間隙,其中第二接觸件層直接接觸第一接觸件部分和第二接觸件部分。方法還包括執行退火製程以將第一接觸件部分中的摻雜劑沿著第一方向擴散進第二接觸件層,並且將第二接觸件部分中的摻雜劑沿著相對於第一方向的第二方向擴散進第二接觸件層。
在一些實施方式中,在執行退火製程之前,第二接觸件層所具有的摻雜劑的濃度低於第一接觸件層所具有的摻雜劑的濃度。
在一些實施方式中,第一接觸件部分在第一方向上的厚度介於5.5奈米至9.5奈米間。
在一些實施方式中,第二接觸件層在第一方向上的厚度與第一接觸件部分在第一方向上的厚度的比值介於1.3至3.1間。
在一些實施方式中,在溝槽中形成第一接觸件層包括將具有磷化氫與矽甲烷並且磷化氫與矽甲烷的比值小於1的氣體源輸送至溝槽以沉積第一接觸件層,以及在第一接觸件層上形成第二接觸件層包括持續輸送氣體源至溝槽並且降低氣體源的磷化氫與矽甲烷的比值以沉積第二接觸件層。
在一些實施方式中,方法進一步包括在第一接觸件層上形成第二接觸件層之後且在執行退火製程之前,形成位於第二接觸件層的頂表面上的覆蓋層,其中執行退火製程包括將第一接觸件部分中的摻雜劑沿著垂直於第二接觸件層的頂表面的第三方向擴散進覆蓋層。
在一些實施方式中,第一接觸件部分中沿著第一方向擴散進第二接觸件層的摻雜劑的總量多於第一接觸件部分中沿著第三方向擴散進覆蓋層的摻雜劑的總量。
在一些實施方式中,覆蓋層填充第二接觸件層位於頂表面的凹陷部分並且具有平坦頂表面。
在一些實施方式中,方法進一步包括在溝槽中形成第一接觸件層之前,形成位於溝槽的第一側壁上的第一種子層部分以及位於溝槽的第二側壁上的第二種子層部分,其中執行退火製程包括將第一接觸件部分中的摻雜劑沿著第二方向擴散進第一種子層部分,並且將第二接觸件部分中的摻雜劑沿著第一方向擴散進第二種子層部分。
在一些實施方式中,第一接觸件部分中沿著第一方向擴散進第二接觸件層的摻雜劑的總量多於第一接觸件部分中沿著第二方向擴散進第一種子層部分的摻雜劑的總量。
根據上述的實施例,半導體結構的製造方法包括退火具有較高摻雜濃度的第一接觸件層和具有較低摻雜濃度的第二接觸件層以形成單一接觸插塞。由於後形成的第二接觸件層具有較低的摻雜濃度,所形成的第二接觸件層可以具有低表面粗糙度,因此減少接觸插塞中的縫隙尺寸和空洞數。
為了實現提及主題的不同特徵,以下公開內容提供了許多不同的實施例或示例。以下描述組件、數值、配置等的具體示例以簡化本公開。當然,這些僅僅是示例,而不是限制性的。例如,在以下的描述中,在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例,並且還可以包括在第一特徵和第二特徵之間形成附加特徵,使得第一特徵和第二特徵可以不直接接觸的實施例。另外,本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的,並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外,本文可以使用空間相對術語,諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等,以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外,空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上),並且同樣可以相應地解釋在此使用的空間相對描述符號。
本公開提供一種半導體結構的製造方法,包括沉積具有較高摻雜濃度的第一接觸件層、沉積具有較低摻雜濃度的第二接觸件層,以及退火兩個接觸件層以形成位元線之間的接觸插塞。由於第二接觸件層具有較低的摻雜濃度,第二接觸件層可以具有比第一接觸件層低的表面粗糙度,從而降低接觸插塞中的縫隙(seam)尺寸和空洞(void)數。
根據本公開的一些實施例,第1圖繪示製造半導體結構的方法S100的流程圖。如第1圖中所示,方法S100包括步驟S110至步驟S180。接下來將配合第2A圖至第2H圖進一步詳述方法S100。第2A圖至第2F圖和第2H圖繪示製造半導體結構10的多個中間階段的截面圖,且第2G圖繪示製造半導體結構10的中間階段的放大截面圖。
應注意的是,除非有額外說明,當第2A圖至第2H圖繪示或描述成實施方式的一系列步驟時,這些步驟的描述順序不應受到限制。例如,部分步驟可採取與所述實施方式不同的順序、部分步驟可同時發生、部分步驟可以不須採用及/或部分步驟可重複進行。此外,可以在所繪示的各步驟之前、期間或之後進行額外的步驟以完整形成半導體結構。
為了清楚描述半導體結構10所包括的元件,第2A圖至第2H圖僅繪示一些半導體結構10的部分元件,但包括額外元件(例如字元線、接觸墊等)的半導體結構10也在本公開的範圍內。
參考第1圖和第2A圖,在方法S100的步驟S110,在基板100上形成多個位元線130。具體而言,位元線130包括在基板100的頂表面上沿著z軸方向堆疊的數個材料層。位元線130在x軸方向上彼此相隔,且各個位元線130在基板100上沿著y軸方向延伸。
在一些實施例中,基板100可以是塊材半導體、絕緣體上半導體(semiconductor-on-insulator,SOI)或其他半導體基板。基板100中包括的半導體材料可以是Si、Ge、化合物半導體、合金半導體或上述的組合。基板100可以是未摻雜或摻雜有摻雜劑。基板100之中可以進一步包括做為導電路徑的多晶矽位元線110和多晶矽位元線120。例如,如第2A圖中所示,多晶矽位元線110和多晶矽位元線120可以設置在位元線130下方且電性連接至位元線130以傳輸電流至位元線130。
在一些實施例中,位元線130可以包括基板100的頂表面上的介電層132、介電層132上的第一導電層134、第一導電層134上的第二導電層136,以及第二導電層136上的隔離層138。介電層132和隔離層138可以由氧化矽、氮化矽、高介電常數介電質材料、上述的組合或類似者所形成,用以分離位元線130的其他層與基板100以及分離位元線130的其他層與位元線130上方的元件。
第一導電層134和第二導電層136可以由多晶矽、金屬、金屬氮化物、金屬矽化物、上述的組合或類似者所形成,使得第一導電層134和第二導電層136的組合可以做為位元線130的閘極結構。在第一導電層134和第二導電層136中的至少一者包括金屬或金屬化合物的實施例中,位元線130可以稱為金屬位元線。
在一些實施例中,位元線間隔物140可以形成在位元線130的側壁上,以在後續製造製程中保護位元線130。位元線間隔物140可以共形地覆蓋位元線130的側壁。在一些示例中,位元線間隔物140可以從位元線130的側壁進一步延伸進基板100。位元線間隔物140可以是單或多層的氮化矽、低介電常數介電層、其他適合的介電層或上述的組合。
參考第1圖和第2B圖,在方法S100的步驟S120,在位元線130之間形成溝槽150。具體而言,蝕刻鄰近位元線130之間的基板100,使得基板100經蝕刻的表面低於位元線130的底表面。因此,溝槽150形成在鄰近的兩個位元線130之間,且溝槽150具有底表面低於位元線130的底表面。
在一些實施例中,可以沿著位元線130的側壁上的位元線間隔物140蝕刻基板100,使得溝槽150暴露位元線間隔物140。在這樣的實施例中,溝槽150在x軸方向上的寬度可以約等於鄰近兩個位元線130上的位元線間隔物140之間的距離。在一些實施例中,溝槽150的底表面可以具有如第2B圖中所示的彎曲形狀,但在其他實施例中,溝槽150的底表面可以是沿著x軸方向的直線型或其他形狀以在後續形成接觸插塞(參考第2H圖中的半導體結構10的接觸插塞200)。
參考第1圖和第2C圖,在方法S100的步驟S130,在溝槽150中形成種子層160。具體而言,藉由例如化學氣相沉積(chemical vapor deposition,CVD)在第2B圖中所示的結構上沉積多晶矽材料。沉積的多晶矽材料覆蓋溝槽150的底表面和側壁而形成種子層160。種子層160也可以覆蓋位元線130的頂表面,使種子層160連續覆蓋位元線130、位元線間隔物140和溝槽150的表面。在沉積種子層160之後,部分的溝槽150保留在種子層160上方。
種子層160的多晶矽材料可以是未摻雜的。由於種子層160不包括摻雜劑,種子層160在沉積之後具有低表面粗糙度,因此溝槽150中的種子層160可以為後續的沉積提供平滑表面。
在一些實施例中,種子層160的厚度可以很薄而共形地覆蓋溝槽150的表面。例如,溝槽150中的種子層160的厚度可以在1.0奈米至1.5奈米的範圍中。若種子層160的厚度小於1.0奈米,種子層160可能太薄而難以提供溝槽150中暴露的平滑表面。若種子層160的厚度大於1.5奈米,沉積種子層160時可能在沒有顯著改善種子層160的表面粗糙度的情況下耗費太多時間和材料。
參考第1圖和第2D圖,在方法S100的步驟S140,在種子層160上形成第一接觸件層170。具體而言,藉由例如化學氣相沉積在第2C圖中所示的結構上沉積多晶矽材料。沉積的多晶矽材料覆蓋種子層160而形成第一接觸件層170。由於種子層160為沉積第一接觸件層170提供平滑表面,因此可以降低第一接觸件層170的粗糙度。如第2D圖中所示,第一接觸件層170可以連續覆蓋溝槽150中的種子層160和位元線130的頂表面上的種子層160。在沉積第一接觸件層170之後,部分的溝槽150保留在第一接觸件層170上方。
相對於種子層160,第一接觸件層170的多晶矽材料摻雜有摻雜劑。舉例而言,種子層160和第一接觸件層170可以包括相同的多晶矽,但第一接觸件層170摻雜例如磷的n型摻雜劑。更具體而言,第一接觸件層170具有的摻雜濃度接近或高於後續形成的接觸插塞的預期摻雜濃度。具有這樣摻雜濃度的第一接觸件層170可做為後續形成的接觸插塞的摻雜劑來源。在接觸插塞的預期摻雜濃度約1×10
21cm
-3的一些實施例中,第一接觸件層170的摻雜濃度可以在1×10
21cm
-3至5×10
21cm
-3的範圍中。
在一些實施例中,沉積第一接觸件層170和種子層160可以是原位執行的。舉例而言,可以先將矽甲烷的氣體源輸送進溝槽150中以沉積種子層160。在形成種子層160之後,將矽甲烷和磷化氫的混合氣體源輸送進相同的腔室中而形成種子層160上的第一接觸件層170。磷化氫與矽甲烷的比值可以高於0.3,以形成具有高摻雜濃度的第一接觸件層170。混合氣體源中的矽甲烷濃度高於磷化氫濃度,因此第一接觸件層170的主成分仍是多晶矽。
在一些實施例中,第一接觸件層170的厚度可以大於種子層160的厚度。若第一接觸件層170的厚度小於種子層160的厚度,第一接觸件層170可能太薄而難以做為後續形成的接觸插塞的摻雜劑來源。然而,第一接觸件層170的厚度經控制,因此在沉積第一接觸件層170之後仍保留部分的溝槽150。如第2D圖中所示,第一接觸件層170可以很薄而共形地覆蓋種子層160。在溝槽150沿x軸方向的寬度約45奈米的實施例中,溝槽150中的第一接觸件層170的厚度可以在5.5奈米至9.5奈米的範圍中。
參考第1圖和第2E圖,在方法S100的步驟S150,在第一接觸件層170上形成第二接觸件層180以填充溝槽150。具體而言,藉由例如化學氣相沉積在第2D圖中所示的結構上沉積多晶矽材料在。沉積的多晶矽材料覆蓋第一接觸件層170而形成第二接觸件層180。如第2E圖中所示,第二接觸件層180填充溝槽150的剩餘部分。沉積後的第二接觸件層180覆蓋溝槽150中的第一接觸件層170且延伸至位元線130的頂表面上方的第一接觸件層170上。
更具體而言,在溝槽150中沉積第二接觸件層180起始於第一接觸件層170的表面。隨著不斷沉積,溝槽150的側壁上的第二接觸件層180的材料朝向溝槽150的中央越長越厚。當溝槽150的相對側壁上的第二接觸件層180的材料在第2E圖中的界面180a接觸時,第二接觸件層180填充溝槽150。應注意的是,繪示界面180a是為了詳細描述第二接觸件層180的沉積,實際上第二接觸件層180中可能觀察不到界面180a。
在一些實施例中,第二接觸件層180可以共形於第一接觸件層170,使得部分的第二接觸件層180共形於位元線130的轉角而形成凹陷部分180b。凹陷部分180b出現在第二接觸件層180的頂表面,且凹陷部分180b的最底部沿著z軸方向對齊於界面180a。
類似於第一接觸件層170,第二接觸件層180也摻雜有摻雜劑。第一接觸件層170和第二接觸件層180兩者皆是摻雜的,但第二接觸件層180的摻雜濃度低於第一接觸件層170的摻雜濃度。第二接觸件層180具有較低的摻雜濃度,使得填充溝槽150的第二接觸件層180可以具有低表面粗糙度。因此,形成在界面180a的縫隙具有較小的尺寸。換而言之,沉積具有低摻雜濃度的第二接觸件層180可減少第二接觸件層180中的空洞數。在第一接觸件層170的摻雜濃度在1×10
21cm
-3至5×10
21cm
-3的範圍的一些實施例中,第二接觸件層180的摻雜濃度可以在4×10
20cm
-3至5×10
20cm
-3的範圍中。
如上所述,沉積的種子層160不具有摻雜劑,沉積的第一接觸件層170具有高摻雜濃度,且沉積的第二接觸件層180具有摻雜濃度低於第一接觸件層170。在形成第二接觸件層180之後,種子層160、第一接觸件層170和第二接觸件層180填充溝槽150。因此,沿著x軸方向測量時,摻雜濃度從界面180a上升至第一接觸件層170,並且從第一接觸件層170下降至種子層160。
在一些實施例中,第一接觸件層170和第二接觸件層180可以由相同的多晶矽所形成,且包括相同的摻雜劑。因此,沉積第二接觸件層180和沉積第一接觸件層170可以是原位執行的。舉例而言,可以先將矽甲烷和磷化氫的混合氣體源輸送至溝槽150中以沉積第一接觸件層170。在形成第一接觸件層170之後,可以將相同腔室中的混合氣體源中磷化氫與矽甲烷的比值調低,而在第一接觸件層170上形成第二接觸件層180。在形成第一接觸件層170的磷化氫與矽甲烷的比值高於0.3的實施例中,形成第二接觸件層180的磷化氫與矽甲烷的比值可以在0.05至0.3之間。因此,第二接觸件層180的摻雜濃度低於第一接觸件層170的摻雜濃度。
此外,形成第二接觸件層180的氣體源流速可以高於形成第一接觸件層170的氣體源流速。形成第二接觸件層180的高流速可以從溝槽150的底部完整沉積第二接觸件層180,從而降低在第二接觸件層180的底部形成空洞的風險。
在一些實施例中,第二接觸件層180的厚度可以大於第一接觸件層170的厚度。參考第2E圖,第二接觸件層180的厚度在本文中定義成第一接觸件層170的表面與界面180a之間在x軸方向上的距離D1,而第一接觸件層170的厚度定義成種子層160與第二接觸件層180之間在x軸方向上的距離D2。第二接觸件層180與第一接觸件層170的厚度比值可以在1.3至3.1的範圍中。若比值小於1.3,可能增加第二接觸件層180中的縫隙尺寸或空洞數量。若比值大於3.1,第一接觸件層170可能難以為後續形成的接觸插塞提供足夠的摻雜劑。在第一接觸件層170的厚度(亦即,第2E圖中的距離D2)約5.5奈米至約9.5奈米的實施例中,溝槽150中的第二接觸件層180的厚度(亦即,第2E圖中的距離D1)可以在13奈米至17奈米的範圍中。
參考第1圖和第2F圖,在方法S100的步驟S160,在第二接觸件層180上形成覆蓋層190。具體而言,藉由例如化學氣相沉積在第2E圖中所示的結構上沉積多晶矽材料。沉積的多晶矽材料覆蓋第二接觸件層180而形成覆蓋層190。在沉積覆蓋層190之後,覆蓋層190具有適合後續平坦化製程的平坦頂表面。
在第二接觸件層180具有凹陷部分180b的實施例中,覆蓋層190填充凹陷部分180b並且提供平坦頂表面。覆蓋層190可以經摻雜而具有低於第一接觸件層170和第二接觸件層180的摻雜濃度。由於覆蓋層190具有低摻雜濃度,覆蓋層190可以低表面粗糙度來填充凹陷部分180b,因此可以降低在第二接觸件層180和覆蓋層190之間形成空洞的風險。在第二接觸件層180的摻雜濃度在4×10
20cm
-3至5×10
20cm
-3的範圍的一些實施例中,覆蓋層190的摻雜濃度可以在1×10
20cm
-3至2×10
20cm
-3的範圍中。
在一些實施例中,第二接觸件層180和覆蓋層190可以包括相同的多晶矽和摻雜劑。因此,沉積覆蓋層190和沉積第二接觸件層180可以是原位執行的。舉例而言,可以先將矽甲烷和磷化氫的混合氣體源輸送至溝槽150中以沉積第二接觸件層180。在形成第二接觸件層180之後,可以在相同腔室中將混合氣體源的磷化氫與矽甲烷的比值調低,以形成第二接觸件層180上的覆蓋層190。在形成第二接觸件層180的磷化氫與矽甲烷比值在0.05和0.3之間的實施例中,形成覆蓋層190的磷化氫與矽甲烷比值可以低於0.05。因此,覆蓋層190的摻雜濃度低於第二接觸件層180的摻雜濃度。
此外,形成覆蓋層190的氣體源流速可以低於形成第二接觸件層180的氣體源流速。覆蓋層190填充的凹陷部分180b小於第二接觸件層180填充的溝槽150,因此透過較低流速形成的覆蓋層190仍可以降低在覆蓋層190的底部形成空洞的風險。
在一些實施例中,覆蓋層190的厚度可以大於第二接觸件層180的厚度以提供平坦頂表面。舉例而言,覆蓋層190的厚度可以接近或等於溝槽150在x軸方向上的寬度。
參考第1圖和第2G圖,在方法S100的步驟S170,在第一接觸件層170和第二接觸件層180上執行退火製程以形成接觸插塞200。在退火製程期間,第一接觸件層170中的摻雜劑擴散進鄰近的第二接觸件層180,從而增加第二接觸件層180的摻雜濃度。由於退火之前的第一接觸件層170具有高摻雜濃度,因此第一接觸件層170和第二接觸件層180所形成的接觸插塞200在退火製程之後具有高摻雜濃度。
為了清楚描述摻雜劑的擴散,第2G圖繪示第2F圖中的區域A的放大截面圖。如第2G圖中所示,具有較高摻雜濃度的第一接觸件層170做為第二接觸件層180的摻雜劑來源。當第一接觸件層170和第二接觸件層180受到退火製程的加熱時,第一接觸件層170中的摻雜劑在x軸方向上沿著所繪箭號向第二接觸件層180擴散。
應注意的是,第一接觸件層170中的摻雜劑也可以在x軸方向上沿著所繪箭號向種子層160擴散。由於第二接觸件層180的厚度大於種子層160的厚度,摻雜劑可以主要朝向第二接觸件層180擴散。在一些其他實施例中,第一接觸件層170中的摻雜劑可以沿著z軸方向擴散進覆蓋層190。第一接觸件層170與第二接觸件層180之間的接觸面積大於第一接觸件層170與覆蓋層190之間的接觸面積,因此摻雜劑可以沿著x軸方向主要朝向第二接觸件層180擴散。
在退火製程之後,種子層160、第一接觸件層170和第二接觸件層180可以具有相近的摻雜濃度。在較佳的實施方式中,種子層160、第一接觸件層170和第二接觸件層180可以具有均勻的摻雜濃度。當種子層160、第一接觸件層170和第二接觸件層180由相同的多晶矽材料所形成時,退火製程之後的任意兩層之間可不具有明顯的界面。因此,種子層160、第一接觸件層170和第二接觸件層180可以視為一個接觸插塞200。由於第一接觸件層170的摻雜濃度接近或高於接觸插塞200的預期摻雜濃度,種子層160、第一接觸件層170和第二接觸件層180所形成的接觸插塞200可以在退火製程之後達到預期摻雜濃度。
參考第1圖和第2H圖,在方法S100的步驟S180,執行平坦化製程以形成半導體結構10。具體而言,執行例如化學機械研磨(chemical mechanical polishing,CMP)的平坦化製程,而使接觸插塞200的頂表面齊平於位元線130的頂表面。在平坦化製程之後,形成包括位元線130和接觸插塞200的半導體結構10。方法S100所形成的接觸插塞200中產生縫隙或空洞的風險較低,因此改善半導體結構10的產率和表現。
在一些實施例中,如第2H圖中所示,平坦化製程可以移除第2F圖中的覆蓋層190。在一些其他實施例中,可以不從半導體結構中完全移除覆蓋層190。舉例而言,第3圖根據本公開的一些實施例繪示製造半導體結構20的中間階段的截面圖。形成半導體結構20的製程類似於形成第2H圖的半導體結構10的製程,但形成半導體結構20的製程包括額外對沉積層的部分移除步驟。
具體而言,形成半導體結構20時,在形成第一接觸件層170之前移除位元線130的頂表面上的部分種子層160。相似地,在沉積第二接觸件層180之前移除位元線130的頂表面上的部分第一接觸件層170。在第二接觸件層180填充溝槽之後,第二接觸件層180的凹陷部分180b低於位元線130的頂表面。覆蓋層190接著填充凹陷部分180b,使得凹陷部分180b中的覆蓋層190低於位元線130的頂表面。因此在平坦化製程之後,可以在半導體結構20中保留凹陷部分180b中的覆蓋層190。在這樣的實施例中,種子層160、第一接觸件層170、第二接觸件層180和保留的覆蓋層190可以視為接觸插塞200。
具有較小縫隙尺寸和空洞數量的接觸插塞200可以為半導體結構10的進一步加工帶來優勢。舉例而言,第4A圖和第4B圖繪示製造半導體結構10在第2H圖之後的中間階段的截面圖。參考第4A圖和第4B圖,先將接觸插塞200的頂表面凹陷至低於位元線130的頂表面的位置。接著,在接觸插塞200的頂表面上形成矽化物層210。在一些實施例中,形成矽化物層210可以包括在接觸插塞200的頂表面上沉積金屬層,並且對金屬層執行退火製程。在退火製程期間,金屬層與接觸插塞200反應而形成矽化物層210。
由於接觸插塞200具有較小的縫隙尺寸和空洞數量,因此可以顯著降低在矽化物層210中形成空洞的可能性,從而降低矽化物層210破裂的風險。結果而言,矽化物層210可以保護接觸插塞200不被矽化物層210上方的材料影響,例如接觸插塞200的接觸墊中的金屬。換而言之,這樣改善接觸插塞200的結構完整性可以更高的產率進一步加工半導體結構10。
根據本公開上述的實施例,半導體結構的製造方法包括沉積第一接觸件層和第二接觸件層,以及退火這兩個接觸件層而使摻雜劑在接觸層之間擴散。具有較高摻雜濃度的第一接觸件層是做為接觸插塞的摻雜劑來源。具有較低摻雜濃度的第二接觸件層在形成後具有低於第一接觸件層的表面粗糙度,因此減小接觸插塞中的縫隙尺寸和空洞數,從而改善包括接觸插塞的半導體結構的產率和表現。
前面概述一些實施例的特徵,使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解,他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎,以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解,這樣的等同構造不脫離本公開的精神和範圍,並且在不脫離本公開的精神和範圍的情況下,可以進行各種改變、替換和變更。
10,20:半導體結構
100:基板
110,120:多晶矽位元線
130:位元線
132:介電層
134:第一導電層
136:第二導電層
138:隔離層
140:位元線間隔物
150:溝槽
160:種子層
170:第一接觸件層
180:第二接觸件層
180a:界面
180b:凹陷部分
190:覆蓋層
200:接觸插塞
210:矽化物層
A:區域
D1,D2:距離
S100:方法
S110,S120,S130,S140,S150,S160,S170,S180:步驟
x,y,z:軸
當結合附圖閱讀時,從以下詳細描述中可以最好地理解本公開的各方面。應注意,根據工業中的標準方法,各種特徵未按比例繪製。實際上,為了清楚地討論,可任意增加或減少各種特徵的尺寸。
第1圖根據本公開的一些實施例繪示半導體結構製造方法的流程圖。
第2A圖至第2F圖和第2H圖根據本公開的一些實施例繪示製造半導體結構的多個中間階段的截面圖。
第2G圖根據本公開的一些實施例繪示製造半導體結構的中間階段的放大截面圖。
第3圖根據本公開的一些實施例繪示製造半導體結構的中間階段的截面圖。
第4A圖和第4B圖根據本公開的一些實施例繪示製造半導體結構的多個中間階段的截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
10:半導體結構
100:基板
110,120:多晶矽位元線
130:位元線
132:介電層
134:第一導電層
136:第二導電層
138:隔離層
140:位元線間隔物
160:種子層
170:第一接觸件層
180:第二接觸件層
200:接觸插塞
Claims (10)
- 一種半導體結構的製造方法,包括: 在多個位元線之間形成一溝槽; 在該溝槽中形成一第一接觸件層,其中該第一接觸件層包括位於該溝槽的一第一側壁上的一第一接觸件部分以及位於該溝槽的一第二側壁上的一第二接觸件部分,該第一接觸件部分和該第二接觸件部分被一間隙橫向分離; 在該第一接觸件層上形成一第二接觸件層以填充該間隙,其中該第二接觸件層直接接觸該第一接觸件部分和該第二接觸件部分;以及 執行一退火製程以將該第一接觸件部分中的一摻雜劑沿著一第一方向擴散進該第二接觸件層,並且將該第二接觸件部分中的該摻雜劑沿著相對於該第一方向的一第二方向擴散進該第二接觸件層。
- 如請求項1所述之製造方法,其中在執行該退火製程之前,該第二接觸件層所具有的該摻雜劑的濃度低於該第一接觸件層所具有的該摻雜劑的濃度。
- 如請求項1所述之製造方法,其中該第一接觸件部分在該第一方向上的厚度介於5.5奈米至9.5奈米間。
- 如請求項1所述之製造方法,其中該第二接觸件層在該第一方向上的厚度與該第一接觸件部分在該第一方向上的厚度的比值介於1.3至3.1間。
- 如請求項1所述之製造方法,其中在該溝槽中形成該第一接觸件層包括將具有磷化氫與矽甲烷的一氣體源輸送至該溝槽以沉積該第一接觸件層,且磷化氫與矽甲烷的比值小於1,以及 其中在該第一接觸件層上形成該第二接觸件層包括持續輸送該氣體源至該溝槽並且降低該氣體源的磷化氫與矽甲烷的該比值以沉積該第二接觸件層。
- 如請求項1所述之製造方法,進一步包括: 在該第一接觸件層上形成該第二接觸件層之後且在執行該退火製程之前,形成位於該第二接觸件層的一頂表面上的一覆蓋層, 其中執行該退火製程包括將該第一接觸件部分中的該摻雜劑沿著垂直於該第二接觸件層的該頂表面的一第三方向擴散進該覆蓋層。
- 如請求項6所述之製造方法,其中該第一接觸件部分中沿著該第一方向擴散進該第二接觸件層的該摻雜劑的總量多於該第一接觸件部分中沿著該第三方向擴散進該覆蓋層的該摻雜劑的總量。
- 如請求項6所述之製造方法,其中該覆蓋層填充該第二接觸件層位於該頂表面的一凹陷部分並且具有一平坦頂表面。
- 如請求項1所述之製造方法,進一步包括: 在該溝槽中形成該第一接觸件層之前,形成位於該溝槽的該第一側壁上的一第一種子層部分以及位於該溝槽的該第二側壁上的一第二種子層部分, 其中執行該退火製程包括將該第一接觸件部分中的該摻雜劑沿著該第二方向擴散進該第一種子層部分,並且將該第二接觸件部分中的該摻雜劑沿著該第一方向擴散進該第二種子層部分。
- 如請求項9所述之製造方法,其中該第一接觸件部分中沿著該第一方向擴散進該第二接觸件層的該摻雜劑的總量多於該第一接觸件部分中沿著該第二方向擴散進該第一種子層部分的該摻雜劑的總量。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170069726A1 (en) * | 2015-09-04 | 2017-03-09 | SK Hynix Inc. | Semiconductor structure and method for manufacturing the same |
| TW202105528A (zh) * | 2019-04-17 | 2021-02-01 | 南韓商愛思開海力士有限公司 | 半導體裝置及其製造方法 |
| TW202119483A (zh) * | 2019-11-12 | 2021-05-16 | 南韓商愛思開海力士有限公司 | 半導體裝置及其製造方法 |
| US20220059543A1 (en) * | 2020-08-21 | 2022-02-24 | SK Hynix Inc. | Semiconductor device with low-k spacer |
| US20220359400A1 (en) * | 2021-05-07 | 2022-11-10 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6328794B1 (en) * | 1993-06-26 | 2001-12-11 | International Business Machines Corporation | Method of controlling stress in a film |
| US6067680A (en) * | 1998-04-29 | 2000-05-30 | Micron Technology, Inc. | Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening |
| TW434866B (en) * | 1999-08-13 | 2001-05-16 | Taiwan Semiconductor Mfg | Manufacturing method for contact plug |
| US6872622B1 (en) * | 2002-04-09 | 2005-03-29 | Taiwan Semiconductor Manufacturing Company | Method of forming a capacitor top plate structure to increase capacitance and to improve top plate to bit line overlay margin |
| US20050048766A1 (en) * | 2003-08-31 | 2005-03-03 | Wen-Chieh Wu | Method for fabricating a conductive plug in integrated circuit |
| JP4906278B2 (ja) * | 2005-06-06 | 2012-03-28 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR101076887B1 (ko) * | 2009-06-26 | 2011-10-25 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 랜딩플러그 형성방법 |
| US9142642B2 (en) * | 2012-02-10 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for doped SiGe source/drain stressor deposition |
| KR101924020B1 (ko) * | 2012-10-18 | 2018-12-03 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9991384B2 (en) * | 2015-01-15 | 2018-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including fin structures and manufacturing method thereof |
| US10665693B2 (en) * | 2015-04-30 | 2020-05-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and manufacturing method thereof |
| KR102707833B1 (ko) * | 2018-12-24 | 2024-09-24 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US11211491B2 (en) * | 2019-07-24 | 2021-12-28 | Nanya Technology Corporation | Semiconductor memory structure having drain stressor, source stressor and buried gate and method of manufacturing the same |
| US11217594B2 (en) * | 2019-09-05 | 2022-01-04 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
| KR102795747B1 (ko) * | 2021-02-15 | 2025-04-16 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN113594098B (zh) * | 2021-07-30 | 2023-11-17 | 福建省晋华集成电路有限公司 | 半导体器件及其制备方法 |
| CN116033739B (zh) * | 2021-10-25 | 2025-11-14 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| KR20230140269A (ko) * | 2022-03-29 | 2023-10-06 | 삼성전자주식회사 | 반도체 메모리 소자 |
-
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- 2023-08-18 CN CN202311047434.2A patent/CN119008516A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170069726A1 (en) * | 2015-09-04 | 2017-03-09 | SK Hynix Inc. | Semiconductor structure and method for manufacturing the same |
| TW202105528A (zh) * | 2019-04-17 | 2021-02-01 | 南韓商愛思開海力士有限公司 | 半導體裝置及其製造方法 |
| TW202119483A (zh) * | 2019-11-12 | 2021-05-16 | 南韓商愛思開海力士有限公司 | 半導體裝置及其製造方法 |
| US20220059543A1 (en) * | 2020-08-21 | 2022-02-24 | SK Hynix Inc. | Semiconductor device with low-k spacer |
| US20220359400A1 (en) * | 2021-05-07 | 2022-11-10 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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