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TW202343800A - 半導體裝置及其製造方法 - Google Patents

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TW202343800A
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呂惟皓
劉威民
舒麗麗
李啟弘
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Abstract

一種半導體裝置包含在基材上的第一奈米結構及與第一奈米結構相鄰的第一源極/汲極區域。第一源極/汲極區域包含覆蓋第一奈米結構之第一側壁的第一磊晶層。第一磊晶層具有第一濃度的第一摻質。在剖面視圖中，相對於第一奈米結構的第一側壁，第一磊晶層具有圓凸狀輪廓。在剖面視圖中，第一源極/汲極區域更包含覆蓋第一磊晶層之圓凸狀輪廓的第二磊晶層。第二磊晶層具有第二濃度的第一摻質，且第二濃度不同於第一濃度。

Description

半導體裝置的源極/汲極區域及其製造方法
半導體裝置係用於各種電子應用中，例如個人電腦、手機、數位相機及其他電子設備。半導體裝置的製造一般係藉由連續地沉積絕緣層或介電層、導電層及半導體層的材料在半導體基材上，並利用微影來圖案化各種材料層，以形成於其上的電路組件及元件。
半導體工業藉由最小特徵尺寸的持續縮減而繼續優化各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度，其使得更多組件整合至給定區域中。然而，隨著最小特徵尺寸的減少，須處理額外產生的問題。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆參考數值及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
在各種實施例中，源極/汲極區域的第一磊晶層係形成在奈米結構的側壁上，以具有圓凸狀輪廓。圓凸狀輪廓層使得第一磊晶層在奈米結構的角落具有增加的厚度。第一磊晶層的圓凸狀輪廓可藉由磊晶成長而達成，其係在第一磊晶層的磊晶成長過程中，利用低流動速率的含蝕刻劑前驅物，增加在奈米結構之角落的第一磊晶層之厚度有助於減少摻質自後續形成之源極/汲極區域的磊晶層至奈米結構的接面洩漏(junction leakage)。
實施例係以特定框架來說明，其係包含奈米結構場效電晶體的晶粒。然而，可實施各種實施例至包含取代或結合奈米結構場效電晶體的其他類型之電晶體 [例如鰭式場效電晶體(fin field-effect transistors，finFETs)、平面電晶體等]的晶粒。
圖1係繪示根據一些實施例之奈米結構場效電晶體(nanostructure field-effect transistors，nano-FETs)(例如奈米線場效電晶體、奈米片場效電晶體等)的具體例。圖1係三維視圖，其為了清晰易懂，奈米結構場效電晶體的一些特徵係被省略。奈米結構場效電晶體可為奈米片場效電晶體(nanosheet field-effect transistors，NSFETs)、奈米線場效電晶體(nanowire field-effect transistors，NWFETs)、環繞式閘極場效電晶體(gate-all-around field-effect transistors，GAAFETs)等。
奈米結構場效電晶體包含在基材50上之半導體鰭片62上的奈米結構66(例如奈米片、奈米線等)，其中奈米結構66係做為奈米結構場效電晶體的通道區域。奈米結構66可包含p型奈米結構、n型奈米結構或其組合。隔離區域72[例如淺溝渠隔離 (shallow trench isolation，STI)區域]係設置在相鄰半導體鰭片62之間，其可自相鄰隔離區域72之間突出至相鄰隔離區域72上。雖然隔離區域72係描述/繪示為與基材50分開，如本文所述之用語「基材」可表示單獨的半導體基材或半導體基材與隔離區域的組合。除此之外，雖然半導體鰭片62之底部部分係繪示為與基材50分開，半導體鰭片62之底部部分可為單一且與基材50連續的材料。在本說明書中，半導體鰭片62表示自相鄰隔離區域72之間並延伸至相鄰隔離區域72上的部分。
閘極結構130係在半導體鰭片62及之頂表面上，並沿著奈米結構66之頂表面、側壁及底表面。磊晶源極/汲極區域108係設置在閘極結構130之相對側的半導體鰭片62上。磊晶源極/汲極區域108係分配在各個半導體鰭片62之間。舉例而言，相鄰的磊晶源極/汲極區域108可電性連接，例如透過以相同的源極/汲極接點連接磊晶源極/汲極區域108。
絕緣鰭片82(亦稱為混合鰭片或介電鰭片)係設置在隔離區域72上，且在相鄰磊晶源極/汲極區域108之間。絕緣鰭片82阻止磊晶成長，以防止在磊晶成長過程中接合一些磊晶源極/汲極區域108。舉例而言，絕緣鰭片82可形成在元件邊界，以分開相鄰元件的磊晶源極/汲極區域108。
圖1進一步繪示用於後續圖式中的參考剖面。剖面A-A’係沿著半導體鰭片62的縱軸，且在例如奈米結構場效電晶體之磊晶源極/汲極區域108之間的電流方向上。剖面B-B’係沿著閘極結構130的縱軸，且在例如垂直於奈米結構場效電晶體之磊晶源極/汲極區域108之間的電流方向上。剖面C-C’係平行於剖面B-B’，並延伸穿過奈米結構場效電晶體之磊晶源極/汲極區域108。為了清晰易懂，後續圖式係參考這些參考剖面。
圖2、圖3、圖4、圖5A、圖5B、圖5C、圖6A、圖6B、圖6C、圖7A、圖7B、圖7C、圖8A、圖8B、圖8C、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖19A、圖19B、圖19C、圖20A、圖20B、圖20C、圖21A、圖21B、圖21C、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B及圖25C係繪示根據一些實施例之製造奈米結構場效電晶體之中間階段的視圖。圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖15B、圖15C、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A及圖25A係沿著相似於圖1中的參考剖面A-A’的剖面視圖。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖19B、圖20B、圖21B、圖22B、圖23B、圖24B及圖25B係沿著相似於圖1中的參考剖面B-B’的剖面視圖。圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖19C、圖20C、圖21C、圖22C、圖23C、圖24C及圖25C係沿著相似於圖1中的參考剖面C-C’的剖面視圖。
在圖2中，基材50係提供以形成奈米結構場效電晶體。基材50可為半導體基材、例如主體半導體、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基材等，其可為摻雜(例如以p型或n型雜質)或未摻雜。基材50可為晶圓，例如矽晶圓。一般而言，SOI基材係形成在絕緣層上的半導體材料層。絕緣層可為例如埋入氧化層(buried oxide，BOX)、氧化矽層等。絕緣層係提供在基材上，一般為矽或玻璃基材。也可使用其他基材，例如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含矽鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷銦化鎵、磷化銦鎵及/或磷銦砷化鎵的合金半導體；及其組合等。
基材50具有n型區域50N及p型區域50P。n型區域50N可用以形成n型裝置，例如NMOS電晶體(如n型奈米結構場效電晶體)，而p型區域50P可用以形成p型裝置，例如PMOS電晶體(如p型奈米結構場效電晶體)。n型區域50N係實體上與p型區域50P分開(未分別繪示)，且任意數量的裝置特徵(例如其他主動裝置、摻雜區域、隔離結構等)係設置在n型區域50N及p型區域50P之間。雖然係繪示一個n型區域50N及一個p型區域50P，可提供任意數量的n型區域50N及p型區域50P。
基材50係以p型或n型雜質輕摻雜。防穿通(anti-punch-through，APT)佈植係在基材50之上部部分上進行，以形成防穿通區域。在防穿通佈植過程中，雜質可植入基材50內。雜質具有之導電型態係與源極/汲極區域在後續n型區域50N及p型區域50P之每一者內形成的導電型態相反。防穿通區域可延伸在奈米結構場效電晶體內的源極/汲極區域下。防穿通區域可用以減少從源極/汲極區域至基材50的漏電。在一些實施例中，在防穿通區域內的雜質濃度可在10 18cm -3至10 19cm -3的範圍內。
多層堆疊52係形成在基材50上。多層堆疊52包含交替的第一半導體層54及第二半導體層56。第一半導體層54係由第一半導體材料所組成，而第二半導體層56係由第二半導體材料所組成。半導體材料之每一者係選自基材50的候選半導體材料。在繪示的實施例中，多層堆疊52包含各三層的第一半導體層54及第二半導體層56。須理解的是，多層堆疊52包含任何數量的第一半導體層54及第二半導體層56。舉例而言，多層堆疊52可包含一至十層的第一半導體層54及第二半導體層56。
在繪示的實施例中，且會在後續更詳細說明，第一半導體層54會被移除，且第二半導體層56會被圖案化，以形成在n型區域50N及p型區域50P二者內之奈米結構場效電晶體的通道區域。第一半導體層54為犠牲層(或虛擬層)，其會在後續製程中被移除，以暴露出第二半導體層56之頂表面及底表面。第一半導體層54的第一半導體材料係具有相對於蝕刻第二半導體層56之高蝕刻選擇性的材料，例如矽鍺。第二半導體層56的第二半導體材料係對n型裝置及p型裝置皆適合的材料，例如矽。
在另一實施例中(未分別繪示)，第一半導體層54會被圖案化以形成在一區域(例如p型區域50P)之奈米結構場效電晶體的通道區域，而第二半導體層56會被圖案化以形成在另一區域(例如n型區域50N)之奈米結構場效電晶體的通道區域。第一半導體層54的第一半導體材料可為適合p型裝置的材料，例如矽鍺(例如Si xGe 1-x，其中x之範圍為0至1)、純鍺、III-V族化合物半導體、II-VI族化合物半導體等。第二半導體層56的第二半導體材料可為適合n型裝置的材料，例如矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體等。第一半導體材料及第二半導體材料可具有相對於蝕刻彼此的高蝕刻選擇性，故在n型區域50N內，可移除第一半導體層54，而不移除第二半導體層56，且在p型區域50P內，可移除第二半導體層56，而不移除第一半導體層54。
在圖3中，溝槽係在基材50及多層堆疊52內被圖案化，以形成半導體鰭片62、奈米結構64及奈米結構66。半導體鰭片62係在基材50內被圖案化的半導體條。奈米結構64及奈米結構66分別包含第一半導體層54及第二半導體層56的剩餘部分。溝槽可藉由任何合適的蝕刻製程而被圖案化，例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、相似者或前述之組合。蝕刻可為異向性。
半導體鰭片62、奈米結構64及奈米結構66可藉由任何合適的方法來被圖案化。舉例而言，半導體鰭片62、奈米結構64及奈米結構66可利用一或多個光微影製程而被圖案化，其包含雙重成像(double-patterning)或多重成像(multi-patterning)製程。一般而言，雙重成像或多重成像製程結合光微影及自對準製程，使圖案被製作為例如間距小於利用單一且直接的光微影製程所獲得之間距。舉例而言，在一實施例中，犠牲層係形成在基材上，並利用光微影製程來圖案化。間隙壁係利用自對準製程而形成為沿著被圖案化的犠牲層。然後，犠牲層被移除，接著剩餘的間隙壁可用做罩幕58，以圖案化半導體鰭片62、奈米結構64及奈米結構66。
在一些實施例中，半導體鰭片62、奈米結構64及奈米結構66之每一者之寬度範圍為8 nm至40 nm。在繪示的實施例中，半導體鰭片62、奈米結構64及奈米結構66在n型區域50N及p型區域50P具有實質相等的寬度。在另一實施例中，在一區域(例如n型區域50N)內的半導體鰭片62、奈米結構64及奈米結構66 係比在另一區域(例如p型區域50P)內的半導體鰭片62、奈米結構64及奈米結構66更寬或更窄。再者，當半導體鰭片62、奈米結構64及奈米結構66之每一者係繪示為具有一致的寬度，在一些實施例中，半導體鰭片62、奈米結構64及/或奈米結構66可具有錐形的側壁，以使半導體鰭片62、奈米結構64及奈米結構66之每一者以朝著基材50的方向連續地增加。在此實施例中，奈米結構64及奈米結構66之每一者可具有不同的寬度及梯形形狀。
在圖4中，淺溝渠隔離區域72係形成在基材50上且在相鄰半導體鰭片62之間。淺溝渠隔離區域72係設置在半導體鰭片62之至少一部分周圍，以使奈米結構64及奈米結構66自相鄰淺溝渠隔離區域72之間突出。在繪示的實施例中，淺溝渠隔離區域72之頂表面係低於半導體鰭片62之頂表面。在一些實施例中，淺溝渠隔離區域72之頂表面係在半導體鰭片62之頂表面之上或共平面(在製程變化中) 。
淺溝渠隔離區域72可藉由任何合適的方法來形成。舉例而言，絕緣材料可形成在基材50、奈米結構64及奈米結構66上且在相鄰半導體鰭片62之間。絕緣材料可為氧化物(例如氧化矽)、氮化物(例如氮化矽)、相似者或前述之組合，其可藉由化學氣相沉積製程來形成，例如高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、流動式化學氣相沉積(flowable  chemical vapor deposition，FCVD)、相似者或前述之組合。可使用藉由任何合適之製程所形成的其他絕緣材料。在一些實施例中，絕緣材料係由流動式化學氣相沉積所形成的氧化矽。絕緣材料一形成時，可進行退火製程。在一實施例中，絕緣材料係形成為使過量的絕緣材料覆蓋奈米結構64及奈米結構66。雖然淺溝渠隔離區域72之每一者係繪示為單層，一些實施例可使用多層。舉例而言，在一些實施例中，襯墊(未分別繪示)可先沿著基材50、半導體鰭片62、奈米結構64及奈米結構66之表面形成。然後，例如前述之填充材料可形成在襯墊上。
接著，對絕緣材料施以移除製程，以移除在奈米結構64及奈米結構66上的過量絕緣材料。在一些實施例中，可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、前述之組合等。在一些實施例中，平坦化製程可暴露出罩幕58或移除罩幕58。在平坦化製程之後，絕緣材料及罩幕58(若存在的話)或奈米結構64及奈米結構66之頂表面係共平面(在製程變化中)。因此，罩幕58(若存在的話)或奈米結構64及奈米結構66之頂表面係透過絕緣材料而被暴露。接著，絕緣材料係被凹陷，以形成淺溝渠隔離區域72。絕緣材料係被凹陷，以使奈米結構64及奈米結構66之至少一部分自相鄰的絕緣材料之部分之間突出。再者，淺溝渠隔離區域72之頂表面可藉由施加適當的蝕刻而具有如繪示的平坦表面、凸面、凹面(例如碟狀)或前述之組合。絕緣材料可利用任何合適的蝕刻製程而被凹陷，例如對絕緣材料之材料有選擇性的(例如相對於半導體鰭片62、奈米結構64及奈米結構66之材料，選擇性地以較快的速率蝕刻淺溝渠隔離區域72之絕緣材料)。舉例而言，可利用稀釋氫氟酸(dilute hydrofluoric acid)(dHF)做為蝕刻劑進行氧化物的移除。
前述製程僅為半導體鰭片62、奈米結構64及奈米結構66如何形成的一具體例。在一些實施例中，半導體鰭片62及/或奈米結構64、奈米結構66可利用罩幕及磊晶成長製程來形成。舉例而言，介電層可形成在基材50之頂表面上，且溝槽可被蝕穿過介電層，以暴露出下層的基材50。磊晶結構可磊晶成長在溝槽內，且介電層可被凹陷，以使磊晶結構自介電層突出而形成半導體鰭片62及/或奈米結構64、奈米結構66。磊晶結構可包含交替的前述半導體材料，例如第一半導體材料及第二半導體材料。在磊晶結構係磊晶成長的一些實施例中，磊晶成長的材料可在成長期間被原位摻雜，其可排除之前及/或之後的佈植，然而原位及佈植摻雜可一起使用。
再者，適當的阱區(未分別繪示)可形成在奈米結構64、奈米結構66、半導體鰭片62及/或基材50中。阱區之導電型態係與源極/汲極區域之導電型態相反，其中源極/汲極區域係於後續形成在n型區域50N及p型區域50P之每一者內。在一些實施例中，p型阱係形成在n型區域50N內，而n型阱係形成在p型區域50P內。在一些實施例中，p型阱或n型阱係形成在n型區域50N及p型區域50P二者內。
在具有不同阱型態的實施例中，對n型區域50N及p型區域50P的不同佈植步驟可利用例如光阻的罩幕(未分別繪示)而達成。舉例而言，光阻係形成在n型區域50N內的半導體鰭片62、奈米結構64、奈米結構66及淺溝渠隔離區域72上。光阻係被圖案化，以暴露出p型區域50P。光阻可藉由利用旋塗技術形成，且可利用合適的光微影技術而被圖案化。一旦光阻被圖案化，在p型區域50P內可進行n型雜質佈植，而光阻可做為罩幕以實質防止n型雜質被植入n型區域50N中。n型雜質可為磷、砷、銻等，其植入區域內的濃度範圍為10 13cm -3至10 14cm -3。在佈植之後，光阻可被移除，例如藉由任何合適的灰化製程。
接續或在p型區域50P的佈植之前，例如光阻的罩幕(未分別繪示)係形成在p型區域50P內的半導體鰭片62、奈米結構64、奈米結構66及淺溝渠隔離區域72上。光阻係被圖案化，以暴露出n型區域50N。光阻可藉由利用旋塗技術形成，且可利用合適的光微影技術而被圖案化。一旦光阻被圖案化，在n型區域50N內可進行p型雜質佈植，而光阻可做為罩幕以實質防止p型雜質被植入p型區域50P中。p型雜質可為硼、氟化硼、銦等，其植入區域內的濃度範圍為10 13cm -3至10 14cm -3。在佈植之後，光阻可被移除，例如藉由任何合適的灰化製程。
在n型區域50N及p型區域50P的佈植之後，可進行退火，以修復佈植破壞並活化被植入的p型及/或n型雜質。在磊晶結構係磊晶成長為半導體鰭片62、奈米結構64及/或奈米結構66的一些實施例中，成長材料可在成長期間被原位摻雜，其可排除佈植，然而原位及佈植摻雜可一起使用。
圖5A至圖15C及圖19A至圖25C係繪示在製造實施例裝置中的各種額外步驟。圖5A至圖14C及圖19A至圖25C係繪示在n型區域50N及p型區域50P二者之一者中的特徵。舉例而言，繪示的結構可應用到n型區域50N及p型區域50P二者中。在n型區域50N及p型區域50P之結構內的差異(若有任何差異)係依隨附之每一個圖式說明來解釋。如下文中的詳細說明，絕緣鰭片82會形成在半導體鰭片62之間。圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖15B、圖15C、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A及圖25A係繪示半導體鰭片62及形成於其上的結構。圖5B、圖5C、圖6B、圖6C、圖7B、圖7C、圖8B、圖8C、圖9B、圖9C、圖10B、圖10C、圖11B、圖11C、圖12B、圖12C、圖13B、圖13C、圖14B、圖14C、圖19B、圖19C、圖20B、圖20C、圖21B、圖21C、圖22B、圖22C、圖23B、圖23C、圖24B、圖24C、圖25B及圖25C之每一者係繪示二個半導體鰭片62及在各別剖面中，設置在二個半導體鰭片62之間的絕緣鰭片82及淺溝渠隔離區域72之部分。
在圖5A至圖5C中，犠牲層74係共形地形成在罩幕58(若存在的話)、半導體鰭片62、奈米結構64及奈米結構66及淺溝渠隔離區域72上。犠牲層74可由半導體材料(例如選自基材50之候選半導體材料之一者)所組成，其可藉由例如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程來成長、藉由例如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)的製程沉積等。舉例而言，犠牲層74可由矽或矽鍺所組成。
在圖6A至圖6C中，犠牲層74係被圖案化，以利用蝕刻製程(例如乾式蝕刻、濕式蝕刻或前述之組合)形成犠牲間隙壁76。蝕刻製程可為異向性。由於蝕刻製程，在罩幕58(若存在的話)、奈米結構64及奈米結構66上的犠牲層74之部分係被移除，且在奈米結構64及奈米結構66之間的淺溝渠隔離區域72係部分地被暴露。犠牲間隙壁76係設置在淺溝渠隔離區域72上，且更設置在罩幕58(若存在的話)、半導體鰭片62、奈米結構64及奈米結構66之側壁上。
在後續製程步驟中，虛擬閘極層84係沉積在犠牲間隙壁76(參照以下圖11A至圖11C)之部分上，且虛擬閘極層84可被圖案化以提供虛擬閘極94(參照以下圖12A至圖12C)。然後，虛擬閘極94、犠牲間隙壁76的下方部分及奈米結構64係共同地被功能性閘極結構所取代。特別地，在描繪絕緣鰭片之邊界的製程中，犠牲間隙壁76係用做暫時的間隙壁，且犠牲間隙壁76及奈米結構64會在後續被移除且被包圍奈米結構66的閘極結構所取代。犠牲間隙壁76係由相對於蝕刻奈米結構66之材料具有高蝕刻選擇性的材料所組成。舉例而言，犠牲間隙壁76可由與奈米結構64相同的半導體材料所組成，故犠牲間隙壁76及奈米結構64可在單一製程步驟中被移除。取而代之地，犠牲間隙壁76係由與奈米結構64不同的材料所組成。
圖7A至圖9C係繪示絕緣鰭片82(亦稱為混合鰭片或介電鰭片)形成在與半導體鰭片62、奈米結構64及奈米結構66相鄰的犠牲間隙壁76之間。絕緣鰭片82可使後續形成之源極/汲極區域(參照以下圖14A至圖14C)彼此之間絕緣及實體分離。
在圖7A至圖7C中，襯墊78A及填充材料78B係形成在結構上。襯墊78A係共形地沉積在淺溝渠隔離區域72、罩幕58(若存在的話)、半導體鰭片62、奈米結構64、奈米結構66及犠牲間隙壁76之暴露表面上，其係藉由合適的沉積製程，例如原子層沉積、化學氣相沉積、物理氣相沉積等。襯墊78A可由一或多個具有高蝕刻選擇性的介電材料所組成，其係相對於蝕刻半導體鰭片62、奈米結構64、奈米結構66及犠牲間隙壁76(例如氮化矽、碳氮化矽、碳氮氧化矽等的氮化物)。在後續填充材料78B的形成過程中，襯墊78A可減少犠牲間隙壁76的氧化，其係有助於後續犠牲間隙壁76的移除。
接著，填充材料78B係形成在襯墊78A上，填充半導體鰭片62、奈米結構64及奈米結構66之間未被犠牲間隙壁76或襯墊78A填充的剩餘區域。填充材料78B可形成絕緣鰭片82之下部部分的主體(參照圖9A至圖9C)，以使後續形成之源極/汲極區域(參照圖14C)彼此之間絕緣。填充材料78B可藉由合適的沉積製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積等。填充材料78B可由一或多個具有高蝕刻選擇性的介電材料所組成，其係相對於蝕刻半導體鰭片62、奈米結構64、奈米結構66、犠牲間隙壁76及襯墊78A(例如氧化矽、氮氧化矽、碳氮氧化矽、碳氧化矽等或前述之組合的氧化物)。
在圖8A至圖8C中，在罩幕58(若存在的話)或奈米結構64、奈米結構66之頂表面上的襯墊78A及填充材料78B之上部部分係利用一或多個合適的平坦化及/或蝕刻製程而移除。蝕刻製程係對襯墊78A及填充材料78B具有選擇性(例如相對於犠牲間隙壁76及/或罩幕58，選擇性地以較快的速率蝕刻襯墊78A及填充材料78B)。在蝕刻之後，襯墊78A及填充材料78B之頂表面係低於罩幕58或奈米結構64、奈米結構66之頂表面。在一些實施例中，填充材料78B係被凹陷至低於罩幕58或奈米結構64、奈米結構66之頂表面，而襯墊78A係維持為與罩幕58或奈米結構64、奈米結構66具有相同的高度。
圖9A至圖9C係繪示形成介電覆蓋層80在襯墊78A及填充材料78B上，藉以形成絕緣鰭片82。介電覆蓋層80可填充襯墊78A上、填充材料78B上及罩幕58(若存在的話)之側壁之間的剩餘區域。介電覆蓋層80可藉由合適的沉積製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積等。介電覆蓋層80係由一或多個具有高蝕刻選擇性的介電材料所組成，其係相對於蝕刻半導體鰭片62、奈米結構64、奈米結構66、犠牲間隙壁76、襯墊78A及填充材料78B。舉例而言，介電覆蓋層80可包含高介電常數(k)材料，例如氧化鉿、氧化鋯、氧化鋁鋯、氧化鋁鉿、氧化矽鉿、氧化鋁等或前述之組合。
介電覆蓋層80係形成為先覆蓋罩幕58(若存在的話)、奈米結構64及奈米結構66。接著，施以移除製程，以移除介電覆蓋層80的過量材料。在一些實施例中，可使用平坦化製程，例如化學機械研磨、回蝕製程、前述之組合等。平坦化製程可暴露出罩幕58(若存在的話) 或奈米結構64、奈米結構66，以使罩幕58或奈米結構64、奈米結構66分別之頂表面與犠牲間隙壁76及介電覆蓋層80為共平面(在製程變化中)。在繪示的實施例中，罩幕58係在平坦化製程之後保留。在另一實施例中，罩幕58之部分或整體亦可被平坦化製程所移除。
因此，絕緣鰭片82係形成在犠牲間隙壁76之間，並接觸犠牲間隙壁76。絕緣鰭片82包含襯墊78A、填充材料78B及介電覆蓋層80。犠牲間隙壁76使絕緣鰭片82與奈米結構64及奈米結構66分開，且絕緣鰭片82的尺寸係藉由調整犠牲間隙壁76的厚度來調整。
在圖10A至圖10C中，移除罩幕58。舉例而言，罩幕58係利用蝕刻製程來移除。蝕刻製程可為濕式蝕刻，其選擇性地移除罩幕58，而不顯著地蝕刻絕緣鰭片82。蝕刻製程可為異向性。再者，亦可施用蝕刻製程(或分開的選擇性蝕刻製程)，以減少犠牲間隙壁76的高度至與堆疊的奈米結構64及奈米結構66相似的高度(例如在製程變化中相同)。在蝕刻製程之後，堆疊的奈米結構64、奈米結構66以及犠牲間隙壁76之最頂表面可被暴露，且可低於絕緣鰭片82的最頂表面。
在圖11A至圖11C中，虛擬閘極層84係形成在絕緣鰭片82、犠牲間隙壁76、奈米結構64及奈米結構66上。因為奈米結構64、奈米結構66及犠牲間隙壁76延伸至低於絕緣鰭片82，虛擬閘極層84係沿著絕緣鰭片82暴露的側壁設置。虛擬閘極層84係被沉積，然後被平坦化，例如藉由化學機械研磨。虛擬閘極層84係由導電或非導電材料所組成，例如無定形矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物等，其可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積等來沉積。虛擬閘極層84亦可由半導體材料(例如選自基材50的候選半導體材料之一者)所組成，其可藉由例如氣相磊晶(VPE)或分子束磊晶(MBE)的製程成長，藉由例如化學氣相沉積或原子層沉積的製程沉積等。虛擬閘極層84可由具有高蝕刻選擇性的材料所組成，其係相對於蝕刻絕緣材料，例如絕緣鰭片82。罩幕層86可沉積在虛擬閘極層84上。罩幕層86可由介電材料所組成，例如氮化矽、氮氧化矽等。在此具體例中，單一虛擬閘極層84及單一罩幕層86係形成為跨越n型區域50N及p型區域50P。
在圖12A至圖12C中，罩幕層86可利用合適的光微影及蝕刻技術而被圖案化，以形成罩幕96。然後，罩幕96的圖案係藉由合適的蝕刻技術而被轉移至虛擬閘極層84，以形成虛擬閘極94。虛擬閘極94覆蓋奈米結構64及奈米結構66的頂表面，其會在後續形成通道區域的製程中被暴露。罩幕96的圖案亦可用來實體分離相鄰的虛擬閘極94。虛擬閘極94之縱向方向亦是實質垂直(在製程變化中)於半導體鰭片62的縱向方向。在圖案化之後，罩幕96可選擇性地被移除，例如藉由任何合適的蝕刻技術。
犠牲間隙壁76及虛擬閘極94共同地沿著奈米結構66之部分延伸，其係會被圖案化以形成通道區域68。後續形成的閘極結構會取代犠牲間隙壁76及虛擬閘極94。形成虛擬閘極94在犠牲間隙壁76上使得後續形成之閘極結構具有較大的高度。
如上所述，虛擬閘極94可由半導體材料所組成。在此實施例中，奈米結構64、犠牲間隙壁76及虛擬閘極94之每一者係由半導體材料所組成。在一些實施例中，奈米結構64、犠牲間隙壁76及虛擬閘極94係由相同的半導體材料(例如矽鍺)所組成，因此在取代閘極製程中，奈米結構64、犠牲間隙壁76及虛擬閘極94可在相同的蝕刻步驟中一起被移除。在一些實施例中，奈米結構64及犠牲間隙壁76係由第一半導體材料(例如矽鍺)所組成，而虛擬閘極94係由第二半導體材料(例如矽)所組成，因此在取代閘極製程中，虛擬閘極94係在第一蝕刻步驟中被移除，而奈米結構64及犠牲間隙壁76係在第二蝕刻步驟中被移除。在一些實施例中，奈米結構64係由第一半導體材料(例如矽鍺)所組成，而犠牲間隙壁76及虛擬閘極94係由第二半導體材料(例如矽)所組成，因此在取代閘極製程中，犠牲間隙壁76及虛擬閘極94係一起在第一蝕刻步驟中被移除，而奈米結構64係在第二蝕刻步驟中被移除。
閘極間隙壁98係形成在奈米結構64及奈米結構66上，且在罩幕96(若存在的話)及虛擬閘極94之暴露側壁上。閘極間隙壁98可藉由共形地沉積一或多個介電材料在虛擬閘極94上，接著蝕刻介電材料而形成。合適的介電材料可包含氧化矽、氮化矽、氮氧化矽、碳氮氧化矽等，其可藉由共形沉積製程而形成，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積、電漿輔助原子層沉積(plasma-enhanced atomic layer deposition，PEALD)等。可使用藉由任何合適製程所形成的其他絕緣材料。可進行任何合適的蝕刻製程(例如乾式蝕刻、濕式蝕刻等或其組合)，以圖案化介電材料。蝕刻可為異向性。當被蝕刻時，介電材料之部分係留在虛擬閘極94之側壁上(因此形成閘極間隙壁98)。在蝕刻之後，閘極間隙壁98可具有彎曲的側壁或可具有筆直的側壁。
再者，可進行佈植以形成輕摻雜源極/汲極(LDD)區域(未分別繪示)。在具有不同裝置型態的實施例中，相似於前述阱區的佈植，例如光阻的罩幕(未分別繪示)可形成在n型區域50N上，而暴露出p型區域50P，且適當型態(例如p型)的雜質可植入暴露在p型區域50P內的半導體鰭片62、奈米結構64及/或奈米結構66。然後，可移除罩幕。接著，例如光阻的罩幕(未分別繪示)可形成在p型區域50P上，而暴露出n型區域50N，且適當型態(例如n型)的雜質可植入暴露在n型區域50N內的半導體鰭片62、奈米結構64及/或奈米結構66。然後，可移除罩幕。n型雜質可為任何前述之n型雜質，而p型雜質可為任何前述之p型雜質。在佈植期間，通道區域68維持為被虛擬閘極94所覆蓋，故通道區域68保持實質不具有佈植的雜質，以形成輕摻雜源極/汲極區域。輕摻雜源極/汲極區域具有之雜質濃度可為10 15cm -3至10 19cm -3。可利用退火，以修復佈植破壞並活化植入的雜質。
須注意的是，前述揭露大致地描述形成間隙壁及輕摻雜源極/汲極區域的製程。可使用其他製程及順序。舉例而言，可使用較少或額外的間隙壁，可使用不同的步驟順序，可形成及移除額外的間隙壁及/或相似者。再者，可利用不同的結構及步驟形成n型裝置及p型裝置。
在圖13A至圖13C中，源極/汲極凹槽104係形成在奈米結構64、奈米結構66及犠牲間隙壁76內。在繪示的實施例中，源極/汲極凹槽104延伸穿過奈米結構64、奈米結構66及犠牲間隙壁76至半導體鰭片62中。源極/汲極凹槽104亦可延伸至基材50中。在各種實施例中，源極/汲極凹槽104可延伸至基材50之頂表面，而不蝕刻基材50；可蝕刻半導體鰭片62，以使源極/汲極凹槽104之底表面設置在淺溝渠隔離區域72之頂表面下方等。可利用異向性蝕刻製程(例如反應性離子蝕刻、中性粒子束蝕刻等)蝕刻奈米結構64、奈米結構66及犠牲間隙壁76而形成源極/汲極凹槽104。在用以形成源極/汲極凹槽104的蝕刻製程期間，閘極間隙壁98及虛擬閘極94共同地遮蔽半導體鰭片62、奈米結構64及/或奈米結構66之部分。單一蝕刻製程可用以蝕刻奈米結構64、奈米結構66及犠牲間隙壁76之每一者，或多重蝕刻製程可用以蝕刻奈米結構64、奈米結構66及犠牲間隙壁76。在源極/汲極凹槽104達到特定深度之後，定時蝕刻製程可用以停止源極/汲極凹槽104的蝕刻。
選擇性地，內間隙壁106係形成在奈米結構64之側壁上，例如被源極/汲極凹槽104所暴露的側壁。如以下更詳細的說明，源極/汲極區域會在後續形成於源極/汲極凹槽104內，且奈米結構64會接著被相應的閘極結構所取代。內間隙壁106係做為在後續形成之源極/汲極區域及後續形成之閘極結構之間的隔離特徵。再者，內間隙壁106可用以實質防止對藉由後續蝕刻製程而在後續形成之源極/汲極區域的破壞，例如用以在後續移除奈米結構64之後續的蝕刻製程。
以形成內間隙壁106之一具體例而言，源極/汲極凹槽104可橫向地擴張。特別地，被源極/汲極凹槽104暴露的奈米結構64之側壁的部分係被凹陷。雖然奈米結構64之側壁係繪示為凹面，側壁可為筆直的或凸面的。側壁可藉由任何合適的蝕刻製程而被凹陷，例如對奈米結構64之材料有選擇性者(例如相對於奈米結構66之材料，以較快的速率選擇性地蝕刻奈米結構64之材料)。蝕刻可為等向性。舉例而言，當奈米結構66係由矽所組成，而奈米結構64係由矽鍺所組成，蝕刻製程可為利用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH 4OH)等的濕式蝕刻。在另一實施例中，蝕刻製程可為乾式蝕刻，其利用例如氟化氫(HF)氣體的氟基氣體。在一些實施例中，相同蝕刻製程可連續地進行，以形成源極/汲極凹槽104並凹陷奈米結構64之側壁。然後，內間隙壁106係形成在奈米結構64的凹陷側壁上。內間隙壁106可藉由共形地形成絕緣材料，接著蝕刻絕緣材料而形成。絕緣材料可為氮化矽或氮氧化矽，然而可使用任何合適的材料，例如低k介電材料。絕緣材料可藉由共形沉積製程而沉積，例如原子層沉積、化學氣相沉積等。絕緣材料的蝕刻可為異向性。舉例而言，蝕刻製程可為乾式蝕刻，例如反應性離子蝕刻、中性粒子束蝕刻等。雖然相對於閘極間隙壁98之側壁，內間隙壁106之外側壁係繪示為被凹陷，內間隙壁106之外側壁可延伸至閘極間隙壁98之側壁外，或與閘極間隙壁98之側壁齊平。換言之，內間隙壁106可部分地填充、完全地填充或過度填充側壁凹槽。再者，雖然內間隙壁106之側壁係繪示為凹面，內間隙壁106之側壁可為筆直的或凸面的。
在圖14A至圖14C中，磊晶源極/汲極區域108係形成在源極/汲極凹槽104內。磊晶源極/汲極區域108係形成在源極/汲極凹槽104內，以使每一個虛擬閘極94(及相應的通道區域68)係設置在各別相鄰對的磊晶源極/汲極區域108之間。在一些實施例中，閘極間隙壁98及內間隙壁106係用以分別自虛擬閘極94及奈米結構64分開磊晶源極/汲極區域108一段適當的橫向距離，則磊晶源極/汲極區域108不會與所得奈米結構場效電晶體之後續形成的閘極發生短路。磊晶源極/汲極區域108的材料係選擇以施加應力在各別的通道區域68中，藉以優化效能。
在n型區域50N內的磊晶源極/汲極區域108係藉由遮蔽p型區域50P而形成。然後，n型區域50N內的磊晶源極/汲極區域108係在n型區域50N內的源極/汲極凹槽104中磊晶成長。磊晶源極/汲極區域108可包含任何適用於n型裝置的合適材料。舉例而言，若奈米結構66為矽，n型區域50N內的磊晶源極/汲極區域108可包含在通道區域68上施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、砷化矽、磷化矽等。n型區域50N內的磊晶源極/汲極區域108可稱為「n型源極/汲極區域」。n型區域50N內的磊晶源極/汲極區域108的表面係自半導體鰭片62、奈米結構64及奈米結構66之各別表面升起，且可具有刻面(facets)。
在p型區域50P內的磊晶源極/汲極區域108係藉由遮蔽n型區域50N而形成。然後，p型區域50P內的磊晶源極/汲極區域108係在p型區域50P內的源極/汲極凹槽104中磊晶成長。磊晶源極/汲極區域108可包含任何適用於p型裝置的合適材料。舉例而言，若奈米結構66為矽，p型區域50P內的磊晶源極/汲極區域108可包含在通道區域68上施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、磷化矽鍺、鍺、鍺錫(germanium tin)等。p型區域50P內的磊晶源極/汲極區域108可稱為「p型源極/汲極區域」。p型區域50P內的磊晶源極/汲極區域108的表面係自半導體鰭片62、奈米結構64及奈米結構66之各別表面升起，且可具有刻面(facets)。
磊晶源極/汲極區域108、奈米結構64、奈米結構66及/或半導體鰭片62係以雜質佈植，以形成源極/汲極區域，相似於前述之用以形成輕摻雜源極/汲極區域，接著進行退火。磊晶源極/汲極區域108可具有之雜質濃度範圍為10 19cm -3至10 21cm -3。源極/汲極區域的n型雜質及/或p型雜質可為任何前述之雜質。在一些實施例中，磊晶源極/汲極區域108可在成長過程中原位摻雜。
磊晶源極/汲極區域108可包含一或多個半導體材料層。舉例而言，每一個磊晶源極/汲極區域108可包含襯層108A、主層108B及修飾層(finishing layer)108C(或更一般而言，第一半導體材料層、第二半導體材料層及第三半導體材料層)。任何數量的半導體材料層可用做磊晶源極/汲極區域108。襯層108A、主層108B及修飾層108C之每一者可由不同的半導體材料所組成，且可摻雜成不同的雜質濃度。在一些實施例中，襯層108A可具有比主層108B更小的雜質濃度，而修飾層108C可具有比襯層108A更大的雜質濃度，且比主層108B更小的雜質濃度。在磊晶源極/汲極區域包含三個半導體材料層的實施例中，且如以下參照圖15A至圖15C的詳細說明，襯層108A可在源極/汲極凹槽104內成長，主層108B可成長在襯層108A上，且修飾層108C可成長在主層108B上。
由於用以形成磊晶源極/汲極區域108的磊晶製程，磊晶源極/汲極區域108之上表面具有刻面，其係橫向地向外擴張至半導體鰭片62、奈米結構64及奈米結構66之側壁外。然而，絕緣鰭片82阻擋橫向的磊晶成長。因此，如圖14C所繪示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域108維持分離。磊晶源極/汲極區域108接觸絕緣鰭片82之側壁。在繪示的實施例中，成長磊晶源極/汲極區域108，則磊晶源極/汲極區域108之上表面係設置在絕緣鰭片82之頂表面之下。在各種實施例中，磊晶源極/汲極區域108之上表面係設置在絕緣鰭片82之頂表面之上；磊晶源極/汲極區域108之上表面具有設置在絕緣鰭片82之頂表面之上及之下的部分等。
圖15A至圖15C係繪示形成磊晶源極/汲極區域108在n型區域50N內的製程。圖15A至圖15C係繪示圖14A中之區域50A內之特徵的詳細視圖。在n型區域50N內的磊晶源極/汲極區域108係形成為具有圓凸狀輪廓的襯層108A，並覆蓋奈米結構66之側壁的部分。襯層108A的圓凸狀輪廓提供在奈米結構66之角落的襯層108A增加的厚度，其有助於減少後續形成在上方之主層108B的摻質至通道區域68的接面洩漏。
在圖15A中，襯層108A(亦稱為第一磊晶層)係形成在n型區域50N中的源極/汲極凹槽104內。襯層108A係自源極/汲極凹槽104內的半導體特徵之暴露的表面(例如半導體鰭片62及第二奈米結構66的表面)磊晶成長。相對於奈米結構66的側壁，襯層108A在奈米結構66之暴露側壁的部分係形成為具有圓凸狀輪廓。在半導體鰭片62之暴露表面上的襯層108A之部分係形成為具有平坦的頂表面。在一些實施例中，在剖面視圖中，襯層108A之圓凸狀輪廓為半圓形。如以下更詳細的說明，形成覆蓋奈米結構66之側壁的襯層108A之部分為具有圓凸狀輪廓係有助於減少後續形成在上方的主層108B(參照以下圖15B)的n型摻質至通道區域68的接面洩漏。
襯層108A之第一部分覆蓋奈米結構66之各別側壁，且襯層108A自半導體鰭片62延伸的第二部分具有平坦的頂表面。相對於奈米結構66的側壁，襯層108A之第一部分具有圓(例如半圓形)凸狀輪廓，且襯層108A之第一部分延伸在奈米結構66之上及之下的內間隙壁106之部分上。襯層108A之第一部分的圓凸狀輪廓有利於減少後續形成在上方之主層108B(參照以下圖15B)至奈米結構66的接面洩漏。在一些實施例中，奈米結構之高度H 1的範圍為1 nm至50 nm。襯層108A之第一部分的第一厚度T 1係以在奈米結構66之中點處的襯層108A之第一部分所量測，此中點與奈米結構66之頂表面及底表面具有等距離的高度H 1/2。在一些實施例中，第一厚度T 1的範圍為2 nm至8 nm。襯層108A之第一部分的第二厚度T 2係在與奈米結構66之頂表面及/或底表面齊平的點上量測。在一些實施例中，第二厚度T 2的範圍為1.4 nm至8 nm。
在一些實施例中，第二厚度T 2對第一厚度T 1的比值範圍為0.7至1.0，有利於減少後續形成在上方之主層108B(參照以下圖15B)至奈米結構66的接面洩漏。T 2：T 1的比值小於0.7係不利的，因導致在上方之主層108B至奈米結構66的接面洩漏增加。T 2：T 1的比值大於1.0係不利的，因導致磊晶源極/汲極區域108之電阻增加，進而降低裝置效能。
圖16係繪示後續形成在上方之主層108B(參照以下圖15B)至通道區域68的接面洩漏與在奈米結構66之角落的襯層108A之第一部分的厚度T 2之間的關係。當在奈米結構66之角落的襯層108A之第一部分的厚度T 2增加時，自上方的主層108B之摻質穿過奈米結構66之角落至通道區域68的接面洩漏減少。形成具有圓凸狀輪廓之襯層108A的第一部分使厚度T 2增加特定量，而不會增加厚度T 1所不要的量。藉由襯層108A之第一部分的圓凸狀輪廓所提供之減少的接面洩漏可有利地減少汲極引發能障下降(Drain-Induced-Barrier-Lowering，DIBL)及優化裝置效能。
襯層108A係以例如砷或磷的n型摻質摻雜的半導體(例如矽)所組成。襯層108A的n型摻質可與後續形成在上方的主層108B(參照以下圖15B)的n型摻質相同或不同。在一些實施例中，襯層108A係由砷化矽(SiAs)所組成。砷具有低的擴散速率，並可有助於阻擋擴散，且因此可有助於減少上方的主層108B之n型摻質擴散至通道區域68。在襯層108A內的砷之摻質濃度係在5 x 10 19/cm 3及1.5 x 10 21/cm 3的範圍內，其對於減少後續形成在上方的主層108B的摻質擴散至通道區域68係有利的，藉以有助於減少接面洩漏。在襯層108A內之砷的摻質濃度小於5 x 10 19/cm 3係不利的，因為會增加磊晶源極/汲極區域108的電阻，減少裝置效能。在襯層108A內之砷的摻質濃度大於1.5 x 10 21/cm 3係不利的，因為會增加後續形成在上方的主層108B至通道區域68的摻質擴散，藉以增加砷至通道區域68的接面洩漏。在一些實施例中，襯層108A係由磷化矽(SiP)所組成。在襯層108A中的磷之摻質濃度係在5 x 10 19/cm 3及1.5 x 10 21/cm 3的範圍內，其對於減少後續形成在上方的主層108B的摻質擴散至通道區域68係有利的，藉以有助於減少後續形成在上方的主層108B至通道區域68的接面洩漏。在襯層108A內之磷的摻質濃度小於5 x 10 19/cm 3係不利的，因為會增加磊晶源極/汲極區域108的電阻，減少裝置效能。在襯層108A內之磷的摻質濃度大於1.5 x 10 21/cm 3係不利的，因為會增加後續形成在上方的主層108B至通道區域68的摻質擴散，藉以增加磷至通道區域68的接面洩漏。
襯層108A的磊晶成長可利用化學氣相沉積(CVD)、分子束磊晶(MBE)、減壓化學氣相沉積(Reduced pressure Chemical Vapor Deposition，RPCVD)、電漿輔助化學氣相沉積(PECVD)等來進行。襯層108A係自奈米結構66及半導體鰭片62成長，其係藉由暴露奈米結構66及半導體鰭片62至含半導體前驅物、含蝕刻劑前驅物及含摻質前驅物。含半導體前驅物可為例如矽烷的含矽前驅物，例如甲矽烷(SiH 4)、乙矽烷(Si 2H 6)、丙矽烷(Si 3H 8)、三氯矽烷(HCl 3Si)、二氯矽烷(H 2SiCl 2)等。含蝕刻劑前驅物可為例如氫氯酸(HCl)等的含氯前驅物。當摻質為砷，含砷質前驅物可為例如砷化氫(AsH 3)等的含砷前驅物。當摻質為磷，含摻質前驅物可為例如磷化氫(PH 3)、雙磷(diphosphine)(P 2H 6)、三氯化磷(PCl 3)等的含磷前驅物。在一些實施例中，覆蓋奈米結構66之側壁及在半導體鰭片62之暴露表面上的襯層108A之平坦頂表面襯層108A之部分的圓凸狀輪廓係藉由一起流動含矽前驅物[例如二氯矽烷(DCS)]及小比例的含氯前驅物(例如HCl)而形成。前述減少形成在奈米結構66之側壁上的襯層108A的部分內之刻面的形成，導致在奈米結構66之側壁上的襯層108A之部分的圓凸狀輪廓。
圖17係繪示在襯層108A的磊晶成長期間，(上述)T 2：T 1的比值與含氯前驅物(例如HCl)的流速之間的關係圖。當含氯前驅物的流速減少時，T 2：T 1的比值增加。這是由於覆蓋奈米結構66之側壁的襯層108A之部分內的刻面成長減少，以在具有(111)方向的奈米結構之暴露表面上減少氯鈍化。此減少的氯鈍化增加襯層108A之(111)的成長速率，導致覆蓋奈米結構66之側壁的襯層108A之部分的圓凸狀輪廓，並增加T 2：T 1的比值。
在一些實施例中，覆蓋奈米結構66之暴露側壁的襯層108A之部分的圓凸狀輪廓及在半導體鰭片62之暴露表面上的襯層108A之平坦頂表面係藉由流動含矽前驅物(例如DCS)及含氯前驅物(例如HCl)而形成，其中DCS的流速對HCl的流速比值範圍為10至15。利用此範圍之流速的比值使T 2：T 1的比值在(前述)特定範圍內。DCS的流速對HCl的流速比值係小於10或大於15可使T 2：T 1的比值在特定的範圍內。
在一些實施例中，襯層108A係以DCS的流速範圍在500 sccm至1000 sccm及HCl的流速範圍在13 sccm至300 sccm下磊晶成長。當襯層108A之摻質為磷，在一些實施例中，襯層108A係以磷化氫(PH 3)、雙磷(diphosphine)(P 2H 6)、三氯化磷(PCl 3)等為10 sccm至600 sccm的流速範圍磊晶成長，其造成在襯層108A內的磷之摻質濃度範圍為5 x 10 19/cm 3至1.5 x 10 21/cm 3。如上所述，這對於後續形成之主層108B(參照以下圖15B)的n型摻質擴散至通道區域68係有利的。當襯層108A之摻質為砷，在一些實施例中，襯層108A係以砷化氫等的流速範圍為10 sccm至600 sccm來磊晶成長，其造成在襯層108A內的砷之摻質濃度範圍為5 x 10 19/cm 3至1.5 x 10 21/cm 3。這對於減少後續形成之主層108B至通道區域68 的接面洩漏係有利的。
在一些實施例中，奈米結構66及半導體鰭片62係在500℃至800℃的溫度及1 Torr至760 Torr的壓力下暴露至含半導體前驅物、含蝕刻劑前驅物及含摻質前驅物持續5秒至40分鐘。在此範圍的溫度及壓力下成長襯層108A係使襯層108A具有特定的厚度及圓凸狀輪廓外形(如上述)。在前述範圍外的溫度或壓力下成長襯層不可使襯層108A具有特定的厚度或圓凸狀輪廓外形，導致後續形成的主層108B至通道區域68的接面洩漏。
在圖15B中，主層108B(亦稱為第二磊晶層)係形成在襯層108A上。在一些實施例中，主層108B覆蓋襯層108A之暴露表面，並填充源極/汲極凹槽104至襯層108A之頂表面。
主層108B係以與襯層108A不同的摻質摻雜，且可以與襯層108A之不同的雜質濃度摻雜。以一具體例而言，圖18係繪示在襯層108A及主層108B內的第一摻質物質S 1(例如磷，當主層108B包含磷化矽)及第二摻質物質S 2(例如砷，當襯層108A包含砷化矽)。X軸表示沿著圖15B的箭頭202的位置。Y軸表示第一摻質物質S 1及第二摻質物質S 2的相對計數。奈米結構66、襯層108A及主層108B的位置係被標示。在圖18的實施例中，在襯層108A中的第二摻質物質S 2之濃度係大於第一摻質物質S 1之濃度，且在主層108B中的第一摻質物質S 1之濃度係大於第二摻質物質S 2之濃度。除此之外，在襯層108A中的第一摻質物質S 1(例如磷)之濃度係小於在主層108B中的第一摻質物質S 1之濃度，且主層108B中的第二摻質物質S 2(例如砷)之濃度係小於在襯層108A中的第二摻質物質S 2。
在襯層108A及主層108B之間的界面可以第二摻質物質S 2降至其峰值的50%所識別，表示在主層108B內的第二摻質物質S 2的峰值濃度係在襯層108A之第二摻質物質S 2的峰值濃度的50%或更少。在一些實施例中，主層108B係由磷化矽(SiP)所組成。磷的摻質濃度可大於1.0 x 10 21/cm 3，例如在1.0 x 10 21/cm 3至4.0 x 10 21/cm 3的範圍內，其係有利於減少電阻，但對於增加主層108B的磷至通道區域68的接面洩漏係不利的。磷的接面洩漏增加可減少或防止，其係藉由在襯層108A中的磷之摻質濃度低於在主層108B中的磷之摻質濃度，或藉由利用在襯層108A不同的摻質物質(例如砷)。
在一些實施例中，主層108B係以與襯層108A相同的摻質摻雜，但以與襯層108A不同的雜質濃度摻雜。舉例而言，襯層108A及主層108B可皆以磷摻雜，其中在主層108B中的磷之濃度係大於在襯層108A中的磷之濃度。在一些實施例中，在主層108B中的磷之摻質濃度係大於1.0 x 10 21/cm 3，且在襯層108A中的磷之摻質濃度係小於1.0 x 10 21/cm 3。
在一些實施例中，主層108B的磊晶成長可利用化學氣相沉積(CVD)、分子束磊晶(MBE)、減壓化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)等來進行。主層108B係自襯層108A成長，其係藉由暴露襯層108A至含半導體前驅物、含蝕刻劑前驅物及含摻質前驅物。含半導體前驅物可為例如矽烷的含矽前驅物，例如甲矽烷(SiH 4)、乙矽烷(Si 2H 6)、丙矽烷(Si 3H 8)、三氯矽烷(HCl 3Si)、二氯矽烷(H 2SiCl 2)等。含蝕刻劑前驅物可為例如氫氯酸(HCl)等的含氯前驅物。在一些實施例中，主層108B係以與用於襯層108A的含矽前驅物(例如DCS)不同的含矽前驅物(例如矽烷)。含蝕刻劑前驅物可為例如氫氯酸(HCl)等的含氯前驅物。當摻質為磷，含摻質前驅物可為例如磷化氫(PH 3)、雙磷(diphosphine)(P 2H 6)、三氯化磷(PCl 3)等的含磷前驅物。在一些實施例中，主層108B係以含半導體前驅物的流速範圍在20 sccm至1100 sccm及含蝕刻劑的流速範圍在0 sccm至500 sccm下磊晶成長。當主層108B的摻質為磷，在一些實施例中，主層108B係以磷化氫(PH 3)、雙磷 (P 2H 6)、三氯化磷(PCl 3)等為50 sccm至500 sccm的流速範圍磊晶成長。
在圖15C中，修飾層108C(亦稱之為第三磊晶層)係形成在主層108B上。在一些實施例中，修飾層108C的磊晶成長可利用化學氣相沉積(CVD)、分子束磊晶(MBE)、減壓化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)等來進行。修飾層108C係自主層108B成長，其係藉由暴露主層108B至含半導體前驅物、含摻質前驅物及含蝕刻劑前驅物。含半導體前驅物可為例如矽烷的含矽前驅物，例如甲矽烷(SiH 4)、乙矽烷(Si 2H 6)、丙矽烷(Si 3H 8)、三氯矽烷(HCl 3Si)、二氯矽烷(H 2SiCl 2)等。當摻質為磷，含摻質前驅物可為例如磷化氫(PH 3)、雙磷 (P 2H 6)、三氯化磷(PCl 3)等的含磷前驅物。在一些實施例中，修飾層108C可具有比襯層108A更大濃度的雜質，及比主層108B更小的雜質濃度。雖然圖15C係繪示襯層108A、主層108B及修飾層108C，任何數量的半導體材料層可用做磊晶源極/汲極區域108。
在上述討論的具體例中，n型源極/汲極區域係做為一具體例說明。此概念亦可應用至p型源極/汲極區域。p型源極/汲極區域的細節係相似於n型源極/汲極區域者，除了磷可以硼取代，且砷化矽或磷化矽可以硼摻雜矽鍺或硼化矽所取代。
在圖19A至圖19C中，第一層間介電質114係沉積在磊晶源極/汲極區域108、閘極間隙壁98及罩幕96(若存在的話)或虛擬閘極94上。第一層間介電質114可由介電材料所形成，其係藉由任何合適的方法來沉積，例如化學氣相沉積、電漿輔助化學氣相沉積、流動式化學氣相沉積等。合適的介電材料可包含磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽玻璃(undoped silicate glass，USG)等。可使用藉由任何合適的製程所形成的其他絕緣材料。
在一些實施例中，接觸蝕刻中止層(contact etch stop layer，CESL)112係形成在第一層間介電質114及磊晶源極/汲極區域108、閘極間隙壁98及罩幕96(若存在的話)或虛擬閘極94之間。接觸蝕刻中止層112係由介電材料所組成，例如氮化矽、氧化矽、氮氧化矽等，其相對於蝕刻第一層間介電質114係具有高蝕刻選擇性。接觸蝕刻中止層112係藉由任何合適的方法所形成，例如化學氣相沉積、原子層沉積等。
在圖20A至圖20C中，進行移除製程，以使第一層間介電質114之頂表面與罩幕96(若存在的話)或虛擬閘極94之頂表面齊平。在一些實施例中，可利用平坦化製程，例如化學機械研磨、回蝕製程、前述之組合等。平坦化製程亦可移除在虛擬閘極94上的罩幕96(若存在的話)及沿著罩幕96之側壁的閘極間隙壁98之部分。在平坦化製程之後，閘極間隙壁98、第一層間介電質114、接觸蝕刻中止層112及罩幕96(若存在的話)或虛擬閘極94之頂表面係共平面(在製程變化中)。因此，罩幕96(若存在的話)或虛擬閘極94之頂表面係透過第一層間介電質114而被暴露。在繪示的實施例中，保留罩幕96，且平坦化製程使第一層間介電質114之頂表面與罩幕96之頂表面齊平。
在圖21A至圖21C中，罩幕96(若存在的話)或虛擬閘極94係在蝕刻製程中被移除，故形成凹槽116。在一些實施例中，虛擬閘極94係藉由異向性乾式蝕刻製程來移除。舉例而言，蝕刻製程可包含利用反應性氣體的乾式蝕刻，其相對於第一層間介電質114或閘極間隙壁98，選擇性地以較快的速率蝕刻虛擬閘極94。每一個凹槽116暴露及/或覆蓋通道區域68之部分。做為通道區域68的奈米結構66之部分係設置在相鄰多對磊晶源極/汲極區域108之間。
接著，移除奈米結構64之剩餘部分，以擴張凹槽116，以使開口118形成在奈米結構66之間的區域內。亦移除犠牲間隙壁76之剩餘部分，以擴張凹槽116，以使開口120形成在半導體鰭片62及絕緣鰭片82之間的區域內。奈米結構64及犠牲間隙壁76之剩餘部分可藉由任何合適的蝕刻製程來移除，其係藉由相對於奈米結構66的材料，選擇性地以較快的速率蝕刻奈米結構64及犠牲間隙壁76的材料。蝕刻可為等向性。舉例而言，當奈米結構64及犠牲間隙壁76係由矽鍺所組成，而奈米結構66係由矽所組成時，蝕刻製程可為利用四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)等的濕式蝕刻。在一些實施例中，進行修整製程(未分別繪示)，以減少奈米結構66之暴露部分的厚度。
在圖22A至圖22C中，閘極介電層124係形成在凹槽116內。閘極電極層126係形成在閘極介電層124上。閘極介電層124及閘極電極層126係做為取代閘極的層，且每一者圍繞奈米結構66之所有(例如四)側。因此，閘極介電層124及閘極電極層126係形成在開口118及開口120(參照圖21A至圖21C)內。
閘極介電層124係設置在半導體鰭片62之側壁及/或頂表面上；在奈米結構66之頂表面、側壁及底表面上；在相鄰於磊晶源極/汲極區域108及閘極間隙壁98的內間隙壁106的側壁上；在頂部的內間隙壁106之頂表面上；且在絕緣鰭片82之頂表面及側壁上。閘極介電層124亦可形成在第一層間介電質114及閘極間隙壁98之頂表面上。閘極介電層124可包含例如氧化矽或金屬氧化物的氧化物、例如金屬矽酸鹽的矽酸鹽、前述之組合、前述之多層等。閘極介電層124可包含高k介電材料(例如具有k值大於7.0的介電材料)，例如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及前述之組合的矽酸鹽。雖然單層的閘極介電層124係繪示在圖22A至圖22C中，閘極介電層124可包含任何數量的界面層及任何數量的主層。
閘極電極層126可包括含金屬材料，例如氮化鈦、氧化鈦、鎢、鈷、釕、鋁、前述之組合、前述之多層等。雖然單層的閘極電極層126係繪示於圖22A至圖22C中，閘極電極層126可包含任何數量的功函數調整層、任何數量的阻障層、任何數量的黏著層及填充材料。
在n型區域50N及p型區域50P中之閘極介電層124的形成可同時發生，以使在每一個區域內的閘極介電層124係由相同材料所組成，且閘極電極層126的形成可同時發生，以使在每一個區域內的閘極電極層126係由相同材料所組成。在一些實施例中，在每一個區域內的閘極介電層124可由不同的製程所形成，以使閘極介電層124可為含不同的材料及/或具有不同的層數，及/或在每一個區域內的閘極電極層126可由不同的製程所形成，以使閘極電極層126可為不同的材料及/或具有不同的層數。當使用不同的製程時，可利用各種遮蔽步驟，以遮蔽及暴露適當的區域。
在圖23A至圖23C中，進行移除製程，以移除閘極介電層124及閘極電極層126之多餘部分，其多餘部分係在第一層間介電質114及閘極間隙壁98之頂表面上，藉以形成閘極結構130。在一些實施例中，可利用平坦化製程，例如化學機械研磨、回蝕製程、前述之組合等。當平坦化時，閘極介電層124具有部分留在凹槽116內(因此形成閘極結構130的閘極介電質)。當平坦化時，閘極電極層126具有部分留在凹槽116內(因此形成閘極結構130的閘極電極)。閘極間隙壁98、接觸蝕刻中止層112、第一層間介電質114及閘極結構130係共平面(在製程變化中)。閘極結構130係所得奈米結構場效電晶體的取代閘極，且可當作「金屬閘極」。每一個閘極結構130沿著奈米結構66之通道區域68的頂表面、側壁及底表面延伸。閘極結構130填充先前被奈米結構64、犠牲間隙壁76及虛擬閘極94所佔據的區域。
在一些實施例中，隔離區域132係形成為延伸穿過一些閘極結構130。隔離區域132係形成以分開(或「剪開」)閘極結構130成多重閘極結構130。隔離區域132係由介電材料所組成，例如氮化矽、氧化矽、氮氧化矽等，其可藉由例如化學氣相沉積、原子層沉積等沉積製程形成。以形成隔離區域132的一具體例而言，開口可被圖案化在特定的閘極結構130內。可進行任何合適的蝕刻製程(例如乾式蝕刻、濕式蝕刻等或前述之組合)，以圖案化開口。蝕刻可為異向性。一或多層介電材料可沉積在開口內。可進行移除製程，以移除介電材料之多餘部分，其多餘部分係在閘極結構130之頂表面上，藉以形成隔離區域132。
在圖24A至圖24C中，第二層間介電質136係沉積在閘極間隙壁98、接觸蝕刻中止層112、第一層間介電質114及閘極結構130上。在一些實施例中，第二層間介電質136係藉由流動式化學氣相沉積法形成的流動式薄膜。在一些實施例中，第二層間介電質136係由介電材料(例如磷矽玻璃、硼矽玻璃、硼摻雜磷矽玻璃、未摻雜矽玻璃等)所組成，其可藉由任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積等。
在一些實施例中，蝕刻停止層(etch stop layer，ESL)134係形成在第二層間介電質136與閘極間隙壁98、接觸蝕刻中止層112、第一層間介電質114及閘極結構130之間。蝕刻停止層134可包含介電材料，例如氮化矽、氧化矽、氮氧化矽等，相對於第二層間介電質136的蝕刻，蝕刻停止層134具有高蝕刻選擇性。
在圖25A至圖25C中，閘極接點142及源極/汲極接點144係形成以分別接觸閘極結構130及磊晶源極/汲極區域108。閘極接點142係實體連接及電性耦合閘極結構130。源極/汲極接點144係實體連接及電性耦合磊晶源極/汲極區域108。
以形成閘極接點142及源極/汲極接點144的一具體例而言，閘極接點142的開口係形成為穿過第二層間介電質136及蝕刻停止層134，而源極/汲極接點144的開口係形成為穿過第二層間介電質136、蝕刻停止層134、第一層間介電質114及接觸蝕刻中止層112。開口可利用合適的光微影及蝕刻技術來形成。襯墊(未分別繪示)(例如擴散阻障層、黏著層等)及導電材料係形成在開口內。襯墊可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可進行平坦化製程(例如化學機械研磨)，以自第二層間介電質136之表面移除多餘的材料。剩餘的襯墊及導電材料形成在開口內的閘極接點142及源極/汲極接點144。閘極接點142及源極/汲極接點144可在不同的製程中形成，或可在相同製程中形成。雖然所示為形成在相同剖面中，應理解的是，閘極接點142及源極/汲極接點144可形成在不同剖面中，其可避免接點的短路。
選擇性地，金屬-半導體合金區域146係形成在磊晶源極/汲極區域108與源極/汲極接點144之間的界面。金屬-半導體合金區域146可為由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)所組成的矽化物區域、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)所組成的鍺化物區域、由金屬矽化物及金屬鍺化物二者所組成的矽鍺區域等。在源極/汲極接點144形成之前，金屬-半導體合金區域146可藉由沉積金屬在源極/汲極接點144的開口內，然後進行熱退火製程而形成。金屬可為可以與在磊晶源極/汲極區域108的半導體材料(例如矽、矽鍺、鍺等)反應的金屬，以形成低電阻金屬-半導體合金，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬(noble metals)、其他耐火金屬(refractory metals)、稀土金屬(rare earth metals)或其合金。金屬可藉由例如原子層沉積、化學氣相沉積、物理氣相沉積等的沉積製程來沉積。在熱退火製程之後，可進行清洗製程(例如濕式清洗)，以自源極/汲極接點144的開口，例如自金屬-半導體合金區域146之表面，移除任何剩餘的金屬。然後，源極/汲極接點144的材料可分別形成在金屬-半導體合金區域146上。
圖26至圖27係繪示根據另一些實施例之形成磊晶源極/汲極區域108在n型區域50N內的製程。圖26至圖27係圖14A中的區域50A之特徵的詳細視圖。此實施例係相似於圖15A至圖15C所述之實施例，除了襯層108A係共形在源極/汲極凹槽104的側壁上。
在圖26中，襯層108A係形成係形成在n型區域50N中的源極/汲極凹槽104內。襯層108A係共形在源極/汲極凹槽104的側壁上，且在奈米結構66的中心及奈米結構66的角落具有實質均勻的橫向厚度。在一些實施例中，在剖面視圖中，襯層108A具有圓凸狀輪廓。相似於上述參照圖15A至圖15C所述之實施例，襯層108A的第一厚度T 1係以在奈米結構66之中點處的襯層108A所量測，此中點係與奈米結構66之頂表面及底表面具有等距離的高度H 1/2，且襯層108A的第二厚度T 2係在與奈米結構66之頂表面及/或底表面齊平的點處量測。在一些實施例中，第一厚度T 1的範圍為2 nm至8 nm。在一些實施例中，第二厚度T 2的範圍為1.4 nm至8 nm。在一些實施例中，第二厚度T 2對第一厚度T 1的比值範圍為0.7至1.0，其如以上參照圖15A至圖15C所述，有利於減少後續形成在上方之主層108B(參照以下圖27)至奈米結構66的接面洩漏。
襯層108A可藉由流動具有小比例的含氯前驅物(例如HCl)的含矽前驅物(例如矽烷)來磊晶成長。襯層108A可由與以上參照圖15A所述之襯層108A之相似的材料所組成，且可以低流動速率的含氯前驅物來成長。在一些實施例中，襯層108A係以含矽前驅物的流速範圍在20 sccm至1100 sccm及含氯前驅物的流速範圍在0 sccm至500 sccm下形成，且含矽前驅物之流速對含氯前驅物之流速的比值係在10至15的範圍內。
低流速的含氯前驅物減少在具有(111)方向的奈米結構66之暴露表面上的氯鈍化，並增加在奈米結構66之暴露表面上的襯層108A之(111)的成長速度。舉例而言，襯層108A之部分可先形成在奈米結構66之暴露表面上，以做為後續在內間隙壁106上的襯層108A之共形成長的晶種層，使得襯層108A係共形在源極/汲極凹槽104的側壁上。
在圖27中，主層108B係形成襯層108A上，且修飾層108C係形成在主層108B上。主層108B及修飾層108C可由參照圖15B至圖15C所述之相似材料及藉由相似方法來形成。在奈米結構66之角落上的襯層108A增加厚度可減少後續形成之主層108B至奈米結構66 的接面洩漏，提供較佳的汲極引發能障下降控制並增加裝置效能。後續的製程步驟可參照圖19A至圖25C所述來進行，以形成與上述圖25A至圖25C所繪示的相似結構。
實施例可達成優勢。舉例而言，在一些實施例中，具有低濃度摻質的磊晶層係形成在奈米結構的暴露表面上，以在奈米結構的角落上具有大的厚度。藉由以低流速的含氯前驅物進行磊晶成長，磊晶層可形成為具有圓凸狀輪廓或在奈米結構之側壁上具有實質均勻的厚度。在奈米結構之角落上的磊晶層增加厚度可減少自後續形成之磊晶層的摻質至奈米結構之通道區域的接面洩漏，其控制汲極引發能障下降並優化裝置效能。
根據一實施例，一種裝置包含：在基材上的第一奈米結構，第一奈米結構包含第一通道區域；以及與第一奈米結構相鄰的第一源極/汲極區域，第一源極/汲極區域包含：覆蓋第一奈米結構之第一側壁的第一磊晶層，第一磊晶層具有第一濃度的第一摻質，在剖面視圖中，相對於第一奈米結構的第一側壁，第一磊晶層具有圓凸狀輪廓；及在剖面視圖中，覆蓋第一磊晶層之圓凸狀輪廓的第二磊晶層，第二磊晶層具有第二濃度的第一摻質，且第二濃度不同於第一濃度。在一實施例中，第一摻質為磷，且第二濃度大於第一濃度。在一實施例中，第一摻質為砷，且第二濃度小於第一濃度。在一實施例中，第一濃度為5×10 19原子/ cm 3至1.5×10 21原子/ cm 3。在一實施例中，第一磊晶層具有第三濃度的磷，第二磊晶層具有第四濃度的磷，且第三濃度小於第四濃度。在一實施例中，裝置更包含在第一奈米結構及基材之間的內間隙壁，其中第一磊晶層延伸在內間隙壁之側壁的第一部分上。在一實施例中，第二磊晶層覆蓋內間隙壁之側壁的第二部分，且第二部分在第一部分之下。在一實施例中，第一磊晶層的第一厚度係以在第一奈米結構之中點處的第一磊晶層所量測，第一磊晶層的第二厚度係以與第一奈米結構之頂表面等高點處之第一磊晶層所量測，且第二厚度相對於第一厚度的比值為0.7至1.0。
根據另一實施例，一種裝置包含：在基材上的第一奈米結構；在基材上的第二奈米結構；以及在第一奈米結構及第二奈米結構之間的第一源極/汲極區域，第一源極/汲極區域包含：第一磊晶層，其具有第一部分及第二部分，第一磊晶層之第一部分覆蓋第一奈米結構之第一側壁，第一磊晶層之第二部分覆蓋第二奈米結構之第二側壁，該第一磊晶層之該第一部分的第一厚度係在第一奈米結構之中點量測，第一磊晶層的第二厚度係在與第一奈米結構之頂表面等高的一點量測，且第二厚度相對於第一厚度之比值為0.7至1.0；及在第一磊晶層之第一部分及第一磊晶層之第二部分之間的第二磊晶層。在一實施例中，第一磊晶層係摻雜第一摻質物質，且第一摻質物質為砷。在一實施例中，第一磊晶層具有第一濃度的第二摻質物質，第二磊晶層具有第二濃度的第二摻質物質，且第二濃度大於第一濃度。在一實施例中，第二摻質物質為磷。在一實施例中，在剖面視圖中，相對於第一奈米結構的第一側壁，第一磊晶層的第一部分具有圓凸狀輪廓，且在剖面視圖中，相對於第二奈米結構的第二側壁，第一磊晶層的第二部分具有圓凸狀輪廓。在一實施例中，第一磊晶層具有第一尖峰濃度的第一摻質物質，第二磊晶層具有第二尖峰濃度的第一摻質物質，且第二尖峰濃度係第一尖峰濃度的百分之50或更小。
根據再一實施例，一種方法包含形成第一奈米結構在基材上；蝕刻凹槽穿過第一奈米結構；以第一含矽前驅物形成第一磊晶層在凹槽內，第一磊晶層包含在第一奈米結構之側壁上的第一部分，且在剖面視圖中，第一部分具有圓凸狀輪廓；以及以第二含矽前驅物形成第二磊晶層在第一磊晶層上。在一實施例中，形成該第一磊晶層更包含流動含氯前驅物，其中第一含矽前驅物之流速相對於含氯驅物之流速的比值為10至15。在一實施例中，第一含矽前驅物為二氯矽烷，第二含矽前驅物為矽烷，且含氯前驅物為氯化氫。在一實施例中，第一磊晶層具有第一濃度的矽，第二磊晶層具有第二濃度的磷，且第二濃度大於第一濃度。在一實施例中，第一磊晶層具有第一濃度的砷，第二磊晶層具有第二濃度的砷，且第二濃度小於第一濃度。在一實施例中，形成第一磊晶層更包含流動砷化氫，且形成該第二磊晶層更包含流動磷化氫。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
50:基材 50A:區域 50N:n型區域 50P:p型區域 52:多層堆疊 54:第一半導體層 56:第二半導體層 58:罩幕 62:半導體鰭片 64:奈米結構 66:奈米結構 68:通道區域 72:隔離區域 74:犠牲層 76:犠牲間隙壁 78A:襯墊 78B:填充材料 80:介電覆蓋層 82:絕緣鰭片 84:虛擬閘極層 86:罩幕層 94:虛擬閘極 96:罩幕 98:閘極間隙壁 104:源極/汲極凹槽 106:內間隙壁 108:磊晶源極/汲極區域 108A:襯層 108B:主層 108C:修飾層 112:接觸蝕刻中止層 114:第一層間介電質 116:凹槽 118,120:開口 124:閘極介電層 126:閘極電極層 130:閘極結構 132:隔離區域 134:蝕刻停止層 136:第二層間介電質 142:閘極接點 144:源極/汲極接點 146:金屬-半導體合金區域 202:箭頭 A-A’,B-B’,C-C’:剖面 H 1:高度 T 1,T 2:厚度 S 1,S 2:摻質物質
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。 [圖1]係繪示根據一些實施例的一具體例之奈米結構場效電晶體(nanostructure field-effect transistors，nano-FETs)的三維視圖。 [圖2]、[圖3]、[圖4]、[圖5A]、[圖5B]、[圖5C]、[圖6A] 、[圖6B]、[圖6C]、[圖7A]、[圖7B]、[圖7C]、[圖8A]、[圖8B] 、[圖8C]、[圖9A]、[圖9B] 、[圖9C]、[圖10A]、[圖10B]、[圖10C]、 [圖11A]、[圖11B]、[圖11C]、 [圖12A]、[圖12B]、[圖12C]、[圖13A]、[圖13B] 、[圖13C]、[圖14A]、[圖14B] 、[圖14C]、 [圖15A]、[圖15B] 、[圖15C]、[圖19A]、[圖19B] 、[圖19C]、 [圖20A]、[圖20B]、[圖20C]、[圖21A]、[圖21B]、[圖21C]、[圖22A]、[圖22B]、[圖22C]、 [圖23A]、[圖23B] 、[圖23C]、[圖24A]、[圖24B]、[圖24C] 、[圖25A]、[圖25B]及[圖25C]係繪示根據一些實施例之製造奈米結構場效電晶體之中間階段的剖面視圖。 [圖16]係繪示根據一些實施例的接面洩漏以磊晶層之厚度為函數的示意圖。 [圖17]係繪示根據一些實施例之磊晶層厚度的比例以含氯前驅物之流動速率為函數。 [圖18]係繪示根據一些實施例之在源極/汲極區域中之摻質物質的分佈。 [圖26]及[圖27]係繪示根據一些實施例之在製造奈米結構場效電晶體之中間階段的剖面視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50A:區域
50N:n型區域
62:半導體鰭片
64:奈米結構
66:奈米結構
68:通道區域
94:虛擬閘極
98:閘極間隙壁
106:內間隙壁
108A:襯層
108B:主層
202:箭頭

Claims (20)

  1. 一種半導體裝置，包含： 一第一奈米結構，在一基材上，其中該第一奈米結構包含一第一通道區域；以及 一第一源極/汲極區域，與該第一奈米結構相鄰，其中該第一源極/汲極區域包含： 一第一磊晶層，覆蓋該第一奈米結構的一第一側壁，其中該第一磊晶層具有一第一濃度的一第一摻質，在一剖面視圖中，相對於該第一奈米結構的該第一側壁，該第一磊晶層具有一圓凸狀輪廓；及 一第二磊晶層，在該剖面視圖中，覆蓋該第一磊晶層的該圓凸狀輪廓，其中該第二磊晶層具有一第二濃度的該第一摻質，且該第二濃度不同於該第一濃度。
  2. 如請求項1所述之半導體裝置，其中該第一摻質為磷，且該第二濃度大於該第一濃度。
  3. 如請求項1所述之半導體裝置，其中該第一摻質為砷，且該第二濃度小於該第一濃度。
  4. 如請求項3所述之半導體裝置，其中該第一濃度為5×10 19原子/ cm 3至1.5×10 21原子/ cm 3。
  5. 如請求項3所述之半導體裝置，其中該第一磊晶層具有一第三濃度的磷，該第二磊晶層具有一第四濃度的磷，且該第三濃度小於該第四濃度。
  6. 如請求項1所述之半導體裝置，更包含： 一內間隙壁，在該第一奈米結構及該基材之間，其中該第一磊晶層延伸在該內間隙壁之一側壁的一第一部分上。
  7. 如請求項6所述之半導體裝置，其中該第二磊晶層覆蓋該內間隙壁之該側壁的一第二部分，且該第二部分在該第一部分之下。
  8. 如請求項1所述之半導體裝置，其中該第一磊晶層之一第一厚度係以該第一奈米結構之一中點處的該第一磊晶層所量測，該第一磊晶層之一第二厚度係以與該第一奈米結構之一頂表面等高的一點處之該第一磊晶層所量測，且該第二厚度相對於該第一厚度的一比值為0.7至1.0。
  9. 一種半導體裝置，包含： 一第一奈米結構，在一基材上； 一第二奈米結構，在該基材上；以及 一第一源極/汲極區域，在該第一奈米結構及該第二奈米結構之間，該第一源極/汲極區域包含： 一第一磊晶層，具有一第一部分及一第二部分，其中該第一磊晶層之該第一部分覆蓋該第一奈米結構之一第一側壁，該第一磊晶層之該第二部分覆蓋該第二奈米結構之一第二側壁，該第一磊晶層之該第一部分的一第一厚度係在該第一奈米結構之一中點量測，該第一磊晶層的一第二厚度係在與該第一奈米結構之一頂表面等高的一點量測，且該第二厚度相對於該第一厚度之一比值為0.7至1.0；及 一第二磊晶層，在該第一磊晶層之該第一部分及該第一磊晶層之該第二部分之間。
  10. 如請求項9所述之半導體裝置，其中該第一磊晶層係摻雜一第一摻質物質，且該第一摻質物質為砷。
  11. 如請求項10所述之半導體裝置，其中該第一磊晶層具有一第一濃度的一第二摻質物質，該第二磊晶層具有一第二濃度的該第二摻質物質，且該第二濃度大於該第一濃度。
  12. 如請求項11所述之半導體裝置，其中該第二摻質物質為磷。
  13. 如請求項9所述之半導體裝置，其中在一剖面視圖中，相對於該第一奈米結構的該第一側壁，該第一磊晶層的該第一部分具有一圓凸狀輪廓，且在該剖面視圖中，相對於該第二奈米結構的該第二側壁，該第一磊晶層的該第二部分具有一圓凸狀輪廓。
  14. 如請求項9所述之半導體裝置，其中該第一磊晶層具有一第一尖峰濃度的一第一摻質物質，該第二磊晶層具有一第二尖峰濃度的該第一摻質物質，且該第二尖峰濃度係該第一尖峰濃度的百分之50或更小。
  15. 一種半導體裝置的製造方法，包含： 形成一第一奈米結構在一基材上； 蝕刻一凹槽穿過該第一奈米結構； 以一第一含矽前驅物形成一第一磊晶層在該凹槽內，其中該第一磊晶層包含在該第一奈米結構之一側壁上的一第一部分，且在一剖面視圖中，該第一部分具有一圓凸狀輪廓；以及 以一第二含矽前驅物形成一第二磊晶層在該第一磊晶層上。
  16. 如請求項15所述之半導體裝置的製造方法，其中該形成該第一磊晶層之步驟更包含： 流動一含氯前驅物，其中該第一含矽前驅物之一流速相對於該含氯驅物之一流速的一比值為10至15。
  17. 如請求項16所述之半導體裝置的製造方法，其中該第一含矽前驅物為二氯矽烷，該第二含矽前驅物為矽烷，且該含氯前驅物為氯化氫。
  18. 如請求項15所述之半導體裝置的製造方法，其中該第一磊晶層具有一第一濃度的矽，該第二磊晶層具有一第二濃度的磷，且該第二濃度大於該第一濃度。
  19. 如請求項15所述之半導體裝置的製造方法，其中該第一磊晶層具有一第一濃度的砷，該第二磊晶層具有一第二濃度的砷，且該第二濃度小於該第一濃度。
  20. 如請求項15所述之半導體裝置的製造方法，其中該形成該第一磊晶層之步驟更包含流動砷化氫，且該形成該第二磊晶層之步驟更包含流動磷化氫。
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