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TWI871110B - 半導體裝置 - Google Patents

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TWI871110B
TWI871110B TW112145964A TW112145964A TWI871110B TW I871110 B TWI871110 B TW I871110B TW 112145964 A TW112145964 A TW 112145964A TW 112145964 A TW112145964 A TW 112145964A TW I871110 B TWI871110 B TW I871110B
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region
impurity region
peripheral
semiconductor substrate
type impurity
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Inventor
佐藤梓
松崎欣史
Original Assignee
日商新電元工業股份有限公司
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Abstract

本發明提供一種半導體裝置，其能夠提高破壞耐受量，且恢復特性良好，恢復損失不易增大。本發明的半導體裝置包括：半導體基體、具有開口的絕緣層、以及表面電極，其中，半導體基體具有漂移區域、p型雜質區域以及周邊雜質區域，p型雜質區域具有形成在與周邊雜質區域重疊的部分上的高濃度區域，在半導體基體內形成有再結合中心，半導體基體的表面中的周邊雜質區域的內周端位於開口的端部的內周側，從周邊雜質區域的內周端到開口的端部的長度為0.01μm以上且小於30μm。

Description

半導體裝置
本發明是關於一種半導體裝置。
習知一種半導體裝置(二極體)，其包括經由絕緣層的開口與半導體基體連接的表面電極(例如，參照日本特開平10-335679號公報(下稱專利文獻1))。
圖7是習知的半導體裝置900的截面圖。圖中符號917表示保護環。專利文獻1中記載半導體裝置(以下稱為習知的半導體裝置900)，如圖7所示，包括：半導體基體910、絕緣層920、表面電極930、背面電極940以及表面保護膜950。絕緣層920形成在半導體基體910的表面上，並具有露出半導體基體910的表面的開口922。表面電極930在開口922處與半導體基體910連接。
半導體基體910包括：n+型低電阻半導體層911、n型漂移區域912、形成於漂移區域912的表層部的p-型p型雜質區域913、形成於漂移區域912的表層部中的p型雜質區域913的周緣部且雜質濃度高於p型雜質區域913的p型周邊雜質區域914。
根據習知的半導體裝置900，由於具有周邊雜質區域914，因此能夠降低p型雜質區域913的外周端部的雜質濃度的梯度，從而抑制p型雜質區域913在外周端部的屈服。
但是，近年來，為了實現去氧社會而採取了各種措施，隨之要求低損耗的電氣設備。在半導體裝置技術領域中，要求用於這種電氣設備的高效率、低損耗的半導體裝置。
然而，在習知的半導體裝置900中，在開關的導通斷開時，殘留在外周區域A2中的空穴會通過周邊雜質區域914流入表面電極930。於是，經由p型雜質區域913流入表面電極930電流(由殘留在元件形成區域A1中的空穴引起的電流)與經由周邊雜質區域914流入表面電極930的電流合流處附近的電流密度急劇變高，伴隨於此，合流處附近的溫度也變得急劇上升，因此存在難以提升破壞耐受量的問題。另外，由於反向恢復電流急劇變大，因此還存在難以使恢復特性變得良好，導致恢復損耗增大的問題。
本發明是為了解決上述問題而完成的，其目的在於，提供一種能夠提高破壞耐受量，並且能夠使恢復特性變得良好，從而難以增大恢復損耗的半導體裝置。
本發明的第一半導體裝置包括：半導體基體；絕緣層，形成於所述半導體基體的表面上，並具有使所述半導體基體的表面露出的開口；以及表面電極，在所述開口處與所述半導體基體連接，其中，所述半 導體基體具有：第一導電型的漂移區域；第二導電型雜質區域，形成在所述漂移區域的表層部；以及第二導電型的周邊雜質區域，其形成在所述漂移區域的表層部中的所述第二導電型雜質區域的周緣部，並且具有與所述第二導電型雜質區域重疊的區域，並且雜質濃度高於所述第二導電型雜質區域的雜質濃度，所述第二導電型雜質區域至少形成在與所述周邊雜質區域重疊部分上，且具有雜質濃度高於所述第二導電型雜質區域中的其他區域的高濃度區域，在所述半導體基體內形成有複合中心，所述半導體基體的表面中的所述周邊雜質區域的內周端位於所述開口的端部的內周側，從所述周邊雜質區域的內周端到所述開口的端部的長度為0.01μm以上且小於30μm。
本發明的第二半導體裝置包括：半導體基體；絕緣層，形成於所述半導體基體的表面上，並具有使所述半導體基體的表面露出的開口；以及表面電極，在所述開口處與所述半導體基體連接，其中，所述半導體基體具有：第一導電型的漂移區域；第二導電型雜質區域，形成在所述漂移區域的表層部；以及第二導電型的周邊雜質區域，其形成在所述漂移區域的表層部中的所述第二導電型雜質區域的周緣部，並且具有與所述第二導電型雜質區域重疊的區域，並且雜質濃度高於所述第二導電型雜質區域的雜質濃度，所述第二導電型雜質區域至少形成在與所述周邊雜質區域重疊部分上，且具有雜質濃度高於所述第二導電型雜質區域中的其他區域的高濃度區域，在所述半導體基體內形成有複合中心，所述半導體基體的表面中的所述周邊雜質區域的內周端位於與所述開口的端部相同的位置 上，或是位於所述開口的端部的外周側，所述高濃度區域的雜質濃度在1.0×1016cm-3~1.0×1020cm-3的範圍內。
根據本發明的第一半導體裝置，由於在半導體基體內形成有複合中心，並且從周邊雜質區域的內周端到開口的端部的長度為0.01μm以上且小於30μm，因此在開關的導通斷開時，包括外周區域在內的半導體基體中產生的空穴等能夠被複合中心回收，從而能夠減少到達表面電極的電流量(到減少達表面電極的空穴)。因此，能夠減少經由第二導電型雜質區域流入表面電極的電流以及經由周邊雜質區域流入表面電極的電流，從而能夠減少合流處附近的電流密度，抑制溫度上升。這樣一來，就能夠提高破壞耐受量。另外，由於能夠降低元件形成區域的電流密度，所以能夠減小從周邊雜質區域的內周端到開口的端部的長度。因此，由於可以防止恢復電流急劇增大，所以可以使恢復特性保持良好，並且可以抑制恢復損耗的增大。
根據本發明的第二半導體裝置，由於在半導體基體內形成複合中心，且周邊雜質區域的內周端位於與開口的端部相同的位置，或者位於其外周側，並且高濃度區域的雜質濃度在1.0×1016cm-3~1.0×1020cm-3的範圍內，因此包括外周區域在內的半導體基體中產生的空穴等能夠被複合中心回收，從而減小到達表面電極的電流量。因此，能夠降低從元件形成區域經由第二導電型雜質區域流到表面電極的電流的電流密度以及從周邊雜質區域流入第二導電型雜質區域、和流到表面電極的電流的電流密度重疊的區域附近的電流密度，從而抑制溫度上升。這樣一來，就能夠提高破壞耐受量。並且，由於能夠降低元件形成區域的電流密度，因此即使周邊 雜質區域與表面電極不相接也能夠保持破壞耐受量。並且，通過使周邊雜質區域不與表面電極相接，能夠防止恢復電流急劇增大，因此能夠使恢復特性保持良好，抑制恢復損耗的增大。
根據本發明的第一半導體裝置和第二半導體裝置，由於第二導電型雜質區域至少形成在與周邊雜質區域重疊的部分上，並且具有雜質濃度比第二導電型雜質區域的其他區域高的高濃度區域，因此能夠防止因第二導電型雜質區域與周邊雜質區域之間的雜質濃度差所導致的外周區域的空穴流動到元件形成區域的表面。這樣一來，就能夠防止元件形成區域表面的電流密度增加，進一步提高了破壞耐受量。
100、101、900:半導體裝置
110、910:半導體基體
111、911:低電阻半導體區域
112、910:漂移區域
113、913:p型雜質區域
114、914:周邊雜質區域
115、915:高濃度區域
116、916:溝道阻止區域
120、920:絕緣層
122、922:開口
130、930:表面電極
132:EQR電極
140、940:背面電極
150、950:保護絕緣膜
A1:元件形成區域
A2:外周區域
圖1是實施方式1的半導體裝置100的截面圖。
圖2是實施方式1的半導體裝置100的主要部分放大截面圖。
圖3是「習知結構」和「發明結構」的恢復電壓波形和恢復電流的圖。
圖4是實施方式2的半導體裝置101的截面圖。
圖5是實施方式2的半導體裝置101的主要部分放大截面圖。
圖6是變形例的半導體裝置的主要部分放大截面圖。
圖7是習知技術的半導體裝置900的截面圖。
以下，基於附圖中的實施方式來描述本發明的半導體裝置。下面所描述的實施方式不限定請求項中的發明。另外，實施方式中說明的諸要素及其組合並非全部都是本發明的解決手段所必需的。
[實施方式1]
1.實施方式1的半導體裝置100的結構
圖1是實施方式1的半導體裝置100的截面圖。另外，在圖1中，“×”表示複合中心。圖2是實施方式1半導體裝置100的主要部分放大面圖。實施方式1的半導體裝置100如圖1所示，包括：半導體基體110；絕緣層120，其形成在半導體基體110的表面上，並且具有使半導體基體110的表面露出的開口122；表面電極130，其在開口122處與半導體基體110連接；背面電極140，其形成在半導體基體110的背面側；形成在半導體基體110的表面的最外周附近的EQR電極(Equi-Potential Ring電極)132；以及在中央部具有開口的保護絕緣膜150。
實施方式1的半導體裝置100由元件形成區域A1和外周區域A2構成。在實施方式1中，將比後述的周邊雜質區域114的內周端b更靠內周側的區域作為元件形成區域A1，將比周邊雜質區域114的內周端b更靠外周側的區域作為外周區域A2。
半導體基體110具有：n+型低電阻半導體區域111、n型漂移區域112、形成在漂移區域112的表層部的p型雜質區域113、形成在漂移區域112的表層部中的p型雜質區域113的周緣部且具有與p型雜質區域113重疊的部分，並且具有雜質濃度比p型雜質區域113雜質濃度高 的p+型周邊雜質區域114、以及形成在半導體基體110的最外周的n+型溝道阻止區域116。
在半導體基體110內形成有複合中心。複合中心可以通過向半導體基體110照射電子射線(之後進行退火)來形成，也可以通過在半導體基體上塗敷重金屬(例如鉑或金)之後加熱使其擴散來形成。
漂移區域112雜質濃度在1.0×1013cm-3~1.0×1015cm-3的範圍內。溝道阻止區域116與位於半導體基體110的最外周的EQR電極132連接。溝道阻止區域116的雜質濃度比漂移區域112的雜質濃度高。
p型雜質區域113具有與周邊雜質區域114重疊的區域，並且在與周邊雜質區域114重疊的區域形成有高濃度區域115。雖然在實施方式1中，高濃度區域115僅形成在p型雜質區域113與周邊雜質區域114重疊的區域中，但也可以不僅僅只形成在重疊的區域中，還可以形成在重疊的區域的內周側。高濃度區域115的雜質濃度比p型雜質區域113的其他區域的雜質濃度高，並且比周邊雜質區域114的雜質濃度高。高濃度區域115的雜質濃度在1.0×1016cm-3~1.0×1020cm-3的範圍內，更優選在2.0×1017cm-3~1.0×1020cm-3的範圍內。
p型雜質區域113如圖1及圖2所示，形成在開口122的內側，p型雜質區域113的端部位於開口122的端部的內周側。在p型雜質區域113外周側的端部(高濃度區域115的外周側的端部)與開口122的端部b之間的區域處，周邊雜質區域114與表面電極130相接。p型雜質區域113的雜質濃度比高濃度區域115的雜質濃度低，例如在5.0×1015cm-3~4.4×1016cm-3範圍內。
周邊雜質區域114的深度比p型雜質區域113的深度深。半導體基體110的表面中的周邊雜質區域114的內周端B位於開口122的端部A的內周側，從周邊雜質區域114的內周端B到開口122的端部A的長度L1為0.01μm以上且小於30μm。周邊雜質區域114的雜質濃度比高濃度區域115低。因此，雜質濃度按照p型雜質區域113、周邊雜質區域114、高濃度區域115順序變高。
2.實施方式1的半導體裝置100中的開關的導通斷開時的載流子的情況
在說明實施方式1的半導體裝置100中的開關的導通斷開時的載流子的情況之前，首先說明習知的半導體裝置900中的開關的導通斷開時的載流子的情況。
在習知半導體裝置900中，在開關導通時，當在表面電極930與背面電極940之間施加電壓時，作為載流子的空穴在半導體基體910內從表面電極930向背面電極940移動。然後，當在表面電極930與背面電極940之間不再施加電壓並轉為開關斷開時，半導體基體910中的空穴向表面電極930移動，並且被表面電極930回收。
在外周區域A2中，殘留的空穴也朝表面電極930移動。但是，由於在外周區域A2中在半導體基體910的表面形成有絕緣層920，因此空穴向元件形成區域A1移動，並經由周邊雜質區域914被表面電極930回收。因此，周邊雜質區域914及p型雜質區域913附近電流密度增大，導致難以提升破壞耐受量。另外，由於空穴到達表面電極930需要時間，因此也會導致反向恢復時間變長。
與此相對，在實施方式1的半導體裝置100的外周區域中，(1)由於在半導體基體110上形成有複合中心，因此空穴被該複合中心回收，向元件形成區域移動的空穴變少。(2)由於半導體基體110表面中的周邊雜質區域114的內周端B位於開口122的端部a的內周側，因此與習知技術一樣，不僅空穴經由周邊雜質區域114向表面電極130移動，而且空穴經由p型雜質區域113向表面電極130移動。因此，可以有效地回收空穴。(3)由於在p型雜質區域113與周邊雜質區域114相接的區域形成有p型雜質區域113的高濃度區域115，因此能夠防止在周邊雜質區域114流動的電流的電流密度大於在p型雜質區域113流動的電流的電流密度，緩和p型雜質區域113與周邊雜質區域114之間的雜質濃度差，從而防止電流密度的增加。另外，由於從周邊雜質區域114的內周端到開口122的端部的長度S1為0.01μm以上且小於30μm，因此，如圖3的「發明結構」的波形所示，為軟恢復波形。這樣一來，就可以抑制恢復電壓，並且減小恢復電流。
3.實施方式1的半導體裝置100的效果
根據實施方式1的半導體裝置100，由於在半導體基體110內形成複合中心，並且從周邊雜質區域114的內周端到開口122的端部的長度L1為0.01μm以上且小於30μm，因此在開關的導通斷開時，包含外周區域A2在內的半導體基體110中產生的空穴等被複合中心回收，從而能夠減少到達表面電極130的電流量(減少到達表面電極130的空穴)。因此，能夠減少經由p型雜質區域113流入表面電極130的電流以及經由周邊雜質區域114流入表面電極130的電流，從而降低合流處附近的電流密度，抑制 溫度上升。這樣一來，就能夠提高破壞耐受量。此外，由於能夠降低元件形成區域A1的電流密度，所以能夠減小從周邊雜質區域114的內周端到開口122的端部的長度L1。並且，由於可以防止恢復電流急劇增大，因此可以使恢復特性保持良好，抑制恢復損耗的增大。
在實施方式1中，將從周邊雜質區域114的內周端到開口122的端部的長度L1設為0.01μm以上是因為，由於在從周邊雜質區域114的內周端到開口122的端部的長度L1小於0.01μm的情況下，周邊雜質區域114與表面電極130相接的面積較小，從周邊雜質區域114向表面電極130移動的空穴變少，難以有效地回收空穴。另外，將從周邊雜質區域114的內周端到開口122的端部的長度L1設為小於30μm是因為，由於在從周邊雜質區域114的內周端到開口122的端部的長度L1為30μm以上的情況下，周邊雜質區域114與表面電極130相接的面積變大，恢復電流急劇變大，恢復損耗也因此變大(參照圖3中的「習知結構」的波形)。
圖3是展示「習知結構」和「發明結構」的恢復電壓和恢復電流的曲線圖。其中，圖3(a)展示「習知結構」和「發明結構」的恢復電壓波形，圖3(b)展示「習知結構」和「發明結構」的恢復電流波形。在圖3中，「習知結構」(圖3中的虛線)中是除了從周邊雜質區域114的內周端到開口122的端部的長度L1為60μm這一點以外，具有與實施方式1的半導體裝置100相同的結構的半導體裝置。「發明結構」(圖3中的實線)具有與實施方式1的半導體裝置100相同的結構的半導體裝置。
如圖3(a)所示，在開關導通斷開時，在「發明結構」的恢復電壓的波形中，上升後的峰值小於「習知結構」的波形的峰值，峰值 之後的振鈴的振幅也變小。另外，如圖3(b)所示，在開關的導通斷開時，「發明結構」的恢復電流的波形與「習知結構」的波形相比，反向恢復電流大，反向恢復時間也變短。
假設在p型雜質區域113全部為高濃度區域的情況下，雖然在開關的導通斷開時能夠降低p型雜質區域的電流密度，但是由於電流容易向表面電極130急速流動，因此容易成為硬恢復，難以使恢復波形變得良好。相反，根據實施方式1的半導體裝置100，由於高濃度區域115僅形成在p型雜質區域113與周邊雜質區域114重疊的區域，因此電流容易比較緩慢地流向表面電極130，因此容易成為軟恢復，從而容易使恢復波形變得良好。
根據實施方式1的半導體裝置100，由於漂移區域112的雜質濃度處於1.0×1013cm-3~1.0×1015cm-3的範圍內，因此在開關接通斷開時能夠使恢復電流的電流密度(空穴的量)較小，而且，由於在半導體基體110內形成有複合中心，可以回收空穴，因此可以進一步減少半導體基體110的表面附近的恢復電流的電流密度。這樣一來，就能夠進一步提高破壞耐受量。
[實施方式2]
圖4是實施方式2的半導體裝置101的截面圖。圖5是實施方式2的半 導體裝置101的主要部分放大截面圖。實施方式2的半導體裝置101基本上具有與實施方式1的半導體裝置100相同的結構，但半導體基體的表面中的周邊雜質區域的內周端所處的位置與實施方式1的半導體裝置100的情況不同(參照圖4和圖5)。即，在實施方式2的半導體裝置101中， 半導體基體110的表面中的周邊雜質區域114的內周端B位於開口122的端部A的外周側。因此，周邊雜質區域114不與表面電極130相接。
p型雜質區域113延伸到開口122的外周側，並且具有與周邊雜質區域114重疊的區域。類似於實施方式1，高濃度區域115僅形成在p型雜質區域113與周邊雜質區域114重疊的區域中(嚴格地說，僅形成在重疊的區域附近)。因此，高濃度區域115也不與表面電極130接觸，而是經由p型雜質區域113的其他部分與表面電極130連接。
高濃度區域雜質濃度在1.0×1016cm-3~1.0×1020cm-3的範圍內.更優選在2.0×1017cm-3~1.0×1020cm-3的範圍內.這比p型雜質區域113的雜質濃度高，比周邊雜質區域114的雜質濃度高。因此，在實施方式2中，雜質濃度也按照p型雜質區域113、周邊雜質區域114、高濃度區域115順序變高。
像這樣，在實施方式2的半導體裝置101中，雖然半導體基體的表面中的周邊雜質區域的內周端的位置與實施方式1的半導體裝置100的情況不同，但由於在半導體基體110內形成有複合中心，而且周邊雜質區域114的內周端位於開口122的端部的外周側，並且高濃度區域115的雜質濃度在1.0×1016cm-3~1.0×1020cm-3的範圍內，因此在開關的導通斷開時，包括外周區域A2在內的半導體基體110中產生的空穴等被複合中心回收，從而能夠較少到達表面電極130的點流量。因此，能夠降低從元件形成區域A1經由p型雜質區域113流到表面電極130的電流的電流密度與從周邊雜質區域114流入p型雜質區域113並流到表面電極130的電流的電流密度想重疊的區域附近的電流密度，抑制溫度上升。這樣一來， 能夠提高破壞耐受量。進而，由於能夠降低元件形成區域A1的電流密度，所以即使周邊雜質區域114與表面電極130不相接也能夠保持破壞耐受量。而且，通過使周邊雜質區域114不與表面電極130相接，能夠抑制恢復電流的急劇增大，從而使恢復特性保持良好，抑制恢復損耗的增大。
根據實施方式2的半導體裝置101，由於p型雜質區域113延伸到開口122的外周側，所以空穴從周邊雜質區域114(高濃度區域115)通過濃度較低的p型雜質區域113流向表面電極130。因此，可以使恢復特性保持良好，抑制恢復損耗的增大。
由於實施方式2的半導體裝置101在半導體基體表面的周邊雜質區域的內周端的位置以外的點具有與實施方式1的半導體裝置100相同的結構，因此，也同樣具有與實施方式1的半導體裝置100所具有的效果中相應的效果。
以上，基於上述實施方式說明了本發明，但本發明並不限定於上述實施方式。在不脫離構思的範圍內能夠以多種方式實施，例如還能夠進行以下變形。
(1)上述各實施方式(也包括各變形例，下同)中記載的位置、連接、個數等僅為例示，可以在不損害本發明的效果的範圍內進行變更。
(2)在上述實施方式2中，雖然半導體基體110表面中的周邊雜質區域114的內周端位於開口122的端部的外周側，但本發明不限於此。也可以是半導體基體110表面中的周邊雜質區域114的內周端相對於水準方向位於與開口122的端部相同的位置。
(3)在上述各實施方式中，雖然作為半導體裝置使用了二極體，但是本發明並不限定於此。可以將半導體裝置用於MOSFET，也可以用於其他適當的半導體裝置。
(4)在上述各實施方式中，雖然僅在p型雜質區域與周邊雜質區域重疊區域形成高濃度區域，但本發明不限於此。也可以將高濃度區域形成到第二導電型雜質區域中該重疊區域以外的區域。但是，在將所有第二導電型雜質區域設為高濃度區域的情況下，從恢復特性的方面來看是不優選的，優選具有高濃度區域以外的區域。
(5)在上述各實施方式中，雖然使漂移區域雜質濃度在1.0×1013cm-3~1.0×1015cm-3的範圍內，但本發明並不限定於此。即使在除此以外的雜質濃度的情況下也可以應用本發明。
(6)在上述各實施方式中，也可以在周邊雜質區域114外周側形成p型的保護環區域。p型保護環區域的條數也可以是多條。另外，保護環的深度優選為與周邊雜質區域114的深度相同的深度。
(7)在上述各實施方式中，雖然p型雜質區域113外周端比絕緣層120的內周端A靠內側，但本發明並不限定於此。p型雜質區域113的外周端也可以比絕緣層120的內周端A靠外側(參照圖6)。
100:半導體裝置
110:半導體基體
111:低電阻半導體區域
112:漂移區域
113:p型雜質區域
114:周邊雜質區域
115:高濃度區域
116:溝道阻止區域
120:絕緣層
122:開口
130:表面電極
132:EQR電極
140:背面電極
150:保護絕緣膜
A1:元件形成區域
A2:外周區域

Claims (5)

  1. 一種半導體裝置，包括：半導體基體；絕緣層，形成於所述半導體基體的表面上，並具有使所述半導體基體的表面露出的開口；以及表面電極，在所述開口處與所述半導體基體連接，其中，所述半導體基體具有：第一導電型的漂移區域；第二導電型雜質區域，形成在所述漂移區域的表層部；以及第二導電型的周邊雜質區域，其形成在所述漂移區域的表層部中的所述第二導電型雜質區域的周緣部，並且具有與所述第二導電型雜質區域重疊的區域，並且雜質濃度高於所述第二導電型雜質區域的雜質濃度，所述第二導電型雜質區域至少形成在與所述周邊雜質區域重疊部分上，且具有雜質濃度高於所述第二導電型雜質區域中的其他區域的高濃度區域，在所述半導體基體內形成有複合中心，所述半導體基體的表面中的所述周邊雜質區域的內周端位於所述開口的端部的內周側，從所述周邊雜質區域的內周端到所述開口的端部的長度為0.01μm以上且小於30μm。
  2. 一種半導體裝置，包括：半導體基體； 絕緣層，形成於所述半導體基體的表面上，並具有使所述半導體基體的表面露出的開口；以及表面電極，在所述開口處與所述半導體基體連接，其中，所述半導體基體具有：第一導電型的漂移區域；第二導電型雜質區域，形成在所述漂移區域的表層部；以及第二導電型的周邊雜質區域，其形成在所述漂移區域的表層部中的所述第二導電型雜質區域的周緣部，並且具有與所述第二導電型雜質區域重疊的區域，並且雜質濃度高於所述第二導電型雜質區域的雜質濃度，所述第二導電型雜質區域至少形成在與所述周邊雜質區域重疊部分上，且具有雜質濃度高於所述第二導電型雜質區域中的其他區域的高濃度區域，在所述半導體基體內形成有複合中心，所述半導體基體的表面中的所述周邊雜質區域的內周端位於與所述開口的端部相同的位置上，或是位於所述開口的端部的外周側，所述高濃度區域的雜質濃度在1.0×1016cm-3~1.0×1020cm-3的範圍內。
  3. 根據請求項1或2所述的半導體裝置，其中，所述高濃度區域僅形成在所述第二導電型雜質區域與所述周邊雜質區域重疊的區域上。
  4. 根據請求項1或2所述的半導體裝置，其中，所述第二導電型雜質區域延伸到所述開口的外周側。
  5. 根據請求項1或2所述的半導體裝置，其中，所述漂移區域的雜質濃度在1.0×1013cm-3~1.0×1015cm-3的範圍內。
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