JP2008235588A - ショットキーバリアダイオード - Google Patents

Abstract

【課題】順方向の場合の抵抗が増加するのを抑制し、ショットキー接合領域の低減によるＶＦ特性劣化を防止するショットキーダイオードを提供する。
【解決手段】一導電型半導体層内部に逆導電型不純物の埋め込み領域を設ける。埋め込み領域は、アノード電極とは直接接続しないフローティング構造である。また、埋め込み領域は、逆方向電圧印加時に、埋め込み領域周囲に広がる空乏層がピンチオフする距離で配置する。埋め込み領域がフローティング構造であるので埋め込み領域と一導電型半導体層のエネルギーバンドはフラットとなり、順方向電圧印加時に埋め込み領域周囲に空乏層が広がることはなく、ショットキー接合面積を損なうことがない。
【選択図】なし

Description

本発明は、ショットキーバリアダイオードに関し、特に良好な順方向特性（低ＶＦ）と、良好な逆方向特性（低ＩＲ）とを兼ね備えたショットキーバリアダイオードに関する。

図４は、従来のショットキーバリアダイオード１１０を示す断面図である。

基板ＳＢ’はｎ＋型半導体基板１２１にｎ−型半導体層１２２を積層したものである。ｎ−型半導体層１２２の表面にはこれとショットキー接合を形成する金属層（ショットキー金属層）１２５を設ける。この金属層１２５は例えばＴｉである。更に金属層１２５全面を覆ってアノード電極１２８となるＡｌ層を設ける。半導体基板ＳＢ’外周には耐圧を確保するために高濃度のＰ型不純物を拡散したガードリング１２７が設けられ、その一部がショットキー金属層１２５とコンタクトする。基板ＳＢ’裏面はＴｉ−Ｎｉ−Ａｕなどのカソード電極１２９が設けられる（例えば、特許文献１参照。）。

また、図５に示す構造も知られている。これは、ｎ−型半導体層１２２中に高濃度のｐ型不純物によるｐ＋型不純物領域１２３を複数設けた構造である。同一符号で示す他の構成要素は図４と同様であるので説明は省略する。

このショットキーバリアダイオード（以下ＪＢＳ：Junction Barrier Schottky Diode）１２０に逆バイアスを印加すると、図５の如くｐ＋型不純物領域１２３からｎ−型半導体層１２２に空乏層ｄが広がる。隣り合うｐ＋型不純物領域１２３の離間距離をその空乏層ｄがピンチオフする幅以下に設けることで、逆バイアス印加時にショットキー接合面にかかるカソード電界を緩和しリーク電流を低減させるものである。すなわち、ショットキー金属層１２５の特性として、ＩＲ特性をそれほど考慮せずにＶＦ特性の低いものを選択することができる（例えば特許文献２参照。）。
特開平６−２２４４１０号公報 （第２頁、第２図） 特開２０００−２６１００４号公報 （第２−４頁、第１、３図）

図４に示す構造のショットキーバリアダイオード１１０の特性を決定する要因は、ｎ−型半導体層１２２とショットキー金属層１２５との仕事関数差φＢｎである。しかし、φＢｎは金属に固有の値であるため、用いる金属層１２５によりその特性はほぼ決まってしまう。

さらに、あるショットキーバリアダイオード１１０について考えた場合、φＢｎが大きくなると、ショットキーバリアダイオード１１０の順方向電圧ＶＦが高くなり、逆に逆方向電圧時のリーク電流ＩＲは低減する。すなわち順方向電圧ＶＦとリーク電流ＩＲはトレードオフの関係にある。

また、図５の如きＪＢＳ１２０ではｐ＋型不純物領域１２３とｎ−型半導体層１２２が金属層１２５およびアノード電極１２８によって同電位に接続されている。この場合のアノード接続されたｐ＋型不純物領域１２３は順方向電圧印加時にはショットキーバリアダイオードとしては機能しない領域である。つまりピンチオフを完全にするために、ｐ＋型不純物領域１２３を近接しすぎると、ｐ＋型不純物領域１２３の総面積が広くなる。つまり、同じチップサイズであった場合に、図４のショットキーバリアダイオード１１０のショットキー接合部Ｊ’と比較して、金属層１２５とｎ−型半導体層１２２とのショットキー接合部Ｊ’の面積が低減する。その上、ｐ＋型不純物領域１２３を近接しすぎると、順方向電圧ＶＦ印加時の電流の経路を狭め、装置の抵抗が増加する問題もある。

更にｐ＋型不純物領域１２３とｎ−型半導体層１２２が同電位の場合、両者のエネルギーバンドがずれることで、ｐｎ接合界面では約０．６Ｖ分の電位差が生じる。つまり順方向電圧印加時であってもｐ＋型不純物領域１２３周辺に空乏層ｄが存在し、ｐ＋型不純物領域１２３の幅の分に加えて電流の経路を狭め、抵抗成分増大を招く問題があった。

このようなショットキー接合面積の低減と抵抗成分増大によって、従来のＪＢＳ１２０では実際には順方向特性が改善されない問題があった。

またＪＢＳ１２０は、スイッチングタイムが増加する問題もある。例えば０．６Ｖを超える順方向電圧ＶＦでＪＢＳ１２０を動作させると、ｐ＋型半導体領域１２３からｎ−型半導体層１２２へキャリア（正孔）が注入される。

この状態で逆方向電圧を印加すると、ｎ−型半導体層１２２からのキャリアの引き抜きあるいは再結合を経た後、ｎ−型半導体層１２２に空乏層ｄが広がる。つまりキャリアの引き抜きあるいは再結合に要する時間（逆回復時間ｔｒｒ）の増大によりスイッチングタイムの増大によりスイッチング特性が劣化する問題もあった。

本発明はかかる課題に鑑みてなされ、一導電型半導体層と、該一導電型半導体層の一主面とショットキー接合を形成する金属層と、前記一導電型半導体層内に複数埋め込まれ、互いに離間された逆導電型の埋め込み領域と、を具備することにより解決するものである。

本実施形態によれば、第１に、埋め込み領域は、ｎ−型半導体層内に完全に埋め込まれており、金属層（ショットキー金属層）とコンタクトせず、アノード電極とも直接的に接続しない。つまり、金属層は、ｎ−型半導体層とのみコンタクトする。従来のＪＢＳでは、ｐ＋型不純物領域とその周辺の空乏層幅の分だけショットキー接合面積が低減したが、本実施形態によれば、(同じ動作領域面積で比較した場合)ショットキー面積が低減することはなく、順方向特性の向上に寄与できる。

第２に、ｎ−型半導体層に、フローティング構造のｐ型不純物領域である埋め込み領域を設けることで、埋め込み領域とｎ−型半導体層とのエネルギーバンドをフラットな状態に維持できる。これにより、順方向電圧印加時であってもｐｎ接合面に存在する空乏層を抑制でき、空乏層幅による抵抗増加を抑制できる。

第３に、埋め込み領域がアノード電極と直接的に接続されていないので、順方向電圧印加時にｐ型不純物の埋め込み領域からｎ−型半導体層への正孔の注入が起こりにくい。つまりＪＢＳと比較して、逆方向電圧印加時に、キャリアの引き抜きあるいは再結合の時間（逆回復時間ｔｒｒ）を大幅に低減できるので、逆回復時間ｔｒｒの増大の問題も改善できる。

第４に、逆方向電圧印加時には、埋め込み領域からも空乏層が広がりさらにこれがピンチオフするため、ショットキー界面に到達するカソード電界を抑制することができる。つまり、従来のＪＢＳと比較して逆方向リーク電流ＩＲの抑制効果をある程度維持したまま、順方向特性ＶＦを改善でき、リーク電流ＩＲと順方向電圧ＶＦのトレードオフを改善できる。

本発明の実施の形態を図１から図３を用いて詳細に説明する。

本実施形態のショットキーバリアダイオード１００は、一導電型半導体層１１と、金属層１２と、埋め込み領域２１と、から構成される。

図１（Ａ）を参照して、基板ＳＢは、ｎ＋型シリコン半導体基板１０上に例えばエピタキシャル成長などによりｎ−型半導体層１１を積層したものである。ｎ−型半導体層１１は、シリコン半導体層であり、一例として不純物濃度は５Ｅ１５ｃｍ^−３程度、厚みは１０μｍ程度である。

ｎ−型半導体層１１の一主面（表面）には、金属層１２を設ける。金属層は、チタン（Ｔｉ）、モリブデン（Ｍｏ）等であり、ｎ−型半導体層１１表面とショットキー接合を形成し、ショットキーバリアダイオード１００が構成される。

埋め込み領域２１は、ｎ−型半導体層１１内に埋め込まれたｐ型不純物領域であり、互いに距離Ｌで離間して複数配置される。埋め込み領域２１の不純物濃度は、例えば１Ｅ１８ｃｍ^−３程度、形状は球状である。

後に詳述するが、ｎ−型半導体層１１と金属層１２とのショットキー接合部Ｊに逆方向電圧が印加された際、ｐ型の不純物領域である埋め込み領域２１からｎ−型半導体層１１に空乏層が広がる。

隣り合う埋め込み領域２１間の距離Ｌは、このときのショットキー接合部Ｊの電界強度Ｅが、臨界電界強度Ｅｃに達する以前に、埋め込み領域２１からｎ−型半導体層１１に広がる空乏層がピンチオフし、カソード電界をシャットアウトする距離とする。

また埋め込み領域２１は、ショットキー接合部Ｊから所定の深さＤで配置される。埋め込み領域２１は、ｎ−型半導体層１１と金属層１２とのショットキー接合部Ｊより下方のｎ−型半導体層１１内に完全に埋め込まれ、金属層１２とコンタクトせず、直接的にいずれの電位も印加されることはないフローティング構造である。すなわち金属層１２はショットキー接合部Ｊの全面において、ｎ−型半導体層１１とコンタクトする。

ショットキー接合部Ｊを囲む基板ＳＢの端部には、高濃度のｐ型不純物を拡散したガードリング１８が設けられる。

金属層１２表面には、例えばアルミニウム（Ａｌ）等の金属層により、アノード電極１５が形成され、アノード電極１５と対向するｎ＋型シリコン半導体基板１０の主面（裏面）には、Ｔｉ−Ｎｉ−Ａｕなどの蒸着金属層などによりカソード電極１６が形成される。

図２および図３を参照して、本実施形態のショットキーバリアダイオード(以下ＳＢＤ)１００の動作について、従来(図５)のＪＢＳ１２０と比較して説明する。図２は、順方向電圧印加時の断面概要図であり、図２（Ａ）が本実施形態のＳＢＤ１００、図２（Ｂ）が従来のＪＢＳ１２０である。また図３は、本実施形態のＳＢＤ１００の逆方向電圧印加時の断面概要図である。

図２（Ａ）を参照して、ＳＢＤ１００に順方向電圧（アノード電極１５に正電圧）が印加されると、矢印の如く電流が流れる。

図２（Ｂ）の如く従来のＪＢＳ１２０でも、同様に矢印の如く電流が流れるが、ＪＢＳ１２０では以下の問題がある。

まず第１にｐ＋型不純物領域１２３は基板ＳＢ’の深さ（垂直方向）に延在するよう形成されており、ショットキー接合部Ｊ’から所定の深さまでの電流の経路を狭め、電流の抵抗成分が増加する問題がある。

また、ｐ＋型不純物領域１２３とｎ−型半導体層１２２が金属層１２５およびアノード電極１２８により同電位に接続されており、両者のエネルギーバンドがずれることで約０．６Ｖ分の電位差が生じる。つまり順方向電圧印加時であってもｐ＋型不純物領域１２３周辺に空乏層ｄが存在する。つまりｐ＋型不純物領域１２３の存在のみならず、空乏層ｄによっても電流の経路が狭められ、抵抗成分増大を招く問題があった。

また、本実施形態のＳＢＤ１００は、ｐ型不純物領域である埋め込み領域２１をフローティング構造とすることで、ｐ型不純物領域である埋め込み領域２１とｎ−型半導体層１２のエネルギーバンドはフラットな状態を維持できる。従って順方向電圧印加時に、埋め込み領域２１とｎ−型半導体層１２とのｐｎ接合面に空乏層が発生することはない（図２（Ａ））。これにより、図２（Ｂ）の如く従来発生していた空乏層ｄの幅による電流経路の抵抗増加を抑制できる。

第２には従来のＪＢＳ１２０では、ｐ＋型不純物領域１２３がｎ−型半導体層１２２表面に露出し、ショットキー金属層１２５とコンタクトするため、順方向電圧印加時には、ｐ＋型不純物領域１２３とその周辺に広がる空乏層ｄの幅の分のショットキー接合面積が低減してしまう。すなわち、ショットキー接合面積の低減により順方向電圧特性が劣化する問題もある。

しかし本実施形態のＳＢＤ１００では、埋め込み領域２１は、ｎ−型半導体層１２内に完全に埋め込まれており、金属層（ショットキー金属層）１２とコンタクトすることはなく、アノード電極１５と直接的に接続しない。従って、ショットキー接合部Ｊとして十分な面積を確保することができ、順方向電圧特性の劣化を抑制したまま低ＩＲ特性を実現できる。

第３に従来のＪＢＳ１２０では、約０．６Ｖより大きい順方向電圧を印加すると、ＪＢＳ１２０はｐｎ接合ダイオードとして動作し、図２（Ｂ）の如くｐ＋型不純物領域１２３からｎ−型半導体層１２２にキャリア（正孔）Ｃが注入される。

ＪＢＳ１２０をオフ状態に切り替えるために逆方向電圧を印加すると、図５のごとくｐ＋型不純物領域１２３からｎ−型半導体層１２２に空乏層ｄが広がるのであるが、このとき、ｎ−型半導体層１２２にキャリア（正孔）Ｃが蓄積されているため、このキャリアＣの流出または再結合が行われた後、空乏層ｄが広がり出す。すなわち空乏層ｄが広がる以前にキャリアＣの流出または再結合のための時間（逆回復時間：ｔｒｒ）が発生する。

このため、スイッチングタイムが増加するなどの問題がある。

しかし本実施形態では、埋め込み領域２１がアノード電極１５と直接的に接続されていないためｐｎ接合ダイオードとして動作することはなく、順方向電圧印加時に正孔の注入が起こりにくい。従って、オフ状態に切り替えるため逆方向電圧を印加した際に発生する逆回復時間ｔｒｒを従来のＪＢＳ１２０と比較して大幅に短縮できる。つまり低いリーク電流ＩＲ特性を有しながら逆回復時間ｔｒｒ損失の増大の問題も改善できる。

次に図３を参照して、逆方向電圧印加時の動作について説明する。

ＳＢＤ１００に逆方向電圧（カソード電極１６に正電圧）が印加されると、ショットキー接合部Ｊ全面からｎ−型半導体層１１に空乏層ｄが広がるとともに、埋め込み領域２１からも周囲のｎ−型半導体層１１に空乏層ｄが広がり、埋め込み領域２１間において空乏層ｄがピンチオフする。そして空乏層ｄ内の電界によって基板ＳＢの垂直方向のカソード電界をシャットアウトすることで、ショットキー界面の電界を緩和し、ひいてはリーク電流を低減するとともに、所定の耐圧を確保する。

つまり、従来のＪＢＳ１２０と比較して逆方向リーク電流ＩＲの抑制効果を維持したまま、順方向特性ＶＦを改善でき、リーク電流ＩＲと順方向電圧ＶＦのトレードオフを改善できる。

本発明のショットキーバリアダイオードを説明するための断面図である。 本発明および従来のショットキーバリアダイオードを説明するための断面図である。 本発明のショットキーバリアダイオードを説明するための断面図である。 従来のショットキーバリアダイオードを説明するための断面図である。 従来のショットキーバリアダイオードを説明するための断面図である。

符号の説明

１０ ｎ＋型シリコン半導体基板
１１ ｎ−型半導体層
１２ （ショットキー）金属層
１５ アノード電極
１６ カソード電極
１８ ガードリング
２１ 埋め込み領域
１００ ショットキーバリアダイオード（ＳＢＤ）
１１０ ショットキーバリアダイオード
１２０ ショットキーバリアダイオード（ＪＢＳ）
１２１ ｎ＋型シリコン半導体基板
１２２ ｎ−型半導体層
１２３ ｐ＋型不純物領域
１２５ （ショットキー）金属層
１２７ ガードリング
１２８ アノード電極
１２９ カソード電極
ＳＢ、ＳＢ’ 半導体基板
ｄ 空乏層

Claims (5)

1. 一導電型半導体層と、
   該一導電型半導体層の一主面とショットキー接合を形成する金属層と、
   前記一導電型半導体層内に複数埋め込まれ、互いに離間された逆導電型の埋め込み領域と、
   を具備することを特徴とするショットキーバリアダイオード。
2. 隣り合う前記埋め込み領域は、前記ショットキー接合に逆方向電圧が印加された際、該埋め込み領域から前記一導電型半導体層に広がる空乏層がピンチオフする距離で離間されることを特徴とする請求項１に記載のショットキーバリアダイオード。
3. 前記埋め込み領域はフローティング構造であることを特徴とする請求項１に記載のショットキーバリアダイオード。
4. 前記埋め込み領域は、前記一導電型半導体層と前記金属層とのショットキー接合部より下方に埋め込まれ、前記金属層とコンタクトしないことを特徴とする請求項１に記載のショットキーバリアダイオード。
5. 前記一導電型半導体層は、シリコン半導体層であることを特徴とする請求項１に記載のショットキーバリアダイオード。