CN101276845A

CN101276845A - 半导体装置

Info

Publication number: CN101276845A
Application number: CNA2008100865472A
Authority: CN
Inventors: 三好诚二; 冈田哲也
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-03-28
Filing date: 2008-03-20
Publication date: 2008-10-01
Also published as: US20080237807A1; JP2008244312A

Abstract

一种半导体装置，在半导体基板的第一主面上设置电导率调制型元件的半导体装置(如pn结二极管)中，为缩短反向回复时间，若降低p型杂质区域的杂质浓度，则产生空穴的注入减少，某一电流点的正向电压值增大的问题。本发明中，使第二电极与半导体基板选择性接触。即在半导体基板的第二主面上设置具有开口部的绝缘膜，在绝缘膜上设置第二电极。第二电极经开口部与半导体基板的第二主面接触。使开口部总面积约为半导体基板第二主面总面积的二分之一。由此，由于绝缘膜少数载流子(空穴)的脱离被阻止，在第二电极附近减少少数载流子的消失。故由于电导率调制效果提高，为了缩短反向回复时间而降低p型杂质区域的杂质浓度的结构也可以降低正向电压。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，特别是涉及一种能够降低正向电压的半导体装置。

背景技术

图7是表示现有的半导体装置的一例的pn结二极管60的剖面图。

pn结二极管60在n+型硅半导体基板51上层叠n-型半导体层52，在n-型半导体层52的表面设置扩散高浓度p型杂质等的p型杂质区域53。在p型杂质区域53的表面设置阳极55，n+型硅半导体基板51的背面的整个面上设置阴极58(例如参照专利文献1)。

专利文献1 JP特开平10-335679号公报(第20页、第39图)

在将开关时间高速化的pn结二极管(Fast Recovery Diode：FRD)中，需要缩短直到将积蓄的电荷量Qrr放出的时间，即反向回复时间trr。

作为缩短反向回复时间trr的方法，考虑以下的方式。即，降低p型杂质区域53的杂质浓度，减少向成为漂移层的n-型半导体层52注入的空穴注入量。

但是，如果降低p型杂质区域53的杂质浓度，则n-型半导体层52中的载流子(空穴)的积存量必然会减少，导致电导率调制效果的降低。因此，产生额定电流附近的正向电压VF增大的问题。

发明内容

本发明是鉴于上述课题而开发的，本发明具有：具有第一主面和第二主面的半导体基板，设置在所述第一主面的电导率调制型的元件区域，设置在所述第一主面侧、与所述元件区域连接的第一电极，设置在所述第二主面的绝缘膜，选择性地设置在该绝缘膜的多个开口部，覆盖所述绝缘膜而设置、经由该开口部与所述半导体基板的所述第二主面接触的第二电极。

根据本实施例，第一，在半导体基板的第一主面设置有电导率调制型元件和第一电极(表面电极)，在第二主面设置有第二电极(背面电极)的半导体装置中，通过在覆盖第二主面的绝缘膜中设置开口部使设置在绝缘膜上的第二电极和半导体基板接触，可减少第二电极的接触面积，在第二主面附近少数载流子(空穴)的消失减少，可增加载流子(空穴)的存储。

由此，为了减少反向回复时间trr，由于减少p型杂质区域的杂质浓度的结构也可以在第二主面附近增加电导率调制效果，故可防止在额定电流附近的正向电压VF增大。

第二，通过使第二电极的接触(开口部)总面积为半导体基板的第二主面的35％～80％左右，由第二电极附近的少数载流子的存储引起的正向电压VF的降低效果能够超过电流路径的狭小化引起的阻抗增加的部分。因此，能够在现有结构中在正向电压VF增大的额定电流附近，降低正向电压VF。

第三，由于多个开口部是正六角形的等同图案，且以互相均等的距离分开，故载流子不会集中于一个地方而可均匀地脱离，另外，可使电流的路径均匀。

附图说明

图1(A)～(C)是说明本发明的半导体装置的平面图；

图2是说明本发明的半导体装置的剖面图；

图3是说明本发明的半导体装置的扩大剖面图；

图4是说明本发明的半导体装置的特性图；

图5是说明本发明的半导体装置的特性图；

图6是说明本发明的半导体装置的特性图；

图7是说明现有的半导体装置的剖面图；

附图标记说明

1 n+型硅半导体基板

2 n-型半导体层

3 p型杂质区域

4 绝缘膜

5 第一电极

6 绝缘膜

7 开口部

8 第二电极

11 防护圈

12 环状部

20 半导体装置

30 支承材料

51 n+型硅半导体基板

52 n-型半导体层

53 p型杂质区域

54 绝缘膜

55 阳极

58 阴极

60 pn结二极管

SB 半导体基板

E 元件区域

具体实施方式

下面，参照图1～图6，以pn结二极管为例详细说明本发明的实施例。

本实施例的半导体装置20由半导体基板SB、元件区域E、第一电极5、绝缘膜6、开口部7、第二电极8构成。

图1是表示本实施例的半导体装置20的图，图1(A)是半导体装置20的第一主面侧的平面图，图1(B)是第二主面侧的绝缘膜6的平面图，图1(C)是半导体装置20的第二主面侧的设置有第二电极8的平面图。另外，在图1(A)中省略第一电极和第一主面侧的绝缘膜。

半导体基板SB，例如在n+型硅半导体基板上，例如通过外延生长等设置n-型半导体层，具有第一主面和第二主面。

参照图1(A)，在半导体基板SB(n-型半导体层2)的第一主面侧，设置p型杂质区域3，将n型半导体基板SB设置为作为漂移层的电导率调制型的元件区域E。另外，包围p型杂质区域3的外侧，分别设置作为高浓度的p型及n型杂质区域的防护圈11和环状部12。

在此，作为一例，在元件区域E上形成pn结二极管。元件区域E是指半导体装置20实际上动作的区域，在本实施例中，例如使之为防护圈11内侧的区域。后文将记述，在半导体基板SB的第一主面侧上设置第一电极。

如图1(B)，在半导体基板SB的第二主面侧的整个面上设置绝缘膜6。绝缘膜6例如为氧化膜，选择性地设置多个开口部7。

各开口部7为等同的形状(大小)，以从开口部7的中心部的距离互相均等的距离而分开设置。开口部7的形状是正六边形。开口部7的总面积是半导体基板SB的第二主面的35％～80％。

作为一例，半导体基板SB的第二主面的面积(芯片尺寸)，例如为3mm见方左右的情况下，一个开口部的面积大约为1000μm²左右，分别间隔15μm左右而设置。

参照图1(C)，第二电极8覆盖绝缘膜6设置在第二主面侧，经由虚线所示的开口部7与半导体基板SB的第二主面(n+型硅半导体基板)接触。第二电极8是半导体装置20的背面电极，在此为阴电极。

第二电极8是从第二主面侧的Ti-Ni-Ag的多层金属结构。芯片尺寸为0.6mm见方以上时，若在引线架等支承材料和半导体装置(半导体芯片)20的粘合中采用共晶体，则容易不均匀，由于振动会产生破裂，这些都是不希望发生的。在此，希望在芯片尺寸大的情况下通过粘合材料粘合。

另外，例如在芯片尺寸为小于0.6mm见方时，可将引线架等支承材料和半导体装置20以共晶体粘合，此时的第二电极8从第二主面侧采用NiCr-Au的多层金属结构，与支承材料(例如铜(Cu))以共晶体粘合。

图2是图1的a-a线剖面图。另外，图1(C)中，表示将半导体装置20粘合在支承材料30上的情况。

半导体基板SB，在n+型硅半导体基板1上，例如通过外延生长等设置n-型半导体层2。

在半导体基板SB的第一主面侧(n-型半导体层2表面)，设置p型杂质区域3。进而，设置有p型杂质区域3部分开口的氧化膜等的绝缘膜4，设置与p型杂质区域3接触的第一电极5。第一电极5是由铝(Al)层等构成的表面电极，在此为阳极。

在第二主面侧覆盖设有开口部7的绝缘膜6而设置第二电极8。由此，第二电极8和半导体基板SB的总的接触面积，成为半导体基板SB的面积的35％～80％。但是，第二电极8和引线架等支承材料30的粘合面积，可维持半导体基板SB的面积(芯片尺寸)，可确保如现有结构的粘合强度。

本实施例中，通过降低第二电极8与半导体基板SB的接触面积，可在第二电极8附近减少少数载流子(空穴)的消失，提高电导率调制效果。

图3是向半导体装置20施加正向电压VF时，第二电极8附近的扩大剖面图。

若向第一电极(阳极)5施加正电位，向第二电极8(阴极)施加负电位，则从p型杂质区域3向n-型半导体层2产生空穴的注入，n-型半导体层2(漂移层)的电导率被调制，且半导体装置20导通，电流从第一电极5向第二电极8流动。

此时，在第二电极8附近，绝缘膜6的开口部7附近的少数载流子(空穴)从第二电极8中脱离，在不形成开口部7的开口部7的周边被绝缘膜6阻挡的少数载流子(空穴)积存。其结果是，增加电导率调制效果，降低正向电压VF。

即，为了减少反向回复时间trr，降低p型杂质区域3的杂质浓度的pn结二极管结构，也可以在第二电极8附近提高电导率调制效果。

图4和图5表示p型杂质区域3的杂质浓度的正向电压VF-正向电流IF特性。

图4表示关于现有结构(图7)的2种杂质浓度的正向电压VF-正向电流IF特性，虚线是p型杂质区域3的杂质浓度为2.5E18cm^-3的情况，实线是p型杂质区域3的杂质浓度为1.0E15cm^-3的情况。

由此可知，正向电流IF在5(A)的情况下，通过降低p型杂质区域3的杂质浓度，正向电压VF增加0.3V左右。

图5是将现有结构和本实施例的结构中的正向电流IF-正向电压VF特性进行比较的图。虚线与现有结构相同，表示第二电极与半导体基板SB的整个面接触的情况，实线与本实施例相同，第二电极8与半导体基板SB的接触面积，为半导体基板SB的总面积的二分之一。另外，p型杂质区域的杂质浓度是图4所示的1.0E15cm^-3的情况。

这样，根据本实施例，通过降低第二电极8与半导体基板SB的接触面积(例如为芯片总面积的二分之一)，正向电流IF大约为0.1A以上的情况下，与相同正向电流IF下的以往的正向电压VF相比，可降低。

图4中，使p型杂质区域的浓度为低浓度时，正向电流IF直到大约为1A的区域，正向电压VF也低(低VF)，在正向电流IF超过大约1A的区域，相同正向电流IF下的正向电压VF增大(图4)。

但是，本实施例中通过减少接触面积，在正向电流IF为大约0.1A以上的区域，使正向电压VF逆转，可降低相同正向电流IF下的正向电压VF值。另外，正向电流IF大约为0.1A以下时，将以相同杂质浓度在整个面设置第二电极的情况和在其二分之一的面积设置的情况做比较，在第二电极(阴极电极)整个面上接触更好。

与p型杂质区域是高浓度(图4)的情况相比，低浓度时正向电流IF大约为1A以下，为低VF(图4)，正向电压VF增大，即使为0.1A以下(图5)也可使之与现有结构(p型杂质区域为高浓度，第二电极以整个面接触的pn结二极管110)相比为低VF。

另外，由于绝缘膜6使电流路径狭小化，故电流的阻抗多少有所增加，但通过适当地选择开口部7的面积和配置，可得到超过电流的阻抗增加部分的电导率调制效果。

图6是表示开口部7的开口率与正向电压VF的关系的图。横轴是表示开口部7的总面积相对于第二主面的面积的比例的开口率“％”，纵轴是在各开口率下的正向电压VF〔V〕。

由此，开口部7的总面积是半导体基板SB的第二主面的总面积的二分之一的情况下，最能实现正向电压VF的降低。

以上，本实施例中，以在元件区域E上形成有pn结二极管(FRD)的半导体装置20为例，但并不限于此。例如，如果是双极晶体管或IGBT等，只要是在元件区域E形成有电导率调制型元件的半导体装置，也同样可以实施。

Claims

1.一种半导体装置，其特征在于，具有：

具有第一主面和第二主面的半导体基板，

设置在所述第一主面的电导率调制型的元件区域，

设置在所述第一主面侧与所述元件区域连接的第一电极，

设置在所述第二主面的绝缘膜，

选择性地设置在该绝缘膜的多个开口部，

覆盖所述绝缘膜而设置，经由该开口部与所述半导体基板的所述第二主面接触的第二电极。

2.如权利要求1所述的半导体装置，其特征在于，所述开口部的总面积是相对于所述第二主面的35％～80％。

3.如权利要求1所述的半导体装置，其特征在于，所述开口部具有等同的形状、且以互相均等的距离分开设置。

4.如权利要求1所述的半导体装置，其特征在于，所述开口部是正六边形。