TWI870961B - 半導體裝置 - Google Patents
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Abstract
一種半導體裝置包括一半導體基底、一鰭狀結構、一第一半導體線以及一第二半導體線。鰭狀結構設置於半導體基底上。鰭狀結構包括一半導體鰭、一介電層以及一阻障層。介電層設置於半導體鰭上，阻障層於半導體基底的一厚度方向上設置於介電層與半導體鰭之間，且阻障層包括一III-V族化合物半導體層。第一半導體線設置於鰭狀結構之上。第二半導體線設置於第一半導體線之上。第一半導體線於半導體基底的厚度方向上設置於第二半導體線與鰭狀結構之間，第一半導體線與第二半導體線互相分離，且第一半導體線直接接觸介電層。
Description
本發明係關於一種半導體裝置以及其製作方法，尤指一種具有多個半導線的半導體裝置以及其製作方法。
隨著半導體元件技術持續發展，使用傳統平面式(planar)的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程難以持續微縮，因此，習知技術提出以立體或非平面(non-planar)多閘極電晶體元件來取代平面式電晶體元件之解決途徑。舉例來說，雙閘極(dual-gate)鰭式場效電晶體(Fin Field effect transistor，以下簡稱為FinFET)元件、三閘極(tri-gate) FinFET元件、以及Ω(omega)式FinFET元件等都已被提出。此外，近來更發展出利用奈米線作為通道的全閘極(gate-all-around，GAA)電晶體元件，作為繼續提昇元件積集度與元件效能的方案。然而，在GAA的設計概念下，仍需經由製程或/及結構上的設計來進一步改善製程良率或/及半導體裝置的電性表現。
本發明提供了一種半導體裝置以及其製作方法，利用於介電層中形成開口而暴露出部分的半導體基底，使得半導體層可自被開口暴露的半導體基底成長而形成在介電層上，藉此方式可於介電層上形成品質較佳的半導體層，進而達到改善製程良率或/及半導體裝置電性表現的效果。
根據本發明之一實施例，本發明提供了一種半導體裝置的製作方法，包括下列步驟。於一半導體基底上形成一介電層。形成一開口貫穿介電層而暴露出半導體基底的一部分。於介電層上形成一堆疊結構，且堆疊結構包括一第一半導體層、一犧牲層以及一第二半導體層。第一半導體層部分形成於開口中且部分形成於介電層上，犧牲層形成於第一半導體層上，而第二半導體層形成於犧牲層上。進行一圖案化製程，用以於半導體基底上形成至少一鰭狀結構。堆疊結構被圖案化製程圖案化，且鰭狀結構包括第一半導體層的一部分、犧牲層的一部分以及第二半導體層的一部分。進行一蝕刻製程，用以移除鰭狀結構中的犧牲層。鰭狀結構中的第一半導體層被蝕刻製程蝕刻而成為一第一半導體線，且鰭狀結構中的第二半導體層被蝕刻製程蝕刻而成為一第二半導體線。
根據本發明之一實施例，本發明還提供了一種半導體裝置，包括一半導體基底、一鰭狀結構、一第一半導體線以及一第二半導體線。鰭狀結構設置於半導體基底上。鰭狀結構包括一半導體鰭、一介電層以及一阻障層。介電層設置於半導體鰭上，阻障層於半導體基底的一厚度方向上設置於介電層與半導體鰭之間，且阻障層包括一III-V族化合物半導體層。第一半導體線設置於鰭狀結構之上。第二半導體線設置於第一半導體線之上。第一半導體線於半導體基底的厚度方向上設置於第二半導體線與鰭狀結構之間，第一半導體線與第二半導體線互相分離，且第一半導體線直接接觸介電層。
以下本發明的詳細描述已披露足夠細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式以及細節上的各種改變與修改。
在進一步的描述各實施例之前，以下先針對全文中使用的特定用語進行說明。
用語“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物上而且還包括在某物上且其間具有其他居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
用語“蝕刻”在本文中通常用來描述用以圖案化材料的製程，使得在蝕刻完成後的材料的至少一部分能被留下。與此相反的是，當“移除”材料時，基本上所有的材料可在過程中被除去。然而，在一些實施例中，“移除”可被認為是一個廣義的用語而可包括蝕刻。
在下文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。
請參閱第1圖。第1圖所繪示為本發明第一實施例之半導體裝置的示意圖。如第1圖所示，本實施例提供一種半導體裝置101，其包括一半導體基底10、一鰭狀結構(例如第1圖中所示的一第二鰭狀結構FS2)、一第一半導體線(semiconductor wire)16W以及一第二半導體線20W。第二鰭狀結構FS2設置於半導體基底10上。第二鰭狀結構FS2包括一半導體鰭10F、一阻障層12以及一介電層14。介電層14設置於半導體鰭10F上，而阻障層12於半導體基底10的一厚度方向(例如第1圖中所示的一第三方向D3)上設置於介電層14與半導體鰭10F之間。第一半導體線16W設置於第二鰭狀結構FS2之上。第二半導體線20W設置於第一半導體線16W之上。第一半導體線16W於半導體基底10的厚度方向(例如第三方向D3)上設置於第二半導體線(20W)與第二鰭狀結構FS2之間。
進一步說明，在一些實施例中，半導體裝置101可包括複數個第二鰭狀結構FS2、複數條第一半導體線16W以及複數條第二半導體線20W。各第二鰭狀結構FS2可沿一第一方向D1延伸，而多個第二鰭狀結構FS2可沿一第二方向D2重複排列設置。各第一半導體線16W可沿第一方向D1延伸，且各第一半導體線16W可於第三方向D3上設置於對應的第二鰭狀結構FS2之上。各第二半導體線20W可沿第一方向D1延伸，且各第二半導體線20W可於第三方向D3上設置於對應的第二鰭狀結構FS2以及對應的第一半導體線16W之上。換句話說，各第一半導體線16W的延伸方向、各第二半導體線20W的延伸方向以及各第二鰭狀結構FS2的延伸方向可彼此互相平行且與半導體基底10的厚度方向(例如第三方向D3)正交，但並不以此為限。
此外，在一些實施例中，半導體裝置101可更包括一隔離結構36、一閘極介電層38以及一閘極結構GS。隔離結構36可設置於相鄰的第二鰭狀結構FS2之間，且隔離結構36可覆蓋第二鰭狀結構FS2的側壁。閘極介電層38可設置於各第一半導體線16W以及各第二半導體線20W上，而閘極結構GS可沿第二方向D2延伸並設置於閘極介電層38上。在一些實施例中，閘極結構GS以及閘極介電層38可環繞互相分離的半導體線(例如互相分離的第一半導體線16W與第二半導體線20W)，藉此形成全閘極(gate-all-around，GAA)電晶體結構，但並不以此為限。此外，在一些實施例中，半導體裝置101可更包括複數個第三半導體線24W，各第三半導體線24W可沿第一方向D1延伸，且各第三半導體線24W可於第三方向D3上設置於對應的第二鰭狀結構FS2以及對應的第二半導體線20W之上。換句話說，各第二鰭狀結構FS2上方可堆疊設置多個互相分離的半導體線(例如互相分離的第一半導體線16W、第二半導體線20W以及第三半導體線24W)，藉此增加閘極結構GS覆蓋之半導體線的總表面積，進而達到提升半導體裝置101電性表現的效果。
在一些實施例中，半導體基底10可包括由III-V族化合物半導體材料所形成的基底，例如氮化鎵(gallium nitride，GaN)基底、砷化鎵(gallium arsenide，GaAs)基底、磷化銦(indium phosphide，InP)基底或由其他適合之III-V族化合物半導體材料所形成的基底，但並不以此為限。在一些實施例中，半導體基底10可包括一基礎基底(例如矽基底)以及形成於其上的III-V族化合物半導體材料層。在一些實施例中，各第二鰭狀結構FS2中的半導體鰭10F可與半導體基底10直接相連，且半導體鰭10F的材料組成可與半導體基底10的材料組成相同，但並不以此為限。舉例來說，半導體鰭10F可藉由對半導體基底10進行部分蝕刻而形成，故半導體鰭10F亦可被視為半導體基底10的一部分而具有相同的材料組成，但並不以此為限。此外，各第二鰭狀結構FS2中的阻障層12可包括一III-V族化合物半導體層或由其他適合的阻障材料所形成的阻障層。值得說明的是，在一些實施例中，阻障層12可用以於形成介電層14的製程中保護半導體基底10，避免半導體基底10的材料受形成介電層14的製程影響而間接影響到後續於半導體基底10上形成其他半導體層的品質，而阻障層12較佳可利用磊晶成長製程形成於半導體基底10上，故阻障層12可包括不同於半導體基底10的III-V族化合物材料，但並不以此為限。舉例來說，阻障層12的材料可包括氮化鋁鎵(aluminum gallium nitride，AlGaN)、砷化鋁鎵(aluminum gallium arsenide，AlGaAs)、砷化銦鎵(indium gallium arsenide，InGaAs)或其他適合的III-V族化合物材料。因此，阻障層12的材料組成可不同於介電層14的材料組成以及半導體鰭10F的材料組成，但並不以此為限。
在一些實施例中，介電層14的材料可包括氧化物(例如氧化鋁、氧化矽)、氮化物、氮氧化物或其他適合的介電材料。值得說明的是，在一些實施例中，第一半導體線16W可直接接觸介電層14，故部分的介電層14亦可被用作閘極介電層，但並不以此為限。在此狀況下，介電層14的材料可與閘極介電層38的材料相同，但並不以此為限。此外，隔離結構36可包括單層或多層的絕緣材料例如氧化矽、氮化矽、氮氧化矽，但並不以此為限。第一半導體線16W、第二半導體線20W以及第三半導體線24W可分別包括III-V族化合物半導體材料，例如氮化鎵、砷化鎵、磷化銦或其他適合之III-V族化合物半導體材料。值得說明的是，在一些實施例中，第一半導體線16W可由對自半導體基底10上以磊晶成長方式形成的半導體層進行圖案化而形成，故第一半導體線16W的材料組成可與半導體鰭10F的材料組成以及半導體基底10的材料組成相同，但並不以此為限。此外，在考量製程簡化的狀況下，第一半導體線16W、第二半導體線20W以及第三半導體線24W可由相同的半導體材料所形成，藉此可簡化對應的蝕刻步驟，但並不以此為限。在一些實施例中，亦可視需要以不同的半導體材料分別形成第一半導體線16W、第二半導體線20W或/及第三半導體線24W。視需要，第一半導體線16W、第二半導體線20W或/及第三半導體線24W的剖面可為正圓形、橢圓形、正方形、長方形、三角形、或菱形等。
在一些實施例中，閘極介電層38可包括氧化矽、氮氧化矽、高介電常數(high dielectric constant，high-k)材料或其他適合之介電材料。上述之高介電常數材料可包括例如氧化鉿(hafnium oxide, HfO
2)、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO
4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al
2O
3)、氧化鉭(tantalum oxide, Ta
2O
5)、氧化鋯(zirconium oxide, ZrO
2)或其他適合之高介電常數材料。此外，閘極結構GS可包括單層或多層的導電材料。舉例來說，閘極結構GS可包括一功函數層40以及一導電層42設置於功函數層40上。閘極介電層38可共形地(conformally)形成於第一半導體線16W、第二半導體線20W以及第三半導體線24W上，而功函數層40可大體上共形地形成於閘極介電層38以及隔離結構36上。功函數層40可包括氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、鋁鈦合金(titanium aluminide，TiAl)、碳化鈦鋁(titanium aluminum carbide，TiAlC)或其他適合之N型或/及P型功函數材料，而導電層42可包括一低電阻金屬材料例如鋁、鎢、銅、鈦鋁合金或其他適合之低電阻金屬導電材料，但並不以此為限。
請參閱第2圖至第13圖，並請一併參閱第1圖。第2圖至第13圖所繪示為本實施例之半導體裝置101的製作方法示意圖，其中第3圖繪示了第2圖之後的狀況示意圖，第4圖繪示了第3圖之後的狀況示意圖，第5圖繪示了第4圖之後的狀況示意圖，第6圖繪示了第5圖之後的狀況示意圖，第7圖繪示了第6圖之後的狀況示意圖，第8圖繪示了第7圖之後的狀況示意圖，第9圖繪示了第8圖之後的狀況示意圖，第10圖繪示了第9圖之後的狀況示意圖，第11圖繪示了第10圖之後的狀況示意圖，第12圖繪示了第11圖之後的狀況示意圖，第13圖繪示了第12圖的狀況下於另一方向上(例如於第一方向D1上)的剖視狀況示意圖，而第1圖可被視為繪示了第12圖之後的狀況示意圖。本實施例之半導體裝置101的製作方法可包括但並不限於下列步驟。首先，如第2圖所示，提供半導體基底10，並於半導體基底10上形成介電層14。在一些實施例中，可於形成介電層14之前，於半導體基底10上形成阻障層12。換句話說，介電層14可形成於阻障層12上，而阻障層12可位於介電層14與半導體基底10之間。然後，如第2圖至第3圖所示，形成複數個開口OP，各開口OP可貫穿介電層14而暴露出半導體基底10的一部分。當具有阻障層12位於介電層14與半導體基底10之間的狀況下，各開口OP可更貫穿阻障層12而暴露出半導體基底10的一部分，但並不以此為限。在一些實施例中，開口OP可藉由圖案化製程例如微影製程所形成，而在此圖案化製程中可利用單一或多個蝕刻步驟分別蝕刻介電層14與阻障層12。介電層14與阻障層12可被蝕刻成為複數個圖案化介電層14A與複數個圖案化阻障層12A，且各圖案化介電層14A與各圖案化阻障層12A於第三方向D3上可大體上彼此重疊，但並不以此為限。
然後，如第4圖至第5圖所示，於介電層14上形成一堆疊結構MS，且堆疊結構MS包括一第一半導體層16、一犧牲層(例如第5圖中所示的第一犧牲層18)以及一第二半導體層20。第一半導體層16可部分形成於開口OP中且部分形成於介電層14上，第一犧牲層18可形成於第一半導體層16上，而第二半導體層20可形成於第一犧牲層18上。在一些實施例中，第一半導體層16可由對被各開口OP暴露的半導體基底10的部分進行一磊晶成長製程而形成，故各開口OP可被第一半導體層16填滿，但並不以此為限。此外，在一些實施例中，第一半導體層16的材料組成可與半導體基底10的材料組成相同，但並不以此為限。在一些實施例中，亦可視需要以不同的材料或/及製程方式來形成第一半導體層16。如第4圖所示，當以磊晶成長製程形成第一半導體層16時，為了確保形成於介電層14上的第一半導體層16具有足夠的厚度，通常會使第一半導體層16形成較厚，但在此狀況下第一半導體層16的表面平整度較差，故可於形成第一犧牲層18之前，對第一半導體層16進行一平坦化製程91，例如化學機械研磨(chemical mechanical polishing，CMP)製程或其他適合的平坦化方法，用以平坦化第一半導體層16的上表面並控制第一半導體層16於介電層14上的厚度。換句話說，第一半導體層16的一部分可於平坦化製程91後保留在介電層14上。
在一些實施例中，堆疊結構MS可包括複數個半導體層/犧牲層對(semiconductor layer/sacrificial layer pair)於第三方向D3上堆疊設置，而此半導體層/犧牲層對的數量可對應所需形成的半導體線的數量而進行調整。舉例來說，堆疊結構MS可更包括一第二犧牲層22、一第三半導體層24以及一第三犧牲層26，第二犧牲層22可形成於第二半導體層20上，第三半導體層24可形成於第二犧牲層22上，而第三犧牲層26可形成於第三半導體層24上。在一些實施例中，可利用磊晶成長或其他適合的成膜製程來形成上述的第一犧牲層18、第二半導體層20、第二犧牲層22、第三半導體層24以及一第三犧牲層26。因此，第一半導體層16、第二半導體層20以及第三半導體層24可包括III-V族化合物半導體材料例如氮化鎵、砷化鎵、磷化銦或其他適合之III-V族化合物半導體材料，而第一犧牲層18、第二犧牲層22以及第三犧牲層26可包括氮化鋁鎵、砷化鋁鎵、砷化銦鎵或其他適合的III-V族化合物材料，但並不以此為限。在一些實施例中，亦可視需要以其他適合的材料或/其他適合的製程方式來形成堆疊結構MS中的各半導體層與各犧牲層。值得說明的是，為了於後續順利進行移除各犧牲層的蝕刻製程，第一半導體層16、第二半導體層20以及第三半導體層24較佳係由相同的半導體材料所形成，第一犧牲層18、第二犧牲層22以及第三犧牲層26較佳係由相同的材料所形成，且堆疊結構MS中的各半導體層的材料與各犧牲層的材料之間須對用以移除各犧牲層的蝕刻製程有較佳的蝕刻選擇比，但並不以此為限。換句話說，堆疊結構MS中的各半導體層的材料與各犧牲層的材料可具有較適合的搭配組合，用以確保後續的製程進行狀況。舉例來說，當第一半導體層16、第二半導體層20以及第三半導體層24是由氮化鎵形成時，第一犧牲層18、第二犧牲層22以及第三犧牲層26較佳係由氮化鋁鎵所形成；當第一半導體層16、第二半導體層20以及第三半導體層24是由砷化鎵形成時，第一犧牲層18、第二犧牲層22以及第三犧牲層26較佳係由砷化鋁鎵所形成；當第一半導體層16、第二半導體層20以及第三半導體層24是由磷化銦形成時，第一犧牲層18、第二犧牲層22以及第三犧牲層26較佳係由砷化銦鎵所形成，但並不以此為限。
然後，如第6圖至第8圖所示，進行一圖案化製程92，用以於半導體基底10上形成複數個鰭狀結構(例如第8圖所示的第一鰭狀結構FS1)。在一些實施例中，可利用多重圖案化製程例如自對準雙重圖案化(self-aligned double patterning，SADP)製程來形成第一鰭狀結構FS1，但並不以此為限。舉例來說，可於堆疊結構MS上形成一硬遮罩HM，並於硬遮罩HM上形成複數個芯線(mandrel)32。然後，於各芯線32的側壁上形成側壁子34，並於側壁子34形成之後將芯線32移除，而利用側壁子34進行圖案化製程92。在一些實施例中，可先將側壁子34的圖案轉移至硬遮罩HM，再利用硬遮罩HM當作蝕刻遮罩對堆疊結構MS、圖案化介電層14A、圖案化阻障層12A以及半導體基底10進行蝕刻而形成第一鰭狀結構FS1。然而，本實施例的第一鰭狀結構FS1的製作方法並不以上述的方式為限，而可視需要以其他適合的圖案化方式形成第一鰭狀結構FS1。值得說明的是，當利用側壁子34進行圖案化製程92時，需控制各芯線32的形成位置與大小，藉此確保形成於芯線32的側壁上的側壁子34可於第三方向D3上未與開口OP中的第一半導體層16重疊。換句話說，各芯線32於第三方向D3上可僅為於開口OP之外的區域，且各芯線32於第三方向D3上的投影面積可小於各圖案化介電層14A於第三方向D3上的投影面積。此外，在一些實施例中，芯線32的材料可包括介電材料例如有機介電層(organic dielectric layer，ODL)或其他適合的材料，而硬遮罩HM可包括單層或多層的遮罩材料。舉例來說，硬遮罩HM可包括堆疊的第一硬遮罩層28與第二硬遮罩層30，而第一硬遮罩層28與第二硬遮罩層30可分別為不同的導電材料或/及絕緣材料所形成，例如氧化矽、氮化矽、氮氧化矽、非晶矽或多晶矽等，但並不以此為限。此外，側壁子34可包括氧化矽或其他適合之與芯線32以及硬遮罩HM之間具有較佳蝕刻選擇比的材料。
在一些實施例中，圖案化製程92可包括一個或多個非等向性蝕刻步驟分別對堆疊結構MS中的各層、圖案化介電層14A、圖案化阻障層12A以及半導體基底10進行蝕刻，但並不以此為限。因此，堆疊結構MS、圖案化介電層14A、圖案化阻障層12A以及半導體基底10可被圖案化製程92圖案化而成為多個第一鰭狀結構FS1，而各開口OP中的第一半導體層16可被圖案化製程92完全移除。各第一鰭狀結構FS1可包括第二硬遮罩層30的一部分、第一硬遮罩層28的一部分、第三犧牲層26的一部分、第三半導體層24的一部分、第二犧牲層22的一部分、第二半導體層20的一部分、第一犧牲層18的一部分、第一半導體層16的一部分、介電層14的一部分、阻障層12的一部分以及半導體基底10的一部分。換句話說，第二硬遮罩層30、第一硬遮罩層28、第三犧牲層26、第三半導體層24、第二犧牲層22、第二半導體層20、第一犧牲層18、第一半導體層16、介電層14、阻障層12以及部分的半導體基底10可被圖案化製程92圖案化而分別成為複數個半導體鰭10F、複數個鰭狀阻障層12F、複數個鰭狀介電層14F、複數個第一鰭狀半導體層16F、複數個第一鰭狀犧牲層18F、複數個第二鰭狀半導體層20F、複數個第二鰭狀犧牲層22F、複數個第三鰭狀半導體層24F、複數個第三鰭狀犧牲層26F、複數個第一鰭狀硬遮罩層28F以及複數個第二鰭狀硬遮罩層30F，且各第二鰭狀硬遮罩層30F、各第一鰭狀硬遮罩層28F、各第三鰭狀犧牲層26F、各第三鰭狀半導體層24F、各第二鰭狀犧牲層22F、各第二鰭狀半導體層20F、各第一鰭狀犧牲層18F、各第一鰭狀半導體層16F、各鰭狀介電層14F、各鰭狀阻障層12F以及各半導體鰭10F可於第三方向D3上堆疊設置且彼此重疊而形成第一鰭狀結構FS1。
如第8圖至第9圖所示，在一些實施例中，於第一鰭狀結構FS1形成之後，可於各第一鰭狀結構FS1之間形成隔離結構36。在一些實施例中，隔離結構36可藉由形成隔離材料填入各第一鰭狀結構FS1之間的空間，並搭配一化學機械研磨製程將多餘的隔離材料移除而暴露出第二遮罩層30，但並不以此為限。在一些實施例中，可於隔離結構36形成之前，將不需要的第一鰭狀結構FS1移除或/及將特定第一鰭狀結構FS1的一部分移除，但並不以此為限。然後，可進行一回蝕刻製程，用以將各第一鰭狀結構FS1中的第二鰭狀硬遮罩層30F以及第一鰭狀硬遮罩層28F移除而暴露出第三鰭狀犧牲層26F。在一些實施例中，隔離結構36於上述的回蝕刻製程中亦可被部分移除，但並不以此為限。此外，於移除第二鰭狀硬遮罩層30F與第一鰭狀硬遮罩層28F之後，可視需要進行一摻雜製程93，此摻雜製程93可包括一個或多個摻雜步驟，用以對第一鰭狀結構FS1或/及半導體基底10植入所需之摻雜物，但並不以此為限。
然後，如第9圖至第10圖所示，可對隔離結構36進行回蝕刻製程，用以移除隔離結構36中相對上部的一部分而暴露出各第一鰭狀結構FS1中的第三鰭狀犧牲層26F、第三鰭狀半導體層24F、第二鰭狀犧牲層22F、第二鰭狀半導體層20F、第一鰭狀犧牲層18F以及第一鰭狀半導體層16F。然後，再進行一蝕刻製程94，用以移除各第一鰭狀結構FS1中的犧牲層(例如第一犧牲層18、第二犧牲層22以及第三犧牲層26)。在蝕刻製程94進行時，隔離結構36可覆蓋各第一鰭狀結構FS1中的介電層14的側壁、阻障層12的側壁以及半導體鰭10F的側壁，但並不以此為限。於蝕刻製程94之後，剩餘的鰭狀介電層14F、鰭狀阻障層12F以及半導體鰭10F可被視為第二鰭狀結構FS2，但並不以此為限。藉由對於第一鰭狀結構FS1中的犧牲層與半導體層的材料搭配設計或/及對蝕刻製程94的製程參數(例如製程時間、蝕刻率等)進行調整，可利用蝕刻製程94完全移除第一犧牲層18、第二犧牲層22以及第三犧牲層26，並使蝕刻製程94未對第一鰭狀結構FS1中半導體層產生蝕刻效果或僅對第一鰭狀結構FS1中半導體層產生輕微蝕刻效果。因此，第一鰭狀結構FS1中的第一半導體層16可被蝕刻製程94蝕刻而成為第一半導體線16W，第一鰭狀結構FS1中的第二半導體層20可被蝕刻製程94蝕刻而成為第二半導體線20W，而第一鰭狀結構FS1中的第三半導體層24可被蝕刻製程94蝕刻而成為第三半導體線24W。在一些實施例中，蝕刻製程94可未對第一半導體層16、第二半導體層20以及第三半導體層24產生蝕刻效果，而可僅藉由蝕刻製程94移除第一犧牲層18、第二犧牲層22以及第三犧牲層26而使剩下的第一鰭狀半導體層16F被視為第一半導體線16W，使剩下的第二鰭狀半導體層20F被視為第二半導體線20W，並使剩下的第三鰭狀半導體層24F被視為第三半導體線24W。
在一些實施例中，蝕刻製程94可包括一等向性蝕刻製程(例如濕式蝕刻製程)，用以提供較佳的蝕刻選擇比，但並不以此為限。舉例來說，當第一半導體層16、第二半導體層20以及第三半導體層24的材料為氮化鎵而第一犧牲層18、第二犧牲層22以及第三犧牲層26的材料為氮化鋁鎵時，蝕刻製程94可為使用氫氧化鈉、氫氧化鉀或/及其他適合蝕刻液的濕式蝕刻製程。當第一半導體層16、第二半導體層20以及第三半導體層24的材料為磷化銦而第一犧牲層18、第二犧牲層22以及第三犧牲層26的材料為砷化銦鎵時，蝕刻製程94可為使用鹽酸(HCl)或/及其他適合蝕刻液的濕式蝕刻製程。當第一半導體層16、第二半導體層20以及第三半導體層24的材料為砷化鎵而第一犧牲層18、第二犧牲層22以及第三犧牲層26的材料為砷化鋁鎵時，蝕刻製程94可為包括氫氟酸(HF)或/及其他適合蝕刻液的濕式蝕刻製程。
值得說明的是，在一些實施例中，由於降低蝕刻製程94對於半導體層的蝕刻程度，於第三方向D3上重疊的第一半導體線16W、第二半導體線20W以及第三半導體線24W可彼此互相分離，但第一半導體線16W可仍直接接觸對應的第二鰭狀結構FS2中的介電層14，但並不以此為限。接著，如第12圖與第13圖所示，可於第一半導體線16W、第二半導體線20W以及第三半導體線24W上形成閘極介電層38。在一些實施例中，閘極介電層38可經由原子層沉積(atomic layer deposition，ALD)製程或其他適合的成膜製程形成。閘極介電層38可包圍各第一半導體線16W、各第二半導體線20W以及各第三半導體線24W，而各第一半導體線16W的下部可仍與介電層14直接相連。然後，如第1圖所示，形成閘極結構GS覆蓋閘極介電層38、各第一半導體線16W、各第二半導體線20W、各第三半導體線24W以及隔離結構36。在一些實施例中，閘極結構GS可僅包覆各第一半導體線16W、各第二半導體線20W以及各第三半導體線24W的一部分，而未被閘極介電層38與閘極結構GS包覆的各第一半導體線16W、各第二半導體線20W以及各第三半導體線24W的一部分可經由摻雜製程或其他適合的處理方式而形成源極區與汲極區(未繪示)，藉此構成一電晶體結構，例如可被視為一GAA電晶體結構，但並不以此為限。藉由本實施例的製作方法，可使第一半導體層16自被開口暴露的半導體基底上以磊晶成長方式形成並進而形成在介電層14上，藉此可於介電層14上形成品質較佳的第一半導體層16，進而達到改善半導體裝置101的製程良率或/及提升半導體裝置101電性表現的效果。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第14圖、第15圖以及第10圖。第14圖與第15圖所繪示為本發明第二實施例之半導體裝置102的製作方法示意圖，其中第15圖繪示了第14圖之後的狀況示意圖，而第14圖可被視為繪示了第10圖之後的狀況示意圖。與上述第一實施例不同的地方在於，如第10圖與第14圖所示，在本實施例中，可藉由調整蝕刻製程94的蝕刻狀況、控制第一半導體層16、第二半導體層20以及第三半導體層24的厚度狀況或/及控制各第一鰭狀結構的寬度(例如控制上述第8圖中所示的各第一鰭狀結構FS1於形成時的寬度)，使得各第一半導體線16W可與介電層14互相分離。因此，如第14圖至第15圖所示，於閘極介電層38與閘極結構GS形成之後，閘極介電層38可於第三方向D3上位於第一半導體線16W與介電層14之間，而藉此方式可增加閘極結構GS覆蓋第一半導體線16W的表面積，達到提升半導體裝置102電性表現的效果。
綜上所述，在本發明的半導體裝置以及其製作方法中，可利用於覆蓋半導體基底的介電層中形成開口以暴露出部分的半導體基底，使得第一半導體層可自被開口暴露的半導體基底成長而形成在介電層上，藉此方式可於介電層上形成品質較佳的第一半導體層，進而達到改善半導體裝置的製程良率或/及提升半導體裝置電性表現的效果。此外，藉由阻障層的設置，可避免半導體基底受到形成介電層的製程影響而間接影響到後續於半導體基底上形成第一半導體層的成膜品質，故可藉此進一步提升半導體裝置的電性表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:半導體基底
10F:半導體鰭
12:阻障層
12A:圖案化阻障層
12F:鰭狀阻障層
14:介電層
14A:圖案化介電層
14F:鰭狀介電層
16:第一半導體層
16F:第一鰭狀半導體層
16W:第一半導體線
18:第一犧牲層
18F:第一鰭狀犧牲層
20:第二半導體層
20F:第二鰭狀半導體層
20W:第二半導體線
22:第二犧牲層
22F:第二鰭狀犧牲層
24:第三半導體層
24F:第三鰭狀半導體層
24W:第三半導體線
26:第三犧牲層
26F:第三鰭狀犧牲層
28:第一硬遮罩層
28F:第一鰭狀硬遮罩層
30:第二硬遮罩層
30F:第二鰭狀硬遮罩層
32:芯線
34:側壁子
36:隔離結構
38:閘極介電層
40:功函數層
42:導電層
91:平坦化製程
92:圖案化製程
93:摻雜製程
94:蝕刻製程
101:半導體裝置
102:半導體裝置
D1:第一方向
D2:第二方向
D3:第三方向
FS1:第一鰭狀結構
FS2:第二鰭狀結構
GS:閘極結構
HM:硬遮罩
MS:堆疊結構
OP:開口
第1圖所繪示為本發明第一實施例之半導體裝置的示意圖。
第2圖至第13圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中
第3圖繪示了第2圖之後的狀況示意圖；
第4圖繪示了第3圖之後的狀況示意圖；
第5圖繪示了第4圖之後的狀況示意圖；
第6圖繪示了第5圖之後的狀況示意圖；
第7圖繪示了第6圖之後的狀況示意圖；
第8圖繪示了第7圖之後的狀況示意圖；
第9圖繪示了第8圖之後的狀況示意圖；
第10圖繪示了第9圖之後的狀況示意圖；
第11圖繪示了第10圖之後的狀況示意圖；
第12圖繪示了第11圖之後的狀況示意圖；
第13圖繪示了第12圖於另一方向上的剖視狀況示意圖。
第14圖與第15圖所繪示為本發明第二實施例之半導體裝置的製作方法示意圖，其中第15圖繪示了第14圖之後的狀況示意圖。
10:半導體基底
10F:半導體鰭
12:阻障層
12F:鰭狀阻障層
14:介電層
14F:鰭狀介電層
16:第一半導體層
16W:第一半導體線
20:第二半導體層
20W:第二半導體線
24:第三半導體層
24W:第三半導體線
36:隔離結構
38:閘極介電層
40:功函數層
42:導電層
101:半導體裝置
D1:第一方向
D2:第二方向
D3:第三方向
FS2:第二鰭狀結構
GS:閘極結構
Claims (4)
- 一種半導體裝置，包括： 一半導體基底； 一鰭狀結構，設置於該半導體基底上，其中該鰭狀結構包括： 一半導體鰭； 一介電層，設置於該半導體鰭上；以及 一阻障層，於該半導體基底的一厚度方向上設置於該介電層與該半導體鰭之間，其中該阻障層包括一III-V族化合物半導體層； 一第一半導體線，設置於該鰭狀結構之上；以及 一第二半導體線，設置於該第一半導體線之上，其中該第一半導體線於該半導體基底的該厚度方向上設置於該第二半導體線與該鰭狀結構之間，該第一半導體線與該第二半導體線互相分離，且該第一半導體線直接接觸該介電層，其中該阻障層的材料包括氮化鋁鎵、砷化鋁鎵或砷化銦鎵，該半導體基底的材料組成不同於該阻障層的材料組成，且該阻障層的該材料組成不同於該介電層的材料組成以及該半導體鰭的材料組成。
- 如請求項1所述之半導體裝置，其中該第一半導體線的延伸方向、該第二半導體線的延伸方向以及該鰭狀結構的延伸方向彼此互相平行且與該半導體基底的該厚度方向正交。
- 如請求項1所述之半導體裝置，其中該半導體鰭與該半導體基底直接相連，且該第一半導體線的材料組成與該半導體鰭的該材料組成以及該半導體基底的該材料組成相同。
- 如請求項1所述之半導體裝置，更包括： 一閘極介電層，設置於該第一半導體線以及該第二半導體線上；以及 一閘極結構，設置於該閘極介電層上。
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