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TWI869921B - 記憶體單元、積體裝置及其形成方法 - Google Patents

記憶體單元、積體裝置及其形成方法 Download PDF

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TWI869921B
TWI869921B TW112125683A TW112125683A TWI869921B TW I869921 B TWI869921 B TW I869921B TW 112125683 A TW112125683 A TW 112125683A TW 112125683 A TW112125683 A TW 112125683A TW I869921 B TWI869921 B TW I869921B
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gate
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馬可 范 達爾
荷爾本 朵爾伯斯
喬治奧斯 韋理安尼堤斯
奧雷斯特 馬迪亞
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一些實施例是關於記憶體單元。記憶體單元包括設置在基 底之上且沿著垂直方向延伸的通道層。浮置閘極設置在基底之上且沿著第一側向通過閘極介電質與通道層分離。控制閘極沿第一側向設置於浮置閘極及通道層的一側，且通過穿隧介電質與浮置閘極分離。源極/汲極端子對設置於通道層及浮置閘極的與控制閘極相對的另一側。

Description

記憶體單元、積體裝置及其形成方法
本發明的實施例是有關於一種記憶體單元、積體裝置及其形成方法。
許多現代電子裝置都包含電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在斷電時保留其儲存的資料，而揮發性記憶體在斷電時會丟失其儲存的資料。快閃記憶體是一種非揮發性記憶體，其利用電子穿隧進出浮置閘極以改變記憶體單元的臨界電壓。電子的穿隧是通過將編程電壓或抹除電壓施加於控制閘極所引起的。
本公開的一態樣提供一種記憶體單元。所述記憶體單元包括：通道層、浮置閘極、控制閘極以及源極/汲極端子對。通道層設置在基底之上，且沿著垂直於基底的表面的垂直方向延伸。浮置閘極設置在基底之上，且沿著垂直於垂直方向的第一側向通過閘極介電質與通道層分離。控制閘極沿第一側向設置於浮置閘極及通道層的一側，且通過穿隧介電質與浮置閘極分離。源極/汲極 端子對設置於通道層及浮置閘極的與控制閘極相對的另一側。
本公開的另一態樣提供一種積體裝置。所述積體裝置包括：通道層、閘極介電質、第一浮置閘極、第一控制閘極、第二浮置閘極以及第二控制閘極。通道層設置於基底之上且沿著垂直於基底的表面的垂直方向延伸。閘極介電質設置於通道層的一側，且沿通道層的第一側壁延伸。第一浮置閘極設置於與閘極介電質相鄰的第一記憶體單元區域中，且通過閘極介電質與通道層分離。第一控制閘極設置於第一浮置閘極的與通道層相對的一側，且通過第一穿隧介電質與第一浮置閘極分離。第二浮置閘極堆疊於第一浮置閘極之上，也設置於與閘極介電質相鄰且通過閘極介電質與通道層分離。第二控制閘極設置於第二浮置閘極的與通道層相對的一側，且通過第二穿隧介電質與第二浮置閘極分離。
本公開的又一態樣提供一種形成積體裝置的方法。所述方法包括：在基底之上形成一個堆疊在另一個之上由間層介電質(ILD)層隔開的第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層；形成將第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層分隔為橫向的第一側及第二側的垂直溝槽；在垂直溝槽內形成浮置閘極、閘極介電質及通道層；以及圖案化第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層，以在第一側形成第一虛設源極/汲極端子、控制閘極及第二虛設源極/汲極端子，且在第二側形成第一源極/汲極端子、虛設控制閘極及第二源極/汲極端子。
102:基底
104:記憶體單元
104a:第一記憶體單元
104b:第二記憶體單元
106:層間介電質(ILD)層
108:控制閘極
108a:第一控制閘極
108b:第二控制閘極
108’:虛設控制閘極
108’a:第一虛設控制閘極/虛設控制閘極
108’b:第二虛設控制閘極/虛設控制閘極
110:穿隧介電質
110a:第一穿隧介電質
110b:第二穿隧介電質
110’:虛設穿隧介電質
110’a:第一虛設穿隧介電質
110’b:第二虛設穿隧介電質
111:穿隧介電質前驅物
112:浮置閘極
112a:第一浮置閘極
112b:第二浮置閘極
113:浮置閘極前驅物
114:閘極介電質
116:通道層
118,118a,118b,118c,118d:源極/汲極端子
118’a,118’b,118’c,118’d:虛設源極/汲極端子
120a,120b:凹陷
122,122-1,122-2,122-3,122-4,124,124-1,124-2:半導體層
126:第一側
128:第二側
129:罩幕
130:垂直溝槽
132,132-1,132-2,132-3:源極/汲極前驅物層
134,134-1,134-2:閘極前驅物層
138:閘極接觸件
138a:第一閘極接觸件
138b:第二閘極接觸件
140a,140b,140c,140d:源極/汲極接觸件
142:浮置閘極殘餘物
144:第一罩幕層
146:第二罩幕層
148:第一罩幕層堆疊
152:第二罩幕層堆疊
150:第一填充結構
154:第二填充結構
212:第一側向
214:第二側向
216:垂直方向
800:方法
802,804,806,808,810:動作
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1圖示具有可堆疊記憶體單元的記憶體裝置的一些實施例的3D視圖。
圖2至圖7圖示形成具有可堆疊記憶體單元的記憶體裝置的方法的一些實施例的一系列剖視圖。
圖8圖示形成具有可堆疊記憶體單元的記憶體裝置的方法的一些實施例的流程圖。
圖9圖示具有堆疊記憶體單元的記憶體裝置的一些進一步的實施例的3D視圖。
圖10圖示具有堆疊記憶體單元的記憶體裝置的一些附加實施例的3D視圖。
圖11至圖23圖示形成具有可堆疊記憶體單元的記憶體裝置的方法的一些進一步的實施例的一系列3D視圖。
圖24至圖33圖示形成具有可堆疊記憶體單元的記憶體裝置的方法的一些進一步的實施例的一系列3D視圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文闡述組件及佈置的具體實例以簡化本揭露內容。當然，這些僅是實例且不旨在進行限制。舉例而言，在以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包 括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而並非自身指示所論述的各種實施例及/或配置之間的關係。
此外，為了易於說明，本文中可使用例如「位於......之下(beneath)」、「位於......下方(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。可以其他方式對設備取向(旋轉90度或處於其他取向)，且同樣地可據此對本文中所使用的空間相對性描述語加以解釋。
快閃記憶體由具有浮置閘極電晶體的記憶體單元組成，浮置閘極電晶體分別包括控制閘極以及浮置閘極，控制閘極被配置為控制在源極端子與汲極端子之間的通道層中的電流流動，浮置閘極設置在控制閘極與通道層之間。每個記憶體單元將一或多位元的資訊儲存為浮置閘極中的電荷。浮置閘極通過絕緣層與電路的其餘部分隔離，且通過對控制閘極施加編程電壓而對浮置閘極進行編程，此舉導致電子穿隧通過絕緣層而被困在浮置閘極中。抹除快閃記憶體涉及從浮置閘極中移除電荷。可將抹除電壓施加至控制閘極，此舉導致電子反向穿隧通過絕緣層而返回源極。要讀取儲存在記憶體單元中的數據時，將讀取電壓施加於控制閘極，且 測量產生的電流。電流是高還是低取決於基於浮置閘極是否充電的較大或較小臨界電壓，因此分別表示1位元或0位元。隨著快閃記憶體的尺寸縮小，需要尺寸更小、密度更大的記憶體單元。此外，隨著不同架構的邏輯元件被開發出來，例如鰭式場效電晶體(FinFETS)及全環繞閘極場效電晶體(GAA-FETS)，越來越難將用於製造邏輯元件的製程也用來製造記憶體單元。
綜上所述，本揭露提供形成具有可堆疊記憶體單元的快閃記憶體的技術以及相關的製造方法。快閃記憶體被整合在產線後段(BEOL)製程中。與將記憶體單元及邏輯元件整合於相同的基底上產線前段(FEOL)製程的傳統記憶體裝置相比，將記憶體單元嵌入BEOL製程將會縮小晶片尺寸，大大提高每晶片面積的元件密度，且還可為其他FEOL元件提供製程彈性。在一些實施例中，快閃記憶體包括記憶體單元，記憶體單元包括設置在基底之上通過閘極介電質分離且沿著垂直於基底的表面的垂直方向延伸的通道層及浮置閘極。控制閘極設置於浮置閘極及通道層的一側，且通過穿隧介電質與浮置閘極分離。源極/汲極端子對設置於通道層及浮置閘極的與控制閘極相對的另一側。通過沿著垂直方向佈置通道層且將控制閘極及源極/汲極端子對佈置在浮置閘極及通道層沿第一側向的相對側上，附加的記憶體單元可以沿著垂直方向堆疊而共享通道層，從而實現具有更大單元密度的緊湊記憶體單元陣列。以下的描述與圖式相關聯，提供了包括在垂直方向上可堆疊的記憶體單元的記憶體裝置的結構及製造方法的更詳細實施例及實例。
圖1圖示具有可堆疊記憶體單元的記憶體裝置的一些實 施例的3D視圖。如圖1所示，記憶體單元104設置在基底102之上的多個層間介電質(ILD)層106內。基底102可以是任何類型的基底(例如包括半導體本體)及/或磊晶層(例如矽、矽鍺(SiGe)、絕緣體上矽(SOI)或類似物)。ILD層106可以是介電質材料或由介電質材料組成，介電質材料例如二氧化矽(SiO2)或類似物。在一些實施例中，FEOL元件(例如邏輯元件)、插塞及一或多個下部互連件(例如，導電接觸件、互連通孔及/或連接到邏輯元件的互連線)可以設置在基底102與記憶體單元104之間。邏輯元件可以是或包括金屬氧化物半導體場效電晶體(MOSFET)、鰭式場效電晶體(FinFET)、全環繞閘極場效電晶體(GAAFET)、奈米片場效電晶體、類似物或前述的任何組合。使用BEOL製程來形成記憶體裝置產生了可利用電晶體技術的持續發展的更彈性積體電路設計。
在一些實施例中，記憶體單元104包括沿著垂直方向216延伸的通道層116。在一些實施例中，垂直方向216被定義為垂直於基底102的上表面的方向，其他FEOL元件(例如耦接到記憶體單元的邏輯元件)沿著基底102的上表面設置在基底102上。在一些實施例中，通道層116是或包含氧化物半導體(OS)材料，例如氧化銦鎵鋅(InGaZnO)、氧化銦(InO)、氧化銦錫(InSnO)、氧化銦鋅(InZnO)、氧化銦鎢(InWO)等。浮置閘極112設置於基底102之上，且沿著第一側向212通過閘極介電質114與通道層116隔開。第一側向212垂直於垂直方向216且在基底102的上表面的平面上。浮置閘極112是例如氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁合金(TiAl)、重摻雜多晶矽、前述的組合或類似物，或者浮 置閘極112是由例如TiN、TaN、TiAl、重摻雜多晶矽、前述的組合或類似物所組成。
控制閘極108設置在浮置閘極112及通道層116的一側上。舉例而言，控制閘極108可以設置在第一側126處，第一側126例如通道層116及浮置閘極112的沿第一側向212的左側。控制閘極108可以通過穿隧介電質110與浮置閘極112分離。在一些實施例中，浮置閘極112具有在第一側向212上分離的第一側壁及第二側壁。穿隧介電質110及控制閘極108比第二側壁更靠近第一側壁。閘極介電質114可以直接接觸第二側壁。在一些實施例中，穿隧介電質110是或包括例如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、前述的組合或類似物中之一者。
一對源極/汲極端子118a、118b設置在通道層116及浮置閘極112的與控制閘極108相對的另一側上。舉例而言，所述對源極/汲極端子118a、118b可以設置於第二側128，第二側128例如通道層116及浮置閘極112的沿第一側向212的右側。在一些實施例中，源極/汲極端子118或控制閘極108是例如氮化鈦(TiN)、鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)、鎳(Ni)、矽化鎳(NiSi)、上述的組合或類似物，或者源極/汲極端子118或控制閘極108是由例如氮化鈦(TiN)、鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)、鎳(Ni)、矽化鎳(NiSi)、上述的組合或類似物所組成。
在一些實施例中，閘極接觸件138設置於第一側126的控制閘極108的上表面上。第一源極/汲極接觸件140a設置於一對源極/汲極端子的第一源極/汲極端子118a的上表面上，第二源極/汲極接觸件140b設置於一對源極/汲極端子的第二源極/汲極端子 118b的上表面上。閘極接觸件138、第一源極/汲極接觸件140a及第二源極/汲極接觸件140b相互橫向錯開，且沿垂直方向216向上延伸。在一些實施例中，閘極接觸件138、第一源極/汲極接觸件140a及第二源極/汲極接觸件140b在第一側向上、第二側向上、或第一側向及第二側向兩者上錯開。在一些實施例中，閘極接觸件138、第一源極/汲極接觸件140a及第二源極/汲極接觸件140b可以延伸且耦接到單一金屬層的互連線。在其他實施例中，閘極接觸件138、第一源極/汲極接觸件140a及第二源極/汲極接觸件140b中的一者或多者可以延伸且耦接到不同金屬層的互連線以得到更具彈性的佈線。
控制閘極108、穿隧介電質110及浮置閘極112可以發揮作為金屬-絕緣體-金屬(MIM)電容器而提供電荷儲存的功能。電子通過穿隧介電質110在控制閘極108與浮置閘極112之間傳輸產生了比在通道層與浮置閘極之間傳輸電子的記憶體單元具有更彈性設計的記憶體單元104。舉例而言，通過減小控制閘極108及穿隧介電質110的尺寸，記憶體單元104可以具有較低的編程電壓，因為MIM電容器的電容因此減小了。此外，在一些實施例中，閘極介電質114可以是鐵電材料或由鐵電材料所組成，鐵電材料可用於儲存電場的極化。儲存的極化有助於在浮置閘極112中保留電荷，從而改善記憶體單元104的保存性。
在一些實施例中，虛設控制閘極108’設置在第二側128上且垂直地介於所述對源極/汲極端子118a、118b之間。此外，一對虛設源極/汲極端子118’a、118’b可設置在第一側126上且被控制閘極108垂直地分隔。舉例而言，虛設控制閘極108’及虛設穿 隧介電質110’可以設置在通道層116的與浮置閘極112、穿隧介電質110及控制閘極108相對的另一側上。所述對虛設源極/汲極端子118’a、118’b設置在浮置閘極112的與通道層116及所述對源極/汲極端子118a、118b相對的另一側上。
在一些實施例中，虛設控制閘極108’及所述對虛設源極/汲極端子118’a及118’b是由不同的導電材料製成。舉例而言，虛設控制閘極108’可由與控制閘極108相同的導電材料(例如鎳(Ni))製成。所述對虛設源極/汲極端子118’a、118’b可由與所述對源極/汲極端子118a、118b相同的導電材料(例如氮化鈦(TiN))製成。在一些其他的實施例中，虛設控制閘極108’及所述對虛設源極/汲極端子118’a、118’b是由不同的半導體材料製成。舉例而言，虛設控制閘極108’可以是矽鍺或由矽鍺組成，而所述對虛設源極/汲極端子118’a、118’b可以是矽或由矽組成，反之亦然。
在操作過程中，當對MIM電容器施加編程或抹除電壓時，電荷可被儲存於浮置閘極112中或被從浮置閘極112中移除，而通過處於「0」狀態或「1」狀態來表示1位元的資訊。在控制閘極108處提供編程電壓(例如，在「編程」操作中)或抹除電壓(例如，在「抹除」操作中)可以將記憶體單元的狀態分別從「0」狀態改變為「1」狀態或從「1」狀態改變為「0」狀態。儲存在浮置閘極112中的電荷藉由電子通過穿隧介電質110穿隧進出浮置閘極112而改變。
電荷會改變記憶體單元的臨界電壓，從而改變在「讀取」操作期間是否檢測到通過通道層116的電流。舉例而言，當對控制閘極108提供編程電壓時，電子會被從浮置閘極112中引出， 導致浮置閘極112帶正電荷，從而將記憶體單元設定於第一臨界值。當對控制閘極108提供抹除電壓時，電子被推入浮置閘極112中，導致浮置閘極112帶負電荷，進而將記憶體單元104的電壓臨界值升高到高於第一臨界值的第二臨界值。讀取電壓設定於第一臨界值與第二臨界值之間。當在「讀取」操作期間對控制閘極108提供讀取電壓時，假使記憶體單元104處於具有第一臨界值的第一狀態，則電流流過通道層116，表示記憶體單元處於第一狀態(例如，「1」)。假使記憶體單元104處於具有第二臨界值的第二狀態，則沒有電流或有較小的電流流過通道層116，表示記憶體單元處於第二狀態(例如，「0」)。讀取電壓可以小於編程電壓以不寫入記憶體單元104，但大於電壓臨界值以開啟通道層116。
圖2至圖7圖示形成具有可堆疊記憶體單元的記憶體裝置的方法的一些實施例的一系列剖視圖。雖然圖2至圖7被描述為一系列的動作，但是應當理解，這些動作不是限制性的，因為在其他實施例中可以改變動作的順序，且所揭露的方法也適用於其他結構。在其他實施例中，一些圖示及/或描述的動作可以全部省略或部分省略。
如圖2所示，在一些實施例中，在基底102之上的ILD層106內形成源極/汲極前驅物層132(例如132-1、132-2)及閘極前驅物層134的堆疊。基底102可以是任何類型的基底(例如包括半導體本體)及/或磊晶層(例如矽、SiGe、絕緣體上矽(SOI)或類似物)。在一些實施例中，可以在形成源極/汲極前驅物層132(例如132-1、132-2)及閘極前驅物層134的堆疊之前在基底102之上形成FEOL元件(例如邏輯元件)、插塞及一或多個下部互連 件(例如，導電接觸件、互連通孔及/或連接到邏輯元件的互連線)。源極/汲極前驅物層132(例如132-1、132-2)及閘極前驅物層134的堆疊可以通過一系列沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他合適的沉積製程。可以在形成源極/汲極前驅物層132(例如132-1、132-2)及閘極前驅物層134之間執行多次介電質材料沉積，以形成ILD層106。源極/汲極前驅物層132(例如132-1、132-2)及閘極前驅物層134是由不同的金屬或其他導電材料製成。舉例而言，源極/汲極前驅物層132(例如132-1、132-2)可以是第一金屬材料(例如氮化鈦(TiN))或由第一金屬材料(例如TiN)組成，而閘極前驅物層134可以是第二金屬材料(例如鎳(Ni))或由第二金屬材料(例如Ni)組成。用於源極/汲極前驅物層132(例如132-1、132-2)或閘極前驅物層134的其他候選材料可以包括例如鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)、重摻雜矽、前述的組合或類似物中的一者。可以選擇第一金屬材料及第二金屬材料，使得蝕刻選擇性是高的(例如，10：1或更高)，使得在使閘極前驅物層134凹陷(recessing)的後續製程期間，一種金屬優先於另一種金屬被蝕刻。作為另一種選擇，源極/汲極前驅物層132(例如132-1、132-2)及閘極前驅物層134為半導體或非導電或具有高蝕刻選擇性的材料，使得閘極前驅物層134可以選擇性地凹陷以便形成閘極介電質、浮置閘極及/或其他結構。舉例而言，閘極前驅物層134可以由矽鍺形成，而源極/汲極前驅物層132可以由矽形成，反之亦然。
如圖3所示，在一些實施例中，形成通過ILD層106的垂直溝槽130，且垂直溝槽130橫向分離源極/汲極前驅物層132 (例如132-1、132-2)及閘極前驅物層134的堆疊，以在第一側126形成控制閘極108及一對虛設源極/汲極端子118’a、118’b，且在第二側128形成虛設控制閘極108’及一對源極/汲極端子118a、118b。垂直溝槽130可以通過罩幕129就位的一系列蝕刻製程來執行。雖然未在圖中示出，但可以在FEOL元件或一或多個下部互連件上方形成蝕刻停止層，使得一系列蝕刻製程可以停止在蝕刻停止層上。
如圖4所示，在一些實施例中，穿隧介電質110形成在與控制閘極108接觸的第一側126上。在一些實施例中，虛設穿隧介電質110’也形成在與虛設控制閘極108’接觸的第二側128上。穿隧介電質110及虛設穿隧介電質110’可以由例如氮化矽或其他合適的介電質材料形成。穿隧介電質110及虛設穿隧介電質110’可以通過首先執行蝕刻以在控制閘極108上形成凹陷、形成穿隧介電質前驅物、以及執行蝕刻以去除穿隧介電質前驅物的多餘部分且在原位留下穿隧介電質110及虛設穿隧介電質110’來形成。
如圖5所示，在一些實施例中，在垂直溝槽內形成浮置閘極112、閘極介電質114及通道層116。浮置閘極112、閘極介電質114及通道層116可以通過一系列分別填充垂直溝槽130的沉積製程及隨後進行部分移除的垂直蝕刻製程來形成。
如圖6所示，在一些實施例中，形成「階梯」結構，以為形成閘極接觸件及源極/汲極接觸件做準備。作為實例，在第一側126，可以蝕刻縮短上部虛設源極/汲極端子118’b，使得控制閘極108的上表面可以暴露於接觸溝槽。類似地，在第二側128，可以蝕刻縮短上部源極/汲極端子118b及虛設控制閘極108’，使得下 部源極/汲極端子118a的上表面可以暴露於接觸溝槽。
如圖7所示，在一些實施例中，形成通過ILD層106到達控制閘極108的上表面的閘極接觸件138。形成通過ILD層106且分別到達下部源極/汲極端子118a及上部源極/汲極端子118b的上表面的源極/汲極接觸件140a、140b。
圖8圖示根據一些實施例形成BEOL記憶體單元的方法800。儘管本文中圖示及/或描述的這個方法及其他方法被說明為一系列動作或事件，但是應當理解，本揭露不限於所示出的順序或動作。因此，在一些實施例中，動作可以以與所示出的順序不同的順序執行及/或可以同時執行。此外，在一些實施例中，所示出的動作或事件可以被細分為多個動作或事件，此等動作或事件可以在不同的時間執行或與其他動作或子動作同時執行。在一些實施例中，可以省略一些示出的動作或事件，且可以包括其他未示出的動作或事件。
在動作802，在一些實施例中，在基底之上形成源極/汲極前驅物層及閘極前驅物層的堆疊。圖2提供了形成源極/汲極前驅物層及閘極前驅物層的堆疊的實例。此外，下面的圖11及圖24還提供了形成源極/汲極前驅物層及閘極前驅物層的堆疊以形成具有分離浮置閘極及共享通道層的堆疊記憶體單元的附加實例。
在動作804處，在一些實施例中，形成穿過ILD層的垂直溝槽，且垂直溝槽將源極/汲極前驅物層及閘極前驅物層的堆疊橫向分離為第一側及第二側。圖3提供了形成垂直溝槽的實例。此外，下面的圖12及圖25還提供了形成垂直溝槽以分離源極/汲極前驅物層及閘極前驅物層的堆疊以用於具有分離浮置閘極及共 享通道層的堆疊記憶體單元的附加實例。
在動作806，在一些實施例中，在第一側形成與閘極前驅物層接觸的穿隧介電質。在一些實施例中，與閘極前驅物層接觸的虛設穿隧介電質也形成在第二側。圖4提供了形成穿隧介電質的實例。此外，下面的圖13至圖16及圖26至圖28還提供了形成穿隧介電質用於具有分離浮置閘極及共享通道層的堆疊記憶體單元的附加實例。
在動作808，在一些實施例中，在垂直溝槽內形成浮置閘極、閘極介電質及通道層。圖5提供了在垂直溝槽內形成浮置閘極、閘極介電質及通道層的實例。此外，下面的圖17至圖21及圖29至圖32還提供了形成分離浮置閘極及共享通道層用於堆疊記憶體單元的附加實例。
在動作810，在一些實施例中，為控制閘極及源極/汲極端子形成接觸件及互連件。可以為控制閘極、源極/汲極端子及/或相應的虛設結構形成「階梯」結構，使得可以形成到達控制閘極的閘極接觸件，且可以形成到達源極/汲極端子的源極/汲極接觸件。圖6至圖7分別提供了暴露控制閘極及源極/汲極端子的上表面且在此等上表面上形成接觸件的實例。此外，下面的圖22至圖23及圖33還提供了為堆疊記憶體單元的控制閘極及源極/汲極端子形成接觸件的附加實例。
圖9及圖10分別顯示具有堆疊記憶體單元的記憶體裝置的一些進一步的實施例的3D視圖。多個記憶體單元，例如以上關聯圖1至圖7所描述的記憶體單元104，可以一個接一個地堆疊在基底102上。在一些實施例中，堆疊的記憶體單元可以各自具有 設置在共享通道層的相對側上的控制閘極及源極/汲極端子，且可以具有通過共享閘極介電質與共享通道層分開的浮置閘極。如以下更詳細描述的，在一些實施例中，浮置閘極分別從控制閘極的凹陷延伸且通過穿隧介電質與控制閘極隔開。為了簡單起見，在圖9及圖10以及其他後續的圖中示出第一記憶體單元104a及第二記憶體單元104b，然而可以堆疊更多類似的記憶體單元以實現具有更大單元密度且尺寸縮小的記憶體裝置。
如圖9所示，在一些實施例中，通道層116沿垂直方向216延伸。閘極介電質114設置在通道層116的一側且沿通道層116的第一側壁延伸。在一些實施例中，閘極介電質114還可以延伸至通道層116的底面。如圖9所示，閘極介電質114可以覆蓋通道層116的底面的一部分。作為另一種選擇，閘極介電質114可以覆蓋通道層116的整個底面。閘極介電質114可以是保形襯裡。舉例而言，閘極介電質114可以是氧化矽或由氧化矽組成。
在一些實施例中，第一記憶體單元104a的第一浮置閘極112a及第二記憶體單元104b的第二浮置閘極112b緊鄰閘極介電質114設置且通過閘極介電質114與通道層116分離。第二浮置閘極112b可以堆疊在第一浮置閘極112a之上且與第一浮置閘極112a間隔開。在一些實施例中，第一浮置閘極112a及第二浮置閘極112b分別是具有接觸閘極介電質114的凸側壁的凸塊狀導電部件或分別由具有接觸閘極介電質114的凸側壁的凸塊狀導電部件組成。在一些實施例中，閘極介電質114包括第一部分及第二部分，第一部分及第二部分分別內襯及接觸第一浮置閘極112a及第二浮置閘極112b的凸側壁，且通過設置在第一浮置閘極112a與 第二浮置閘極112b之間的中間部分連接。中間部分可以是與第一浮置閘極112a及第二浮置閘極112b的第一側壁垂直對齊的第一側壁，或者中間部分可以由與第一浮置閘極112a及第二浮置閘極112b的第一側壁垂直對齊的第一側壁組成。第一浮置閘極112a及第二浮置閘極112b的第一側壁可以是直接接觸ILD層106的垂直側壁的平面部分，或者第一浮置閘極112a及第二浮置閘極112b的第一側壁可以由直接接觸ILD層106的垂直側壁的平面部分組成。
在一些實施例中，第一控制閘極108a設置在第一浮置閘極112a的與通道層116相對的一側(例如第一側126)，且通過第一穿隧介電質110a與第一浮置閘極112分離。第二控制閘極108b設置在第二浮置閘極112b的與通道層116相對的一側(例如第一側126)，且通過第二穿隧介電質110b與第二浮置閘極112b分離。第一浮置閘極112a及第二浮置閘極112b可以分別包括接觸第一穿隧介電質110a及第二穿隧介電質110b的直側壁。在一些實施例中，第一浮置閘極112a及第二浮置閘極112b分別包括從第一側壁往第一穿隧介電質110a及第二穿隧介電質110b延伸的突起。第一浮置閘極112a的突起、第一穿隧介電質110a及第一控制閘極108a可具有沿第一側向212共面的上表面及底表面以及共面的側壁表面。第一浮置閘極112a的突起、第一穿隧介電質110a及第一控制閘極108a也可以沿第二側向214及垂直方向216具有相等的尺寸。類似地，第二浮置閘極112b的突起、第二穿隧介電質110b及第二控制閘極108b可以具有沿第一側向212共面的上表面及底表面以及共面的側壁表面，且也可以沿第二側向214及垂直方向216具有相等的尺寸。
在一些實施例中，第一對源極/汲極端子118a、118b設置在通道層116的與第一浮置閘極112a相對的另一側(例如第二側128)上。第二對源極/汲極端子118c、118d設置在通道層116的與第二浮置閘極112b相對的另一側(例如第二側128)上。在一些實施例中，第一虛設控制閘極108’a及第二虛設控制閘極108’b可以設置在第二側128上分別位於第一對源極/汲極端子118a、118b之間及第二對源極/汲極端子118c、118d之間。第一虛設穿隧介電質110’a可以設置在第二側128上位於第一虛設控制閘極108’a與通道層116之間。類似地，第二虛設穿隧介電質110’b可以設置在第二側128上位於第二虛設控制閘極108’b與通道層116之間。在一些進一步的實施例中，浮置閘極殘餘物142可以位於通道層116與虛設穿隧介電質110’a、110’b之間。浮置閘極殘餘物142、虛設穿隧介電質110’a、110’b及虛設控制閘極108’a、108’b可以相應地具有沿第一側向212共面的上表面及底表面以及共面的側壁表面，且還可以沿第二側向214及垂直方向216具有相等的尺寸。
在一些實施例中，第一閘極接觸件138a設置在第一側126的第一控制閘極108a的上表面上。第一對源極/汲極接觸件140a、140b設置在第二側128的第一對源極/汲極端子118a、118b的上表面上。類似地，第二閘極接觸件138b設置在第一側126的第二控制閘極108b的上表面上。第二對源極/汲極接觸件140c、140d設置在第二側128的第二對源極/汲極端子118c、118d的上表面上。閘極接觸件138a、138b及源極/汲極接觸件140a-140d彼此橫向錯開且沿著垂直方向216向上延伸。在一些實施例中，閘極接 觸件138a、138b及源極/汲極接觸件140a-140d在第一側向212、第二側向214或第一側向212及第二側向214兩者的方向上錯開。在一些實施例中，閘極接觸件138a、138b及源極/汲極接觸件140a-140d可以延伸且耦接到單一金屬層的互連線。在其他實施例中，閘極接觸件138a、138b及源極/汲極接觸件140a-140d中的一者或多者可以延伸且耦接到不同金屬層的互連線以用於更具彈性的佈線。
在一些實施例中，第一虛設控制閘極108’a可以設置在第二側128且在垂直方向上設置於第一對源極/汲極端子118a、118b之間。第二虛設控制閘極108’b可以設置在第二側128且在垂直方向上設置於第二對源極/汲極端子118c、118d之間。第一對虛設源極/汲極端子118’a、118’b可以設置在第一側126且在垂直方向上被第一控制閘極108a分隔。在一些實施例中，附加的虛設源極/汲極端子118’c可以設置在第一側126位於第二控制閘極108b下方，而另一個虛設源極/汲極端子可以存在或可以不存在於第二控制閘極108b上方，使得第二閘極接觸件138b可以被更彈性地佈置到達第二控制閘極108b。
在一些實施例中，虛設控制閘極108’a、108’b與所述對的虛設源極/汲極端子118’a-118’c是由不同的材料製成。舉例而言，所述對的虛設源極/汲極端子118’a-118’c可以是第一組半導體層122-1、122-2、122-3或由第一組半導體層122-1、122-2、122-3組成，半導體層122-1、122-2、122-3是由第一半導體材料(例如矽)製成。虛設控制閘極108’a-108’b可以是第二組半導體層124-1、124-2或由第二組半導體層124-1、124-2組成，第二組半導體 層124-1、124-2是由第二半導體材料(例如矽鍺)製成，反之亦然。
如圖10所示，在一些實施例中，除了關聯圖9描述的特徵之外，所述對虛設源極/汲極端子118’a-118’c可以是一組源極/汲極前驅物層132-1、132-2、132-3或由一組源極/汲極前驅物層132-1、132-2、132-3組成，源極/汲極前驅物層132-1、132-2、132-3是由與源極/汲極端子118a-118d相同的第一導電材料(例如氮化鈦(TiN))製成。虛設控制閘極108’a、108’b可以是一組閘極前驅物層134-1、134-2或由一組閘極前驅物層134-1、134-2組成，閘極前驅物層134-1、134-2是由與控制閘極108相同的第二導電材料(例如鎳(Ni))製成。在一些實施例中，浮置閘極112a、112b可以分別包括三個連續的凸塊，且中間的凸塊接觸穿隧介電質110a、110b。其中的一些凸塊可以接觸所述組源極/汲極前驅物層132-1、132-2及132-3。通過形成垂直延伸超過穿隧介電質110、甚至超過源極/汲極前驅物層132-1、132-2、132-3(也就是即將形成的虛設源極/汲極端子118’a、118’b)的浮置閘極112a、112b，擴大了浮置閘極112a、112b的體積，且更多的載子可以被保存在浮置閘極112a、112b中。
圖11至圖23圖示形成具有堆疊記憶體單元104a、104b的記憶體裝置的方法的一些進一步的實施例的一系列3D視圖。儘管圖11至圖23被描述為對應於形成與圖9中描述的記憶體裝置類似的記憶體裝置的一系列動作，但是應當理解，這些動作不是限制性的，因為在其他實施例中可以改變動作的順序，且所揭露的方法也適用於其他結構。在其他實施例中，一些圖示及/或描述的動 作可以全部省略或部分省略。
如圖11所示，在一些實施例中，第一組半導體層122(例如，122-1、122-2、122-3、122-4)及第二組半導體層124(例如，124-1、124-2))形成在基底102之上的ILD層106內。基底102可以是任何類型的基底(例如包括半導體本體)及/或磊晶層(例如矽、SiGe、SOI或類似物)。在一些實施例中，可以在形成第一組半導體層122及第二組半導體層124之前在基底102之上形成FEOL元件(例如邏輯元件)、插塞及一或多個下部互連件(例如，導電接觸件、互連通孔及/或連接到邏輯元件的互連線)。半導體層122、124可以通過一系列沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他合適的沉積製程。可以在形成半導體層122、124之間執行多次介電質材料沉積，以形成ILD層106。在一些實施例中，第一組半導體層122及第二組半導體層124是具有高蝕刻選擇性的不同半導體材料，使得第二組半導體層124可以被選擇性地凹陷用於後續形成閘極介電質、浮置閘極及/或其他結構。舉例而言，第二組半導體層124可以由矽鍺形成，而第一組半導體層122可以由矽形成，反之亦然。在一些實施例中，一或多個罩幕層可形成為覆蓋半導體層122、124以用於圖案化。舉例而言，隨後可以沉積由金屬製成的第一罩幕層144及由介電質製成的第二罩幕層146。第一罩幕層144例如可以是TiN或由TiN組成。第二罩幕層146例如可以是SiN或由SiN組成。
如圖12所示，在一些實施例中，形成通過ILD層106的垂直溝槽130，且垂直溝槽130橫向分隔在第一側126及第二側128的半導體層122、124。垂直溝槽130可以通過一系列罩幕就 位的蝕刻製程來執行。可以在FEOL元件或一或多個下部互連件之上形成蝕刻停止層，使得所述系列的蝕刻製程可以停止在蝕刻停止層上。蝕刻製程例如可以包括乾式蝕刻技術，乾式蝕刻技術包括使用四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的電漿蝕刻。蝕刻製程可以是使用四氯化碳(CCl4)、三氯化硼(BCl3)等用於金屬蝕刻的附加電漿蝕刻，或者蝕刻製程可以由使用四氯化碳(CCl4)、三氯化硼(BCl3)等用於金屬蝕刻的附加電漿蝕刻所組成。
如圖13至圖16所示，在一些實施例中，穿隧介電質110形成在第一側126上與第二組半導體層124接觸，虛設穿隧介電質110’形成在第二側128上與第二組半導體層124接觸。穿隧介電質110及虛設穿隧介電質110’可以由例如氮化矽或其他合適的介電質材料形成。如圖13所示，在一些實施例中，穿隧介電質110及虛設穿隧介電質110’可以通過首先執行蝕刻以在所述組半導體層124上形成凹陷120a、120b來形成。然後，如圖14所示，在一些實施例中，沉積穿隧介電質前驅物111以填充凹陷120a、120b。穿隧介電質前驅物111可以通過在工件的暴露表面上保形沉積氮化矽來形成。穿隧介電質前驅物111可以例如通過低壓化學氣相沉積(LPCVD)來執行。如圖15所示，在一些實施例中，隨後可以執行垂直蝕刻，去除穿隧介電質前驅物111的暴露部分，保留穿隧介電質前驅物111在第一側126的凹陷120a內的部分作為穿隧介電質110，且保留穿隧介電質前驅物111在第二側128的凹陷120b內的部分作為虛設穿隧介電質110’。如圖16所示，在一些實施例中，隨後使穿隧介電質110及虛設穿隧介電質110’凹陷，留 下用於形成浮置閘極的空間。
如圖17至圖21所示，在一些實施例中，在垂直溝槽130內形成浮置閘極112、閘極介電質114及通道層116。浮置閘極112、閘極介電質114及通道層116可以通過一系列分別填充垂直溝槽130的沉積製程及隨後進行部分移除的垂直蝕刻製程來形成。
舉例而言，如圖17所示，首先在穿隧介電質110及虛設穿隧介電質110’的凹陷內形成浮置閘極前驅物113。浮置閘極前驅物113可以通過在工件的暴露表面上保形沉積金屬(例如TiN)然後垂直蝕刻以去除暴露部分且保留在穿隧介電質110及虛設穿隧介電質110’的凹陷內的部分作為浮置閘極前驅物113來形成。如圖18所示，在一些實施例中，可以執行選擇性金屬沉積以進一步延伸浮置閘極前驅物113作為多個記憶體單元104a、104b的單獨部件。浮置閘極前驅物113可以在溝槽130內形成有例如彎曲的凸形表面，而與垂直溝槽130的側壁接觸的側壁表面可以是直的平面。用於浮置閘極前驅物113的金屬材料也可以沉積在其他結構(例如第一罩幕層144)上。如圖19所示，在溝槽130內形成第一填充結構150，然後圖案化以去除浮置閘極前驅物113靠近第二側128的一半，且形成彼此間隔開的浮置閘極112a、112b。可以使用第一罩幕層堆疊148來暴露浮置閘極前驅物113的一半以用於進行一系列的蝕刻製程。作為實例，第一罩幕層堆疊148可以包括有機材料、介電質材料及金屬材料中的一者或多者。在一些實施例中，浮置閘極殘餘物142可以保留在虛設穿隧介電質110’的凹陷及/或第二組半導體層124的凹陷內。
在形成浮置閘極112a、112b之後，如圖20所示，沿著浮 置閘極112a、112b的表面形成閘極介電質114。在一些實施例中，閘極介電質114可以連續地延伸遍及浮置閘極112a、112b的表面。閘極介電質114可以是高k介電質材料或由高k介電質材料組成，高k介電質材料例如氧化鉿(HFO2)、氧化鋁(Al2O3)、氧化鉿鋯(HfZrO)或類似物。舉例而言，在一些實施例中，閘極介電質114保形地沉積在工件的暴露表面上內襯垂直溝槽130的側壁及底表面。然後在垂直溝槽130的剩餘空間內形成第二填充結構154，隨後使用就位的第二罩幕層堆疊152進行垂直蝕刻以去除閘極介電質114的暴露部分。第二罩幕層堆疊152可以包括有機材料、介電質材料及金屬材料中的一者或多者。如圖21所示，移除第二罩幕層堆疊152。在溝槽130的剩餘空間內形成通道層116。然後執行平坦化製程(例如，化學機械平坦化(CMP)製程)。
如圖22所示，在一些實施例中，形成「階梯」結構，以為形成閘極接觸件及源極/汲極接觸件做準備。作為實例，在第一側126，可以進行蝕刻以去除或縮短上部虛設源極/汲極端子118’b、118’d，使得半導體層124-1、124-2的上表面可被暴露於將垂直形成的接觸溝槽。類似地，在第二側128，可以蝕刻縮短半導體層122-2、122-3、122-4及虛設控制閘極108’a、108’b，使得半導體層122-1、122-2、122-3的上表面可被暴露於將垂直形成的接觸溝槽。
如圖23所示，在一些實施例中，控制閘極108a、108b及源極/汲極端子118a、118c可以通過形成接觸溝槽、去除半導體層124-1、124-2及填充導電材料來形成。閘極接觸件138a、138b穿過ILD層106形成在接觸溝槽內且到達控制閘極108a、108b的上表面。源極/汲極接觸件140a-140d穿過ILD層106形成在接觸溝 槽內且分別到達下部源極/汲極端子118a、118c及上部源極/汲極端子118b、118d的上表面。接觸件138a-138b及140a-140d可以延伸且耦接到單一金屬層的互連線或耦接到不同金屬層的互連線以用於更具彈性的佈線。
圖24至圖33圖示形成具有可堆疊記憶體單元104a、104b的記憶體裝置的方法的一些進一步的實施例的一系列3D視圖。儘管圖24至圖33被描述為對應於形成與圖10中描述的記憶體裝置類似的記憶體裝置的一系列動作，但是應當理解，這些動作不是限制性的，因為在其他實施例中可以改變動作的順序，且所揭露的方法也適用於其他結構。在其他實施例中，一些圖示及/或描述的動作可以全部省略或部分省略。
如圖24所示，在一些實施例中，在基底102之上的ILD層106內形成源極/汲極前驅物層132(例如132-1、132-2、132-3、132-4、132-5...)及閘極前驅物層134(例如134-1、134-2)的堆疊。源極/汲極前驅物層132及閘極前驅物層134的堆疊可以通過一系列沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或其他合適的沉積製程。可以在形成源極/汲極前驅物層132及閘極前驅物層134之間執行多次介電質材料沉積，以形成ILD層106。源極/汲極前驅物層132及閘極前驅物層134是由不同的金屬或其他導電材料製成。舉例而言，源極/汲極前驅物層132(例如132-1、132-2)可以是第一金屬材料(例如TiN)或由第一金屬材料(例如TiN)組成，而閘極前驅物層134可以是第二金屬材料(例如Ni)或由第二金屬材料(例如Ni)組成。用於源極/汲極前驅物層132或閘極前驅物層134的其他候選材料可以包括例 如鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)、重摻雜矽、前述的組合或類似物中的一者。可以選擇第一金屬材料及第二金屬材料，使得蝕刻選擇性是高的(例如，10：1或更高)，使得在使閘極前驅物層134凹陷的後續製程期間，一種金屬優先於另一種金屬被蝕刻。
如圖25所示，在一些實施例中，形成通過ILD層106的垂直溝槽130，且垂直溝槽130橫向分離在第一側126及第二側128的源極/汲極前驅物層132及閘極前驅物層134。垂直溝槽130可以通過罩幕就位的一系列蝕刻製程來執行。可以在FEOL元件或一或多個下部互連件之上形成蝕刻停止層，使得所述系列的蝕刻製程可以停止在蝕刻停止層上。
如圖26至圖28所示，在一些實施例中，穿隧介電質110形成在與閘極前驅物層134接觸的第一側126上，虛設穿隧介電質110’形成在與閘極前驅物層134接觸的第二側128上。如圖26所示，在一些實施例中，可以進行選擇性氧化以在源極/汲極前驅物層132上形成氧化膜。如圖27所示，在一些實施例中，執行蝕刻或一系列蝕刻製程以在閘極前驅物層134上形成凹陷120a、120b。通過在形成凹陷之前形成了氧化膜，在形成凹陷的過程中保護源極/汲極前驅物層132不被改變。隨後可以通過蝕刻去除氧化膜。
然後，如圖28所示，沉積穿隧介電質前驅物以填充凹陷120a，120b，隨後進行垂直蝕刻去除穿隧介電質前驅物的暴露部分，保留穿隧介電質前驅物在第一側126的凹陷120a內的部分作為穿隧介電質110，且保留穿隧介電質前驅物在第二側128的凹陷120b內的部分作為虛設穿隧介電質110’。穿隧介電質110及虛設穿隧介電質110’可以由例如氮化矽或其他合適的介電質材料形成。在 一些實施例中，穿隧介電質110及虛設穿隧介電質110’隨後形成凹陷，留下用於形成浮置閘極的空間。仍然如圖28所示，然後在穿隧介電質110及虛設穿隧介電質110’的凹陷內形成浮置閘極前驅物113。浮置閘極前驅物113可以通過在工件的暴露表面上保形沉積金屬(例如TiN)、之後進行垂直蝕刻以去除暴露的部分且保留在穿隧介電質110及虛設穿隧介電質110’的凹陷內的部分作為浮置閘極前驅物113來形成。
如圖29至圖32所示，在一些實施例中，在垂直溝槽130內形成浮置閘極112、閘極介電質114及通道層116。浮置閘極112、閘極介電質114及通道層116可以通過一系列分別填充垂直溝槽130的沉積製程及隨後進行部分移除的垂直蝕刻製程來形成。舉例而言，如圖29所示，在一些實施例中，浮置閘極前驅物113通過從浮置閘極前驅物113選擇性金屬沉積而延伸，且還沉積在源極/汲極前驅物層132(例如132-1、132-2、132-3、132-4及132-5)上。如此一來，分別形成接觸穿隧介電質110、虛設穿隧介電質110’及源極/汲極前驅物層132的多個導電凸塊。在一些實施例中，一組連續的導電凸塊(例如分別從下部及上部源極/汲極前驅物層132(例如，132-1及132-2或132-3及132-4)及其間的穿隧介電質110延伸的三個導電凸塊)形成浮置閘極112a或浮置閘極112b。通過形成垂直延伸超過穿隧介電質110、甚至超過各自的下部及上部源極/汲極前驅物層132(也就是即將形成的虛設源極/汲極端子118’a、118’b)的浮置閘極112a、112b，擴大了浮置閘極112a、112b的體積，且更多的載子可以被保存在浮置閘極中。
如圖30所示，在溝槽130內形成第一填充結構150然後 進行圖案化，以在移除靠近第二側128的一半導電凸塊時保護浮置閘極112a、112b，且形成彼此間隔開的浮置閘極112a、112b。第一罩幕層堆疊148可用於為一系列蝕刻製程暴露浮置閘極前驅物113的一半。作為實例，第一罩幕層堆疊148可以包括有機材料、介電質材料及金屬材料中的一者或多者。
如圖31所示，沿浮置閘極112a、112b的表面形成閘極介電質114。在一些實施例中，閘極介電質114可以連續地延伸遍及浮置閘極112a、112b的表面。閘極介電質114可以是高k介電質材料或由高k介電質材料組成，高k介電質材料例如氧化鉿(HFO2)、氧化鋁(Al2O3)、氧化鉿鋯(HfZrO)或類似物。舉例而言，在一些實施例中，閘極介電質114保形地沉積在工件的暴露表面上內襯垂直溝槽130的側壁及底表面。然後在垂直溝槽130的剩餘空間內形成第二填充結構154，隨後使用就位的第二罩幕層堆疊152進行垂直蝕刻以去除閘極介電質114的暴露部分。第二罩幕層堆疊152可以包括有機材料、介電質材料及金屬材料中的一者或多者。隨後移除第二罩幕層堆疊152。如圖32所示，在溝槽130的剩餘空間內形成通道層116。然後執行平坦化製程(例如，化學機械平坦化(CMP)製程)。
如圖33所示，在一些實施例中，形成「階梯」結構，以為形成閘極接觸件及源極/汲極接觸件做準備。作為實例，在第一側126，可以進行蝕刻以去除或縮短虛設源極/汲極端子118’b-118’d，使得垂直形成的第一閘極接觸件138a可以到達第一控制閘極108a的上表面。類似地，在第二側128，可以對第一虛設控制閘極108’a及源極/汲極端子118b進行蝕刻以使其縮短第一距離， 使得垂直形成的第一源極/汲極接觸件140a可以到達源極/汲極端子118a的上表面。可以對源極/汲極端子118c進行蝕刻以使其縮短第二距離，使得垂直形成的第二源極/汲極接觸件140b可到達源極/汲極端子118b的上表面。可以對第二虛設控制閘極108’b及源極/汲極端子118d進行蝕刻以使其縮短第三距離，使得垂直形成的第三源極/汲極接觸件140c可以到達源極/汲極端子118c的上表面。接觸件138a-138b及140a-140d可以延伸且耦接到單一金屬層的互連線或耦接到不同金屬層的互連線，以用於更具彈性的佈線。
因此，本揭露是關於包括可堆疊記憶體單元的BEOL快閃記憶體結構，所述記憶體單元包括控制閘極及源極/汲極端子對，源極/汲極端子對設置於在垂直方向上延伸的通道層的相對側。通過將通道層佈置在垂直方向上，記憶體單元可以容易地一個接著一個堆疊，從而實現更緊湊的整合以實現更高的記憶體單元密度。在本揭露的各種實施例中已經論述了更具體細節的實例。
在一些實施例中，本揭露是關於一種記憶體單元。通道層設置在基底之上，且沿著垂直於基底的表面的垂直方向延伸。浮置閘極設置在基底之上，且沿著垂直於垂直方向的第一側向通過閘極介電質與通道層分離。控制閘極沿第一側向設置於浮置閘極及通道層的一側，且通過穿隧介電質與浮置閘極分離。源極/汲極端子對設置於通道層及浮置閘極的與控制閘極相對的另一側。
在一些實施例中，上述的記憶體單元還包括虛設控制閘極及虛設穿隧介電質，設置於通道層的與浮置閘極、穿隧介電質及控制閘極相對的另一側。在一些實施例中，上述的記憶體單元還包括一對虛設源極/汲極端子，設置於浮置閘極的與通道層及源極/汲 極端子對相對的另一側。在一些實施例中，虛設控制閘極及虛設源極/汲極端子對是由不同的半導體材料製成。在一些實施例中，浮置閘極包括分別接觸穿隧介電質及虛設源極/汲極端子對的三個連續凸塊。在一些實施例中，上述的記憶體單元還包括：第一源極/汲極接觸件，設置於源極/汲極端子對的第一源極/汲極端子的上表面上；以及第二源極/汲極接觸件，設置於源極/汲極端子對的第二源極/汲極端子的上表面上，其中第一源極/汲極接觸件及第二源極/汲極接觸件彼此橫向錯開且沿垂直方向向上延伸。在一些實施例中，控制閘極及源極/汲極端子沿著平行於基底的表面的第一側向延伸且通過層間介電質(ILD)層與基底隔開。在一些實施例中，浮置閘極具有在第一側向上分離的第一側壁及第二側壁，穿隧介電質及控制閘極比第二側壁更靠近第一側壁，閘極介電質與第二側壁接觸；且第一側壁是直的，第二側壁呈凸形。在一些實施例中，閘極介電質包括鐵電材料。
在一些其他的實施例中，本揭露是關於一種積體裝置。通道層設置於基底之上且沿著垂直於基底的表面的垂直方向延伸。閘極介電質設置於通道層的一側，且沿垂直方向延伸。第一浮置閘極設置於與閘極介電質相鄰的第一記憶體單元區域中，且通過閘極介電質與通道層分離。第一控制閘極設置於第一浮置閘極的與通道層相對的一側，且通過第一穿隧介電質與第一浮置閘極分離。第二浮置閘極堆疊於第一浮置閘極之上，也設置於與閘極介電質相鄰且通過閘極介電質與通道層分離。第二控制閘極設置於第二浮置閘極的與通道層相對的一側，且通過第二穿隧介電質與第二浮置閘極分離。
在一些實施例中，第一浮置閘極及第二浮置閘極分別包括具有接觸閘極介電質的凸側壁的凸塊狀金屬部件。在一些實施例中，閘極介電質包括第一部分及第二部分，第一部分及第二部分分別內襯及接觸第一浮置閘極及第二浮置閘極的凸側壁，且通過第一浮置閘極與第二浮置閘極之間的中間部分連接；且中間部分包括與第一浮置閘極及第二浮置閘極的第一側壁垂直對齊的第一側壁。在一些實施例中，第一浮置閘極及第二浮置閘極分別包括接觸第一穿隧介電質及第二穿隧介電質的直側壁。在一些實施例中，上述的積體裝置還包括：第一源極/汲極端子對，設置在通道層的與第一浮置閘極相對的另一側上；以及第二源極/汲極端子對，設置在通道層的與第二浮置閘極相對的另一側上，其中第一源極/汲極端子對及第二源極/汲極端子對接觸通道層的與第一側壁相對的第二側壁。在一些實施例中，上述的積體裝置還包括對應設置在通道層的與第一浮置閘極及第二浮置閘極以及第一控制閘極及第二控制閘極相對的另一側上的第一虛設控制閘極及第二虛設控制閘極以及第一虛設穿隧介電質及第二虛設穿隧介電質。
在又一些實施例中，本揭露是關於一種形成積體裝置的方法。所述方法包括在基底之上形成一個堆疊在另一個之上由層間介電質(ILD)層隔開的第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層。所述方法還包括形成將第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層分隔為橫向的第一側及第二側的垂直溝槽，以及在垂直溝槽內形成浮置閘極、閘極介電質及通道層。所述方法還包括圖案化第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層，以在第一側形成第 一虛設源極/汲極端子、控制閘極及第二虛設源極/汲極端子，且在第二側形成第一源極/汲極端子、虛設控制閘極及第二源極/汲極端子。
在一些實施例中，上述的方法還包括在形成垂直溝槽之後在第一側形成接觸閘極前驅物層的穿隧介電質及在第二側形成接觸閘極前驅物層的虛設穿隧介電質。在一些實施例中，浮置閘極的形成是通過在穿隧介電質的凹陷內形成浮置閘極前驅物、在浮置閘極前驅物上選擇性地沉積金屬材料以及圖案化金屬材料以形成浮置閘極。在一些實施例中，金屬材料也沉積在第一源極/汲極前驅物層及第二源極/汲極前驅物層上而形成三個連續的凸塊作為浮置閘極。在一些實施例中，上述的方法進一步包括：形成通過ILD層到達控制閘極的控制閘極接觸件以及分別到達第一源極/汲極端子及第二源極/汲極端子的第一源極/汲極接觸件及第二源極/汲極接觸件；且控制閘極、第一源極/汲極接觸件及第二源極/汲極接觸件是使用導電材料置換圖案化的第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層形成的。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者也應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
102:基底
104:記憶體單元
106:層間介電質(ILD)層
108:控制閘極
108’:虛設控制閘極
110:穿隧介電質
110’:虛設穿隧介電質
112:浮置閘極
114:閘極介電質
116:通道層
118a,118b:源極/汲極端子
118’a,118’b:虛設源極/汲極端子
126:第一側
128:第二側
138:閘極接觸件
140a,140b:源極/汲極接觸件
212:第一側向
214:第二側向
216:垂直方向

Claims (10)

  1. 一種記憶體單元，包括：通道層，設置在基底之上，且沿著垂直於所述基底的表面的垂直方向延伸；浮置閘極，設置在所述基底之上，且沿著垂直於所述垂直方向的第一側向通過閘極介電質與所述通道層分離；控制閘極，沿所述第一側向設置於所述浮置閘極及所述通道層的一側，且通過穿隧介電質與所述浮置閘極分離；以及源極/汲極端子對，設置於所述通道層及所述浮置閘極的與所述控制閘極相對的另一側。
  2. 如請求項1所述的記憶體單元，還包括虛設控制閘極及虛設穿隧介電質，設置於所述通道層的與所述浮置閘極、所述穿隧介電質及所述控制閘極相對的另一側。
  3. 如請求項2所述的記憶體單元，還包括一對虛設源極/汲極端子，設置於所述浮置閘極的與所述通道層及所述源極/汲極端子對相對的另一側。
  4. 如請求項1所述的記憶體單元，還包括：第一源極/汲極接觸件，設置於所述源極/汲極端子對的第一源極/汲極端子的上表面上；以及第二源極/汲極接觸件，設置於所述源極/汲極端子對的第二源極/汲極端子的上表面上，其中所述第一源極/汲極接觸件及所述第二源極/汲極接觸件彼此橫向錯開且沿所述垂直方向向上延伸。
  5. 一種積體裝置，包括： 通道層，設置於基底之上且沿著垂直於所述基底的表面的垂直方向延伸；閘極介電質，設置於所述通道層的一側，且沿所述通道層的第一側壁延伸；第一浮置閘極，設置於與所述閘極介電質相鄰的第一記憶體單元區域中，且通過所述閘極介電質與所述通道層分離；第一控制閘極，設置於所述第一浮置閘極的與所述通道層相對的一側，且通過第一穿隧介電質與所述第一浮置閘極分離；第二浮置閘極，堆疊於所述第一浮置閘極之上，也設置於與所述閘極介電質相鄰且通過所述閘極介電質與所述通道層分離；以及第二控制閘極，設置於所述第二浮置閘極的與所述通道層相對的一側，且通過第二穿隧介電質與所述第二浮置閘極分離。
  6. 如請求項5所述的積體裝置，其中所述第一浮置閘極及所述第二浮置閘極分別包括具有接觸所述閘極介電質的凸側壁的凸塊狀金屬部件。
  7. 如請求項6所述的積體裝置，其中所述閘極介電質包括第一部分及第二部分，所述第一部分及所述第二部分分別內襯及接觸所述第一浮置閘極及所述第二浮置閘極的所述凸側壁，且通過所述第一浮置閘極與所述第二浮置閘極之間的中間部分連接；以及其中所述中間部分包括與所述第一浮置閘極及所述第二浮置閘極的第一側壁垂直對齊的第一側壁。
  8. 一種形成積體裝置的方法，包括： 在基底之上形成一個堆疊在另一個之上由間層介電質(ILD)層隔開的第一源極/汲極前驅物層、閘極前驅物層及第二源極/汲極前驅物層；形成將所述第一源極/汲極前驅物層、所述閘極前驅物層及所述第二源極/汲極前驅物層分隔為橫向的第一側及第二側的垂直溝槽；在所述垂直溝槽內形成浮置閘極、閘極介電質及通道層；以及圖案化所述第一源極/汲極前驅物層、所述閘極前驅物層及所述第二源極/汲極前驅物層，以在所述第一側形成第一虛設源極/汲極端子、控制閘極及第二虛設源極/汲極端子，且在所述第二側形成第一源極/汲極端子、虛設控制閘極及第二源極/汲極端子。
  9. 如請求項8所述的方法，還包括在形成所述垂直溝槽之後在所述第一側形成接觸所述閘極前驅物層的穿隧介電質及在所述第二側形成接觸所述閘極前驅物層的虛設穿隧介電質。
  10. 如請求項9所述的方法，其中所述浮置閘極的形成是通過在所述穿隧介電質的凹陷內形成浮置閘極前驅物、在所述浮置閘極前驅物上選擇性地沉積金屬材料以及圖案化所述金屬材料以形成所述浮置閘極。
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