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TW202023033A - 非揮發性記憶體結構及其製造方法 - Google Patents

非揮發性記憶體結構及其製造方法 Download PDF

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TW202023033A
TW202023033A TW107145072A TW107145072A TW202023033A TW 202023033 A TW202023033 A TW 202023033A TW 107145072 A TW107145072 A TW 107145072A TW 107145072 A TW107145072 A TW 107145072A TW 202023033 A TW202023033 A TW 202023033A
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volatile memory
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memory structure
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張哲瑋
王俊揚
廖宏魁
劉振強
施詠堯
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力晶積成電子製造股份有限公司
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Abstract

一種非揮發性記憶體結構，包括基底、選擇閘極、第一電荷儲存層、控制閘極與第一介電層。在基底中具有沿著第一方向延伸的溝渠。選擇閘極設置在溝渠中。第一電荷儲存層設置在溝渠的側壁上。第一電荷儲存層具有彼此相對的第一側面與第二側面。第一側面與第二側面在第一方向上排列。控制閘極設置在溝渠中的選擇閘極與第一電荷儲存層上。控制閘極覆蓋第一側面與第二側面。第一介電層設置在控制閘極與第一電荷儲存層之間。

Description

非揮發性記憶體結構及其製造方法
本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種非揮發性記憶體結構及其製造方法。
由於非揮發性記憶體（non-volatile memory）可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。然而，如何能夠進一步地提升記憶體元件的電性效能(electrical performance)為目前業界持續努力的目標。
本發明提供一種非揮發性記憶體及其製造方法，其可有效地提升記憶體元件的電性效能。
本發明提出一種非揮發性記憶體結構，包括基底、選擇閘極、第一電荷儲存層、控制閘極與第一介電層。在基底中具有沿著第一方向延伸的溝渠。選擇閘極設置在溝渠中。第一電荷儲存層設置在溝渠的側壁上。第一電荷儲存層具有彼此相對的第一側面與第二側面。第一側面與第二側面在第一方向上排列。控制閘極設置在溝渠中的選擇閘極與第一電荷儲存層上。控制閘極覆蓋第一側面與第二側面。第一介電層設置在控制閘極與第一電荷儲存層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，選擇閘極、第一電荷儲存層、控制閘極與基底可彼此電性絕緣。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一電荷儲存層例如是浮置閘極。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一電荷儲存層更可具有連接在第一側面與第二側面之間的第三側面。控制閘極可覆蓋第三側面。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第二電荷儲存層。第二電荷儲存層設置在溝渠的另一側壁上。第二電荷儲存層可具有彼此相對的第四側面與第五側面。第四側面與第五側面可在第一方向上排列。控制閘極可覆蓋第四側面與第五側面。第一介電層設置在控制閘極與第二電荷儲存層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一電荷儲存層與第二電荷儲存層可在第二方向上排列。第二方向可相交於第一方向。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二電荷儲存層更可具有連接在第四側面與第五側面之間的第六側面。控制閘極可覆蓋第六側面。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第一摻雜區與第二摻雜區。第一摻雜區位在溝渠下方的基底中。第二摻雜區位在溝渠的一側的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第三摻雜區。第三摻雜區位在溝渠的另一側的基底中。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第二介電層與第三介電層。第二介電層設置在選擇閘極與基底之間。第三介電層設置在第一電荷儲存層與基底之間。
本發明提出一種非揮發性記憶體結構的製造方法，包括以下步驟。在基底中形成沿著第一方向延伸的溝渠。在溝渠中形成選擇閘極。在溝渠的側壁上形成第一電荷儲存層。第一電荷儲存層具有彼此相對的第一側面與第二側面。第一側面與第二側面在第一方向上排列。在溝渠中的選擇閘極與第一電荷儲存層上形成控制閘極。控制閘極覆蓋第一側面與第二側面。在控制閘極與第一電荷儲存層之間形成第一介電層。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，選擇閘極、第一電荷儲存層、控制閘極與基底可彼此電性絕緣。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，第一電荷儲存層更可具有連接在第一側面與第二側面之間的第三側面。控制閘極可覆蓋第三側面。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，第一電荷儲存層與第一介電層的形成方法可包括以下步驟。在溝渠中共形地形成電荷儲存材料層。對電荷儲存材料層進行回蝕刻製程，而在溝渠的側壁上形成電荷儲存間隙壁。對電荷儲存間隙壁進行圖案化製程，而形成第一電荷儲存層。在形成第一電荷儲存層之後，形成覆蓋第一電荷儲存層的第一介電層。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，更可包括在溝渠的另一側壁上形成第二電荷儲存層。第二電荷儲存層可具有彼此相對的第四側面與第五側面。第四側面與第五側面可在第一方向上排列。控制閘極可覆蓋第四側面與第五側面。第一介電層設置在控制閘極與第二電荷儲存層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，第一電荷儲存層與第二電荷儲存層可在第二方向上排列。第二方向可相交於第一方向。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，第二電荷儲存層更可具有連接在第四側面與第五側面之間的第六側面。控制閘極可覆蓋第六側面。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，更可包括以下步驟。在溝渠下方的基底中形成第一摻雜區。在溝渠的一側的基底中形成第二摻雜區。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，更可包括在溝渠的另一側的基底中形成第三摻雜區。
依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，更可包括以下步驟。可在選擇閘極與基底之間形成第二介電層。可在第一電荷儲存層與基底之間形成第三介電層。
基於上述，在本發明所提出的非揮發性記憶體結構及其製造方法中，控制閘極設置在第一電荷儲存層上且覆蓋第一電荷儲存層的第一側面與第二側面，且第一介電層設置在控制閘極與第一電荷儲存層之間。藉此，控制閘極與第一電荷儲存層更可在第一電荷儲存層的第一側面與第二側面進行耦合，進而可增加控制閘極與第一電荷儲存層的耦合區域。如此一來，本發明所提出的非揮發性記憶體結構可具有較高的耦合率(coupling ratio)，因此可有效地提升記憶體元件的電性效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1J為本發明一實施例的非揮發性記憶體結構的製造流程上視圖。圖2A至圖2J為沿圖1A至圖1J中的I-I’剖面線的剖面圖。圖3A至圖3J為沿圖1A至圖1J中的II-II’剖面線的剖面圖。
請參照圖1A、圖2A與圖3A，可在基底100中形成隔離結構102，且可藉由隔離結構102在基底100中定義出主動區AA。基底100可為半導體基底，如矽基底。隔離結構102的材料例如是氧化矽。隔離結構102例如是淺溝渠隔離結構(shallow trench isolation，STI)，但本發明並不以此為限。隔離結構102的形成方法例如是進行淺溝渠隔離製程。此外，主動區AA可在第一方向D1上排列，且可在第二方向D2上延伸。第二方向D2可相交於第一方向D1。在本實施例中，以第二方向D2垂直於第一方向D1為例來進行說明，但本發明並不以此為限。
請參照圖1B、圖2B與圖3B，在基底100上形成圖案化硬罩幕層104。圖案化硬罩幕層104的材料例如是氮化矽。圖案化硬罩幕層104的形成方法例如是組合使用沉積製程、微影製程與蝕刻製程。
接著，可利用圖案化硬罩幕層104作為罩幕，移除部分基底100與部分隔離結構102，而在基底100中形成沿著第一方向D1延伸的溝渠106。部分基底100與部分隔離結構102的移除方法例如是乾式蝕刻法。
然後，可在溝渠106下方的基底100中形成形成摻雜區108。摻雜區108可作為源極線(source line)使用。在本實施例中，摻雜區108是以N型摻雜區為例來進行說明，但本發明並不以此為限。在另一實施例中，摻雜區108亦可為P型摻雜區。摻雜區108的形成方法例如是離子植入法。
請參照圖1C、圖2C與圖3C，可在溝渠106的表面上形成介電層110。介電層110的材料例如是氧化矽。介電層110的形成方法例如是熱氧化法。
接下來，可形成填入溝渠106的選擇閘極材料層112。選擇閘極材料層112的材料例如是摻雜多晶矽等導體材料。選擇閘極材料層112的形成方法例如是化學氣相沉積法。
請參照圖1D、圖2D與圖3D，可對選擇閘極材料層112進行回蝕刻製程，以移除溝渠106外部的選擇閘極材料層112，而在溝渠106中形成選擇閘極112a。
然後，可移除硬罩幕層104。硬罩幕層104的移除方法例如是濕式蝕刻法。再者，可移除未被選擇閘極112a所覆蓋的部分介電層110，而在選擇閘極112a與基底100之間形成介電層110a。介電層110a可作為閘介電層。藉此，選擇閘極112a與基底100可彼此電性絕緣。部分介電層110的移除方法例如是濕式蝕刻法。在本實施例中，先移除硬罩幕層104，再移除部分介電層110，但本發明並不以此為限。在另一實施例中，亦可先移除部分介電層110，再移除硬罩幕層104。
請參照圖1E、圖2E與圖3E，可在溝渠106的表面上形成介電層114。此外，介電層114更可形成在基底100的頂面上與選擇閘極112a的頂面上。介電層114可作為穿隧介電層。介電層114的材料例如是氧化矽。介電層114的形成方法例如是熱氧化法或化學氣相沉積法。在本實施例中，介電層114的形成方法是以熱氧化法為例來進行說明。
接著，可在溝渠106中共形地形成電荷儲存材料層116。電荷儲存材料層116的材料可為浮置閘極材料，如摻雜多晶矽或未經摻雜的多晶矽。
請參照圖1F、圖2F與圖3F，可對電荷儲存材料層116進行回蝕刻製程。藉此，可在溝渠106一側壁上形成電荷儲存間隙壁118，且可在溝渠106的另一側壁上形成電荷儲存間隙壁120。
請參照圖1G、圖2G與圖3G，可在介電層114與電荷儲存材料層116上形成圖案化光阻層122。圖案化光阻層122可具有暴露出部分電荷儲存材料層118與部分電荷儲存材料層120的開口122a。圖案化光阻層122的形成方法例如是進行微影製程。
請參照圖1H、圖2H與圖3H，可藉由圖案化光阻層122作為罩幕，移除部分電荷儲存間隙壁118與部分電荷儲存間隙壁120。藉此，可對電荷儲存間隙壁118與電荷儲存間隙壁120進行圖案化製程，而在溝渠106的側壁上形成電荷儲存層118a，且在溝渠106的另一側壁上形成電荷儲存層120a。電荷儲存層118a與電荷儲存層120a可在第二方向D2上排列。電荷儲存層118a與電荷儲存層120a例如是浮置閘極。
電荷儲存層118a具有彼此相對的側面S1與側面S2。側面S1與側面S2在第一方向D1上排列。此外，電荷儲存層118a更可具有頂面TS1與連接在側面S1與側面S2之間的側面S3。介電層114可設置在電荷儲存層118a與基底100之間以及電荷儲存層118a與選擇閘極112a之間。因此，電荷儲存層118a與基底100可藉由介電層114而彼此電性絕緣，且電荷儲存層118a與選擇閘極112a可藉由介電層114而彼此電性絕緣。
電荷儲存層120a可具有彼此相對的側面S4與側面S5。側面S4與側面S5可在第一方向D1上排列。此外，電荷儲存層120a更可具有頂面TS2與連接在側面S4與側面S5之間的側面S6。介電層114可設置在電荷儲存層120a與基底100之間以及電荷儲存層120a與選擇閘極112a之間。藉此，電荷儲存層120a與基底100可彼此電性絕緣，且電荷儲存層120a與選擇閘極112a可彼此電性絕緣。
然後，可移除圖案化光阻層122。圖案化光阻層122的移除方法例如是乾式去光阻法(dry stripping)或濕式去光阻法(wet stripping)。
請參照圖1I、圖2I與圖3I，在形成電荷儲存層118a之後，可形成覆蓋電荷儲存層118a的介電層124。介電層124的材料例如是氧化矽、氮化矽或其組合。介電層124可為多層結構或單層結構。舉例來說，介電層124可為氧化矽層/氮化矽層/氧化矽層(ONO)的複合層。介電層124的形成方法例如是化學氣相沉積法。介電層124可覆蓋電荷儲存層118a的頂面TS1、側面S1、側面S2與側面S3，且可覆蓋電荷儲存層120a的頂面TS2、側面S4、側面S5與側面S6。
接下來，可在溝渠106中形成控制閘極材料層126。控制閘極材料層126的材料例如是摻雜多晶矽等導體材料。控制閘極材料層126的形成方法例如是化學氣相沉積法。
請參照圖1J、圖2J與圖3J，可移除溝渠106外部的部分控制閘極材料層126，而在溝渠106中的選擇閘極112a、電荷儲存層118a與電荷儲存層120a上形成控制閘極126a。部分控制閘極材料層126的移除方法例如是化學機械研磨法(chemical mechanical polishing，CMP)。控制閘極126a可覆蓋電荷儲存層118a的頂面TS1、側面S1、側面S2與側面S3，且可覆蓋電荷儲存層120a的頂面TS2、側面S4、側面S5與側面S6。介電層124可設置在控制閘極126a與電荷儲存層118a之間、控制閘極126a與電荷儲存層120a之間、控制閘極126a與選擇閘極112a之間以及控制閘極126a與基底100之間。因此，控制閘極126a至少可藉由介電層124而與電荷儲存層118a、電荷儲存層120a、選擇閘極112a以及基底100彼此電性絕緣。
然後，可在溝渠106的一側的基底100中形成摻雜區128，且可在溝渠106的另一側的基底100中形成摻雜區130。摻雜區128與摻雜區130分別可作為源極或汲極。在本實施例中，摻雜區128與摻雜區130是以N型摻雜區為例來進行說明，但本發明並不以此為限。在另一實施例中，摻雜區128與摻雜區130亦可為P型摻雜區。摻雜區128與摻雜區130的形成方法例如是離子植入法。
以下，藉由圖1J、圖2J與圖3J來說明本實施例的非揮發性記憶體結構10。此外，雖然非揮發性記憶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。
請參照圖1J、圖2J與圖3J，非揮發性記憶體結構10包括基底100、選擇閘極112a、電荷儲存層118a、控制閘極126a與介電層124。在基底100中具有沿著第一方向D1延伸的溝渠106。選擇閘極112a設置在溝渠106中。電荷儲存層118a設置在溝渠106的側壁上，且位在選擇閘極112a上。電荷儲存層118a具有彼此相對的側面S1與側面S2。側面S1與側面S2在第一方向D1上排列。電荷儲存層118a更可具有頂面TS1與連接在側面S1與側面S2之間的側面S3。電荷儲存層118a例如是浮置閘極。控制閘極126a設置在溝渠106中的選擇閘極112a與電荷儲存層118a上。控制閘極126a可覆蓋電荷儲存層118a的頂面TS1、側面S1、側面S2與側面S3。介電層124設置在控制閘極126a與電荷儲存層118a之間。
此外，非揮發性記憶體結構10更可包括隔離結構102、摻雜區108、介電層110a、介電層114、電荷儲存層120a、摻雜區128與摻雜區130中的至少一者。選擇閘極112a、電荷儲存層118a、電荷儲存層120a、控制閘極126a與基底100可藉由介電層110a、介電層114與介電層124而彼此電性絕緣。隔離結構102設置在基底100中。摻雜區108位在溝渠106下方的基底100中。介電層110a設置在選擇閘極112a與基底100之間。介電層114設置在電荷儲存層118a與基底100之間，且可設置在電荷儲存層120a與基底100之間。電荷儲存層120a設置在溝渠106的另一側壁上。電荷儲存層118a與電荷儲存層120a可在第二方向D2上排列。第二方向D2可相交於第一方向D1。電荷儲存層120a可具有彼此相對的側面S4與側面S5。側面S4與側面S5可在第一方向D1上排列。電荷儲存層120a更可具有頂面TS2與連接在側面S4與側面S5之間的側面S6。電荷儲存層120a例如是浮置閘極。控制閘極126a可覆蓋電荷儲存層120a的頂面TS2、側面S4、側面S5與側面S6。介電層124可設置在控制閘極126a與電荷儲存層120a之間。摻雜區128位在溝渠106的一側的基底100中。摻雜區130位在溝渠106的另一側的基底100中。
此外，非揮發性記憶體結構10的各構件的材料、設置方式、導電型態、形成方法與功效已於上述實施例進行詳盡地說明，於此不再重複說明。
基於上述實施例可知，在非揮發性記憶體結構10及其製造方法中，控制閘極126a設置在電荷儲存層118a上且覆蓋電荷儲存層118a的側面S1與側面S2，且介電層124設置在控制閘極126a與電荷儲存層118a之間。藉此，控制閘極126a與電荷儲存層118a更可在電荷儲存層118a的側面S1與側面S2進行耦合，進而可增加控制閘極126a與電荷儲存層118a的耦合區域。如此一來，非揮發性記憶體結構10可具有較高的耦合率，因此可有效地提升記憶體元件的電性效能。
在一些實施例中，非揮發性記憶體結構10更可包括電荷儲存層120a。控制閘極126a設置在電荷儲存層120a上且覆蓋電荷儲存層120a的側面S4與側面S5，且介電層124設置在控制閘極126a與電荷儲存層120a之間。藉此，控制閘極126a與電荷儲存層120a更可在電荷儲存層120a的側面S4與側面S5進行耦合，進而可增加控制閘極126a與電荷儲存層120a的耦合區域。如此一來，非揮發性記憶體結構10可具有較高的耦合率，因此可有效地提升記憶體元件的電性效能。
此外，由於非揮發性記憶體結構10具有垂直通道與埋入式的選擇閘極112a，因此可防止短通道效應(short channel effect)與過度抹除現象(over-erase phenomenon)，且可具有較高的記憶胞密度(cell density)。
綜上所述，在上述實施例的非揮發性記憶體結構及其製造方法中，由於控制閘極與電荷儲存層可具有較大的耦合區域，因此可使得非揮發性記憶體結構具有較高的耦合率，進而可具有較佳的電性效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:非揮發性記憶體結構100:基底102:隔離結構104:圖案化硬罩幕層106:溝渠108、128、130:摻雜區110、110a、114、124:介電層112:選擇閘極材料層112a:選擇閘極116:電荷儲存材料層118、120:電荷儲存間隙壁118a、120a:電荷儲存層122:圖案化光阻層126:控制閘極材料層126a:控制閘極AA:主動區D1:第一方向D2:第二方向S1~S6:側面TS1、TS2:頂面
圖1A至圖1J為本發明一實施例的非揮發性記憶體結構的製造流程上視圖。 圖2A至圖2J為沿圖1A至圖1J中的I-I’剖面線的剖面圖。 圖3A至圖3J為沿圖1A至圖1J中的II-II’剖面線的剖面圖。
10:非揮發性記憶體結構
100:基底
102:隔離結構
106:溝渠
108:摻雜區
110a、114、124:介電層
112a:選擇閘極
118a:電荷儲存層
126a:控制閘極
S1、S2:側面
TS1:頂面

Claims (20)

  1. 一種非揮發性記憶體結構，包括： 基底，其中在所述基底中具有沿著第一方向延伸的溝渠； 選擇閘極，設置在所述溝渠中； 第一電荷儲存層，設置在所述溝渠的側壁上，且具有彼此相對的第一側面與第二側面，其中所述第一側面與所述第二側面在所述第一方向上排列； 控制閘極，設置在所述溝渠中的所述選擇閘極與所述第一電荷儲存層上，且覆蓋所述第一側面與所述第二側面；以及 第一介電層，設置在所述控制閘極與所述第一電荷儲存層之間。
  2. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述選擇閘極、所述第一電荷儲存層、所述控制閘極與所述基底彼此電性絕緣。
  3. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述第一電荷儲存層包括浮置閘極。
  4. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述第一電荷儲存層更具有連接在所述第一側面與所述第二側面之間的第三側面，且所述控制閘極覆蓋所述第三側面。
  5. 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括： 第二電荷儲存層，設置在所述溝渠的另一側壁上，且具有彼此相對的第四側面與第五側面，其中所述第四側面與所述第五側面在所述第一方向上排列，所述控制閘極覆蓋所述第四側面與所述第五側面，且所述第一介電層設置在所述控制閘極與所述第二電荷儲存層之間。
  6. 如申請專利範圍第5項所述的非揮發性記憶體結構，其中所述第一電荷儲存層與所述第二電荷儲存層在第二方向上排列，且所述第二方向相交於所述第一方向。
  7. 如申請專利範圍第5項所述的非揮發性記憶體結構，其中所述第二電荷儲存層更具有連接在所述第四側面與所述第五側面之間的第六側面，且所述控制閘極覆蓋所述第六側面。
  8. 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括： 第一摻雜區，位在所述溝渠下方的所述基底中；以及 第二摻雜區，位在所述溝渠的一側的所述基底中。
  9. 如申請專利範圍第8項所述的非揮發性記憶體結構，更包括： 第三摻雜區，位在所述溝渠的另一側的所述基底中。
  10. 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括： 第二介電層，設置在所述選擇閘極與所述基底之間；以及 第三介電層，設置在所述第一電荷儲存層與所述基底之間。
  11. 一種非揮發性記憶體結構的製造方法，包括： 在基底中形成沿著第一方向延伸的溝渠； 在所述溝渠中形成選擇閘極； 在所述溝渠的側壁上形成第一電荷儲存層，其中所述第一電荷儲存層具有彼此相對的第一側面與第二側面，且所述第一側面與所述第二側面在所述第一方向上排列； 在所述溝渠中的所述選擇閘極與所述第一電荷儲存層上形成控制閘極，其中所述控制閘極覆蓋所述第一側面與所述第二側面；以及 在所述控制閘極與所述第一電荷儲存層之間形成第一介電層。
  12. 如申請專利範圍第11項所述的非揮發性記憶體結構的製造方法，其中所述選擇閘極、所述第一電荷儲存層、所述控制閘極與所述基底彼此電性絕緣。
  13. 如申請專利範圍第11項所述的非揮發性記憶體結構的製造方法，其中所述第一電荷儲存層更具有連接在所述第一側面與所述第二側面之間的第三側面，且所述控制閘極覆蓋所述第三側面。
  14. 如申請專利範圍第11項所述的非揮發性記憶體結構的製造方法，其中所述第一電荷儲存層與所述第一介電層的形成方法包括： 在所述溝渠中共形地形成電荷儲存材料層； 對所述電荷儲存材料層進行回蝕刻製程，而在所述溝渠的側壁上形成電荷儲存間隙壁； 對所述電荷儲存間隙壁進行圖案化製程，而形成所述第一電荷儲存層；以及 在形成所述第一電荷儲存層之後，形成覆蓋所述第一電荷儲存層的所述第一介電層。
  15. 如申請專利範圍第11項所述的非揮發性記憶體結構的製造方法，更包括： 在所述溝渠的另一側壁上形成第二電荷儲存層，其中所述第二電荷儲存層具有彼此相對的第四側面與第五側面，所述第四側面與所述第五側面在所述第一方向上排列，所述控制閘極覆蓋所述第四側面與所述第五側面，且所述第一介電層設置在所述控制閘極與所述第二電荷儲存層之間。
  16. 如申請專利範圍第15項所述的非揮發性記憶體結構的製造方法，其中所述第一電荷儲存層與所述第二電荷儲存層在第二方向上排列，且所述第二方向相交於所述第一方向。
  17. 如申請專利範圍第15項所述的非揮發性記憶體結構的製造方法，其中所述第二電荷儲存層更具有連接在所述第四側面與所述第五側面之間的第六側面，且所述控制閘極覆蓋所述第六側面。
  18. 如申請專利範圍第11項所述的非揮發性記憶體結構的製造方法，更包括： 在所述溝渠下方的所述基底中形成第一摻雜區；以及 在所述溝渠的一側的所述基底中形成第二摻雜區。
  19. 如申請專利範圍第18項所述的非揮發性記憶體結構的製造方法，更包括： 在所述溝渠的另一側的所述基底中形成第三摻雜區。
  20. 如申請專利範圍第11項所述的非揮發性記憶體結構的製造方法，更包括： 在所述選擇閘極與所述基底之間形成第二介電層；以及 在所述第一電荷儲存層與所述基底之間形成第三介電層。
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