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TWI863368B - 積體元件、快閃記憶體單元及形成積體元件的方法 - Google Patents

積體元件、快閃記憶體單元及形成積體元件的方法 Download PDF

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TWI863368B
TWI863368B TW112123035A TW112123035A TWI863368B TW I863368 B TWI863368 B TW I863368B TW 112123035 A TW112123035 A TW 112123035A TW 112123035 A TW112123035 A TW 112123035A TW I863368 B TWI863368 B TW I863368B
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control gate
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荷爾本 朵爾伯斯
喬治奧斯 韋理安尼堤斯
馬可范 達爾
林佑明
奧雷斯特 馬迪亞
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一些實施例是關於一種積體元件，包括：位於基底之上 的控制閘極，控制閘極具有第一長度；位於控制閘極上的穿隧介電質；具有第二長度且位於穿隧介電質上的浮置閘極，穿隧介電質分隔控制閘極與浮置閘極；位於浮置閘極上的阻擋介電質；位於阻擋介電質上的通道，阻擋介電質分隔通道與浮置閘極；以及位於通道上的源極/汲極端子，其中控制閘極的第一長度小於浮置閘極的第二長度。

Description

積體元件、快閃記憶體單元及形成積體元件的 方法
本發明的實施例是有關於一種積體元件、快閃記憶體單元及形成積體元件的方法。
許多現代電子元件都包含電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在沒有電源的情況下保留其儲存的資料，而揮發性記憶體在電源斷開連接時將丟失其儲存的資料。快閃記憶體是非揮發性記憶體的一種。快閃記憶體利用電子穿隧進出浮置閘極以改變快閃記憶體單元的臨界電壓。電子的穿隧是藉由將編程電壓或抹除電壓施加於控制閘極所引起的。
本發明實施的一種積體元件，包括：位於基底之上的控制閘極，控制閘極具有第一長度；位於控制閘極上的穿隧介電質；具有第二長度且位於穿隧介電質上的浮置閘極，穿隧介電質分隔控制閘極與浮置閘極；位於浮置閘極上的阻擋介電質；位於 阻擋介電質上的通道，阻擋介電質分隔通道與浮置閘極；以及位於通道上的源極/汲極端子，其中控制閘極的第一長度小於浮置閘極的第二長度。
本發明實施的一種一種快閃記憶體單元，包括：位於層間介電質(ILD)層中的控制閘極；延伸跨越控制閘極的浮置閘極，且浮置閘極被配置為保持由施加至控制閘極的編程電壓或抹除電壓所決定的電荷，其中電荷改變快閃記憶體單元的臨界電壓；以及延伸於浮置閘極與控制閘極之間的穿隧介電質，穿隧介電質被配置為在施加編程電壓或抹除電壓時使電子通過浮置閘極與控制閘極之間，從而改變快閃記憶體單元的電荷。
本發明實施的一種一種形成積體元件的方法，包括：在基底之上形成層間介電質(ILD)層；在ILD層之上形成具有第一長度的控制閘極；在控制閘極的頂表面之上形成穿隧介電質；在穿隧介電質之上形成具有第二長度的浮置閘極，穿隧介電質分隔浮置閘極與控制閘極，其中第一長度小於第二長度；以及在穿隧介電質之上形成阻擋介電質及通道，阻擋介電質分隔浮置閘極與通道。
100,200a,300a,300b,400a,400b,400c,400d,400e,400f,400g,500,600,700a,700b,700c,700d,700e,800,900,1000,1100,1200,1300,1400:剖視圖
102:基底
104:快閃記憶體單元
106:層間介電質(ILD)層
106a:第一ILD層
106b:第二ILD層
106c:第三ILD層
108:控制閘極
110:穿隧介電質
112:浮置閘極
112a:第一浮置閘極
112b:第二浮置閘極
112c:第三浮置閘極
114:阻擋介電質
116:通道
118,118a-118h:源極/汲極端子
118a,118c:第一部分
118b,118d:第二部分
200b:佈局俯視圖
202:第一導通孔
203,205:第二導通孔
202-206:內連線
204:第二內連線
206:第一內連線
212:第一方向
214:第二方向
216:第三方向
218a-218b:列
220a-220d:行
302,304:電子
303:編程電壓
305:抹除電壓
402:導電襯墊
404:次要浮置閘極
406:金屬層
502:第一快閃記憶體陣列
504:FEOL元件
506:第二快閃記憶體陣列
508:下BEOL內連線層
510:上BEOL內連線層
512:金屬線
514:導通孔
516:邏輯元件
701:控制閘極層
702:第一蝕刻製程
703:穿隧介電質層
704:共形金屬層
706:犧牲晶圓
707:次要浮置閘極層
708:第二罩幕
709:控制閘極開口
711:第一罩幕
802:浮置閘極層
804:阻擋層
806:通道層
1102:源極/汲極開口
1500:方法
L1:第一長度
L2:第二長度
L3:第三長度
L4:第四長度
d1:距離
t1-t7:厚度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1圖示具有產線後段(BEOL)佈局及倒置穿隧架構的快閃記憶體單元的一些實施例的剖視圖
圖2A至圖2B圖示BEOL快閃記憶體陣列的剖視圖及佈局俯視圖。
圖3A至圖3B圖示利用控制閘極與浮置閘極之間的穿隧介電質的BEOL快閃記憶體陣列的操作的剖視圖。
圖4A至圖4G圖示BEOL快閃記憶體單元及陣列的一些實施例的多個剖視圖。
圖5圖示包括BEOL快閃記憶體陣列及產線前段(FEOL)電晶體陣列的積體電路的一些實施例的剖視圖。
圖6、圖7A、圖7B、圖7C、圖7D、圖7E、圖8、圖9、圖10、圖11、圖12、圖13及圖14圖示形成BEOL快閃記憶體陣列的方法的一些實施例的多個剖視圖。
圖15以流程圖的形式圖示出說明本概念的一些實施例的方法。
本揭露提供用於實施此揭露的不同特徵的許多不同實施例或實例。下文闡述組件及佈置的具體實例以簡化本揭露。當然，這些僅是實例且無進行限制之意。舉例而言，在以下說明中將第一特徵形成於第二特徵之上或將第一特徵形成於第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可 以在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而並非自身指示所論述的各種實施例及/或配置之間的關係。
此外，為了易於說明，本文中可使用例如「位於......之下(beneath)」、「位於......下方(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」等空間相對性用語來描述圖中所示的一個元件或特徵與另一元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。可以其他方式對設備取向(旋轉90度或處於其他取向)，且同樣地可據此對本文中所使用的空間相對性描述語加以解釋。
快閃記憶體單元包括控制閘極及源極/汲極端子，且浮置閘極佈置於控制閘極與源極/汲極端子之間。在操作過程中，施加於控制閘極的編程電壓或抹除電壓將快閃記憶體單元的狀態設定於「0」狀態或「1」狀態。在傳統的快閃記憶體單元中，為了將快閃記憶體單元設定於「0」狀態，將編程電壓施加於控制閘極。編程電壓的施加將電子從通道拉入浮置閘極，導致相對於「1」狀態的臨界電壓提高。提高的臨界電壓是由於浮置閘極中的電子排斥通道中的電子的電場所致。為了將快閃記憶體單元設定於「1」狀態，將抹除電壓施加於控制閘極。抹除電壓的施加將電子推出浮置閘極且回到通道中，導致相對於「0」狀態的臨界電壓降低。快閃記憶體單元的編程電壓及抹除電壓取決於分隔控制閘極與浮置閘極的穿隧介電質以及分隔浮置閘極與通道的阻擋介電質兩者的電容。阻擋介電質及穿隧介電質的厚度、長度、寬度及材料會影響電 容。
在傳統的快閃記憶體陣列中，快閃記憶體單元與邏輯元件在相同的產線前段(FEOL)製程中形成於基底上。隨著邏輯元件的不同架構被開發出來，例如鰭式場效電晶體(FinFETS)及全環繞閘極場效電晶體(GAA-FETS)，越來越難將用於製造邏輯元件的製程也用來製造快閃記憶體單元。
此外，快閃記憶體單元的編程電壓及抹除電壓取決於穿隧氧化物上的電壓壓降。藉由降低編程電壓及抹除電壓的幅度，增加相對於施加至控制閘極的電壓的電壓壓降會提高快閃記憶體單元的效率。電壓壓降對施加至控制閘極的電壓之比取決於控制閘極與浮置閘極之間的穿隧介電質的電容以及浮置閘極與通道之間的阻擋介電質的電容。為了提高上述之比，相對於阻擋介電質電容，小的穿隧介電質電容可能是可取的。
阻擋介電質及穿隧介電質的電容取決於彼等各自的厚度、長度及寬度。然而，阻擋介電質的厚度針對通道與浮置閘極之間的電子傳輸進行了優化。另外，穿隧介電質的厚度被優化以阻止電子在控制閘極與浮置閘極之間的傳輸，因此變更厚度來改變電容是不可取的。穿隧介電質及阻擋介電質的長度及寬度也難以操作，因為它們往往是由單一閘極蝕刻決定。因此，能夠獨立於阻擋介電質的長度及寬度來調整穿隧介電質的長度及寬度的製程是可取的。
因此，可與邏輯元件的各種設計結合使用同時還能夠調整穿隧介電質的長度及寬度的形成快閃記憶體元件的方法是可取的。本揭露提供技術以利用倒置穿隧架構來形成產線後段(BEOL)快閃記憶體單元。藉由使用BEOL相容的製程形成快閃記憶體單 元，所提供的技術產出適合嵌入具有邏輯元件且形成為具有不同架構(例如，鰭式場效電晶體(FinFETS)、全環繞閘極場效電晶體(GAA-FETS)等)的電路的快閃記憶體陣列。另外，利用倒置穿隧架構形成快閃記憶體單元的BEOL相容製程個別蝕刻穿隧介電質及阻擋介電質，使得穿隧介電質的尺寸獨立於阻擋介電質的尺寸。獨立決定穿隧介電質及阻擋介電質的尺寸使得最終設計中的電容比可容易調整。
圖1圖示具有產線後段(BEOL)佈局的快閃記憶體單元的一些實施例的剖視圖100。
快閃記憶體單元104在基底102上方。多個層間介電質(ILD)層106將快閃記憶體單元104與基底102分開。快閃記憶體單元104包括控制閘極108。穿隧介電質110覆蓋控制閘極108而將控制閘極108與浮置閘極112分開。阻擋介電質114覆蓋浮置閘極112而將浮置閘極與通道116分開。源極/汲極端子118覆蓋通道116，且由穿隧介電質110正上方的非零距離隔開。
在一些實施例中，穿隧介電質110或控制閘極108具有第一長度L1，阻擋介電質114具有大於第一長度L1的第二長度L2。第一長度L1與第二長度L2之間的差異是導致穿隧介電質110的電容小於阻擋介電質114的電容的一個因素。較小的穿隧介電質110電容增加了橫跨穿隧介電質110、相對於施加至控制閘極108的電壓的電壓壓降。橫跨穿隧介電質110的電壓壓降直接影響穿隧介電質110中的穿隧電流。因此，改變穿隧介電質110的長度L1允許調整穿隧介電質110的電容，進而影響穿隧介電質110內的電壓壓降及穿隧電流。由於電壓壓降與施加至控制閘極108的 電壓相關，因此改變長度L1也會影響可用於在穿隧介電質110中感應穿隧電流的最小電壓。在一些附加實施例中，穿隧介電質110的電容也可以藉由使穿隧介電質及阻擋介電質具有不同寬度、藉由使穿隧介電質及阻擋介電質具有不同厚度、及/或藉由使穿隧介電質及阻擋介電質具有不同介電常數來調整。
因此，藉由改變穿隧介電質及阻擋介電質的寬度、長度、厚度及/或介電常數，可以實現穿隧介電質電容相對於阻擋介電質電容的相對低比率。此相對低比率相對於施加的電壓增加了橫跨穿隧介電質的電壓壓降。更高的電壓壓降對施加電壓的比降低了施加於控制閘極可用於設定快閃記憶體單元的狀態的寫入電壓及抹除電壓的幅度。較低的寫入電壓及抹除電壓提高了快閃記憶體單元的操作效率。
圖2A至圖2B圖示BEOL快閃記憶體陣列的剖視圖200a及佈局俯視圖200b。舉例而言，圖2A的剖視圖200a可沿圖2B中的線A-A’截取。在圖2B的佈局俯視圖200b中，為了清晰性起見，省略了多個ILD層106。
如圖2A的剖視圖200a所示，BEOL快閃記憶體陣列包括佈置在基底102之上的多個ILD層106內的多個快閃記憶體元件。多個快閃記憶體元件沿著第一方向212由一或多個ILD層106彼此隔開。多個源極/汲極端子設置於多個快閃記憶體元件上。多個內連線202-206設置在位於多個源極/汲極端子之上的ILD結構內。
在一些實施例中，多個內連線可以包括多個第一導通孔202及多個第二導通孔205。多個第一導通孔202從源極/汲極端 子118a-118d的第一部分118a、118c延伸到多個第二內連線204。多個第二導通孔205從源極/汲極端子118a-118d的第二部分118b、118d延伸到多個第一內連線206。源極/汲極端子118的第一部分118a、118c及第二部分118b、118d沿著快閃記憶體陣列的第一方向212交替。源極/汲極端子118a-118d分別覆蓋多個浮置閘極112a-112c中的兩者。舉例而言，第一源極/汲極端子118b覆蓋第一浮置閘極112a及第二浮置閘極112b，第二源極/汲極端子118c覆蓋第二浮置閘極112b及第三浮置閘極112c。多個第一內連線206在第一方向212上延伸，多個第二內連線204在垂直於第一方向212的第二方向214上延伸。多個第一導通孔202及多個第二導通孔205在垂直於第一方向212及第二方向214兩者的第三方向216上從源極/汲極端子118a-118d延伸。
如圖2B的佈局俯視圖200b所示，控制閘極108在第二方向214上平行於第二內連線204延伸(由虛線表示)。源極/汲極端子118a-118h佈置成多列218a-218b及多行220a-220d。行220a-220d的源極/汲極端子118a-118h中，源極/汲極端子的第一部分118a、118c耦接至多個第二內連線204。也就是說，源極/汲極端子118a-118h中與源極/汲極端子118a-118h的第一部分118a、118c在第二方向214上排列者也耦接至多個第二內連線204。另外，源極/汲極端子118a-118h中與源極/汲極端子118a-118h的第二部分118b、118d在第二方向214上排列者耦接至多個第一內連線206(以虛線表示)。
圖3A至圖3B圖示利用控制閘極與浮置閘極之間的穿隧介電質的BEOL快閃記憶體單元的操作的剖視圖300a、剖視圖 300b。現在同時描述圖3A及圖3B。
快閃記憶體單元104藉由處於「0」狀態或「1」狀態來儲存1位元的信息。在控制閘極108處提供編程電壓(例如，在「編程」操作中)或抹除電壓(例如，在「抹除」操作中)可以分別將快閃記憶體單元的狀態從「0」狀態改變為「1」狀態或從「1」狀態改變為「0」狀態。快閃記憶體單元104的狀態藉由改變存儲在浮置閘極112中的電荷而改變。藉由電子隧穿進出浮置閘極112而通過穿隧介電質110來改變電荷。電荷改變了快閃記憶體單元的臨界電壓，進而改變在「讀取」操作過程中通過通道116檢測到的電流。阻擋介電質114防止電子在浮置閘極112與通道116之間移動。
舉例而言，如圖3A的剖視圖300a所示，提供編程電壓303至控制閘極108。編程電壓303是大於第一最小值的正電壓，以從浮置閘極112引出電子302，且使電子302通過穿隧介電質110進入控制閘極108。第一最小值取決於穿隧介電質110之上的電壓壓降(取決於穿隧介電質110的電容)以及阻擋介電質114的電容。電子302從浮置閘極112中移出導致浮置閘極112具有更多的正電荷，進而降低快閃記憶體單元104的臨界電壓。當隨後在「讀取」操作過程中提供讀取電壓給控制閘極108時，讀取電壓大於快閃記憶體單元104的臨界電壓，從而產生通過通道116的高電流流動。
如圖3B的剖視圖300b所示，提供抹除電壓305至控制閘極108。抹除電壓305是小於第二最大值的負電壓，以將電子304推出控制閘極108，且使電子304通過穿隧介電質110進入浮 置閘極112。第二最大值取決於穿隧介電質110上的電壓壓降(取決於穿隧介電質110的電容)以及阻擋介電質114的電容。將電子304加到浮置閘極112導致浮置閘極112具有更多負電荷，進而提高快閃記憶體單元104的臨界電壓。當隨後在「讀取」操作過程中提供讀取電壓至控制閘極108時，讀取電壓小於快閃記憶體單元104的臨界電壓，導致通過通道116的電流流動小於關於圖3A描述的通過通道116的電流流動。讀取電壓低於第一最小電壓，且高於第二最大電壓，使得在讀取操作過程中沒有電子在浮置閘極與控制閘極之間移動，且快閃記憶體單元的狀態不受干擾。
通過穿隧介電質110在控制閘極108與浮置閘極112之間傳輸電子302、304導致快閃記憶體單元104具有比在通道116與浮置閘極112之間傳輸電子的快閃記憶體單元更靈活的設計。如前所示，控制閘極108及穿隧介電質110的長度L1(以及因此的電容)獨立於浮置閘極112、阻擋介電質114及通道116的長度L2，且當穿隧介電質110的電容小於阻擋介電質114的電容時，快閃記憶體單元104可以具有更低的編程電壓303。因此，可以控制穿隧介電質110的電容，從而實現可配置為在更大輸入電壓範圍下操作的快閃記憶體單元104的靈活設計。
圖4A至圖4G圖示BEOL快閃記憶體單元及BEOL快閃記憶體陣列的一些替代實施例的多個剖視圖。
如圖4A的剖視圖400a所示，在一些實施例中，在源極/汲極端子118與通道116之間形成導電襯墊402。在一些實施例中，舉例而言，導電襯墊402是或包含銦鎵鋅氧化物(InGaZnO)、銦氧化物(InO)、銦錫氧化物(InSnO)、銦鋅氧化物(InZnO)、 銦鎢氧化物(InWO)或類似物。
在一些實施例中，導電襯墊402的厚度t1約在3奈米至10奈米之間、約在1奈米至5奈米之間、約在4奈米至15奈米之間、或在另一個合適的範圍內。在一些實施例中，源極/汲極端子118的厚度t2約在10奈米至40奈米之間、約在5奈米至30奈米之間、約在15奈米至50奈米之間、或在另一個合適的範圍內。在一些實施例中，通道116的厚度t3約在4奈米至20奈米之間、約在2奈米至16奈米之間、約在6奈米至24奈米之間、或在另一個合適的範圍內。在一些實施例中，阻擋介電質114的厚度t4約在4奈米至10奈米之間、約在2奈米至8奈米之間、約在6奈米至12奈米之間、或在另一個合適的範圍內。在一些實施例中，浮置閘極112的厚度t5約在4奈米至20奈米之間、約在2奈米至16奈米之間、約在6奈米至24奈米之間、或在另一個合適的範圍內。在一些實施例中，穿隧介電質110的厚度t6約在4奈米至10奈米之間、約在2奈米至8奈米之間、約在6奈米至12奈米之間、或在另一個合適的範圍內。在一些實施例中，控制閘極108的厚度t7約在10奈米至40奈米之間、約在5奈米至30奈米之間、約在15奈米至50奈米之間、或在另一個合適的範圍內。
在一些實施例中，控制閘極108的第一長度L1約在20奈米至120奈米之間、約在10奈米至100奈米之間、約在30奈米至140奈米之間、或在另一個合適的範圍內。在一些實施例中，浮置閘極112的第三長度L3約在60奈米至120奈米之間、約在50奈米至100奈米之間、約在70奈米至140奈米之間、或在另一個合適的範圍內。在一些實施例中，第二長度L2(參見圖1)等 於第三長度L3。在一些實施例中，源極/汲極端子118的第四長度L4約在20奈米至40奈米之間、約在15奈米至30奈米之間、約在25奈米至50奈米之間、或在另一個合適的範圍內。在一些實施例中，隔開源極/汲極端子118的距離d1約在20奈米至40奈米之間、約在15奈米至30奈米之間、約在25奈米至50奈米之間、或在另一個合適的範圍內。
如圖4B的剖視圖400b所示，在一些實施例中，控制閘極108及穿隧介電質110在第一方向212及/或第二方向214上偏離浮置閘極112的中心。偏離的控制閘極108不會損害快閃記憶體單元104的功能。因此，控制閘極108可以偏離浮置閘極112的中心，以解決設計規則問題及/或與控制閘極108下方的層的其他組件對齊。
如圖4C的剖視圖400c所示，在一些實施例中，穿隧介電質110的正上方有次要浮置閘極404。在一些實施例中，次要浮置閘極404包含與浮置閘極112相同的材料。在其他實施例中，次要浮置閘極404是或包含例如與浮置閘極112的材料不同的導電材料。次要浮置閘極404的長度等於穿隧介電質110的第一長度L1，且在與穿隧介電質110相同的蝕刻製程期間被蝕刻。可以包括次要浮置閘極404，以在隨後的平坦化製程期間保護穿隧介電質110。
如圖4D的剖視圖400d所示，在一些實施例中，穿隧介電質110可以具有與浮置閘極112的第三長度L3相等的長度。形成穿隧介電質110的製程可以在控制閘極108被蝕刻及平坦化之後進行。在控制閘極108平坦化之後形成穿隧介電質110是避免 在穿隧介電質110上進行平坦化製程的另一種方法。在穿隧介電質110上結束平坦化製程可能造成穿隧介電質110受損且導致快閃記憶體單元104失效。
如圖4E的剖視圖400e所示，在一些實施例中，穿隧介電質110的長度可以介於控制閘極108的長度與浮置閘極112的長度之間。
如圖4F的剖視圖400f所示，在一些實施例中，控制閘極108的下方有金屬層406。在另外的實施例中，控制閘極108是及/或包含重摻雜的(例如，達每立方厘米多於1020個原子的摻雜劑濃度)矽。
如圖4G的剖視圖400g所示，在一些實施例中，阻擋介電質114及通道116跨越多個分離的浮置閘極112在源極/汲極端子118a-118d之間連續延伸。在此類實施例中，阻擋介電質114跨越浮置閘極112的上表面及多個ILD層106之一的上表面連續延伸。此架構可以從製造的方法中移除一或多個蝕刻步驟，從而產生更具成本效益及更快的製程。
圖5圖示包括BEOL快閃記憶體陣列及FEOL電晶體陣列的積體電路結構的一些實施例的剖視圖500。
積體電路結構包括在基底102上覆蓋FEOL元件504的第一快閃記憶體陣列502。在一些實施例中，第二快閃記憶體陣列506延伸於第一快閃記憶體陣列502之上。以此方式，可以使用BEOL相容的製程將任意數量的快閃記憶體陣列嵌入積體電路中。在一些實施例中，下BEOL內連線層508將第一快閃記憶體陣列502與FEOL元件504分開。在一些實施例中，上BEOL內連線層 510可以覆蓋第一快閃記憶體陣列502。下BEOL內連線層508及上BEOL內連線層510皆包括多條金屬線512及與多條金屬線512耦接的多個導通孔514。在一些實施例中，多個導通孔514耦接至第一快閃記憶體陣列502。FEOL元件504包括在基底102上的多個邏輯元件516。多個邏輯元件516可以是或包括金屬氧化物-半導體場效電晶體(MOSFET)、鰭式場效電晶體(FinFET)、全環繞閘極場效電晶體(GAA FET)、奈米片場效電晶體、類似物、或前述的任何組合。使用BEOL製程來形成快閃記憶體陣列產生了可利用持續發展的電晶體技術的更靈活積體電路設計。
參照圖6、圖7A、圖7B、圖7C、圖7D、圖7E、圖8、圖9、圖10、圖11、圖12、圖13及圖14，提供了BEOL快閃記憶體陣列的一些實施例的剖視圖。儘管將圖6、圖7A、圖7B、圖7C、圖7D、圖7E、圖8、圖9、圖10、圖11、圖12、圖13及圖14描述為一系列的動作，但應理解到，此些動作並非限制性的，在其他實施例中動作的順序可以改變，且所公開的方法也適用於其他結構。在其他實施例中，一些圖示及/或描述的動作可以全部省略或部分省略。
圖6圖示在基底102之上形成第一ILD層106a的剖視圖600。在一些實施例中，第一ILD層106a包括二氧化矽(SiO2)或類似物。基底102可以是任何類型的基底。在一些實施例中，基底102包括半導體本體，例如矽、鍺化矽(SiGe)、絕緣體上矽(SOI)或類似物。基底102可以是半導體晶圓、晶圓上的一或多個晶粒及、或任何其他類型的半導體本體及/或磊晶層。在一些實施例中，第一ILD層106a可以圍繞一或多個下內連線(例如，導電觸點、 內連通孔及/或內連金屬線)。在一些實施例中，基底102包括元件的FEOL層。
圖7A、圖7B、圖7C、圖7D及圖7E圖示形成控制閘極108及穿隧介電質110的各種方法的剖視圖700a、剖視圖700b、剖視圖700c、剖視圖700d、剖視圖700e。
在一些實施例中，如圖7A所示，在第一ILD層106a之上形成控制閘極層701，且在控制閘極層701上形成穿隧介電質層703。在一些實施例中，控制閘極層701使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺射、電化學鍍、化學鍍、一些其他合適的沉積製程或前述製程的組合形成。在一些實施例中，穿隧介電質層703使用CVD、PVD、ALD、一些其他合適的沉積製程或前述製程的組合形成。一些實施例中，控制閘極層701是或包括例如氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)、重摻雜矽中之一者、前述的組合或類似物。在一些實施例中，穿隧介電質層703是或包括例如二氧化矽(SiO2)、氮化矽(Si3N4)、氧氮化矽(SiON)中之一者、前述的組合或類似物。
然後使用第一蝕刻製程702對控制閘極層701及穿隧介電質層703進行圖案化，以分別形成控制閘極108及穿隧介電質110的陣列。按照形成於穿隧介電質層703上方的第一罩幕711將穿隧介電質層703及控制閘極層701圖案化。舉例而言，第一蝕刻製程702可以使用適合蝕穿穿隧介電質層703及控制閘極層701的乾式蝕刻技術。在各種實施例中，第一蝕刻製程702可以包括使用四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或類似 物的電漿蝕刻。在另外的實施例中，當控制閘極層701是金屬時，第一蝕刻製程702可以包括使用四氯化碳(CCl4)、三氯化硼(BCl3)等的附加電漿蝕刻。將穿隧介電質層703及控制閘極層701圖案化為控制閘極108及穿隧介電質110。然後移除第一罩幕711。
在第一蝕刻製程702及移除第一罩幕711之後，沉積第二ILD層106b在控制閘極108及穿隧介電質110周圍。然後進行平坦化製程(例如，化學-機械平坦化(CMP)製程)，從而移除第二ILD層106b的在穿隧介電質110上方的部分。第二ILD層106b覆蓋第一ILD層106a的上表面以及控制閘極108及穿隧介電質110的側壁。
在其他實施例中，如圖7B所示，控制閘極層701包含矽，且形成於共形金屬層704之上。在一些實施例中，控制閘極層701使用CVD、PVD、ALD、一些其他合適的沉積製程或前述製程的組合形成。在一些實施例中，沉積控制閘極層701之後是植入製程，以將摻雜劑植入控制閘極層701中。摻雜劑的摻雜濃度大於每立方厘米1020個原子。在一些實施例中，穿隧介電質層703是藉由在含氧(O2)或水(H2O)的環境中對控制閘極層701進行退火從而生成包含二氧化矽的穿隧介電質層703而形成。在其他實施例中，穿隧介電質層703可以使用CVD、PVD、ALD等形成。
然後進行第一蝕刻製程702來圖案化穿隧介電質層703、控制閘極層701及共形金屬層704，以分別形成穿隧介電質110、控制閘極108及金屬層406。第一蝕刻製程702按照第一罩幕711將穿隧介電質層703、控制閘極層701及共形金屬層704圖案化，隨後去除第一罩幕711。在去除第一罩幕711之後，通過沉積介電 質材料且使用平坦化製程去除穿隧介電質110的上表面上方的部分介電質材料來形成第二ILD層106b。
在又其他的實施例中，如圖7C所示，將控制閘極層701及穿隧介電質層703形成於犧牲晶圓706上，然後結合到共形金屬層704或ILD層106。然後將犧牲晶圓706全部或部分去除。在一些實施例中，使用平坦化製程(例如，化學機械平坦化(CMP)製程、回蝕製程)或一些其他合適的去除製程來去除犧牲晶圓706。此方法將穿隧介電質層703及控制閘極層701形成在單獨的晶圓上，從而減少在積體電路的熱預算上的沉重壓力。
然後進行第一蝕刻製程702來圖案化穿隧介電質層703、控制閘極層701及共形金屬層704，以分別形成穿隧介電質110、控制閘極108及金屬層406。第一蝕刻製程702按照第一罩幕711對穿隧介電質層703、控制閘極層701及共形金屬層704進行圖案化，隨後去除第一罩幕711。在去除第一罩幕711之後，通過沉積介電質材料且使用平坦化製程去除穿隧介電質110的上表面上方的部分介電質材料來形成第二ILD層106b。在一些實施例中，平坦化製程去除了介電質材料的在犧牲晶圓706的上表面上方的部分。
在又其他的實施例中，如圖7D所示，在穿隧介電質層703之上形成次要浮置閘極層707。次要浮置閘極層707是或包括例如氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁合金(TiAl)、重摻雜多晶矽、前述的組合或類似物。
然後進行第一蝕刻製程702，以圖案化次要浮置閘極層707、穿隧介電質層703、控制閘極層701以及共形金屬層704， 以分別形成次要浮置閘極404、穿隧介電質110、控制閘極108以及金屬層406。第一蝕刻製程702按照第一罩幕711對次要浮置閘極層707、穿隧介電質層703、控制閘極層701以及共形金屬層704進行圖案化，隨後去除第一罩幕711。在去除第一罩幕711之後，通過沉積介電質材料且使用平坦化製程去除介電質材料的在次要浮置閘極404的上表面上方的部分來形成第二ILD層106b。在平坦化製程期間，次要浮置閘極404覆蓋穿隧介電質110。此舉使得對穿隧介電質110造成的損壞較少，進而可以延長快閃記憶體單元104的使用壽命。
在又其他的實施例中，如圖7E所示，使用鑲嵌製程在第一ILD層106a上形成控制閘極層701。使用第一蝕刻製程702按照第二罩幕708在第一ILD層106a中形成控制閘極開口709。然後將控制閘極層701沉積至控制閘極開口709中。在沉積控制閘極層701之後，進行平坦化製程(例如，CMP製程)，從而去除控制閘極層701的在第一ILD層106a的上表面之上的部分。然後將穿隧介電質層703沉積於控制閘極108之上。在一些實施例中，隨後不會將穿隧介電質層703蝕刻成為穿隧介電質110(參見圖1)。
方法按照圖7A的實施例繼續進行。應當理解的是，在其他實施例(圖未示)中，方法可以備選地從圖7B至圖7E的實施例繼續進行。如圖8的剖視圖800所示，在穿隧介電質110之上形成浮置閘極層802、阻擋層804及通道層806。在一些實施例中，浮置閘極層802使用CVD、PVD、ALD、濺射、電化學鍍、化學鍍、一些其他合適的沉積製程或前述製程的組合形成。在一些實施 例中，阻擋層804及通道層806使用CVD、PVD、ALD、一些其他合適的沉積製程或前述製程的組合形成。在一些實施例中，浮置閘極層802是或包括例如氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁合金(TiAl)、重摻雜多晶矽、前述的組合或類似物。在一些實施例中，阻擋層804是或包括例如氧化鉿(HFO2)、氧化鋁(Al2O3)、鉿鋯氧化物(HfZrO)、前述的組合或類似物。在一些實施例中，通道層806是或包括例如InGaZnO(IGZO)、InO、InSnO(ITO)、InZnO、InWO、多晶矽、矽-鍺(SiGe)、前述的組合或類似物。
如圖9的剖視圖900所示，蝕刻浮置閘極層802(參見圖8)、阻擋層804(參見圖8)及通道層806(參見圖8)以分別形成浮置閘極112、阻擋介電質114及通道116。在一些實施例中，在阻擋層804及通道層806形成之前蝕刻浮置閘極層802，所以阻擋層804及通道層806在浮置閘極112之上連續延伸而沒有被後續蝕刻。
如圖10的剖視圖1000所示，在浮置閘極112、阻擋介電質114及通道116之上形成第三ILD層106c。在一些實施例中，第三ILD層106c是使用CVD、PVD、ALD、一些其他合適的沉積製程或前述製程的組合形成。
如圖11的剖視圖1100所示，蝕刻第三ILD層106c，從而形成多個源極/汲極開口1102。多個源極/汲極開口1102延伸到通道116。在一些實施例中，第三ILD層106c可以使用例如乾式蝕刻製程、反應離子蝕刻(RIE)製程、一些其他蝕刻製程或前述製程的組合中的一或多種來蝕刻。
如圖12的剖視圖1200所示，源極/汲極端子118a-118d 形成在源極/汲極開口1102中(虛線所示)。通過在源極/汲極開口1102中沉積源極/汲極材料然後進行平坦化製程(例如，CMP製程)以去除源極/汲極材料在第三ILD層106c上方的部分來形成源極/汲極端子118a-118d。在一些實施例中，源極/汲極端子118a-118d是或包括例如氮化鈦(TiN)、鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)、鎳(Ni)、矽化鎳(NiSi)、前述的組合或類似物。如圖4A所示，源極/汲極端子可以包括導電襯墊402。
如圖13的剖視圖1300所示，多個第一導通孔202及第二內連線204形成在源極/汲極端子118a-118d之上。在一些實施例中，多個第一導通孔202及第二內連線204是使用單鑲嵌製程形成。在其他實施例中，多個第一導通孔202及第二內連線204是使用雙鑲嵌製程形成。多個第一導通孔202將第二內連線204耦接至源極/汲極端子118a-118d的第一部分118a、118c。在一些實施例中，源極/汲極端子118a-118d的第一部分118a、118c是源極/汲極端子118a-118d的偶數組或奇數組。
如圖14的剖視圖1400所示，多個第二導通孔203及多個第一內連線206形成在源極/汲極端子118a-118d之上。在一些實施例中，多個第二導通孔203及多個第一內連線206是使用單鑲嵌製程形成。在其他實施例中，多個第二導通孔203及多個第一內連線206是使用雙鑲嵌製程形成。多個第二導通孔203將多個第一內連線206耦接至源極/汲極端子118a-118d的第二部分118b、118d。在一些實施例中，源極/汲極端子118a-118d的第二部分118b、118d是源極/汲極端子118a-118d的偶數組或奇數組。在一些實施例中，源極/汲極端子118a-118d在第一方向212上交替 耦接至第二內連線204及多個第一內連線206。
圖15圖示根據一些實施例形成BEOL快閃記憶體單元的方法1500。儘管本文中圖示及/或描述的這個方法及其他方法被圖示為一系列的動作或事件，但是應當理解，本揭露不限於圖示的順序或動作。因此，在一些實施例中，動作可以以與圖示的不同的順序進行，及/或動作可以同時進行。另外，在一些實施例中，圖示的動作或事件可被細分為多個動作或事件，其可在不同時間進行或與其他動作或子動作同時進行。在一些實施例中，可以省略一些圖示的動作或事件，也可以包括其他未圖示的動作或事件。
在1502，在基底之上形成層間介電質(ILD)層。例如，參見圖6。
在1504，在ILD層之上形成具有第一長度的控制閘極。例如，參見圖7A、圖7B、圖7C、圖7D、圖7E。
在1506，在控制閘極的頂表面之上形成穿隧介電質。例如，參見圖7A、圖7B、圖7C、圖7D、圖7E。
在1508，在穿隧介電質之上形成具有第二長度的浮置閘極，穿隧介電質分隔浮置閘極與控制閘極，其中第一長度小於第二長度。例如，參見圖8至圖9。
在1510，在穿隧介電質之上形成阻擋介電質及通道，阻擋介電質分隔浮置閘極與通道。例如，參見圖8至圖9。
因此，本揭露是關於形成具有倒置穿隧架構的BEOL快閃記憶體陣列的方法。
一些實施例是關於一種積體元件，包括：位於基底之上的控制閘極，控制閘極具有第一長度；位於控制閘極上的穿隧介電 質；具有第二長度且位於穿隧介電質上的浮置閘極，穿隧介電質分隔控制閘極與浮置閘極；位於浮置閘極上的阻擋介電質；位於阻擋介電質上的通道，阻擋介電質分隔通道與浮置閘極；以及位於通道上的源極/汲極端子，其中控制閘極的第一長度小於浮置閘極的第二長度。
在一些實施例中，控制閘極及源極/汲極端子通過層間介電質(ILD)層與基底隔開。在一些實施例中，上述的積體元件還包括：耦接至源極/汲極端子的第一部分且在第一方向上延伸的第一內連線；以及耦接至源極/汲極端子的第二部分且在第二方向上延伸的第二內連線，其中控制閘極在垂直於第一內連線的第二方向上延伸。在一些實施例中，穿隧介電質具有第一介電常數，且阻擋介電質具有第二介電常數，第二介電常數大於第一介電常數。在一些實施例中，上述的積體元件還包括在源極/汲極端子與通道之間延伸的襯墊。在一些實施例中，第一長度及第二長度是在第一方向上量測，且其中穿隧介電質具有在第一方向上量測的第三長度，第三長度小於第二長度。在一些實施例中，浮置閘極具有第一側壁及第二側壁，第二側壁與第一側壁相對且在第一方向上分離，且穿隧介電質及控制閘極比第二側壁更接近第一側壁。在一些實施例中，上述的積體元件還包括在浮置閘極與穿隧介電質之間延伸的第二浮置閘極，其中第二浮置閘極具有第一長度。在一些實施例中，阻擋介電質及通道具有第二長度。
其他實施例是關於一種快閃記憶體單元，包括：位於層間介電質(ILD)中的控制閘極，其中控制閘極被配置為施加編程電壓及抹除電壓至快閃記憶體單元；延伸跨越控制閘極的浮置閘極， 浮置閘極被配置為保持由最近施加至快閃記憶體單元的編程電壓或抹除電壓所決定的電荷，其中電荷改變快閃記憶體單元的臨界電壓；以及延伸於浮置閘極與控制閘極之間的穿隧介電質，穿隧介電質被配置為在施加編程電壓或抹除電壓至快閃記憶體單元時使電子通過浮置閘極與控制閘極之間。
在一些實施例中，控制閘極具有在第一方向上量測的第一長度，浮置閘極具有在第一方向上量測的第二長度，且第二長度大於第一長度。在一些實施例中，穿隧介電質具有在第一方向上量測的第三長度，其中第三長度小於第二長度且大於第一長度。在一些實施例中，上述的快閃記憶體單元還包括通過阻擋介電質與浮置閘極分離的通道，其中通道被配置為基於在控制閘極處測得的電壓以及由浮動閘極保持的電荷來使電流從第一源極/汲極端子傳遞到第二源極/汲極端子。在一些實施例中，當控制閘極施加編程電壓至快閃記憶體單元時，穿隧介電質被配置為從浮置閘極傳遞電子至控制閘極，從而降低快閃記憶體單元的臨界電壓。在一些實施例中，當控制閘極施加抹除電壓至快閃記憶體單元時，穿隧介電質被配置為從控制閘極傳遞電子至浮置閘極，從而提高快閃記憶體單元的臨界電壓。
還有其他實施例是關於一種形成積體元件的方法，包括：在基底之上形成具有第一長度的控制閘極；在控制閘極的頂表面之上形成穿隧介電質；在穿隧介電質之上形成具有第二長度的浮置閘極，穿隧介電質分隔浮置閘極與控制閘極，其中第一長度小於第二長度；以及在穿隧介電質之上形成阻擋介電質及通道，阻擋介電質分隔浮置閘極與通道。
在一些實施例中，在穿隧介電質之上形成浮置閘極、阻擋介電質及通道還包括：在基底及穿隧介電質之上沉積浮置閘極層、阻擋層及通道層；以及使用一個蝕刻製程圖案化浮置閘極層、阻擋層及通道層，以在穿隧介電質的正上方形成浮置閘極、阻擋介電質及通道。在一些實施例中，在穿隧介電質之上形成浮置閘極、阻擋介電質及通道還包括：在ILD層及穿隧介電質之上沉積浮置閘極層；圖案化浮置閘極層，以在穿隧介電質的正上方形成浮置閘極；在浮置閘極周圍及上方沉積第二ILD層；對第二ILD層進行平坦化製程；以及在第二ILD層及浮置閘極之上沉積阻擋介電質及通道。在一些實施例中，在基底之上形成控制閘極及穿隧介電質還包括：在ILD層之上形成矽層；以及進行退火以在矽層上形成二氧化矽層。在一些實施例中，在基底之上形成控制閘極及穿隧介電質還包括：在不同晶圓上形成穿隧介電質及控制閘極；將不同晶圓接合至積體元件；以及去除不同晶圓，留下穿隧介電質及控制閘極在積體元件上。
應當理解，在此書面描述以及以下申請專利範圍中，用語「第一」、「第二」、「第三」等僅僅是為了區分一個圖的不同元件或一系列的圖的不同元件而用於方便描述的通用標識符。就其本身而言，此些術語並非暗指此等元件的任何時間順序或結構相近，且無意用於描述不同圖示實施例及/或未圖示實施例中的對應元件。舉例而言，關於第一圖描述的「第一介電質層」不一定對應於關於另一圖描述的「第一介電質層」，且不一定對應於未圖示實施例中的「第一介電質層」。
前述內容概述了若干實施例的特徵，以使熟習此項技術 者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:剖視圖
102:基底
104:快閃記憶體單元
106:層間介電質(ILD)層
108:控制閘極
110:穿隧介電質
112:浮置閘極
114:阻擋介電質
116:通道
118:源極/汲極端子
L1:第一長度
L2:第二長度

Claims (10)

  1. 一種積體元件，包括：控制閘極，位於基底之上，所述控制閘極具有第一長度；穿隧介電質，位於所述控制閘極上；浮置閘極，具有第二長度且位於所述穿隧介電質上，所述穿隧介電質分隔所述控制閘極與所述浮置閘極；阻擋介電質，位於所述浮置閘極上；通道，位於所述阻擋介電質上，所述阻擋介電質分隔所述通道與所述浮置閘極；以及源極/汲極端子，位於所述通道上；其中所述控制閘極的所述第一長度小於所述浮置閘極的所述第二長度。
  2. 如請求項1所述的積體元件，其中所述穿隧介電質具有第一介電常數，且所述阻擋介電質具有第二介電常數，所述第二介電常數大於所述第一介電常數。
  3. 如請求項1所述的積體元件，其中所述第一長度及所述第二長度是在第一方向上量測，且其中所述穿隧介電質具有在所述第一方向上量測的第三長度，所述第三長度小於所述第二長度。
  4. 如請求項3所述的積體元件，其中所述浮置閘極具有第一側壁及第二側壁，所述第二側壁與所述第一側壁相對且在所 述第一方向上分離，且所述穿隧介電質及所述控制閘極比所述第二側壁更接近所述第一側壁。
  5. 一種快閃記憶體單元，包括：控制閘極，位於層間介電質(ILD)層中，所述控制閘極具有第一長度；浮置閘極，延伸跨越所述控制閘極，且被配置為保持由施加至所述控制閘極的編程電壓或抹除電壓所決定的電荷，其中所述電荷改變所述快閃記憶體單元的臨界電壓，且所述浮置閘極具有第二長度；以及穿隧介電質，延伸於所述浮置閘極與所述控制閘極之間，且被配置為在施加所述編程電壓或所述抹除電壓時使電子通過所述浮置閘極與所述控制閘極之間，從而改變所述快閃記憶體單元的所述電荷，其中所述控制閘極的所述第一長度小於所述浮置閘極的所述第二長度。
  6. 如請求項5所述的快閃記憶體單元，還包括通過阻擋介電質與所述浮置閘極分離的通道，其中所述通道被配置為基於在所述控制閘極處測得的電壓以及由所述浮動閘極保持的所述電荷來使電流從第一源極/汲極端子傳遞到第二源極/汲極端子。
  7. 如請求項6所述的快閃記憶體單元，其中當所述控制閘極施加所述編程電壓至所述快閃記憶體單元時，所述穿隧介電 質被配置為從所述浮置閘極傳遞所述電子至所述控制閘極，從而降低所述快閃記憶體單元的所述臨界電壓。
  8. 如請求項6所述的快閃記憶體單元，其中當所述控制閘極施加所述抹除電壓至所述快閃記憶體單元時，所述穿隧介電質被配置為從所述控制閘極傳遞所述電子至所述浮置閘極，從而提高所述快閃記憶體單元的所述臨界電壓。
  9. 一種形成積體元件的方法，包括：在基底之上形成層間介電質(ILD)層；在所述ILD層之上形成具有第一長度的控制閘極；在所述控制閘極的頂表面之上形成穿隧介電質；在所述穿隧介電質之上形成具有第二長度的浮置閘極，所述穿隧介電質分隔所述浮置閘極與所述控制閘極，其中所述第一長度小於所述第二長度；以及在所述穿隧介電質之上形成阻擋介電質及通道，所述阻擋介電質分隔所述浮置閘極與所述通道。
  10. 如請求項9所述的方法，其中在所述基底之上形成所述控制閘極及所述穿隧介電質還包括：在所述ILD層之上形成矽層；以及進行退火以在所述矽層上形成二氧化矽層。
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