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TWI774371B - 記憶體元件及形成三維記憶體元件的方法 - Google Patents

記憶體元件及形成三維記憶體元件的方法 Download PDF

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TWI774371B
TWI774371B TW110117411A TW110117411A TWI774371B TW I774371 B TWI774371 B TW I774371B TW 110117411 A TW110117411 A TW 110117411A TW 110117411 A TW110117411 A TW 110117411A TW I774371 B TWI774371 B TW I774371B
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楊子慶
孫宏彰
蔣國璋
賴昇志
江昱維
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台灣積體電路製造股份有限公司
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Abstract

本發明的實施例提供一種形成三維(3D)記憶體元件的 方法，包含：在基底上方形成具有第一導電材料及第一介電材料的交替層的層堆疊；形成自層堆疊的遠離基底的上部表面至層堆疊的面向基底的下部表面豎直延伸穿過層堆疊的溝渠；用記憶體膜對溝渠的側壁及底部加襯；在記憶體膜上方形成通道材料，通道材料包含非晶材料；在形成通道材料之後，用第二介電材料填充溝渠；在第二介電材料中形成記憶胞隔離區；在記憶胞隔離區的相對側上的第二介電材料中形成豎直延伸的源極線(SL)及位元線(BL)；以及在形成SL及BL之後，使通道材料的第一部分結晶。

Description

記憶體元件及形成三維記憶體元件的方法
本發明的實施例是有關於記憶體元件及形成三維記憶體元件及方法。
半導體記憶體用於電子應用的積體電路中，所述電子應用作為實例包含收音機、電視、蜂巢式電話以及個人計算元件。半導體記憶體包含兩個主要類別。一個類別為揮發性記憶體；另一類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體(random access memory；RAM)，其可進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory；SRAM)及動態隨機存取記憶體(dynamic random access memory；DRAM)。SRAM及DRAM兩者均為揮發性的，此是因為其在未供電時將丟失其儲存的資訊。
另一方面，非揮發性記憶體可在未供應電力的情況下保持儲存於其上的資料。非揮發性半導體記憶體的一種類型為鐵電隨機存取記憶體(ferroelectric random access memory；FeRAM或FRAM)。FeRAM的優勢包含其較快寫入/讀取速度及較小大小。
本發明的實施例中，一種形成三維(3D)記憶體元件的方法包含：在基底上方形成層堆疊，所述層堆疊包括第一導電材料及第一介電材料的交替層；形成自層堆疊的遠離基底的上部表面至層堆疊的面向基底的下部表面豎直延伸穿過層堆疊的溝渠；用記憶體膜對溝渠的側壁及底部加襯；在記憶體膜上方形成通道材料，所述通道材料包括非晶材料；在形成通道材料之後，用第二介電材料填充溝渠；在第二介電材料中形成記憶胞隔離區；在記憶胞隔離區的相對側上的第二介電材料中形成豎直延伸的源極線(SL)及位元線(BL)；以及在形成SL及BL之後，使通道材料的第一部分結晶。
本發明的實施例中，一種形成三維(3D)記憶體元件的方法包含：在基底上方形成層堆疊，所述層堆疊包括與第一介電材料層交錯的第一導電材料層；形成穿過層堆疊的溝渠；在溝渠中共形地形成記憶體膜；在記憶體膜上方的溝渠中共形地形成通道材料，所述通道材料包括非晶材料；在共形地形成通道材料之後，用第二介電材料填充溝渠；在第二介電材料中形成源極線(SL)及位元線(BL)，所述SL及所述BL沿垂直於基底的主上部表面的豎直方向延伸穿過層堆疊；以及在形成SL及BL之後，藉由執行熱製程將通道材料的第一部分轉化為結晶材料。
本發明的實施例中，一種記憶體元件包含：在基底上方的層堆疊，所述層堆疊包括字元線及第一介電材料的交替層；第二介 電材料，其嵌入於層堆疊中且在層堆疊中沿垂直於基底的主上部表面的方向豎直延伸；源極線(SL)及位元線(BL)，其在第二介電材料中且豎直地延伸穿過層堆疊；記憶體膜，其在層堆疊與第二介電材料之間；以及通道層，其包括通道材料，其中通道層的第一部分設置於記憶體膜與SL之間或記憶體膜與BL之間，其中通道層的第二部分設置於記憶體膜與第二介電材料之間，其中通道層的第一部分包括通道材料的結晶材料，且通道層的第二部分包括通道材料的非晶材料。
50、101:基底
100:半導體元件
103:半導體鰭片
105:隔離區
107:源極/汲極區
109:閘極電極
110:第一區
111:閘極間隔件
113:觸點
114、124:通孔
115、125:導電線
117、119、121、205:介電層
120:第二區
123、123A、123B、200:記憶體元件
130:記憶體區
140:內連線結構
201:電晶體
202:記憶胞
203:字元線
204:層堆疊
206、212:溝渠
207:硬罩幕層
208、222:箭頭
209:光阻
211:記憶體膜
213:通道材料
215:介電材料
216:開口
217:隔離區
218:區域
218S1、218S2:相對側
219:源極/汲極區
219D:位元線
219S:源極線
220:熱製程/熱處理
223、223A、223B:結晶材料
223AS、223BS:側壁
250:階梯形區
260:記憶陣列區
1000:方法
1010、1020、1030、1040、1050、1060、1070、1080:方塊
A-A、B-B、C-C:橫截面
M:元素
Figure 110117411-A0305-02-0032-44
:金屬材料
Figure 110117411-A0305-02-0032-45
:金屬氧化物
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種構件未按比例繪製。實際上，出於論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出在實施例中的具有整合式記憶體元件的半導體元件的橫截面圖。
圖2示出在實施例中的記憶體元件的一部分的透視圖。
圖3至圖8、圖9A、圖9B以及圖10A至圖10J示出在實施例中的三維(three-dimensional；3D)記憶體元件在各個製造階段的各種視圖。
圖11示出在一些實施例中的形成三維(3D)記憶體元件的方法的流程圖。
以下揭露內容提供用於實施本發明的實施例的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語來描述如圖中所示出的一個元件或特徵相對於另一(些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。貫穿本文中的論述，除非另外指定，否則不同圖式中的相同或類似附圖標號是指使用相同或類似材料藉由相同或類似製程形成的相同或類似部件。
在一些實施例中，一種形成三維(3D)記憶體元件的方法包含：形成延伸穿過層堆疊的溝渠，所述層堆疊包含第一導電材料及第一介電材料的交替層；用記憶體膜對溝渠的側壁及底部加襯；在記憶體膜上方共形地形成通道材料，所述通道材料包括非晶材料；以及在形成通道材料之後，用第二介電材料填充溝渠。方法更包含：在第二介電材料中形成記憶胞隔離區；在記憶胞隔離區的 相對側上的第二介電材料中形成源極線(source line；SL)及位元線(bit line；BL)；以及在形成SL及BL之後，使通道材料的第一部分結晶。在一些實施例中，執行熱處理以使通道材料的接觸SL及BL的第一部分結晶。通道材料的結晶的第一部分具有較低電阻，由此減小記憶胞的薄膜電晶體(thin film transistor；TFT)的閘極與通道材料之間的接觸電阻且改良TFT的驅動能力。
圖1示出在實施例中的具有整合式記憶體元件123(例如123A及123B)的半導體元件100的橫截面圖。在所示出實施例中，半導體元件100為鰭式場效電晶體(fin-field effect transistor；FinFET)元件，其中三維(3D)記憶體元件123整合於半導體製造的後段製程(back-end-of-line；BEOL)處理中。注意，FinFET在此處用作非限制性實例。3D記憶體元件123(亦可稱為記憶體元件123)可整合於任何適合的元件中，諸如整合於具有平面電晶體或環繞式閘極(gate-all-around；GAA)電晶體的半導體元件中。為了避免混亂，記憶體元件123的細節未在圖1中繪示，而在下文後續圖式中示出。
如圖1中所示出，半導體元件100包含用於形成不同類型的電路的不同區。舉例而言，半導體元件100可包含用於形成邏輯電路的第一區110，且可包含用於形成例如周邊電路、輸入/輸出(input/output；I/O)電路、靜電放電(electrostatic discharge；ESD)電路以及/或類比電路的第二區120。用於形成其他類型的電路的其他區為可能的，且充分地意欲包含於本揭露的範疇內。
半導體元件100包含基底101。基底101可為塊狀基底， 諸如摻雜或未摻雜的矽基底或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。基底101可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦以及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。
電子組件(諸如電晶體、電阻器、電容器、電感器、二極體或類似者)在半導體製造的前段製程(front-end-of-line；FEOL)處理中形成於基底101中或基底101上。在圖1的實例中，半導體鰭片103(亦稱為鰭片)形成為在基底101上方突起。隔離區105(諸如淺溝渠隔離(shallow-trench isolation；STI)區)形成於半導體鰭片103之間或半導體鰭片103周圍。閘極電極109形成於半導體鰭片103上方。閘極間隔件111沿閘極電極109的側壁形成。源極/汲極區107(諸如磊晶源極/汲極區)形成於閘極電極109的相對側上。觸點113(諸如，閘極觸點及源極/汲極觸點)形成於各別下伏導電特徵(例如，閘極電極109或源極/汲極區107)上方，且電耦接至各別下伏導電特徵。一或多個介電層117(諸如層間介電(inter-layer dielectric；ILD)層)形成於基底101上方且形成於半導體鰭片103及閘極電極109周圍。其他導電特徵(諸如，包括導電線115及通孔114的內連線結構)亦可形成於一或多個介電層117中。圖1中的FinFET可由所屬領域中已知或使用的任何合適的方法形成，此處不重複細節。為了在本文中易於論述，基底101、形成於基底101中或基底101上的電子組件(例如 finFET)、觸點113、導電特徵115/114以及一或多個介電層117統稱為基底50。
仍參考圖1，可作為蝕刻終止層(etch stop layer；ESL)的介電層119形成於一或多個介電層117上方。在實施例中，使用電漿增強型物理氣相沈積(plasma-enhanced physical vapor deposition；PECVD)利用氮化矽形成介電層119，但可替代地使用其他介電材料(諸如，氮化物、碳化物、其組合或類似材料)及形成介電層119的替代技術(諸如，低壓化學氣相沈積(low-pressure chemical vapor deposition；LPCVD)、物理氣相沈積(physical vapor deposition；PVD)或類似技術)。在一些實施例中，省略介電層119。接著，介電層121形成於介電層119上方。介電層121可為由合適的方法(諸如，PVD、CVD或類似方法)形成的任何合適的介電材料，諸如氧化矽、氮化矽或類似材料。一或多個記憶體元件123A(其中的每一者包含多個記憶胞)形成於介電層121中，且耦接至介電層121中的導電特徵(例如，通孔124及導電線125)。圖1中的記憶體元件123A或記憶體元件123B的實施例(例如，3D記憶體元件200)在下文詳細論述。
圖1進一步示出形成於記憶體元件123A上方的記憶體元件123B的第二層。記憶體元件123A及記憶體元件123B可具有相同或類似結構，且可統稱為記憶體元件123。圖1的實例示出記憶體元件123的兩個層作為非限制性實例。記憶體元件123的層的其他數目(諸如，一個層、三個層或大於三個層)亦為可能的，且充分地意欲包含於本揭露的範疇內。記憶體元件123的一或多 個層形成於半導體元件100的記憶體區130中，且可在半導體製造的後段製程(BEOL)處理中形成。記憶體元件123可在BEOL處理中形成於半導體元件100內的任何合適的位置處，諸如第一區110上方(例如，正上方)、第二區120上方或多個區上方。
仍參考圖1，在記憶體區130形成之後，包含介電層121及介電層121中的導電特徵(例如，通孔124及導電線125)的內連線結構140形成於記憶體區130上方。內連線結構140可電連接形成於基底101中/上的電子組件以形成功能電路。內連線結構140亦可使記憶體元件123電耦接至形成於基底101中/上的組件，且/或使記憶體元件123耦接至形成於內連線結構140上方的導電襯墊，以用於與外部電路或外部元件連接。內連線結構的形成為所屬領域中已知的，因此此處不重複細節。
在一些實施例中，記憶體元件123例如藉由通孔124及導電線125電耦接至形成於基底50上的電子組件(例如電晶體)，且在一些實施例中，記憶體元件123藉由半導體元件100的功能電路控制或存取(例如，寫入或讀取)。此外或可替代地，在一些實施例中，記憶體元件123電耦接至形成於內連線結構140的頂部金屬層上方的導電襯墊，在此情況下，記憶體元件123可藉由外部電路(例如，另一半導體元件)直接控制或存取，而不需涉及半導體元件100的功能電路。儘管額外金屬層(例如，內連線結構140)在圖1的實例中形成於記憶體元件123上方，但記憶體元件123可形成於半導體元件100的頂部(例如，最頂部)金屬層中，此等及其他變化充分地意欲包含於本揭露的範疇內。
圖2示出在實施例中的三維(3D)記憶體元件200的一部分的透視圖。圖2的3D記憶體元件200可用作圖1的記憶體元件123A或記憶體元件123B。為易於論述，在本文中的論述中，3D記憶體元件可稱為記憶體元件。在一些實施例中，記憶體元件200為具有鐵電材料的三維記憶體元件。注意，為簡單起見，圖式中並未示出3D記憶體元件200的所有特徵。
如圖2中所示出，記憶體元件200包含多個記憶胞202，所述記憶胞202可在同一水平面(例如，平行於基底50的主上部表面的平面)中以列及行的網格配置。記憶胞202可進一步豎直地堆疊以形成三維記憶陣列，由此增加記憶胞的整合密度。
在一些實施例中，記憶體元件200為非揮發性記憶體元件，諸如NOR記憶體元件或類似者。記憶體元件200中的每一記憶胞202可包含具有絕緣記憶體膜211(例如，鐵電膜)作為閘極介電質的電晶體201(例如，薄膜電晶體(TFT))。在一些實施例中，每一電晶體201的閘極電耦接至各別字元線203(例如，導電線203)的一部分及/或包含各別字元線203的一部分，每一電晶體201的第一源極/汲極區電耦接至各別位元線(BL)219D(例如，導電線219D)的一部分及/或包含各別位元線219D的一部分，且每一電晶體201的第二源極/汲極區電耦接至各別源極線(SL)219S(例如，導電線219S)的一部分及/或包含各別源極線219S的一部分。記憶體元件200的同一水平列中的記憶胞202可共用共同字元線203，而記憶體元件200的同一豎直行中的記憶胞202可共用共同源極線219S及共同位元線219D。位元線219D及源極線219S 可統稱為電晶體201的源極/汲極區219。
記憶體元件200包含與多個介電層205交錯的多個字元線(WL)203。換言之，記憶體元件200包含WL 203及介電層205的交替層。WL 203在平行於下伏基底50(圖2中未示出，參見圖1)的主表面的方向上延伸。記憶體元件200可具有階梯形區250及記憶陣列區260。在階梯形區250中，WL 203及介電層205可具有階梯形組態，以使得下部WL 203比上部WL 203更長且橫向延伸超過上部WL 203的端點。舉例而言，在圖2中，示出WL 203的多個堆疊層，其中最頂部WL 203為最短的且最底部WL 203為最長的。WL 203的各別長度可在朝向下伏基底的方向上增加。以此方式，階梯形區250中的WL 203中的每一者的一部分可容易地自記憶體元件200上方存取，且導電觸點可形成於WL 203中的每一者的暴露部分上方且電耦接至WL 203中的每一者的暴露部分。記憶胞202形成於記憶陣列區260中。
記憶體元件200更包含多個位元線(BL)219D及源極線(SL)219S。BL 219D及SL 219S可在垂直於WL 203的方向上延伸。介電材料215設置於BL 219D及SL 219S中的相鄰者之間且隔離所述相鄰者。
BL 219D及SL 219S的對連同相交WL 203一起限定每一記憶胞202的邊界，且介電材料215設置於相鄰記憶胞202之間且隔離所述相鄰記憶胞202。因此，介電材料215亦可稱為記憶胞隔離區或介電插塞。在一些實施例中，SL 219S電耦接至電接地。儘管圖2示出BL 219D相對於SL 219S的特定置放，但應瞭解， 在其他實施例中可翻轉BL 219D及SL 219S的置放。
如圖2中所示出，記憶體元件200亦可包含通道材料213，諸如氧化物半導體(oxide semiconductor；OS)層。在理解任何合適的通道材料可用作通道材料213的情況下，通道材料213在本文中可稱為OS層213。通道材料213可為記憶胞202的電晶體201提供通道區。舉例而言，當經由對應WL 203施加適當電壓(例如，高於對應電晶體201的各別臨限電壓(Vth)的電壓)時，電晶體201中的OS層213的區可允許電流(例如，在由箭頭208指示的方向上)自BL 219D流動至SL 219S。
記憶體膜211設置於BL 219D/SL 219S與OS層213之間，且記憶體膜211可充當電晶體201的閘極介電質。在一些實施例中，記憶體膜211包括鐵電材料，諸如氧化鉿、氧化鉿鋯、矽摻雜氧化鉿或類似者。因此，記憶體膜211亦可稱為鐵電膜211，且記憶體元件200亦可稱為鐵電隨機存取記憶體(FeRAM)元件200或3D FeRAM元件200。替代地，記憶體膜211可為包括兩個SiOx層之間的SiNx層多層結構(稱為ONO結構)、不同鐵電材料、不同類型的記憶體層(例如，能夠儲存位元)或類似者。
在記憶體膜211包括鐵電材料的一些實施例中，記憶體膜211可在兩個不同方向中的一者上極化，且可藉由在記憶體膜211兩端施加適當的電壓差且產生適當的電場來改變記憶體膜211的電極化方向。極化可相對局部化(例如，通常控制在記憶胞202的每一邊界內)，且記憶體膜211的連續區可延伸跨過多個記憶胞202。取決於記憶體膜211的特定區的電極化方向，對應電晶體201 的臨限電壓變化，而可儲存數位值(例如，0或1)。舉例而言，當記憶體膜211的區具有第一電極化方向時，對應電晶體201可具有相對較低的臨限電壓，且當記憶體膜211的區具有第二電極化方向時，對應電晶體201可具有相對較高的臨限電壓。兩個臨限電壓之間的差可稱為臨限電壓移位(threshold voltage shift)。較大臨限電壓移位使讀取儲存於對應記憶胞202中的數位值更容易(例如，更不易出錯)。
為了在此類實施例中對記憶胞202執行寫入操作，在對應於記憶胞202的記憶體膜211的一部分兩端施加寫入電壓。可例如藉由將第一電壓施加至對應WL 203且將第二電壓施加至對應BL 219D及SL 219S來施加寫入電壓，其中第一電壓與第二電壓之間的差等於寫入電壓。藉由在記憶體膜211的部分兩端施加寫入電壓，可改變記憶體膜211的區的極化方向。因此，對應電晶體201的對應臨限電壓可自低臨限電壓切換至高臨限電壓，或反之亦然，且電晶體201的臨限電壓用於指示儲存於記憶胞202中的數位值(例如0或1)。
為了在此類實施例中對記憶胞202執行讀取操作，將讀取電壓(低臨限電壓與高臨限電壓之間的電壓)施加至記憶胞202的WL 203。取決於記憶體膜211的對應區的極化方向，記憶胞202的電晶體201可接通或可不接通。因此，當在BL 219D及SL 219S兩端施加電壓時，可能存在或可能不存在在BL 219D與SL 219S之間流動的電流(參見例如圖2中的208)，可偵測所述電流以判定儲存於記憶胞202中的數位值。
圖3至圖8、圖9A、圖9B以及圖10A至圖10J示出在實施例中的三維(3D)記憶體元件200在各個製造階段的各種視圖(例如，透視圖、橫截面圖)。根據實施例，執行圖3至圖8、圖9A、圖9B以及圖10A至圖10J的處理以形成圖2的3D記憶體元件200。
參考圖3，層堆疊204(亦可稱為多層堆疊)形成於基底50上方。注意，在圖3中示出基底50以繪示3D記憶體元件200相對於基底50的位置，且基底50可不被視為3D記憶體元件200的一部分。另外，並未示出3D記憶體元件200的所有特徵。舉例而言，圖3中未示出基底50上方的介電層119(參見圖1)。為簡單起見，在後續諸圖中未示出基底50。
在一些實施例中，層堆疊204包含交替的導體層203(例如導電)及介電層205。導體層203在後續步驟中經圖案化以形成WL 203(參見例如圖2)。導體層203可包括導電材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鉬、鋁、其組合或類似者，且介電層205可包括絕緣材料，諸如氧化矽、氮化矽、氮氧化矽、其組合或類似者。導體層203及介電層205可各自使用例如化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)、物理氣相沈積(physical vapor deposition；PVD)、電漿增強CVD(plasma enhanced CVD；PECVD)或類似者來形成。儘管圖3示出特定數目的導體層203及介電層205，但其他實施例可包含不同數目的導體層203及介電層205。
接下來，在圖4中，硬罩幕層207形成於層堆疊204上 方，且光阻209形成於硬罩幕層207上方。硬罩幕層207可包含例如可藉由CVD、PVD、ALD、PECVD或類似者沈積的氮化矽、氮氧化矽或類似者。舉例而言，光阻209可藉由使用旋塗(spin-on)技術來形成。
接下來，使用可接受的微影及蝕刻技術來圖案化光阻209。舉例而言，光阻209可暴露於光以用於圖案化。在曝光製程之後，可取決於使用負型光阻或正型光阻而使光阻209顯影以移除光阻的曝光部分或未曝光部分，由此形成具有溝渠212的圖案化光阻209，其中溝渠212的位置對應於形成於層堆疊204中的溝渠206(參見圖5)的位置。
接下來，在圖5中，使用可接受的蝕刻製程，諸如濕式蝕刻、乾式蝕刻、反應性離子蝕刻(reactive ion etch；RIE)、中性光束蝕刻(neutral beam etch；NBE)、類似者或其組合，將圖案化光阻209的圖案轉移至硬罩幕層207。蝕刻可為非等向性的。圖案化光阻209可接著例如藉由灰化製程來移除。
接下來，使用一或多種可接受的蝕刻製程，諸如，濕式蝕刻、乾式蝕刻、RIE、NBE、類似者或其組合，將硬罩幕層207的圖案轉移至層堆疊204。蝕刻製程可為非等向性的。在蝕刻製程之後，形成延伸穿過層堆疊204的溝渠206。如圖5中所示出，溝渠206將層堆疊204分離成多個個別的鰭形結構。在使用合適的移除製程形成溝渠206之後移除硬罩幕層207。在一些實施例中，在填充溝渠206(例如，用鐵電材料211、通道材料213以及介電材料215)之後，使用例如平坦化製程(諸如化學機械平坦化(chemical mechanical planarization；CMP))移除硬罩幕層207。
接下來，在圖6中，(例如，共形地)形成記憶體膜211以對溝渠206的側壁及底部加襯，通道材料213(例如，共形地)形成於記憶體膜211上方，且介電材料215形成於通道材料213上方以填充溝渠206。
在一些實施例中，記憶體膜211由鐵電材料形成，所述鐵電材料諸如氧化鉿鋯(HfZrO)；氧化鋯(ZrO)；摻雜有鑭(La)、矽(Si)、鋁(Al)或類似者的氧化鉿(HfO)；未摻雜的氧化鉿(HfO)；或類似者。在一些實施例中，記憶體膜211具有包括兩個氧化矽層之間的氮化矽層的多層結構(稱為ONO結構)。在理解任何合適的記憶體材料(例如，能夠儲存位元)可用作記憶體膜211的情況下，記憶體膜211在本文中的論述中可稱為鐵電膜211或鐵電材料211。記憶體膜211的材料可藉由合適的沈積製程形成，所述沈積製程諸如ALD、CVD、PVD、PECVD或類似者。
如圖6中所示出，通道材料213(例如，共形地)形成於鐵電膜211上方的溝渠206中。通道材料213由用於為記憶胞202的電晶體201提供通道區的合適的半導體材料(諸如多晶矽、非晶矽或氧化物半導體(OS)材料，所述氧化物半導體材料諸如氧化銦鎵鋅(indium gallium zinc oxide；IGZO)、氧化銦錫(indium tin oxide；ITO)、氧化銦鎵鋅錫(indium gallium zinc tin oxide；IGZTO)、氧化鋅(ZnO)、氧化銦鎢(indium tungsten oxide；IWO)或類似者)形成。通道材料213可藉由可接受的沈積製程形成，所述沈積製程諸如ALD、CVD、PVD、PECVD或類似者。
接下來，介電材料215形成於溝渠206中以填充溝渠206。合適的介電材料包含：氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。介電材料215可藉由可接受的沈積製程形成，所述沈積製程諸如ALD、CVD、PVD、PECVD或類似者。接下來可執行諸如CMP的平坦化製程以自層堆疊204的頂部表面移除鐵電膜211、通道材料213以及介電材料215的多餘部分。平坦化製程亦可自層堆疊204的頂部表面移除硬罩幕層207，如上文所論述。
接下來，在圖7中，藉由移除通道材料213的部分及介電材料215的部分而在溝渠206中形成開口216。各別溝渠206中的開口216中的每一者在鐵電膜211的面向各別溝渠206的相對內部側壁之間水平延伸，且自層堆疊204的上部表面豎直地延伸至溝渠206的底部的鐵電膜211的上部表面。換言之，每一開口216暴露鐵電膜211的面向各別溝渠206的內部側壁。另外，在所示出實施例中，每一開口216暴露介電材料215下方(例如，介電材料215下方且實體地接觸介電材料215)的鐵電膜211的上部表面，且不會延伸穿過鐵電膜211。作為實例，開口216可藉由使用在對應於開口216的位置的位置處具有圖案(例如，開口)的圖案化罩幕層的非等向性蝕刻製程來形成。
接下來，在圖8中，介電材料形成於開口216中以形成隔離區217。用於形成隔離區217的介電材料可為任何合適的介電材料，諸如氮化矽、氧化矽、氮氧化矽、類似者或其組合，且可藉 由PVD、CVD、ALD、PECVD或類似者形成。在一些實施例中，用於形成隔離區217的介電材料不同於介電材料215以在後續處理中提供蝕刻選擇性。可執行諸如CMP的平坦化製程以自層堆疊204的上部表面移除介電材料的多餘部分。如下文中將更詳細地論述，隔離區217電性隔離同一溝渠中的橫向相鄰的記憶胞202，且因此亦可稱為記憶胞隔離區或介電插塞。
接下來，在圖9A中，位元線(BL)219D及源極線(SL)219S形成於隔離區217的相對側上的介電材料215中。在一些實施例中，為了形成BL 219D及SL 219S，在圖8的結構上方形成圖案化罩幕層，其中圖案化罩幕層的圖案(例如，開口)暴露區域218(參見圖8)，其中區域218中的每一者包含隔離區217的一部分及介電材料215在隔離區217的相對側上的部分。為避免混亂，圖8僅繪示區域218中的一者。注意，區域218的兩個相對側218S1及218S2與通道材料213的兩個各別內部側壁對準(例如交疊)。
仍參考圖9A，接下來，執行非等向性蝕刻製程以使用例如對介電材料215具有選擇性(例如，對於介電材料215具有較高蝕刻速率)的蝕刻劑來選擇性地移除由圖案化罩幕層暴露(例如，在區域218內)的介電材料215的部分。藉由選擇性蝕刻形成的開口可豎直地延伸穿過層堆疊204，使得形成於開口中的SL 219S及BL 219D延伸穿過層堆疊204。接下來，使用合適的形成方法(諸如，PVD、CVD、ALD、PECVD或類似者)來形成導電材料(諸如，銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鉬、鋁、其 組合或其多層)以填充開口。接下來可執行諸如CMP的平坦化製程以自層堆疊204的上部表面移除導電材料的多餘部分，且開口中的導電材料的剩餘部分形成SL 219S及BL 219D。
圖9A中的虛線框示出記憶體元件200的記憶胞202中的一些。注意，為避免混亂，並非記憶體元件200的所有記憶胞202均由虛線框標記。每一記憶胞202在其邊界內包含以下結構/層/材料的部分：WL 203、位元線219D、源極線219S、記憶體膜211(例如，鐵電膜)、通道材料213以及介電材料215。如先前所論述，記憶胞202的WL 203充當記憶胞202的電晶體201的閘極(亦稱為閘極電極)，且SL 219S/BL 219D充當電晶體201的源極/汲極區。如圖9A中所示出，每一隔離區217隔離形成於同一溝渠中的兩個橫向相鄰的記憶胞202。
圖9B示出圖9A中的記憶胞202的俯視圖。如圖9B中所示出，記憶體膜211設置於WL 203與通道材料213之間，且接觸WL 203及通道材料213。SL 219S及BL 219D與通道材料213接觸(例如，實體地接觸)。介電材料215橫向設置於SL 219S與BL 219D之間。
在一些實施例中，通道材料213為或包括氧化銦鋅化合物(InxZnyMzO)，其中x、y以及z為零與一之間的值(0≦x，y、z≦1)，且M表示合適的材料，諸如Ti、Ta、Al、Ga、Mg或Si。因此，當InxZnyMzO中的元素M由例如Ti、Ta、Al、Ga、Mg或Si置換時，氧化銦鋅化合物可指多種不同材料。在氧化銦鋅化合物(InxZnyMzO)中的元素M為金屬(諸如Ti、Ta、Al、Ga或Mg) 的實施例中，氧化銦鋅化合物亦可稱為銦鋅金屬氧化物。在本文中的論述中，氧化銦鋅化合物可與銦鋅金屬氧化物互換使用。在所示出實施例中，所沈積的通道材料213為非晶材料(例如，非晶銦鋅金屬氧化物材料)。
接下來，在圖10A中，執行熱處理220(亦可稱為熱製程)以在記憶胞202中的每一者中的BL 219D/SL 219S與鐵電膜211之間形成結晶材料223，諸如結晶銦鋅金屬氧化物材料。作為實例，熱製程220可在約300℃與約400℃之間的溫度下執行小於約48小時的持續時間，諸如約1小時的持續時間。
圖10B示出在實施例中的熱處理220之後的圖9A的記憶胞202。在所示出實施例中，SL 219S/BL 219D為由
Figure 110117411-A0305-02-0021-6
表示的金屬材料以與通道材料213中的元素M區分開，其中通道材料213在熱處理220之前為非晶氧化銦鋅化合物(InxZnyMzO)。SL 219S/BL 219D的金屬材料
Figure 110117411-A0305-02-0021-7
可為例如W、Ti或Ta。在熱處理220期間，SL 219S/BL 219D的金屬材料
Figure 110117411-A0305-02-0021-10
擴散至通道材料213中以誘發通道材料213的結晶，由此將通道材料213的第一部分(例如，接觸SL 219S/BL 219D的部分)轉化為結晶材料223A，諸如結晶氧化銦鋅化合物(例如，結晶銦鋅金屬氧化物)。因此，熱處理220據稱使通道材料213的第一部分結晶，且結晶材料223A亦可稱為通道材料213的結晶的第一部分223A。
另外，金屬材料
Figure 110117411-A0305-02-0021-16
與通道材料213反應以形成金屬氧化物
Figure 110117411-A0305-02-0021-14
(例如，氧化鎢、氧化鈦或氧化鉭)。在一些實施例中，藉由以下化學方程式描述金屬材料
Figure 110117411-A0305-02-0021-17
與通道材料213之間的化學反應：
Figure 110117411-A0305-02-0022-2
+InO x →InO x-1+
Figure 110117411-A0305-02-0022-3
+V O 其中，在一些實施例中，材料InOx來自由InOx、ZnO以及MO組成的通道材料213的氧化銦鋅化合物。如由以上化學方程式所指示，InOx失去氧原子以產生InOx-1及氧空缺Vo，且InOx失去的氧原子與金屬材料
Figure 110117411-A0305-02-0022-18
組合以形成金屬氧化物
Figure 110117411-A0305-02-0022-19
。因此，在熱處理220之後，通道材料213的結晶的第一部分223A亦包含金屬氧化物
Figure 110117411-A0305-02-0022-20
。在一些實施例中，通道材料213中的InOx的減少促成通道材料213的結晶部分的更高導電性，且促成更高載子產生。在一些實施例中，通道材料213的結晶部分(例如，223A或223B)中的載子濃度高於10E18/立方公分。
仍參考圖10B，在熱處理220期間，通道材料213亦擴散至SL 219S/BL 219D中且由金屬材料
Figure 110117411-A0305-02-0022-21
誘發結晶，由此在SL 219S/BL219D的鄰近於通道材料213的區中形成結晶材料223B。另外，類似於上文關於結晶材料223A的論述，SL 219S/BL 219D中的金屬材料
Figure 110117411-A0305-02-0022-22
與擴散的通道材料213(例如，InOx)反應以在結晶材料223B中形成金屬氧化物
Figure 110117411-A0305-02-0022-24
。因此，結晶材料223A及結晶材料223B具有相同或類似的化學組成物(例如，包括結晶銦鋅金屬氧化物及金屬氧化物
Figure 110117411-A0305-02-0022-25
)，且在一些實施例中可統稱為結晶材料223。
如圖10B中所示出，結晶材料223包含通道材料213中的第一區(例如，223A)及SL 219S/BL 219D中的第二區(例如，223B)。然而，歸因於金屬材料
Figure 110117411-A0305-02-0022-26
(或通道材料213)的擴散，金屬氧化物
Figure 110117411-A0305-02-0022-27
(或結晶銦鋅金屬氧化物)的濃度可在結晶材料223 中顯示出梯度。在一些實施例中，結晶材料223中的金屬氧化物
Figure 110117411-A0305-02-0023-28
的濃度沿第一方向自SL 219S/BL 219D朝向通道材料213(例如，自區223B朝向各別區223A)減小。另外，結晶材料223中的結晶銦鋅金屬氧化物的濃度沿第二方向自通道材料213朝向SL 219S/BL 219D(例如，自區223A朝向各別區223B)減小。換言之，在一些實施例中，金屬氧化物
Figure 110117411-A0305-02-0023-29
及結晶銦鋅金屬氧化物的濃度的梯度沿相反方向變化。
在圖10B中，通道材料213中橫向設置於SL 219S與BL 219D之間的第二部分保持非晶材料(例如，非晶銦鋅金屬氧化物)，此是因為SL 219S/BL 219D中的金屬材料
Figure 110117411-A0305-02-0023-30
未擴散至(例如，達至)彼等區中。在圖10B的實例中，歸因於金屬材料
Figure 110117411-A0305-02-0023-31
未擴散至彼等區中，通道材料213的設置於鐵電膜211與通道材料213的結晶的第一部分223A之間的第三部分亦保持非晶材料(例如，非晶銦鋅金屬氧化物)。
圖10B中的結晶材料223的形狀及尺寸為非限制性實例。其他形狀及/或尺寸亦為可能的且充分地意欲包含於本揭露的範疇內。在圖10C至圖10G中示出結晶材料223的形狀及尺寸的額外實例。舉例而言，取決於諸如通道材料213的厚度或熱處理220的持續時間/溫度的因素，通道材料213的結晶的第一部分223A可延伸至(例如，實體地接觸)鐵電膜221，如圖10C中所示出。在圖10B及圖10C中，金屬
Figure 110117411-A0305-02-0023-41
的擴散沿豎直方向發生。在一些實施例中，諸如圖10D至圖10G中所示出，金屬
Figure 110117411-A0305-02-0023-38
的橫向擴散亦發生在通道材料213中，且因此，結晶材料223的第一區223A比結晶 材料223的第二區223B更寬，使得第一區223A的相對側壁223AS之間的距離小於第二區223B的相對側壁223BS之間的距離。特定言之，圖10D及圖10E中的實例分別類似於圖10B及圖10C中的實例，但前者歸因於金屬
Figure 110117411-A0305-02-0024-42
的橫向擴散而具有更寬的第一區223A。圖10F及圖10G中的實例分別類似於圖10D及圖10E中的實例，但前者具有針對第一區223A的傾斜側壁223AS。換言之，圖10F及圖10G中的第一區223A中的每一者具有隨著第一區223A朝向鐵電膜221延伸而減小的寬度。作為又一實例，結晶材料223的每一個別區可具有圓形形狀(例如，橢圓形或環形形狀)或不規則形狀。
圖10H、圖10I以及圖10J分別示出圖10A的記憶體元件200沿橫截面A-A、橫截面B-B以及橫截面C-C的橫截面圖。橫截面A-A、橫截面B-B以及橫截面C-C各自沿垂直於基底50的主上部表面的平面切割。
在圖10H及圖10I中，鐵電膜211具有U形橫截面。通道材料213在圖10I中具有U形橫截面。在圖10J中，藉由蝕刻製程移除鐵電膜211的底部部分以形成SL 219S及BL 219D的開口。換言之，SL 219S及BL 219D延伸穿過層堆疊204，此允許容易地電連接至形成於基底50中的下伏電子組件(例如，電晶體)。在圖10J中，歸因於非等向性蝕刻，通道材料213的側壁與鐵電膜211的各別側壁豎直對準。圖10J進一步示出藉由熱處理220形成的結晶材料223。
額外處理可遵循圖10A至圖10J的處理以完成記憶體元 件200。舉例而言，階梯形區250(參見圖2)可藉由多個蝕刻步驟形成，且接觸插塞可經形成以電耦接至WL 203、BL 219D以及SL 219S。可使用用於形成階梯形區250及接觸插塞的任何適合的形成方法。
在實施例中，為形成階梯形區250(參見圖2)，在最頂部介電層203上方形成具有第一寬度(例如，沿WL 205的縱向方向)的圖案化光阻，且執行第一非等向性蝕刻製程以圖案化最頂部介電層203且暴露最頂部WL 205。換言之，當最頂部WL 205的上部表面暴露時，第一非等向性蝕刻製程停止。接下來，減小圖案化光阻的寬度(例如，藉由光阻修整製程)，且執行第二非等向性蝕刻製程以蝕刻下伏層的暴露部分(例如，最頂部WL 305及最頂部介電層203)。當第二最頂部介電層203的上部表面暴露時，第二非等向性蝕刻製程停止。重複上文所描述的製程，其中圖案化光阻的寬度針對每一額外非等向性蝕刻製程減小，直至圖2中的最下部介電層203的上部表面暴露。接著可例如藉由灰化製程或剝離製程移除圖案化光阻。
實施例可達成優勢。在典型記憶體元件中，閘極(例如，WL 203)與通道材料(例如，OS層213)之間的界面可形成可妨礙電子轉移的肖特基障壁(Schottky barrier)，從而增加克服此障壁所需的能量。隨著特徵大小在進階半導體製造節點中持續縮小，閘極與通道材料之間的接觸電阻為影響記憶胞202的電晶體201的驅動能力的另一問題。另外，難以找到在類導體行為與類絕緣體行為之間達成良好折衷的通道材料。本文中所揭露的結構、材料以 及形成方法有助於減少或緩解上文所提及的問題。舉例而言，熱處理220減小通道材料213中的InOx濃度，且將通道材料213的部分轉化為結晶材料223，所述結晶材料223具有比非晶通道材料213更低的電阻且具有更高的載子濃度，由此減小閘極與通道材料之間的接觸電阻且改良記憶胞202的電晶體201的驅動能力。結晶材料223中的金屬氧化物
Figure 110117411-A0305-02-0026-43
進一步減小通道材料的電阻，從而進一步改良電晶體201的接觸電阻及驅動能力。
所揭露實施例亦有利地緩解短通道效應(short channel effect)。隨著元件特徵在進階製造節點中持續縮小，短通道效應成為限制所形成半導體元件的效能的因素。本文中所揭露的實施例有助於減少或緩解短通道效應。舉例而言，圖10B中的箭頭222示出在記憶胞202的電晶體201的BL 219D與SL 219S之間(例如，在源極/汲極區之間)流動的電流的實例路徑。注意，由於結晶材料223的接觸電阻較低，因此電流遵循箭頭222指示的路徑(其為較長路徑)，而非源極/汲極區之間的直接的較短路徑(如結晶材料223未形成時)。因此，由箭頭222指示的較長電流路徑有助於緩解短通道效應。
圖11示出在一些實施例中的形成三維(3D)記憶體元件的方法1000。應理解，圖11中所繪示的實施例方法僅為多個可能實施例方法的實例。所屬領域中具有通常知識者將認識到許多變化、替代方式以及修改。舉例而言，可添加、移除、置換、重新配置或重複如圖11中所示出的各種步驟。
參考圖11，在方塊1010處，在基底上方形成層堆疊，所 述層堆疊包括第一導電材料及第一介電材料的交替層。在方塊1020處，形成自層堆疊的遠離基底的上部表面至層堆疊的面向基底的下部表面豎直延伸穿過層堆疊的溝渠。在方塊1030處，用記憶體膜對溝渠的側壁及底部加襯。在方塊1040處，在記憶體膜上方形成通道材料，通道材料包括非晶材料。在方塊1050處，在形成通道材料之後，用第二介電材料填充溝渠。在方塊1060處，在第二介電材料中形成記憶胞隔離區。在方塊1070處，在記憶胞隔離區的相對側上的第二介電材料中形成豎直延伸的源極線(SL)及位元線(BL)。在方塊1080處，在形成SL及BL之後，使通道材料的第一部分結晶。
根據實施例，一種形成三維(3D)記憶體元件的方法包含：在基底上方形成層堆疊，所述層堆疊包括第一導電材料及第一介電材料的交替層；形成自層堆疊的遠離基底的上部表面至層堆疊的面向基底的下部表面豎直延伸穿過層堆疊的溝渠；用記憶體膜對溝渠的側壁及底部加襯；在記憶體膜上方形成通道材料，所述通道材料包括非晶材料；在形成通道材料之後，用第二介電材料填充溝渠；在第二介電材料中形成記憶胞隔離區；在記憶胞隔離區的相對側上的第二介電材料中形成豎直延伸的源極線(SL)及位元線(BL)；以及在形成SL及BL之後，使通道材料的第一部分結晶。在實施例中，使通道材料的第一部分結晶包括將通道材料的第一部分自非晶材料轉化為結晶材料，其中通道材料的第一部分接觸SL或BL。在實施例中，使通道材料的第一部分結晶包括執行熱製程。在實施例中，熱製程在約300℃與約400℃之間的溫度下 執行。在實施例中，通道材料中橫向設置於SL與BL之間的第二部分在熱製程之後保持非晶材料。在實施例中，通道材料包括氧化銦鋅化合物(InxZnyMzO)，其中x、y以及z具有零與一之間的值，且M為Ti、Ta、Al、Ga、Si或Mg。在實施例中，在熱製程之後，通道材料的結晶的第一部分自SL或BL延伸至記憶體膜。在實施例中，在熱製程之後，通道材料中設置於通道材料的結晶的第一部分與記憶體膜之間的第三部分保持非晶材料。在實施例中，BL及SL包括第二導電材料，其中執行熱製程在通道材料的結晶的第一部分中形成第二導電材料的氧化物。在實施例中，執行熱製程亦在BL及SL中形成第二導電材料的氧化物。在實施例中，通道材料藉由熱製程擴散至BL及SL中以在BL及SL中形成結晶的通道材料。
根據實施例，一種形成三維(3D)記憶體元件的方法包含：在基底上方形成層堆疊，所述層堆疊包括與第一介電材料層交錯的第一導電材料層；形成穿過層堆疊的溝渠；在溝渠中共形地形成記憶體膜；在記憶體膜上方的溝渠中共形地形成通道材料，所述通道材料包括非晶材料；在共形地形成通道材料之後，用第二介電材料填充溝渠；在第二介電材料中形成源極線(SL)及位元線(BL)，所述SL及所述BL沿垂直於基底的主上部表面的豎直方向延伸穿過層堆疊；以及在形成SL及BL之後，藉由執行熱製程將通道材料的第一部分轉化為結晶材料。在實施例中，通道材料的第一部分實體地接觸SL或BL。在實施例中，SL及BL的第二導電材料藉由熱製程擴散至通道材料的第一部分中以誘發通道材料的 第一部分的結晶，其中通道材料藉由熱製程擴散至SL及BL中且在SL及BL中形成結晶的通道材料。在實施例中，熱製程在通道材料的第一部分中及在接觸通道材料的SL及BL的第一區中形成第二導電材料的氧化物。在實施例中，通道材料的第一部分實體地接觸記憶體膜。
根據實施例，一種記憶體元件包含：在基底上方的層堆疊，所述層堆疊包括字元線及第一介電材料的交替層；第二介電材料，其嵌入於層堆疊中且在層堆疊中沿垂直於基底的主上部表面的方向豎直延伸；源極線(SL)及位元線(BL)，其在第二介電材料中且豎直地延伸穿過層堆疊；記憶體膜，其在層堆疊與第二介電材料之間；以及通道層，其包括通道材料，其中通道層的第一部分設置於記憶體膜與SL之間或記憶體膜與BL之間，其中通道層的第二部分設置於記憶體膜與第二介電材料之間，其中通道層的第一部分包括通道材料的結晶材料，且通道層的第二部分包括通道材料的非晶材料。在實施例中，通道層的第三部分設置於記憶體膜與通道層的第一部分之間，其中通道層的第三部分包括通道材料的非晶材料。在實施例中，通道層的第一部分實體地接觸記憶體膜。在實施例中，BL及SL包括導電材料，其中通道層的第一部分包括導電材料的氧化物。
前文概述若干實施例的特徵，使得所屬技術領域中具有通常知識者可更佳地理解本揭露的態樣。所屬領域中具有通常知識者應瞭解，其可易於使用本揭露作為用於設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程 及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
1000:方法
1010、1020、1030、1040、1050、1060、1070、1080:方塊

Claims (10)

  1. 一種形成三維(3D)記憶體元件的方法，所述方法包括：在基底上方形成層堆疊，所述層堆疊包括第一導電材料及第一介電材料的交替層；形成自所述層堆疊的遠離所述基底的上部表面至所述層堆疊的面向所述基底的下部表面豎直延伸穿過所述層堆疊的溝渠；用記憶體膜對所述溝渠的側壁及底部加襯；在所述記憶體膜上方形成通道材料，所述通道材料包括非晶材料；在形成所述通道材料之後，用第二介電材料填充所述溝渠；在所述第二介電材料中形成記憶胞隔離區；在所述記憶胞隔離區的相對側上的所述第二介電材料中形成豎直延伸的源極線(SL)及位元線(BL)；以及在形成所述源極線及所述位元線之後，使所述通道材料的第一部分結晶。
  2. 如請求項1所述的形成三維記憶體元件的方法，其中使所述通道材料的所述第一部分結晶包括將所述通道材料的所述第一部分自所述非晶材料轉化為結晶材料，其中所述通道材料的所述第一部分接觸所述源極線或所述位元線。
  3. 如請求項2所述的形成三維記憶體元件的方法，其中使所述通道材料的所述第一部分結晶包括執行熱製程。
  4. 如請求項3所述的形成三維記憶體元件的方法，其 中所述通道材料中橫向設置於所述源極線與所述位元線之間的第二部分在所述熱製程之後保持所述非晶材料。
  5. 如請求項4所述的形成三維記憶體元件的方法，其中所述通道材料包括氧化銦鋅化合物(InxZnyMzO)，其中x、y以及z具有零與一之間的值，且M為Ti、Ta、Al、Ga、Si或Mg。
  6. 一種形成三維(3D)記憶體元件的方法，所述方法包括：在基底上方形成層堆疊，所述層堆疊包括與第一介電材料層交錯的第一導電材料層；形成穿過所述層堆疊的溝渠；在所述溝渠中共形地形成記憶體膜；在所述記憶體膜上方的所述溝渠中共形地形成通道材料，所述通道材料包括非晶材料；在共形地形成所述通道材料之後，用第二介電材料填充所述溝渠；在所述第二介電材料中形成源極線(SL)及位元線(BL)，所述源極線及所述位元線沿垂直於所述基底的主上部表面的豎直方向延伸穿過所述層堆疊；以及在形成所述源極線及所述位元線之後，藉由執行熱製程將所述通道材料的第一部分轉化為結晶材料。
  7. 如請求項6所述的形成三維記憶體元件的方法，其中所述通道材料的所述第一部分實體地接觸所述源極線或所述位元線。
  8. 一種記憶體元件，包括：在基底上方的層堆疊，所述層堆疊包括字元線及第一介電材料的交替層；第二介電材料，其嵌入於所述層堆疊中且在所述層堆疊中沿垂直於所述基底的主上部表面的方向豎直延伸；源極線(SL)及位元線(BL)，其在所述第二介電材料中且豎直地延伸穿過所述層堆疊；記憶體膜，其在所述層堆疊與所述第二介電材料之間；以及通道層，其包括通道材料，其中所述通道層的第一部分設置於所述記憶體膜與所述源極線之間或所述記憶體膜與位元線之間，其中所述通道層的第二部分設置於所述記憶體膜與所述第二介電材料之間，其中所述通道層的所述第一部分包括所述通道材料的結晶材料，且所述通道層的所述第二部分包括所述通道材料的非晶材料。
  9. 如請求項8所述的記憶體元件，其中所述通道層的第三部分設置於所述記憶體膜與所述通道層的所述第一部分之間，其中所述通道層的所述第三部分包括所述通道材料的所述非晶材料。
  10. 如請求項8所述的記憶體元件，其中所述通道層的所述第一部分實體地接觸所述記憶體膜。
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