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TWI868663B - 半導體裝置及其製造方法 - Google Patents

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Abstract

用於協同優化各種裝置類型的結構和方法包括執行第一微影和蝕刻製程，以同時在第一基板區域中形成用於第一裝置的第一源/汲極凹陷且在與第一基板區域不同的第三基板區域的用於第三裝置的第三源/汲極凹陷。在一些實施例中，方法還包括執行第二微影和蝕刻製程，以在不同於第一和第三基板區域的第二基板區域中形成用於第二裝置的第二源/汲極凹陷。方法還包括在第一源/汲極凹陷內形成第一源/汲極部件，在第二源/汲極凹陷內形成第二源/汲極部件，以及在第三源/汲極凹陷內形成第三源/汲極部件。

Description

半導體裝置及其製造方法
本揭露是關於半導體裝置及其製造方法，特別是關於用於協同優化高度微縮的系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的製程及/或結構。
電子產業對較小且更快的電子設備的需求不斷增長，這些電子設備能夠同時支持更多日益複雜及精密的功能。因此，在半導體工業中存在製造低成本、高性能和低功率積體電路(IC)的持續趨勢。迄今為止，通過縮小半導體積體電路尺寸(例如，最小特徵尺寸)並由此提高生產效率並降低相關成本，已在很大的程度上實現了這些目標。然而，這種微縮也增加了半導體製造製程的複雜性。因此，實現半導體積體電路和裝置的持續進步需要半導體製造製程和技術的類似進步。
最近，為了通過增加閘極-通道耦合、降低關閉狀態電流和減少短通道效應(SCE)來改進閘極控制，已經導入了多閘極裝置。已導入的一種這樣的多閘極裝置為鰭式場效應電晶體(FinFET)。鰭式場效應電晶體已用於各種應用，例如，用於實現高度微縮的系統單晶片(SOC)裝置、高效能運算(HPC)裝置和輸入/輸出(IO)裝置等。通常，這些裝置類型中的每一種都有不同的設計和性能要求。例如，對於高度微縮的系統單晶片裝置，嚴格控制短通道效應(SCE)和待機功率可能尤為重要，而高效能運算裝置則旨在優化裝置速度和性能，而輸入/輸出裝置則提供穩健的裝置可靠度(例如，保護防止裝置故障)。然而，雖然必須滿足功率、性能、面積和成本(PPAC)微縮要求，但對此類各種裝置的性能及/或設計要求的同時優化(協同優化)一直具有挑戰性。因此，現有技術並未證明在所有方面都完全令人滿意。
本揭露一些實施例提供一種半導體裝置的製造方法，方法包括執行第一微影和蝕刻製程，以同時在第一基板區域中形成用於第一裝置的第一源/汲極凹陷且在與第一基板區域不同的第三基板區域中形成用於第三裝置的一第三源/汲極凹陷；執行第二微影和蝕刻製程，以在不同於第一基板區域和第三基板區域的第二基板區域中形成用於第二裝置的第二源/汲極凹陷；以及在第一源/汲極凹陷內形成第一源/汲極部件，在第二源/汲極凹陷內形成第二源/汲極部件，以及在第三源/汲極凹陷內形成第三源/汲極部件。
本揭露另一些實施例提供一種半導體裝置的製造方法，方法包括提供基板，包括多個區域，其中區域中的每個區域包括多個不同的裝置類型；在區域的每個區域中的不同裝置類型的多個源/汲極區域內形成多個源/汲極凹陷，其中用於區域的第一區域中的至少一種裝置類型的源/汲極凹陷與用於區域中不同於第一區域的其他區域中的其他裝置類型的源/汲極凹陷分開形成；以及在區域的每個區域中的不同裝置類型的每一個的源/汲極區內形成的源/汲極凹陷中磊晶成長源/汲極部件。
本揭露又一些實施例提供一種半導體裝置，半導體裝置包括第一裝置類型、第二裝置類型以及第三裝置類型。第一裝置類型設置在第一基板區域內，其中第一裝置類型包括第一源/汲極部件。第二裝置類型設置在第二基板區域內，其中第二裝置類型包括第二源/汲極部件。第三裝置類型設置在第三基板區域內，其中第三裝置類型包括第三源/汲極部件。其中第一裝置類型具有第一源/汲極接近度，第二裝置類型具有小於第一源/汲極接近度的第二源/汲極接近度，且第三裝置類型具有大於第一源/汲極接近度和第二源/汲極接近度的第三源/汲極接近度。其中第一源/汲極部件具有第一深度，第二源/汲極部件具有第二深度，且第三源/汲極部件具有第三深度，且其中第一深度實質等於第二深度。
以下的揭露內容提供了許多不同實施例或範例，以便實施不同部件。下文描述了組件及排列之特定實例以簡化本揭露。當然，此些範例僅為示例而非侷限本揭露。舉例來說，在若是說明書敘述第一部件形成於第二部件上方或之上，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有額外部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。此外，本揭露可在各種實施例中重複元件符號及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
此外，其與空間相關用語，例如“在…下方”、“之下”、“下部”、“在…上方”、“上部”及類似的用語，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被參考不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。更進一步，當用“約”、“近似”等來描述數字或數字範圍時，上述用語旨在涵蓋在包括所描述的數字在內的合理範圍內的數字，例如在+/-內所描述數量的10%或所屬技術領域中具有通常知識者理解的其他值。例如，用語“約5 nm”包括從4.5 nm到5.5 nm的尺寸範圍。此外，在一些實施例中，用語“源/汲極區” 取決於上下文可單獨地或共同地意指源極或汲極。
還應注意，本揭露以多閘極電晶體或鰭式多閘極電晶體的形式呈現實施例，在本文中稱為鰭式場效電晶體(FinFET)裝置。這種裝置可包括P型金屬氧化物半導體鰭式場效電晶體(FinFET)裝置或N型金屬氧化物半導體鰭式場效電晶體(FinFET)裝置。鰭式場效電晶體(FinFET)裝置可為雙閘極裝置、三閘極裝置、體裝置、絕緣體上覆矽(SOI)裝置及/或其他配置。所屬技術領域中具有通常知識者可認識到可從本揭露的方面受益的半導體裝置的其他實施例。例如，如本文所述的一些實施例也可應用於全繞式閘極(GAA)裝置、Ω式閘極(Ω-閘)裝置或π式閘極(π-閘)裝置。
本揭露通常關於半導體裝置及其形成方法。具體而言，本揭露的實施例提供了用於協同優化高度微縮的系統單晶片(SOC)裝置、高效能運算(HPC)裝置和輸入/輸出(IO) 裝置的製程及/或結構，以滿足功率、性能、面積和成本(PPAC)微縮要求。在一些示例中，如下文更詳細描述的，可通過控制源/汲極(S/D)接近度(例如，源極和汲極之間的距離)來實現這種協同優化。
鰭式場效電晶體(FinFET)已用於各種應用，例如，用於實現高度微縮的系統單晶片裝置、高效能運算裝置和輸入/輸出裝置等。這些裝置類型中的每一種也可能具有不同的接觸式多晶矽閘極間距(contacted poly pitch，CPP)。例如，高效能運算裝置的接觸式多晶矽閘極間距可能比系統單晶片裝置大，而輸入/輸出裝置的接觸式多晶矽閘極間距可能比高效能運算裝置大。此外，這些裝置類型中的每一種都有不同的設計和性能要求。例如，高效能運算裝置(具有比系統單晶片裝置更大的接觸式多晶矽閘極間距)可能需要積極推進源/汲極接近度(例如，大幅減少源極和汲極之間的距離)以提高環形振盪器(RO)的速度和性能。然而，系統單晶片裝置可能需要更保守的源/汲極接近度(例如，相較於高效能運算裝置，源極和汲極之間的距離更大)以嚴格控制短通道效應(SCE)和待機功率。另一方面，輸入/輸出裝置(具有最大的接觸式多晶矽閘極間距)可能需要最保守的源/汲極接近度(例如，相較於高效能運算(HPC)裝置和系統單晶片裝置，源極和汲極之間的最大距離)以提供穩健的裝置可靠性(例如，保護防止裝置故障)。然而，雖然必須滿足面積和成本(PPAC)微縮要求，但對此類各種裝置的性能及/或設計要求的同時優化(協同優化)一直具有挑戰性。因此，現有技術並未證明在所有方面都完全令人滿意。
本揭露的實施例提供了優於現有技術的優點，儘管可理解其他實施例可提供不同的優點，但並非所有優點都必須在本文中討論，且所有實施例都不需要特定的優點。例如，本文討論的實施例包括用於高度微縮的系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的協同優化的結構和方法。在各種實施例中，半導體裝置可包括單獨的裝置結構以同時滿足每個系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的性能和設計要求。作為示例，且根據所揭露的實施例，通過使用多個微影(photo)和蝕刻步驟(例如，多個遮罩)來形成N型源/汲極和P型源/汲極中的每一個，可針對每個系統單晶片裝置、高效能運算裝置和輸入/輸出裝置進行獨立優化源/汲極接近度和源/汲極深度。在一些情況下，所揭露的實施例可用於優化例如靜態隨機存取存儲器(SRAM)裝置之類的其他類型的裝置以及其他裝置類型的源/汲極接近度和深度。在某些情況下，採用積極推進源/汲極接近度(例如，大幅減少源極和汲極之間的距離)來製造高效能運算裝置，而不會犧牲系統單晶片裝置和輸入/輸出裝置的性能。在一些實施例中，系統單晶片裝置和高效能運算裝置可具有相當的源/汲極深度，以提供對短通道效應和待機功率的控制。
通常，在各種實施例中，對N型源/汲極和P型源/汲極中的每一個使用兩步驟微影/蝕刻製程(2P2E)，可提供具有第一源/汲極接近度的系統單晶片裝置(具有最小的接觸式多晶矽閘極間距)，具有小於第一源/汲極接近度的第二源/汲極接近度的高效能運算裝置(具有比系統單晶片裝置更大的接觸式多晶矽閘極間距)，以及具有大於第一源/汲極接近度和第二源/汲極接近度的第三源/汲極接近度的輸入/輸出裝置(具有最大的接觸式多晶矽閘極間距)。在一些情況下，N型源/汲極和P型源/汲極中的其中之一(或兩者)可使用多於兩個微影/蝕刻步驟(舉例來說，例如三步驟微影/蝕刻製程(3P3E)或四步驟微影/蝕刻製程(4P4E)製程)。在至少一些情況下，N型源/汲極或P型源/汲極的其中之一可使用單一微影/蝕刻步驟(1P1E)。因此，微影/蝕刻步驟的數量(例如，遮罩的數量)的各種組合可用於跨各種裝置類型(例如，系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)。例如，基於對跨各種裝置類型的N型和P型電晶體的特定要求，微影/蝕刻步驟的數量組合可能包括：(i)用於每個N型源/汲極和P型源/汲極的兩步驟微影/蝕刻製程(2P2E)或更多步驟微影/蝕刻製程，(ii)用於N型源/汲極的單一微影/蝕刻步驟(1P1E)和用於P型源/汲極的兩步驟微影/蝕刻製程(2P2E)或更多步驟微影/蝕刻製程，以及(iii)用於N型源/汲極的兩步驟微影/蝕刻製程(2P2E)或更多步驟微影/蝕刻製程和用於P型源/汲極的單一微影/蝕刻步驟(1P1E)。根據本文揭露的實施例，其提供對每個系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的源/汲極接近度和源/汲極深度的獨立控制，可同時優化(協同優化)各種裝置類型的性能及/或設計要求以有效滿足功率、性能、面積和成本(PPAC)微縮要求。額外的實施例和優點在下面討論及/或對於擁有本揭露的本領域技術人員來說將是顯而易見的。
為了下面的討論，第1圖提供多閘極裝置100的簡化俯視佈局圖。在各種實施例中，多閘極裝置100可包括鰭式場效電晶體(FinFET)裝置、全繞式閘極(GAA)電晶體或其他類型的多閘極裝置。多閘極裝置100可包括從基板延伸的多個鰭104、設置在鰭104上方和周圍的閘極結構108、以及源/汲極區105、107，其中源/汲極區105、107形成在鰭104中、鰭104上及/或鰭104周圍。如本文所用，源/汲極區或“s/d區”可意指裝置的源極或汲極。源/汲極區還可意指為多個裝置提供源極及/或汲極。因此，在本示例中，可以理解的是，源/汲極區105/107可互換地配置為多閘極裝置100的源極區或汲極區。多閘極裝置100的通道區可包括多個半導體通道層(例如，當多閘極裝置100包括全繞式閘極(GAA)電晶體時)，上述通道區沿與第1圖的A-A'截面所定義的平面實質平行的平面設置在鰭104內，且在閘極結構108下面。在一些實施例中，也可在閘極結構108的側壁上形成側壁間隔物。還應注意，雖然下面的討論針對鰭式場效電晶體(FinFET)裝置的製造，但應當理解，其他類型的裝置(例如，例如平面場效電晶體、全繞式閘極場效電晶體或其他適當的裝置)可受益於本文所述的一個或多個實施例。將於下文參考第2圖的方法更詳細討論多閘極裝置100的各種其他特徵。
參考第2圖，其顯示根據各種實施例的半導體的製造方法200，半導體的製造方法200包括製造半導體裝置300，半導體裝置300具有形成在給定基板上且例如通過控制源/汲極接近度和源/汲極深度之協同優化的各種裝置類型(例如，系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)。在一些實施例中，可使用兩步驟微影/蝕刻製程(2P2E)來針對用於各種裝置類型(例如，系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)的N型源/汲極和P型源/汲極中的每一個來執行關於半導體的製造方法200描述的協同優化。然而，如上述和下文進一步討論的，用於各種裝置類型的N型源/汲極和P型源/汲極的微影/蝕刻步驟的數目的其他組合是可能的。下文還參考鰭式場效電晶體(FinFET)裝置的製造來討論半導體的製造方法200。然而，應當理解，在不脫離本揭露範圍的情況下，半導體的製造方法200的各方面可同樣應用於其他類型的裝置，例如平面場效電晶體、全繞式閘極裝置、其他適當的裝置或使用此類裝置實現的其他類型的裝置。在一些實施例中，半導體的製造方法200可用於製造多閘極裝置100，如先前參考第1圖的描述。因此，以上參考多閘極裝置100所討論的一個或多個方面也可應用於半導體的製造方法200。應當理解，半導體的製造方法200包括具有互補金屬氧化物半導體(CMOS)技術製程的特徵的步驟，因此在此處僅作簡要描述。此外，可在半導體的製造方法200之前、之後及/或期間執行額外的步驟。
應當注意，半導體的製造方法200的某些方面被描述為在包括特定裝置類型(例如，P型系統單晶片裝置或N型系統單晶片裝置、P-型高效能運算裝置或N型高效能運算裝置，以及P型輸入/輸出裝置或N型輸入/輸出裝置)的半導體裝置300的區域中執行。然而，如果沒有被描述為在包括特定裝置類型的區域中執行，則被描述的半導體的製造方法200的步驟可假定為跨越包括多個裝置類型的多個區域執行(例如，跨越多個裝置類型區域)。此外，半導體裝置300可包括各種其他裝置和特徵，例如其他類型的裝置，例如額外電晶體、雙載子接面電晶體、電阻、電容、電感、二極體、保險絲及/或其他邏輯電路等，但是為了更加理解本揭露的發明概念而進行簡化。在一些實施例中，半導體裝置300可包括可內部連接的多個半導體裝置(例如，電晶體)。此外，需注意的是，半導體的製造方法200的製程步驟，包括參考圖式的任何描述僅為示例性，並非用以限制超出所附請求項中具體敘述的內容。
半導體的製造方法200開始於方框202，提供包括部分製造的裝置的基板。參考第3A、3B和3C圖，在方框202的一個實施例中，在基板的區域302A中提供部分製造的N型系統單晶片裝置301N和P型系統單晶片裝置301P，在基板的區域302B中提供部分製造的N型高效能運算裝置303N和P型高效能運算裝置303P，在基板的區域302C中提供部分製造的N型輸入/輸出裝置305N和P型輸入/輸出裝置305P。在一些實施例中，在每一個區域302A、302B、302C中的每一個N型和P型裝置中的可包括多閘極裝置(例如，例如鰭式場效電晶體(FinFET)裝置)，類似於前述討論的多閘極裝置100。因此，第3A、3B和3C圖提供N型和P型系統單晶片裝置301N、301P、N型和P型高效能運算裝置303N、303P以及N型和P型輸入/輸出裝置305N、305P的實施例沿與第1圖A-A'截面所定義的平面實質平行的平面(例如，沿鰭104的方向)的剖面圖。
N型和P型系統單晶片裝置301N、301P、N型和P型高效能運算裝置303N、303P以及N型和P型輸入/輸出裝置305N、305P中的每一個可形成在同一基板的不同的區域302A、302B、302C內，例如矽基板。在一些情況下，基板可包括各種層，包括形成在半導體基板上的導電層或絕緣層。根據本領域已知的設計要求，基板可包括各種摻雜配置。 基板還可包括其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。在其他實施例中，基板可包括化合物半導體及/或合金半導體。此外，基板可選擇性包括磊晶層，可施加應力以提高性能，可包括絕緣體上覆矽(SOI)結構，及/或具有其他適當的增強特徵。
如第3A、3B、3C圖所示、N型和P型系統單晶片裝置301N、301P包括從區域302A中的下方基板延伸的鰭302N、302P、N型和P型高效能運算裝置303N、303P包括從區域302B中的下方基板延伸的鰭304N、304P，以及N型和P型輸入/輸出裝置305N、305P包括從區域302C中的下方基板延伸的鰭306N、306P。形成在區域302A、302B和302C中的每一個中的鰭可類似於前述討論的鰭104。此外，還可形成淺溝槽隔離(STI)部件以將每一個鰭302N、302P、304N、304P、306N、306P與相鄰鰭隔離。
在一些實施例中，在每個區域302A、302B、302C內，可變化用於形成N型和P型系統單晶片裝置301N、301P、N型和P型高效能運算裝置303N、303P，以及N型和P型輸入/輸出裝置305N、305P的數目。在一些情況下，形成在區域302A中的N型和P型系統單晶片裝置301N、301P可各別包括單個鰭，形成在區域302B中的N型和P型高效能運算裝置303N、303P可各別包括兩個鰭，且形成在區域302C中的N型和P型輸入/輸出裝置305N、305P可各別包括三個鰭。然而，其他實施例是可能的。舉例來說，在一些示例中，形成在區域302A中的N型和P型系統單晶片裝置301N、301P可各自可選地包括兩個鰭。
在各種實施例中，N型和P型系統單晶片裝置301N、301P、N型和P型高效能運算裝置303N、303P以及N型和P型輸入/輸出裝置305N、305P中的每一個還包括形成在區域302A、302B、302C中的每一個內的相應鰭302N、302P、304N、304P、306N、306P上方的閘極堆疊316。在一個實施例中，閘極堆疊316是虛置(犧牲)閘極堆疊，其隨後在後續的製程階段被移除且被最終閘極堆疊替代。例如，閘極堆疊316可在稍後的製程階段由高K介電層(HK)和金屬閘電極(MG)替代。雖然目前的討論有關替代閘極(閘極後製)製程，由此形成虛置閘極結構並隨後被替代，但是其他配置也是可能的(舉例來說，例如閘極先製製程)。鰭302N、302P、304N、304P、306N、306P在相應的閘極堆疊316下面的部分可做為裝置的通道區。閘極堆疊316還可定義鰭302N、302P、304N、304P、306N、306P的源/汲極區318，例如，源/汲極區318包括鰭302N、302P、304N、304P、306N、306P相鄰於閘極堆疊316且在通道區的相對側的區域。
在一些實施例中，閘極堆疊316包括介電層和形成在介電層上方的電極層。在一些實施例中，閘極堆疊316的介電層包括氧化矽。可選地或附加地，閘極堆疊316的介電層可包括氮化矽、高K介電材料或其他適當的材料。在一些實施例中，閘極堆疊316的電極層可包括多晶矽(polysilicon)。在一些實施例中，可在閘極堆疊316的側壁上形成一個或多個間隔層320。在一些情況下，一個或多個間隔層320可包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、氮碳化矽(SiCN)、碳氧化矽、氮碳氧化矽(SiOCN)、低K材料(例如，介電常數(k)＜7)及/或上述之組合。在一些實施例中，一個或多個間隔層320包括多個層，例如主間隔層、襯墊層或類似的層。
在各種示例中，且因為系統單晶片裝置、高效能運算裝置和輸入/輸出裝置中的每一個具有不同的接觸式多晶矽閘極間距(CPP)，所以不同區域302A、302B、302C中的閘極堆疊316也具有不同的閘極間距。例如，在一些實施例中，區域302A中的閘極堆疊316(用於系統單晶片裝置)可具有第一閘極間距S1，區域302B中的閘極堆疊316(用於高效能運算裝置)可具有大於第一閘極間距S1的第二閘極間距S2(例如，因為高效能運算裝置具有比系統單晶片裝置更大的接觸式多晶矽閘極間距(CPP))，且區域302C中的閘極堆疊316(對於輸入/輸出裝置)可具有大於第二閘極間距S2的第三閘極間距S3(例如，因為輸入/輸出裝置的接觸式多晶矽閘極間距比高效能運算裝置大)。在一些情況下，區域302C(用於輸入/輸出裝置)中的閘極堆疊316的寬度也可大於區域302A(用於系統單晶片裝置) 中的閘極堆疊316的寬度或區域302B(用於高效能運算裝置)中的閘極堆疊316的寬度。
半導體的製造方法200進行到方框204，執行用於N型源/汲極區域的第一微影/蝕刻製程。參考第4A、4B和4C圖，在方框204的實施例中，執行第一微影/蝕刻製程以分別在N型系統單晶片裝置301N和N型輸入/輸出裝置305N的源/汲極區318內形成源/汲極凹陷402、404。首先，可沉積且圖案化(例如，通過光阻的曝光和顯影)光阻(阻劑)層以形成圖案化光阻層，上述光阻層暴露N型系統單晶片裝置301N和N型輸入/輸出裝置305N ，而P型系統單晶片裝置301P、N型和P型高效能運算裝置303N、303P以及P型輸入/輸出裝置305P仍被圖案化光阻層保護。在一些情況下，硬遮罩層可與光阻層結合使用。例如，在一些實施例中，可將形成在光阻層中的圖案轉移到下面的硬遮罩層(例如，通過蝕刻)，然後可使用圖案化的硬遮罩層來保護P型系統單晶片裝置301P，N型和P型高效能運算裝置303N、303P和P型輸入/輸出裝置305P，且暴露N型系統單晶片裝置301N和N型輸入/輸出裝置305N。無論是否使用硬遮罩層，在暴露N型系統單晶片裝置301N和N型輸入/輸出裝置305N之後，執行蝕刻製程(例如濕蝕刻、乾蝕刻或上述之組合)移除N型系統單晶片裝置301N和N型輸入/輸出裝置305N的源/汲極區318中的部分鰭302N、306N，以形成源/汲極凹陷402、404。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，蝕刻劑包括含氯氣體、含氟氣體或兩者，例如例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷402、404之後，移除圖案化光阻層及/或硬遮罩層(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第4A和4C圖所示，N型系統單晶片裝置301N的源/汲極區318中的源/汲極凹陷402的深度D1可小於N型輸入/輸出裝置305N的源/汲極區318中的源/汲極凹陷404的深度D3。在一些示例中，這種差異可能是由於蝕刻負載效應，其中具有較大閘極間距的基板區域比具有較小閘極間距的基板區域具有更大的蝕刻速率。在本示例中，與系統單晶片裝置的閘極間距(第一閘極間距S1)相比，輸入/輸出裝置具有更大的閘極間距(第三閘極間距S3)，因此區域302C(用於輸入/輸出裝置)中的蝕刻速率將大於區域302A(用於系統單晶片裝置)中的蝕刻速率。還應注意，用於形成源/汲極凹陷402、404的蝕刻製程可有效定義N型系統單晶片裝置301N和N型輸入/輸出裝置305N中的每一個的源/汲極接近度。如前所述，輸入/輸出裝置(例如N型輸入/輸出裝置305N)的源/汲極接近度將大於系統單晶片裝置(例如N型系統單晶片裝置301N)的接近度。因此，相較於N型系統單晶片裝置301N，N型輸入/輸出裝置305N的源極和汲極之間會有更大的距離。換句話說，相較於N型系統單晶片裝置301N，N型輸入/輸出裝置305N在給定源極或汲極與相鄰閘極堆疊316之間會有更大的間距。
半導體的製造方法200進行到方框206，執行用於N型源/汲極區的第二微影/蝕刻製程。參考第5A、5B和5C圖的示例，在方框206的實施例中，執行第二微影/蝕刻製程，以在N型高效能運算裝置303N的源/汲極區318內形成源/汲極凹陷502。首先，可沉積和圖案化(例如，通過光阻的曝光和顯影)光阻(阻劑)層以形成圖案化光阻層，上述圖案化光阻層暴露N型高效能運算裝置303N，而N型和P型系統單晶片裝置301N、301P、P型高效能運算裝置303P、N型和P型輸入/輸出裝置305N、305P仍被圖案化光阻層保護。在一些情況下，硬遮罩層可與光阻層結合使用，如前所述。無論是否使用硬遮罩層，暴露N型高效能運算裝置303N之後，執行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除N型高效能運算裝置303N的源/汲極區318中的部分鰭304N形成源/汲極凹陷502。形成源/汲極凹陷502之後，移除圖案化光阻層及/或硬遮罩層(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
在一些實施例中，用於形成源/汲極凹陷502的蝕刻製程包括多步驟蝕刻製程，其中第一蝕刻步驟形成大致為U形的源/汲極凹陷，且第二蝕刻步驟包括等向性蝕刻或濕蝕刻(例如，推進接近度)以擴大源/汲極凹陷502的橫向邊界。在一些實施例中，多步驟蝕刻製程的第一蝕刻步驟包括使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在一些示例中，多步驟蝕刻製程的第二蝕刻步驟(例如，等向性或濕蝕刻)包括含有臭氧(O 3)、氫氟酸(HF)、四甲基氫氧化銨(TMAH)或上述之組合的濕蝕刻劑。或者，在一些實施例中，用於形成源/汲極凹陷502的蝕刻製程僅包括等向性蝕刻或濕蝕刻，其形成源/汲極凹陷502且擴大源/汲極凹陷502的橫向邊界。在一些情況下，等向性蝕刻或濕蝕刻可沿源/汲極凹陷502的側邊形成突出物504，其中在一些情況下，突出物504可延伸至相鄰的一個或多個間隔層320及/或閘極堆疊316下方。以此方式，可大幅降低N型高效能運算裝置303N的源/汲極接近度。
如第5B圖所示，N型高效能運算裝置303N的源/汲極區318中的源/汲極凹陷502形成至深度D2。至少因為方框206的第二微影/蝕刻製程僅用於在單一區域(例如，區域302B)內形成源/汲極凹陷502，所以蝕刻負載效應不會成為問題。此外，由於N型高效能運算裝置303N的源/汲極凹陷502與N型系統單晶片裝置301N的源/汲極凹陷和N型輸入/輸出裝置305N的源/汲極凹陷分開形成，所以可獨立控制和優化N型高效能運算裝置303N的源/汲極接近度和源/汲極深度。在一些實施例中，N型高效能運算裝置303N的源/汲極凹陷502的深度D2與N型系統單晶片裝置301N的源/汲極凹陷402的深度D1相當或實質相等，從而增強對短通道效應和待機功率的控制。形成源/汲極凹陷502的蝕刻製程也有效定義N型高效能運算裝置303N的源/汲極接近度。舉例來說，且由於用於形成源/汲極凹陷502的等向性蝕刻或濕蝕刻，高效能運算裝置(例如，N型高效能運算裝置303N)的源/汲極接近度會小於系統單晶片裝置(例如，N型系統單晶片裝置301N)和輸入/輸出裝置(例如，N型輸入/輸出裝置305N)兩者的源/汲極接近度。因此，相較於N型系統單晶片裝置301N和N型輸入/輸出裝置305N，N型高效能運算裝置303N的源極和汲極之間的距離更小。換句話說，相較於與N型系統單晶片裝置301N和N型輸入/輸出裝置305N，N型高效能運算裝置303N在給定的源極或汲極與相鄰的閘極堆疊316之間的間距更小，且在一些情況下，源極或汲極與相鄰的閘極堆疊316會重疊。
半導體的製造方法200接著進行至方框208，形成N型源/汲極部件。參考第6A、6B和6C圖，在方框208的實施例中，在N型系統單晶片裝置301N的源/汲極凹陷402中形成N型源/汲極部件602，在N型高效能運算裝置303N的汲極凹陷502中形成N型源/汲極部件604，且在N型輸入/輸出裝置305N的源/汲極凹陷404中形成N型源/汲極部件606。在一些實施例中，N型源/汲極部件602、604、606形成在與每個N型系統單晶片裝置301N、N型高效能運算裝置303N以及N型輸入/輸出裝置305N的閘極堆疊316相鄰並在其任一側上的源/汲極區318中。在一些實施例中，可在N型源/汲極部件602、604、606形成之前立即執行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻或上述之組合。
在一些實施例中，通過在源/汲極區318中磊晶成長半導體材料層來形成N型源/汲極部件602、604、606。在各種實施例中，生長以形成N型源/汲極部件602、604 , 606的半導體材料層可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷化鎵砷(GaAsP)、磷化矽(SiP)或其他適當的材料。可通過一個或多個磊晶(epi)製程形成N型源/汲極部件602、604、606。在一些實施例中，可在磊晶製程期間原位摻雜N型源/汲極部件602、604、606。例如，在一些實施例中，N型源/汲極部件602、604、606摻雜有例如磷、砷、銻的N型摻質種類或例如碳的其他合適的摻質種類。在一些示例中，N型源/汲極部件602、604、606可包括摻雜磷的碳化矽(SiC)或矽(Si)。在一些實施例中，N型源/汲極部件602、604、606不是原位摻雜，而是執行植入製程以摻雜N型源/汲極部件602、604、606。在各種示例中，形成N型源/汲極部件602、604、606之後，可執行退火製程(例如，例如快速熱退火、雷射退火或其他適當的退火製程)。注意的是，在一些實施例中，可磊晶成長N型源/汲極部件602、604、606，使得N型源/汲極部件602、604、606在其各自的鰭302N、304N、306N的頂面上方延伸，被稱為昇起式的源/汲極部件。根據本文揭露的實施例，因此有效協同優化用於N型系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的N型源/汲極部件602、604、606。
半導體的製造方法200進行到方框210，執行用於P型源/汲極區的第一微影/蝕刻製程。參考第7A、7B和7C圖的實施例，在方框210的實施例中，執行第一微影/蝕刻製程，以分別在P型系統單晶片裝置301P和P型輸入/輸出裝置305P的源/汲極區318內形成源/汲極凹陷702、704。首先，可沉積並圖案化(例如，通過光阻的曝光和顯影)光阻(阻劑)層，以形成圖案化光阻層，暴露P型系統單晶片裝置301P和P型輸入/輸出裝置305P，而N型系統單晶片裝置301N、N型和P型高效能運算裝置303N、303P以及N型輸入/輸出裝置305N仍被圖案化光阻層保護。在一些情況下，硬遮罩層可與光阻層結合使用，如前所述。無論是否使用硬遮罩層，暴露P型系統單晶片裝置301P和P型輸入/輸出裝置305P之後，進行蝕刻製程(例如濕蝕刻、乾蝕刻或上述之組合)以移除P型系統單晶片裝置301P和P型輸入/輸出裝置305P的源/汲極區318中的部分鰭302P、306P形成源/汲極凹陷702、704。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷702、704之後，移除圖案化光阻層及/或硬遮罩層(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第7A和7C圖所示，P型系統單晶片裝置301P的源/汲極區318中的源/汲極凹陷702具有前述討論的深度D1，且P型輸入/輸出裝置305P型的源/汲極區318中的源/汲極凹陷704具有前述討論的深度D3，其中深度D1小於深度D3。在一些示例中，這種差異可能是由於前述的蝕刻負載效應。還應注意，形成源/汲極凹陷702、704的蝕刻製程可有效定義P型系統單晶片裝置301P和P型輸入/輸出裝置305P中的每一個的源/汲極接近度。如前所述，輸入/輸出裝置(例如P型輸入/輸出裝置305P)的源/汲極接近度會大於系統單晶片裝置(例如P型系統單晶片裝置301P)的源/汲極接近度。因此，相較於P型系統單晶片裝置301P，P型輸入/輸出裝置305P的源極和汲極之間的距離更大。換句話說，相較於P型系統單晶片裝置301P，P型輸入/輸出裝置305P在給定源極或汲極與相鄰閘極堆疊316之間的間距更大。
半導體的製造方法200進行到方框212，執行用於P型源/汲極區的第二微影/蝕刻製程。參考第8A、8B和8C圖的實施例，在方框212的實施例中，執行第二微影/蝕刻製程，以在P型高效能運算裝置303P的源/汲極區318內形成源/汲極凹陷802。首先，可沉積並圖案化(例如，通過光阻的曝光和顯影)光阻(阻劑)層以形成圖案化光阻層，暴露P型高效能運算裝置303P，而N型和P型系統單晶片裝置301N、301P、N型高效能運算裝置303N、N型和P型輸入/輸出裝置305N、305P仍被圖案化光阻層保護。在一些情況下，硬遮罩層可與光阻層結合使用，如前所述。無論是否使用硬遮罩層，暴露P型高效能運算裝置303P之後，執行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除P型高效能運算裝置303P的源/汲極區318中的部分鰭304P以形成源/汲極凹陷802。在形成源/汲極凹陷802之後，移除圖案化光阻層及/或硬遮罩層(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
在一些實施例中，用於形成源/汲極凹陷802的蝕刻製程包括多步驟蝕刻製程，其中第一蝕刻步驟形成大致為U形的源/汲極凹陷，且第二蝕刻步驟包括等向性蝕刻或濕蝕刻(例如，推動接近度)以擴大源/汲極凹陷802的橫向邊界。在一些實施例中，多步驟蝕刻製程的第一步驟包括使用蝕刻劑的乾蝕刻，蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在一些示例中，多步驟蝕刻製程的第二蝕刻步驟(例如，等向性蝕刻或濕蝕刻)包括含有臭氧(O 3)、氫氟酸(HF)、四甲基氫氧化銨(TMAH)或上述之組合的濕蝕刻劑。或者，在一些實施例中，用於形成源/汲極凹陷802的蝕刻製程僅包括等向性蝕刻或濕蝕刻，其形成源/汲極凹陷802且擴大源/汲極凹陷802的橫向邊界。在一些情況下，等向性蝕刻或濕蝕刻可沿源/汲極凹陷802的側邊形成突出物804，其中在一些情況下，突出物804可延伸至相鄰的一個或多個間隔層320及/或閘極堆疊316下方。以此方式，可大幅降低P型高效能運算裝置303P的源/汲極接近度。
如第8B圖所示，P型高效能運算裝置303P的源/汲極區318中的源/汲極凹陷802形成到前述的深度D2。至少因為方框212的第二微影/蝕刻製程僅用於在單一區域(例如，區域302B)內形成源/汲極凹陷802，所以蝕刻負載效應不會成為問題。此外，由於P型高效能運算裝置303P的源/汲極凹陷802與P型系統單晶片裝置301P的源/汲極凹陷和P型輸入/輸出裝置305P的源/汲極凹陷分開形成，所以可獨立控制且優化P型高效能運算裝置303P的源/汲極接近度和源/汲極深度。在一些實施例中，P型高效能運算裝置303P的源/汲極凹陷802的深度D2與P型系統單晶片裝置301P的源/汲極凹陷702的深度D1相當或實質相等，從而增強對短通道效應和待機功率的控制。形成源/汲極凹陷802的蝕刻製程也有效定義P型高效能運算裝置303P的源/汲極接近度。舉例來說，且由於用於形成源/汲極凹陷802的等向性蝕刻或濕蝕刻，高效能運算裝置(例如P型高效能運算裝置303P)的源/汲極接近度會小於系統單晶片裝置(例如P型系統單晶片裝置301P)和輸入/輸出裝置(例如N型輸入/輸出裝置305P)的源/汲極接近度。因此，相較於P型系統單晶片裝置301P和P型輸入/輸出裝置305P，P型高效能運算裝置303P的源極和汲極之間的距離會更小。換句話說，相較於P型系統單晶片裝置301P和P型輸入/輸出裝置305P，P型高效能運算裝置303P在給定的源極或汲極和相鄰的閘極堆疊316之間的間距會更小，且在一些情況下，源極或汲極和相鄰的閘極堆疊316之間會重疊。
接著，半導體的製造方法200進行到方框214，形成P型源/汲極部件。參考第9A、9B、9C圖，在方框214的實施例中，在P型系統單晶片裝置301P的源/汲極凹陷702中形成P型源/汲極部件902，在P型高效能運算裝置303P的源/汲極凹陷802形成P型源/汲極部件904，且在P型輸入/輸出裝置305P的源/汲極凹陷704中形成P型源/汲極部件906。在一些實施例中，P型源/汲極部件902、904、906形成在與每個P型系統單晶片裝置301P、P型高效能運算裝置303P以及P型輸入/輸出裝置305P的閘極堆疊316相鄰並在其任一側上的源/汲極區318中。在一些實施例中，可在P型源/汲極部件902、904、906形成之前立即執行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻或上述之組合。
在一些實施例中，通過在源/汲極區318中磊晶成長半導體材料層來形成P型源/汲極部件902、904、906。在各種實施例中，生長以形成P型源/汲極部件902、904 , 906的半導體材料層可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷化鎵砷(GaAsP)、磷化矽(SiP)或其他適當的材料。可通過一個或多個磊晶(epi)製程形成P型源/汲極部件902、904、906。在一些實施例中，可在磊晶製程期間原位摻雜P型源/汲極部件902、904、906。例如，在一些實施例中，P型源/汲極部件902、904、906摻雜例如硼、二氟化硼(BF 2)的P型摻質種類或例如碳的其他合適的摻質種類。在一些示例中，P型源/汲極部件902、904、906可包括摻雜硼的矽鍺(SiGe)或矽(Si)。在一些實施例中，P型源/汲極部件902、904、906不是原位摻雜，而是執行植入製程來摻雜P型源/汲極部件902、904、906。在各種示例中，形成P型源/汲極部件902、904、906之後，可執行退火製程(例如，快速熱退火、雷射退火或其他適當的退火製程)。注意的是，在一些實施例中，可磊晶成長P型源/汲極部件902、904、906，使得P型源/汲極部件902、904、906在其各自的鰭302P、304P、306P的頂面上方延伸，被稱為昇起式的源/汲極部件。根據本文揭露的實施例，因此有效協同優化用於P型系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的P型源/汲極部件902、904、906。
然後，半導體的製造方法200進行到方框216，執行進一步的製程。例如，形成P型源/汲極部件(方框214)之後，在半導體裝置300上方形成接觸蝕刻停止層(CESL)和層間介電(ILD)層，以及執行化學機械研磨(CMP))製程。在一些實施例中，化學機械研磨製程可暴露覆蓋閘極堆疊316的頂面(例如，通過移除在閘極堆疊316上的層間介電層和接觸蝕刻停止層的部分)且平坦化半導體裝置300的頂面。此外，化學機械研磨製程可移除覆蓋在閘極堆疊316上的任何硬遮罩層，如果有的話，以暴露閘極堆疊316的下方電極層，例如多晶矽電極層。在方框216的另一實施例中，首先可通過適當的蝕刻製程移除閘極堆疊316的暴露電極層，隨後進行蝕刻製程以移除區域302A、302B、302C內的閘極堆疊316的的介電層。在一些示例中，蝕刻製程可包括濕蝕刻、乾蝕刻或上述之組合。
在移除虛置閘極(例如，閘極堆疊316)之後，且在方框216的進一步實施例中，在每個區域302A、302B、302C內的N型裝置和P型裝置之上形成閘極結構。閘極結構可包括高K/金屬閘極堆疊，但是其他成分也是可能的。在一些實施例中，閘極結構可形成與N型和P型系統單晶片裝置301N、301P、N型和P型高效能運算裝置303N、303P以及N型和P型輸入/輸出裝置305N、305P每一個相關的閘極。在一些實施例中，閘極結構包括界面層(IL)(例如，例如氧化矽(SiO 2)、矽氧化鉿(HfSiO)或氮氧化矽))和形成在界面層(IL)之上的高K介電層。在一些實施例中，高K介電層可包括二氧化鉿(HfO 2)。或者，高K介電層可包括二氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、二氧化鋯(ZrO 2)、鋯英石(ZrSiO 2)、氧化鑭(LaO)、一氧化鋁(AlO)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta 2O 5)、氧氧化釔(Y 2O 3)、鈦酸鍶(SrTiO 3，STO)、鈦酸鋇(BaTiO 3，BTO)、鋯酸鋇(BaZrO 3)、氧化鉿鋯(HfZrO)、氧化鑭鉿(HfLaO)、氧化鉿矽(HfSiO)、矽酸鑭(LaSiO)、矽酸鋁(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO 3)(BST)、氧化鋁(Al 2O 3)、氮化矽(Si 3N 4)、氧氮化矽(SiON)、上述之組合，或其他適當的材料。在各種實施例中，界面層(IL)和高K介電層協同定義閘極結構的閘極介電質。
在方框216的另一實施例中，在閘極介電質上方(例如，在界面層(IL)和高K介電層上方)形成包括金屬層的金屬閘極。金屬層可包括金屬、金屬合金或金屬矽化物。在各種示例中，金屬層可包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、銅(Cu)、鎢(W)、錸(Re)、銥(Ir)、鈷(Co)、鎳(Ni)、其他適當的金屬材料或上述之組合。此外，閘極介電質/金屬閘極堆疊的形成可包括沉積以形成各種閘極材料、一個或多個襯墊層，以及一個或多個化學機械研磨製程以移除多餘的閘極材料且因而平坦化半導體裝置300的頂面。
一般而言，半導體裝置300可經歷進一步製程以形成本領域已知的各種部件和區域。例如，進一步的製程可在基板上形成配置為連接各種部件的各種接觸/通孔/線和多層內連線部件(例如，金屬層和層間介電層)，以形成可包括一個或多個多閘極裝置(例如，鰭式場效電晶體(FinFET)裝置)的功能電路。在進一步的實施例中，多層內連線可包括例如通孔或接觸的垂直內連線，以及例如金屬線的水平內連線。各種內連線部件可採用各種導電材料，包括銅、鎢及/或矽化物。在一個示例中，使用鑲嵌及/或雙鑲嵌製程來形成與銅相關的多層內連線結構。此外，可在半導體的製造方法200之前、期間和之後實施附加製程步驟，並且可根據半導體的製造方法200的各種實施例調整、替換或消除上述一些製程步驟。
例如，雖然半導體的製造方法200被描述為首先形成N型源/汲極區然後形成P型源/汲極區，但是應當理解，在某些情況下，P型源/汲極區可在N型源/汲極區之前形成。此外，雖然半導體的製造方法200被描述為對各種裝置類型(例如，系統單晶片裝置、系統單晶片裝置和輸入/輸出裝置)的N型源/汲極和P型源/汲極的每一個執行兩步驟微影/蝕刻製程(2P2E)，其他實施例也是可能的。例如，不是對N型源/汲極區執行第一和第二微影/蝕刻製程(方法200的方框204、206)，而是對P型源/汲極區執行第一和第二微影/蝕刻製程(方法200的方框210、212)，一些實施例可包括僅對N型源/汲極區或P型源/汲極區中的其中一個執行第一和第二微影/蝕刻製程，以及對N型源/汲極區或P型源/汲極區的其中另一個執行單一微影/蝕刻製程。
例如，可使用單一微影/蝕刻製程(1P1E)，以在各種N型裝置(例如，N型系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)中的每一個的源/汲極區中同時形成源/汲極凹陷，隨後於其中形成N型源/汲極部件，而在各種裝置類型(例如，P型系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)的P型源/汲極使用兩步驟微影/蝕刻製程(2P2E)，如前述參考半導體的製造方法200的方框210、212所描述的製程。或者，可使用單一微影/蝕刻製程(1P1E) ，以在各種P型裝置(例如，P型系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)的源/汲極區中同時形成源/汲極凹陷，隨後於其中形成P型源/汲極部件，而在各種裝置類型(例如，N型系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)的N型源/汲極使用兩步驟微影製程(2P2E)，如前述參考半導體的製造方法200的方框204、206所描述的製程。
在其他實施例中，使用三步驟微影/蝕刻製程(3P3E)來形成用於各種裝置類型(例如，系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)的N型源/汲極及/或P型源/汲極。在此示例中，在各種裝置類型(例如，系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)中，一次恰好在一種裝置類型的N型源/汲極區域及/或P型源/汲極區域中形成源/汲極凹陷，隨後於其中形成N型源/汲極部件及/或P型源/汲極部件。因此，需要三個步驟，以在所有三種裝置類型(例如，系統單晶片裝置、高效能運算裝置和輸入/輸出裝置)的N型源/汲極區及/或P型源/汲極區內形成源/汲極凹陷。
在一些實施例中，靜態隨機存取記憶體裝置(SRAM)裝置的源/汲極接近度和深度可與系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的源/汲極接近度和深度一起協同優化。在此示例中，可使用四步驟微影/蝕刻製程(4P4E)。在此示例中，在各種裝置類型(例如，系統單晶片裝置、高效能運算裝置、輸入/輸出裝置、靜態隨機存取記憶體裝置(SRAM)裝置)中，一次恰好在一種裝置類型的N型源/汲極區域及/或P型源/汲極區域中形成源/汲極凹陷 ，隨後於其中形成N型源/汲極部件及/或P型源/汲極部件。因此，需要四個步驟以在所有四種裝置類型(例如，系統單晶片裝置、高效能運算裝置、輸入/輸出裝置、靜態隨機存取記憶體裝置(SRAM)裝置)的N型源/汲極區及/或P型源/汲極區內形成源/汲極凹陷。
微影/蝕刻步驟的數量的其他組合可包括：用於N型源/汲極的兩步驟微影製程(2P2E)和用於P型源/汲極的三步驟微影/蝕刻製程(3P3E)或四步驟微影/蝕刻製程(4P4E)，用於P型源/汲極的兩步驟微影製程(2P2E)和用於N型源/汲極的三步驟微影/蝕刻製程(3P3E)或四步驟微影/蝕刻製程(4P4E)，用於N型源/汲極的單一微影/蝕刻製程(1P1E)和用於P型源/汲極的兩步驟微影製程(2P2E)、三步驟微影/蝕刻製程(3P3E)或四步驟微影/蝕刻製程(4P4E)，用於P型源/汲極的單一微影/蝕刻製程(1P1E)和用於N型源/汲極的兩步驟微影製程(2P2E)、三步驟微影/蝕刻製程(3P3E)或四步驟微影/蝕刻製程(4P4E)。雖然已討論對半導體的製造方法200的各種示例性調整，但是應當理解，以上示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或修改也是可能的。
因此，本文描述的各種實施例提供優於現有技術的幾個優點。應當理解，在本文不必討論所有優點，所有實施例都不需要特定的優點，且其他實施例可提供不同的優點。例如，本文討論的實施例包括用於高度微縮的系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的協同優化的結構和方法。在各種實施例中，半導體裝置可包括單獨的裝置結構以同時滿足每個系統單晶片裝置、高效能運算裝置和輸入/輸出裝置的性能和設計要求。作為示例，且根據所揭露的實施例，通過使用多個微影/蝕刻步驟(例如，多個遮罩)來形成N型源/汲極和P型源/汲極中的每一個，可針對每個系統單晶片裝置、高效能運算裝置和輸入/輸出裝置獨立優化源/汲極接近度和源/汲極深度。在一些情況下，所揭露的實施例可用於優化其他類型的裝置(例如靜態隨機存取記憶體裝置(SRAM)裝置)以及其他裝置類型的源/汲極接近度和深度。通常，根據本文揭露的實施例，可針對各種裝置類型(例如系統單晶片裝置、高效能運算裝置、輸入/輸出裝置和靜態隨機存取記憶體裝置(SRAM)裝置)獨立控制且優化(協同優化)源/汲極接近度和源/汲極深度，以有效滿足功率、性能、面積和成本(PPAC)微縮要求。附加實施例和優點對於擁有本揭露內容的本領域技術人員而言將是顯而易見的。
因此，本揭露的一實施例描述了一種半導體裝置的方法，上述方法包括執行第一微影和蝕刻製程，以同時在第一基板區域中形成用於第一裝置的第一源/汲極凹陷且在與第一基板區域不同的第三基板區域中形成用於第三裝置的第三源/汲極凹陷。在一些實施例中，方法更包括執行第二微影和蝕刻製程，以在不同於第一和第三基板區域的第二基板區域中形成用於第二裝置的第二源/汲極凹陷。方法更包括在第一源/汲極凹陷內形成第一源/汲極部件，在第二源/汲極凹陷內形成第二源/汲極部件，以及在第三源/汲極凹陷內形成第三源/汲極部件。
在一些實施例中，第一微影和蝕刻製程和第二微影和蝕刻製程定義用於第一裝置、第二裝置和第三裝置中各自的多個N型源/汲極區的第一源/汲極凹陷、第二源/汲極凹陷和第三源/汲極凹陷。
在一些實施例中，第一微影和蝕刻製程和第二微影和蝕刻製程定義用於第一裝置、第二裝置和第三裝置中各自的多個P型源/汲極區的第一源/汲極凹陷、第二源/汲極凹陷和第三源/汲極凹陷。
在一些實施例中，第一裝置包括系統單晶片(SOC)裝置，第二裝置包括高效能運算(HPC)裝置，且第三裝置包括輸入/輸出(IO)裝置。
在一些實施例中，第一裝置具有第一接觸式多晶矽閘極間距(CPP)，第二裝置具有大於第一接觸式多晶矽閘極間距的第二接觸式多晶矽閘極間距，且第三裝置具有大於第二接觸式多晶矽閘極間距的第三接觸式多晶矽閘極間距。
在一些實施例中，第一裝置具有第一源/汲極接近度，第二裝置具有小於第一源/汲極接近度的第二源/汲極接近度，且第三裝置具有大於第一源/汲極接近度和第二源/汲極接近度的第三源/汲極接近度。
在一些實施例中，第二微影和蝕刻製程更包括多步驟蝕刻製程。
在一些實施例中，多步驟蝕刻製程包括第一蝕刻步驟以及第二蝕刻步驟，第一蝕刻步驟形成U形源/汲極凹陷，第二蝕刻步驟包括等向性蝕刻或濕蝕刻以擴大U形源/汲極凹陷的多個橫向邊界以沿第二源/汲極凹陷的多個側邊形成多個突出物。
在一些實施例中，第二微影和蝕刻製程包括等向性蝕刻或濕蝕刻以形成第二源/汲極凹陷且擴大第二源/汲極凹陷的多個橫向邊界，以沿第二源/汲極凹陷的多個側邊形成多個突出物。
在一些實施例中，第一源/汲極凹陷具有第一深度，第二源/汲極凹陷具有第二深度，且第三源/汲極凹陷具有第三深度，且其中第一深度實質等於第二深度。
在另一個實施例中，討論了一種半導體裝置的製造方法，方法包括提供包括多個區域的基板，其中多個區域中的每個區域包括不同的裝置類型。在一些實施例中，方法更包括在多個區域的每個區域中的不同裝置類型中的每一個的多個源/汲極區域內形成源/汲極凹陷，其中用於多個區域的第一區域中的至少一種裝置類型的源/汲極凹陷與用於多個區域中不同於第一區域的其他區域中的其他裝置類型的源/汲極凹陷分開形成。方法更包括在多個區域的每個區域中的不同裝置類型的每一個的源/汲極區內形成的源/汲極凹陷中磊晶成長源/汲極部件。
在一些實施例中，形成源/汲極凹陷包括執行第一微影和蝕刻製程以及執行第二微影和蝕刻製程，執行第一微影和蝕刻製程以在區域的第一區域中形成用於至少一種裝置類型的源/汲極凹陷；執行第二微影和蝕刻製程以在區域中不同於第一區域的其他區域中同時形成用於其他裝置類型的源/汲極凹陷。
在一些實施例中，在區域的每個區域中的不同裝置類型的每一個的源/汲極區域包括多個N型源/汲極區域或多個P型源/汲極區域。
在一些實施例中，在區域中的每個區域中的不同裝置類型包括系統單晶片(SOC)裝置、高效能運算(HPC)裝置以及輸入/輸出(IO)裝置。
在一些實施例中，相較於其他區域中的其他裝置類型，第一區域中的至少一個裝置具有更小的源/汲極接近度。
在一些實施例中，形成用於至少一種裝置類型的源/汲極凹陷包括等向性蝕刻或濕蝕刻，其沿用於至少一種裝置類型的源/汲極凹陷的多個側邊形成多個突出物。
在一些實施例中，用於第一區域中的至少一種裝置類型的源/汲極凹陷具有第一深度，其中用於區域的另一區域中的另一裝置類型的源/汲極凹陷具有第二深度，且其中第一深度實質等於第二深度。
在又一實施例中，討論了具有設置在第一基板區域內的第一裝置類型的半導體裝置，其中第一裝置類型包括第一源/汲極部件。在一些實施例中，半導體裝置更包括設置在第二基板區域內的第二裝置類型，其中第二裝置類型包括第二源/汲極部件。在一些示例中，半導體裝置更包括設置在第三基板區域內的第三裝置類型，其中第三裝置類型包括第三源/汲極部件。在一些情況下，第一裝置類型具有第一源/汲極接近度，第二裝置類型具有小於第一源/汲極接近度的第二源/汲極接近度，且第三裝置類型具有大於第一源/汲極接近度和第二源/汲極接近度的第三源/汲極接近度。在一些實施例中，第一源/汲極部件具有第一深度，第二源/汲極部件具有第二深度，且第三源/汲極部件具有第三深度，其中第一深度實質等於第二深度。
在一些實施例中，第一裝置類型具有第一接觸式多晶矽閘極間距(CPP)，第二裝置類型具有大於第一接觸式多晶矽閘極間距的第二接觸式多晶矽閘極間距，且第三裝置類型具有大於第二接觸式多晶矽閘極間距的第三接觸式多晶矽閘極間距。
在一些實施例中，第一裝置類型包括系統單晶片(SOC)裝置，第二裝置類型包括高效能運算(HPC)裝置，且第三裝置類型包括一輸入/輸出(IO)裝置。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類均等的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
100:多閘極裝置 104,302N,302P,304N,304P,306N,306P:鰭 108:閘極結構 105,107:源/汲極區 200:半導體的製造方法 202,204,206,208,210,212,214,216:方框 300:半導體裝置 301N:N型系統單晶片裝置 301P:P型系統單晶片裝置 302A,302B,302C:區域 303N:N型高效能運算裝置 303P:P型高效能運算裝置 305N:N型輸入/輸出裝置 305P:P型輸入/輸出裝置 302A,302B,302C:區域 316:閘極疊層 318:源/汲極區 320:間隔層 402,404,502,702,704,802:源/汲極凹陷 504,804:突出物 602,604,606:N型源/汲極部件 902,904,906:P型源/汲極部件 A-A':截面 D1,D2,D3:深度 S1:第一閘極間距 S2:第二閘極間距 S3:第三閘極間距
由以下的詳細敘述配合所附圖式，可更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖提供了根據一些實施例的多閘極裝置的簡化俯視佈局圖。 第2圖是根據本揭露的一個或多個方面的半導體裝置300的製造方法的流程圖。 第3A、3B、3C、4A、4B、4C、5A、5B、5C、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B和9C圖提供根據本揭露的一個或多個方面在根據第2圖的方法且沿與第1圖的A-A’截面所定義的平面實質平行的平面，在製程的各個階段於基板的不同區域中形成各種裝置類型的實施例的剖面圖。
200:半導體的製造方法
202,204,206,208,210,212,214,216:方框

Claims (10)

  1. 一種半導體裝置的製造方法，包括：執行一第一微影和蝕刻製程，以同時在一第一基板區域中形成用於一第一裝置的一第一源/汲極凹陷且在與該第一基板區域不同的一第三基板區域中形成用於一第三裝置的一第三源/汲極凹陷；執行一第二微影和蝕刻製程，以在不同於該第一基板區域和該第三基板區域的一第二基板區域中形成用於一第二裝置的一第二源/汲極凹陷；以及在該第一源/汲極凹陷內形成一第一源/汲極部件，在該第二源/汲極凹陷內形成一第二源/汲極部件，以及在該第三源/汲極凹陷內形成一第三源/汲極部件。
  2. 如請求項1之半導體裝置的製造方法，其中該第一微影和蝕刻製程和該第二微影和蝕刻製程定義用於該第一裝置、該第二裝置和該第三裝置中各自的多個N型源/汲極區的該第一源/汲極凹陷、該第二源/汲極凹陷和該第三源/汲極凹陷。
  3. 如請求項1之半導體裝置的製造方法，其中該第一微影和蝕刻製程和該第二微影和蝕刻製程定義用於該第一裝置、該第二裝置和該第三裝置中各自的多個P型源/汲極區的該第一源/汲極凹陷、該第二源/汲極凹陷和該第三源/汲極凹陷。
  4. 如請求項1或2之半導體裝置的製造方法，其中該第二微影和蝕刻製程更包括一多步驟蝕刻製程。
  5. 如請求項4之半導體裝置的製造方法，其中該多步驟蝕刻製程包括一第一蝕刻步驟以及一第二蝕刻步驟，該第一蝕刻步驟形成一U形源/汲極凹陷，該第二蝕刻步驟包括一等向性蝕刻或一濕蝕刻以擴大該U形源/汲極凹陷的多個橫向邊界以沿該第二源/汲極凹陷的多個側邊形成多個突出物。
  6. 如請求項1或2之半導體裝置的製造方法，其中該第二微影和蝕刻製程包括一等向性蝕刻或一濕蝕刻以形成該第二源/汲極凹陷且擴大該第二源/汲極凹陷的多個橫向邊界，以沿該第二源/汲極凹陷的多個側邊形成多個突出物。
  7. 一種半導體裝置的製造方法，包括：提供一基板，該包括多個區域，其中該些區域中的每個區域包括多個不同的裝置類型；在該些區域的每個區域中的各該不同裝置類型的多個源/汲極區域內形成多個源/汲極凹陷，其中用於該些區域的一第一區域中的至少一種裝置類型的該源/汲極凹陷與用於該些區域中不同於該第一區域的其他區域中的其他裝置類型的該源/汲極凹陷分開形成；以及在該些區域的每個區域中的該些不同裝置類型的每一個的該些源/汲極區內形成的該些源/汲極凹陷中磊晶成長一源/汲極部件。
  8. 如請求項7之半導體裝置的製造方法，其中形成該些源/汲極凹陷包括：執行一第一微影和蝕刻製程，以在該些區域的該第一區域中形成 用於至少一種該裝置類型的該源/汲極凹陷；以及執行一第二微影和蝕刻製程，以在該些區域中不同於該第一區域的其他區域中同時形成用於該些其他裝置類型的該源/汲極凹陷。
  9. 一種半導體裝置，包括：一第一裝置類型，設置在一第一基板區域內，其中該第一裝置類型包括一第一源/汲極部件；一第二裝置類型，設置在一第二基板區域內，其中該第二裝置類型包括一第二源/汲極部件；以及一第三裝置類型，設置在一第三基板區域內，其中該第三裝置類型包括一第三源/汲極部件；其中該第一裝置類型具有一第一源/汲極接近度，該第二裝置類型具有小於該第一源/汲極接近度的一第二源/汲極接近度，且該第三裝置類型具有大於該第一源/汲極接近度和該第二源/汲極接近度的一第三源/汲極接近度；以及其中該第一源/汲極部件具有一第一深度，該第二源/汲極部件具有一第二深度，且該第三源/汲極部件具有一第三深度，且其中該第一深度實質等於該第二深度，且該第一深度不等於該第三深度。
  10. 如請求項9之半導體裝置，其中該第一裝置類型具有一第一接觸式多晶矽閘極間距(CPP)，該第二裝置類型具有大於該第一接觸式多晶矽閘極間距的一第二接觸式多晶矽閘極間距， 且該第三裝置類型具有大於該第二接觸式多晶矽閘極間距的一第三接觸式多晶矽閘極間距。
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