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TW202407811A - 半導體裝置及其製造方法 - Google Patents

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TW202407811A
TW202407811A TW112100357A TW112100357A TW202407811A TW 202407811 A TW202407811 A TW 202407811A TW 112100357 A TW112100357 A TW 112100357A TW 112100357 A TW112100357 A TW 112100357A TW 202407811 A TW202407811 A TW 202407811A
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林大鈞
謝志宏
林俊仁
潘國華
廖忠志
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台灣積體電路製造股份有限公司
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供記憶體和邏輯裝置協同優化的方法和結構。一種半導體裝置包括具有第一區域和第二區域的基板。半導體裝置可包括設置在第一區域中的第一閘極結構和設置在第二區域中的第二閘極結構。半導體裝置還可包括與第一閘極結構相鄰設置的第一源/汲極部件以及與第二閘極結構相鄰設置的第二源/汲極部件。第一源/汲極部件的第一頂面和第二源/汲極部件的第二頂面實質上為齊平。第一源/汲極部件的第一底面與第一頂面相距第一距離，第二源/汲極部件的第二底面與第二頂面相距第二距離。在某些情況下，第二距離大於第一距離。

Description

半導體裝置及其製造方法
本揭露是關於半導體裝置及其製造方法，特別是關於協同優化的系統單晶片邏輯裝置和靜態隨機存取記憶體裝置及其製造方法。
電子產業對較小且更快的電子設備的需求不斷增長，這些電子設備能夠同時支持更多日益複雜及精密的功能。因此，在半導體工業中存在製造低成本、高性能和低功率積體電路(IC)的持續趨勢。迄今為止，通過縮小半導體積體電路尺寸(例如，最小特徵尺寸)並由此提高生產效率並降低相關成本，已在很大的程度上實現了這些目標。然而，這種微縮也增加了半導體製造製程的複雜性。因此，實現半導體積體電路和裝置的持續進步需要半導體製造製程和技術的類似進步。
最近，為了通過增加閘極-通道耦合、降低關閉狀態電流和減少短通道效應(SCE)來改進閘極控制，已經導入了多閘極裝置。已導入的一種這樣的多閘極裝置為鰭式場效應電晶體(FinFET)。鰭式場效應電晶體已用於各種應用，例如，實現系統單晶片(SOC)邏輯裝置和記憶體裝置，例如靜態隨機存取記憶體(SRAM)等。通常，系統單晶片邏輯裝置和靜態隨機存取記憶體裝置具有不同的設計和性能要求。舉例來說，相較於系統單晶片邏輯裝置，靜態隨機存取記憶體裝置需要對短通道效應(SCE)進行更嚴格的控制(例如，為了提高最小電壓((Vmin))。然而，雖然對於滿足功率、性能、面積和成本(PPAC)微縮要求是必要的，但同時優化(協同優化)系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的性能及/或設計要求一直具有挑戰性。因此，現有技術並未證明在所有方面都完全令人滿意。
本揭露一些實施例提供一種半導體裝置的製造方法，方法包括對基板的第一裝置區域執行離子植入製程；以及執行第一微影和蝕刻製程，以同時在第一裝置區域中形成用於第一裝置的第一源/汲極凹陷，以及在不同於第一裝置區域的第二裝置區域中形成用於第二裝置的第二源/汲極凹陷；其中第一源/汲極凹陷的第一深度大於第二源/汲極凹陷的第二深度。
本揭露另一些實施例提供一種半導體裝置的製造方法，方法包括在記憶體裝置區域或邏輯裝置區域中執行離子植入製程以調整記憶體裝置區域內的第一源/汲極區域或邏輯裝置區域內的第二源/汲極區域之一的蝕刻速率；以及同時蝕刻第一源/汲極區以形成用於第一記憶體裝置的第一源/汲極凹陷且蝕刻第二源/汲極區以形成用於第一邏輯裝置的第二源/汲極凹陷；以及在第一源/汲極凹陷內形成第一源/汲極部件且在第二源/汲極凹陷內形成第二源/汲極部件；其中第一源/汲極部件的第一深度不同於第二源/汲極部件的第二深度。
本揭露又一些實施例提供一種半導體裝置，半導體裝置包括基板、第一閘極結構、第二閘極結構、第一源/汲極部件、第二源/汲極部件，基板包括第一裝置區域和第二裝置區域，第一閘極結構設置在第一裝置區域中，以及第二閘極結構設置在第二裝置區域中，第一源/汲極部件與第一閘極結構相鄰設置，以及第二源/汲極部件與第二閘極結構相鄰設置。第一源/汲極部件的第一頂面和第二源/汲極部件的一第二頂面實質上為齊平，第一源/汲極部件的一第一底面與第一頂面相距第一距離，第二源/汲極部件的第二底面與第二頂面相距第二距離，第二距離大於第一距離。
以下的揭露內容提供許多不同實施例或範例，以便實施不同部件。下文描述組件及排列之特定實例以簡化本揭露。當然，此些範例僅為示例而非侷限本揭露。舉例來說，在若是說明書敘述第一部件形成於第二部件上方或之上，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有額外部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。此外，本揭露可在各種實施例中重複元件符號及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
此外，其與空間相關用語，例如“在…下方”、“之下”、“下部”、“在…上方”、“上部”及類似的用語，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被參考不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。更進一步，當用“約”、“近似”等來描述數字或數字範圍時，上述用語旨在涵蓋在包括所描述的數字在內的合理範圍內的數字，例如在+/-內所描述數量的10 %或所屬技術領域中具有通常知識者理解的其他值。舉例來說，用語“約5 nm”包括從4.5 nm到5.5 nm的尺寸範圍。此外，在一些實施例中，用語“源/汲極區” 取決於上下文可單獨地或共同地意指源極或汲極，。
還應注意，本揭露以多閘極電晶體或鰭式多閘極電晶體的形式呈現實施例，在本文中稱為鰭式場效電晶體(FinFET)裝置。這種裝置可包括P型金屬氧化物半導體鰭式場效電晶體(FinFET)裝置或N型金屬氧化物半導體鰭式場效電晶體(FinFET)裝置。鰭式場效電晶體(FinFET)裝置可為雙閘極裝置、三閘極裝置、體裝置、絕緣體上覆矽(SOI)裝置及/或其他配置。所屬技術領域中具有通常知識者可認識到可從本揭露的方面受益的半導體裝置的其他實施例。舉例來說，如本文所述的一些實施例也可應用於全繞式閘極(GAA)裝置、Ω式閘極(Ω-閘)裝置或Π式閘極(Π-閘)裝置。
本揭露一般關於半導體裝置及其形成方法。特別地，本揭露的實施例提供用於系統單晶片(SOC)邏輯裝置和靜態隨機存取記憶體(SRAM)裝置的協同優化以滿足功率、性能、面積、和成本(PPAC)微縮要求。在一些示例中，可通過控制系統單晶片邏輯裝置和靜態隨機存取記憶體裝置中的每一個的相應源/汲極(S/D)深度來實現這種協同優化，如下文更詳細描述的。
鰭式場效電晶體(FinFET)已用於各種應用，例如，實現系統單晶片邏輯裝置和記憶體裝置，例如靜態隨機存取記憶體裝置等。在至少一些現有實施例中，用於製造系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的靜態隨機存取記憶體可具有實質上相同的接觸多晶矽間距(contacted poly pitch，CPP)和相似的鰭臨界尺寸(CD)。接面果，系統單晶片邏輯裝置和靜態隨機存取記憶體裝置可具有相當的源/汲極(S/D)深度(例如，源/汲極(S/D)接面深度)。但是，這些裝置類型中的每一種都有不同的設計和性能要求。舉例來說，與系統單晶片邏輯裝置相比，靜態隨機存取記憶體裝置需要對短通道效應(SCE)進行更嚴格的控制(例如，為了提高最小電壓((Vmin))。因此，雖然必須滿足功率、性能、面積和成本(PPAC)微縮要求，但同時優化(協同優化)系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的性能及/或設計要求一直具有挑戰性。因此，現有技術並未證明在所有方面都完全令人滿意。
本揭露的實施例提供優於現有技術的優點，但應理解其他實施例可提供不同的優點，並非所有優點都必須在本文中討論，並且不需要所有實施例的特定優點。舉例來說，本文討論的實施例包括用於對系統單晶片邏輯裝置和靜態隨機存取記憶體裝置進行協同優化的結構和方法。在各種實施例中，半導體裝置可包括獨立的裝置結構以同時滿足每個系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的性能和設計要求。作為示例，並且根據所揭露的實施例，對邏輯裝置(例如，系統單晶片邏輯裝置)和靜態隨機存取記憶體裝置提供刻意不同的源/汲極深度。在一些實施例中，靜態隨機存取記憶體裝置的源/汲極深度可比系統單晶片邏輯裝置的源/汲極深度淺，例如，以提供對短通道效應(SCE)的更嚴格控制。
在一些實施例中，刻意不同的源/汲極深度的形成可通過(i)使用高等級光罩(例如，極紫外(EUV)光光罩)的兩步驟或多步驟源/汲極凹陷製程，或通過(ii)使用至少一個低等級光罩的植入增強的源/汲極凹陷製程。舉例來說，相較於兩步驟或多步驟源/汲極凹陷製程，可使用簡化的微影以降低的成本實現植入增強的源/汲極凹陷製程。在源/汲極凹陷製程之後，執行磊晶源/汲極成長製程(例如，在系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的N型和P型區域中)以形成具有不同源/汲極深度的相應磊晶源/汲極部件。還應注意，在各種實施例中，形成磊晶源/汲極部件為使得磊晶源/汲極部件的頂面高於相應鰭結構的頂面以確保磊晶源/汲極部件和鰭結構內形成的裝置通道之間的完全接觸。一般而言，本文揭露的實施例提供針對功率、性能、面積、成本(PPAC)指標、電路優化的裝置協同優化，通過應用感知源/汲極設計，以及可能的成本降低(例如，使用植入增強的源/汲極凹陷過程)。不管使用何種方法，本揭露的實施例都為N型和P型系統單晶片邏輯裝置和靜態隨機存取記憶體裝置提供源/汲極深度的獨立優化。額外的實施例和優點在下面討論及/或對於擁有本揭露的所屬技術領域中具有通常知識者來說將是顯而易見的。
出於以下討論的目的，第1圖提供多閘極裝置100的簡化俯視佈局圖。在各種實施例中，多閘極裝置100可包括鰭式場效電晶體(FinFET)裝置、全繞式閘極電晶體或其他類型的多閘極裝置。多閘極裝置100可包括從基板延伸的多個鰭104、設置在鰭104上方和周圍的閘極結構108、以及/汲極區105、107，其中源/汲極區105、107形成在鰭104中、鰭104上及/或圍繞鰭104。如本文所用，源/汲極區或“S/D區”可指裝置的源極或汲極。其也可指為多個裝置提供源極及/或汲極的區域。因此，在本示例中，應當理解，源/汲極區105/107可互換地配置為多閘極裝置100的源極區或汲極區。多閘極裝置100的通道區可包括多個半導體通道層(例如，當多閘極裝置100包括全繞式閘極電晶體時)，半導體通道層設置於沿著與第1圖A-A'截面定義的平面實質上平行的平面設置在鰭狀物104內且位於閘極結構108下方。在一些實施例中，也可在閘極結構 108 的側壁上形成側壁間隔物。還應注意，雖然以下討論針對鰭式場效電晶體裝置的製造，但應理解，其他類型的裝置(例如，如平面鰭式場效電晶體裝置、全繞式閘極電晶體鰭式場效電晶體或其他合適的裝置)可受益於本文描述的一個或多個實施例。多閘極裝置100的各種其他特徵參考第2、11、18、25、29和33圖的方法更詳細地討論如下。
參考第2圖，其中顯示製造半導體裝置的方法200，包括根據各種實施例製造具有在給定基板上形成且例如通過控制源/汲極深度來協同優化的各種裝置類型(例如，系統單晶片邏輯裝置和靜態隨機存取記憶體裝置)的半導體裝置300。下面參考第3A/3B-9A/9B圖描述方法200的實施例，其提供半導體裝置300的實施例沿與第1圖A-A'截面定義的平面實質上平行的平面的剖面圖，並參考第10A/10B圖其提供半導體裝置300的實施例沿與第1圖的B-B'截面定義的平面實質上平行的平面的剖面圖。在一些實施例中，對於，可使用用於各種裝置類型(例如，系統單晶片邏輯裝置和靜態隨機存取記憶體裝置)的N型源/汲極和P型源/汲極中的每一個的兩步驟或多步驟源/汲極凹陷製程來執行關於方法200所描述的協同優化。然而，如下面參考第11、18、25、29和33圖的方法所討論的其他方法，例如植入增強的源/汲極凹陷製程也是可能的。下面參考鰭式場效電晶體(FinFET)裝置的製造來討論第2、11、18、25、29和33圖的方法。然而，應當理解，這些方法的方面可同等地應用於其他類型的裝置，例如平面鰭式場效電晶體裝置、全繞式閘極電晶體裝置、其他合適的裝置或使用這些裝置實現的其他類型的裝置，而不背離本發明實施例的範圍揭露。在一些實施例中，可使用第2、11、18、25、29和33圖的方法來製造如上面參考第1圖所描述的多閘極裝置100。可理解，以上參考多閘極裝置100討論的一個或多個方面也可適用於第2、11、18、25、29和33圖的方法。還可理解，第2、11、18、25、29和33圖包括具有互補金屬氧化物半導體(CMOS)製程流程特徵的步驟，因此在此僅作簡要描述。此外，可在第2、11、18、25、29和33圖的方法之前、之後及/或期間執行附加步驟。
應當注意，第2、11、18、25、29和33圖的方法被描述為在包括特定裝置類型(例如，舉例來說，P型系統單晶片邏輯裝置、N型系統單晶片邏輯裝置、P型靜態隨機存取記憶體裝置、N型靜態隨機存取記憶體裝置或其他裝置類型)的半導體裝置的特定區域中執行。然而，如果沒有被描述為在包括特定裝置類型的區域中執行，則可假設第2、11、18、25、29和33圖描述的方法橫跨包括多個裝置類型(例如，橫跨多個裝置類型區域)的多個區域執行。此外，根據第2、11、18、25、29和33圖的方法形成的半導體裝置可包括各種其他裝置和部件，例如其他類型的裝置，例如額外的電晶體、雙載子接面電晶體、電阻、電容、電感器、二極體、保險絲及/或其他邏輯電路等等，但是為了更好地理解本揭露的發明概念而進行了簡化。在一些實施例中，本文描述的半導體裝置可包括可內部連線的多個半導體裝置(例如，電晶體)。此外，值得注意的是，第2、11、18、25、29和33圖的方法的製程步驟，包括參考附圖給出的任何描述，僅僅是示例性的且不旨在限制超出請求項中具體記載的內容。
方法200開始於方框202，其中提供包括部分製造的裝置的基板。參考第3A、3B圖的示例，在方框202的實施例中，在基板的區域302A中提供部分製造的N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P，在基板的區域302B中提供部分製造的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P。在一些實施例中，區域302A、302B中的每一個中的N型和P型裝置中的每一個可包括類似於前述討論的多閘極裝置100的多閘極裝置(例如，鰭式場效電晶體(FinFET)裝置)。因此，第3A、3B圖提供沿與第1圖所示截面A-A'定義的平面(例如，沿著鰭104的方向)實質上平行的平面的N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的實施例的剖面圖。
N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P中的每一個可形成在例如矽基板的同一基板的不同區域302A、302B內。在一些情況下，基板可包括各種層，包括形成在半導體基板上的導電層或絕緣層。取決於本領域已知的設計要求，基板可包括各種摻雜配置。基板還可包括其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基板可包括化合物半導體及/或合金半導體。此外，基板可選地包括磊晶層(epi-layer)，可被應變以增強性能，可包括絕緣體上覆矽(SOI)結構，及/或具有其他合適的增強特徵。
如圖所示。參照第3A、3B圖，N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P包括從區域302A中的下方基板延伸的鰭302N、302P，且N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P包括從區域302B中的下方基板延伸的鰭304N、304P。形成在每個區域302A、302B中的鰭可類似於上面討論的鰭104。在各種實施例中，鰭302N、302P、304N、304P可由與從其延伸的下方基板相同或不同的材料形成。在至少一些實施例中，用於N型的鰭302N、304N的材料可包括矽，並且用於P型的鰭302P、304P的材料可包括矽或矽鍺。此外，還可形成淺溝槽隔離(STI)部件以將鰭302N、302P、304N、304P中的每一個與相鄰的鰭隔離。
在一些實施例中，可變化用於形成每個區域302A、302B內的每個N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P，以及N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的鰭的數量。在一些情況下，形成在區域302A中的N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P可各自包括單一鰭，並且形成在區域302B中的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P可各自包括兩個鰭。然而，其他實施例是可能的。舉例來說，在一些示例中，形成在區域302A中的N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P，可各自可選地包括兩個鰭。此外，在一些實施例中，形成在區域302B中的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P可各自包括單個鰭。
在各種實施例中，N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P中的每一個還包括形成在每個區域302A、302B內的相應鰭302N、302P、304N、304P上的閘極疊層316。在一個實施例中，閘極疊層316是虛置(犧牲)閘極疊層，其隨後在後續製程階段被移除並由最終閘極疊層取代。舉例來說，閘極疊層316可在稍後的製程階段被高K介電層(HK)和金屬閘電極(MG)取代。儘管本討論針對替代閘極(閘極後製)製程，由此形成虛置閘極結構並隨後虛置閘極結構被取代，但其他配置也是可能的(例如，例如閘極先製製程)。鰭302N、302P、304N、304P在其各自的閘極疊層316下面的部分可被稱為裝置的通道區。閘極疊層316還可定義鰭302N、302P、304N、304P的源/汲極區318，例如，其包括鰭302N、302P、304N、304P的與閘極疊層316相鄰並且在相對側上的區域的通道區域。
在一些實施例中，閘極疊層316包括介電層和形成在介電層上方的電極層。在一些實施例中，閘極疊層316的介電層包括氧化矽。替代地或附加地，閘極疊層316的介電層可包括氮化矽、高K介電材料或其他合適的材料。在一些實施例中，閘極疊層316的電極層可包括多晶矽(polysilicon)。在一些實施例中，可在閘極疊層316的側壁上形成一個或多個間隔層320。在一些情況下，一個或多個間隔層320可包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽(SiCN)、碳氧化矽、氮碳氧化矽(SiOCN)、低K材料(例如，介電常數“k”＜7)，及/或上述之組合。在一些實施例中，一個或多個間隔層320包括多個層，例如主間隔層、襯墊層等。
在各種示例中，並且由於靜態隨機存取記憶體裝置和系統單晶片邏輯裝置中的每一個具有實質上相同的接觸多晶矽間距(CPP)，不同區域302A、302B中的閘極疊層316也可具有實質上相同的閘極間距S1。然而，在至少一些情況下，不同區域302A、302B中的每一個中的閘極間距可不同。此外，在各種實施例中，區域 302A、302B中的閘極疊層316的寬度可實質上相同，或者區域 302A、302B中的閘極疊層316的寬度可不同。
方法200進行到方框204，在方框204執行用於N型源/汲極區的第一微影/蝕刻製程。參考第4A、4B圖的示例，在方框204的實施例中，執行第一微影/蝕刻製程以在N型靜態隨機存取記憶體裝置301N的源/汲極區318內形成源/汲極凹陷402。最初，可沉積並圖案化遮罩層以形成圖案化遮罩層407，上述圖案化遮罩層407具有暴露N型靜態隨機存取記憶體裝置301N的開口，且P型靜態隨機存取記憶體裝置301P以及N型單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P仍然受到圖案化遮罩層407的保護。在一些實施例中，遮罩層包括光阻(阻劑)層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)使得圖案化遮罩層407可包括圖案化光阻層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化的遮罩層407。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層407。在一些實施例中，在圖案化硬遮罩層之後(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)，可移除阻劑層的任何剩餘部分。
在一些實施例中，且由於形成在圖案化遮罩層407中以暴露N型靜態隨機存取記憶體裝置301N的開口的尺寸較小，相較於如下所述可在其他微影製程及/或其他實施例中使用的低等級光罩，因此用於微影製程的光罩可為具有高解析度的高等級光罩。因此，用於形成圖案化遮罩層407的微影製程中使用的微影系統也可為具有高解析度的高等級微影系統。舉例來說，高等級光罩和微影系統可能與極紫外(EUV)光和具有約數奈米解析度的極紫外(EUV)光微影系統相關聯，而低等級光罩和微影系統可能與極紫外(EUV)光相關聯。深紫外(DUV)微影系統，解析度約為數十奈米。在另一個示例中，深紫外(DUV)微影系統相關的高等級光罩和微影系統可與使用氟化氬(ArF)準分子雷射並具有約 65 nm的解析度，而深紫外(DUV)微影系統相關的低等級光罩和微影系統可與使用氟化氪(KrF)準分子雷射並具有約 130 nm的解析度。
無論是否使用硬遮罩層，在暴露N型靜態隨機存取記憶體裝置301N之後，執行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除N型靜態隨機存取記憶體裝置301N的源/汲極區318中的鰭302N的部分以形成源/汲極凹陷402。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷402之後，移除圖案化遮罩層407(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第4A圖所示，源/汲極凹陷402被蝕刻到深度D1和寬度W1。值得注意的是，形成源/汲極凹陷402(具有寬度W1)的蝕刻製程可有效定義N型靜態隨機存取記憶體裝置301N的源/汲極接近度(例如，源極和汲極之間的距離)。因此，N型靜態隨機存取記憶體裝置301N的源極與汲極之間的距離(或間距)與源/汲極凹陷402的寬度W1直接相關。舉例來說，較大的寬度W1會導致較小的源/汲極接近度，而較小的寬度 W1將導致更大的源/汲極接近度。還應注意，與系統單晶片邏輯裝置相比，源/汲極凹陷402的深度D1可設計得更淺，以提供對短通道效應(SCE)的更嚴格控制。
方法200進行到方框206，在此執行用於N型源/汲極區的第二微影/蝕刻製程。參考第5A、5B圖的示例，在方框206的實施例中，執行第二微影/蝕刻製程以在N型系統單晶片邏輯裝置303N的源/汲極區318內形成源/汲極凹陷502。最初，可沉積和圖案化遮罩層以形成具有開口的圖案化遮罩層507，上述開口暴露N型系統單晶片邏輯裝置303N，而N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P仍由圖案化遮罩層507保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如其中，圖案化遮罩層507可包括圖案化阻劑層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化遮罩層507。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層507。在圖案化硬遮罩層之後(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)，可移除阻劑層。在一些實施例中，並且再次由於在圖案化遮罩層507中形成以暴露N型系統單晶片邏輯裝置303N的開口的較小尺寸，圖案化遮罩層507的形成可包括使用如上所述高等級光罩和具有高解析度的微影系統。
無論是否使用硬遮罩層，在暴露出N型系統單晶片邏輯裝置303N之後，進行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除N型系統單晶片邏輯裝置303N的源/汲極區318中的部分鰭304N，以形成源/汲極凹陷502。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷502之後，移除圖案化遮罩層507(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第5B圖所示，源/汲極凹陷502被蝕刻到深度D2和寬度W2。在一些實施例中，由於N型系統單晶片邏輯裝置303N的源/汲極凹陷502與N型靜態隨機存取記憶體裝置301N的源/汲極凹陷502是分開形成的，因此可獨立控制和優化每個N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的源/汲極深度。在一些實施例中，N型系統單晶片邏輯裝置303N的源/汲極凹陷502的深度D2大於(深於)N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402的深度D1，從而為N型系統單晶片邏輯裝置303N提供更高的電流/性能。形成源/汲極凹陷502(具有寬度W2)的蝕刻製程也有效定義N型系統單晶片邏輯裝置303N的源/汲極接近度。在至少一些示例中，凹陷402的寬度W1和凹陷502的寬度W2實質上相同。因此，在某些情況下，N型系統單晶片邏輯裝置303N源極和汲極之間的距離將與N型靜態隨機存取記憶體裝置301N實質上相同。然而，在一些實施例中，凹陷402的寬度W1和凹陷502的寬度W2可不同，導致N型系統單晶片邏輯裝置303N和N型靜態隨機存取記憶體裝置301N中的每一個的接近度(源極和汲極之間的間距)不同。
方法200然後進行到方框208，其中形成N型源/汲極部件。參考第6A、6B圖，在方框208的實施例中，在N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402中形成N型源/汲極部件602，並且在N型系統單晶片邏輯裝置303N的源/汲極凹陷502形成N型源/汲極部件604。在一些實施例中，源/汲極部件602、604形成在源/汲極區318中，並鄰近且在N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N中的每一個的閘極疊層316的任一側上。在一些實施例中，可在形成源/汲極部件602、604之前立即執行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻或上述之組合。
在一些示例中，在形成N型源/汲極部件602、604之前，可沉積和圖案化遮罩層以形成具有暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的開口的圖案化遮罩層607，而P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P仍由圖案化遮罩層607保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如其中，圖案化遮罩層607可包括圖案化阻劑層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化遮罩層607。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)形成圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層607。在圖案化(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)硬遮罩層之後，可移除阻劑層。在一些實施例中，可使用上述高等級光罩和具有高解析度的微影系統形成暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的圖案化遮罩層607中的開口。無論是否使用硬遮罩層，在暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N之後，都可形成N型源/汲極部件602、604。在形成N型源/汲極部件602、604之後，移除圖案化遮罩層607(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
在一些實施例中，通過在源/汲極區318中磊晶成長半導體材料層來形成源/汲極部件602、604。舉例來說，生長以形成源/汲極部件602、604的半導體材料層可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷化鎵砷(GaAsP)、磷化矽(SiP)或其他合適的材料。源/汲極部件602、604可通過一種或多種磊晶(epi)製程形成。在一些實施例中，可在磊晶製程期間原位摻雜源/汲極部件602、604。舉例來說，在一些實施例中，源/汲極部件602、604摻雜有例如磷、砷、銻的N型摻質種類或例如碳的其他合適的摻質種類。在一些示例中，源/汲極部件602、604可包括摻雜有磷的碳化矽(SiC)或矽(Si)。在一些實施例中，源/汲極部件602、604不是原位摻雜的，而是執行植入製程以摻雜源/汲極部件602、604。在各種示例中，在形成源/汲極部件602、604之後，可執行退火製程(例如，例如快速熱退火、雷射退火或其他合適的退火製程)。注意，在一些實施例中，可磊晶成長源/汲極部件602、604，使得源/汲極部件602、604在其各自的鰭302N、304N的頂面上方延伸，被稱為昇起式的源/汲極部件。根據本文所揭露的實施例，因此有效地共同優化用於N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的N型源/汲極部件602、604。
方法200進行到方框210，在方框210執行用於P型源/汲極區的第一微影/蝕刻製程。參考第7A、7B圖的示例，在方框210的實施例中，執行第一微影/蝕刻製程以在P型靜態隨機存取記憶體裝置301P的源/汲極區318內形成源/汲極凹陷702。最初，可沉積和圖案化遮罩層以形成圖案化遮罩層707，上述圖案化遮罩層707具有暴露P型靜態隨機存取記憶體裝置301P的開口，且N型靜態隨機存取記憶體裝置301N以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P仍然受到圖案化遮罩層707的保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，使得圖案化遮罩層707可包括圖案化阻劑層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化遮罩層707。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層707。在圖案化(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)硬遮罩層之後，可移除阻劑層。在一些實施例中，可使用高等級光罩和具有高解析度的微影系統形成圖案化遮罩層707中暴露P型靜態隨機存取記憶體裝置301P的開口，例如，由於在圖案化遮罩層707中形成的開口的尺寸較小。無論是否使用硬遮罩層，在暴露P型靜態隨機存取記憶體裝置301P之後，執行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除P型靜態隨機存取記憶體裝置301P的源/汲極區318中的鰭302P的部分以形成源/汲極凹陷702。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷702之後，移除圖案化遮罩層707(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第7A圖所示，源/汲極凹陷702被蝕刻到深度D1和寬度W1，類似於形成在N型靜態隨機存取記憶體裝置301N中的源/汲極凹陷402的深度和寬度。值得注意的是，形成源/汲極凹陷702(具有寬度W1)的蝕刻製程可有效定義P型靜態隨機存取記憶體裝置301P的源/汲極接近度。因此，P型靜態隨機存取記憶體裝置301P的源極和汲極之間的距離(或間距)與源/汲極凹陷702的寬度W1直接相關。與N型靜態隨機存取記憶體裝置301N的情況一樣，與系統單晶片邏輯裝置相比，P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702的深度D1可設計得更淺，以提供對短通道效應(SCE)的更嚴格控制。
方法200進行到方框212，在方框212執行用於P型源/汲極區的第二微影/蝕刻製程。參考第8A、8B圖，在方框212的實施例中，執行第二微影/蝕刻製程以在P型系統單晶片邏輯裝置303P的源/汲極區318內形成源/汲極凹陷802。最初，可沉積和圖案化遮罩層以形成具有開口的圖案化遮罩層807，上述開口暴露P型系統單晶片邏輯裝置303P，而N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P和N型系統單晶片邏輯裝置303N仍由圖案化遮罩層807保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如其中，圖案化遮罩層807可包括圖案化阻劑層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化遮罩層807。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層807。在圖案化(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)硬遮罩層之後，可移除阻劑層。在一些實施例中，暴露P型系統單晶片邏輯裝置303P的圖案化遮罩層807中的開口可使用高等級光罩和具有高解析度的微影系統形成，例如，由於形成於圖案化遮罩層807中的開口的尺寸較小。無論是否使用硬遮罩層，在暴露P型系統單晶片邏輯裝置303P之後，執行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除鰭304P在P型系統單晶片邏輯裝置303P的源/汲極區318的部分以形成源/汲極凹陷802。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷802之後，移除圖案化遮罩層807(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第8B圖所示，源/汲極凹陷802被蝕刻到深度D2和寬度W2，類似於形成在N型系統單晶片邏輯裝置303N中的源/汲極凹陷502的深度和寬度。在一些實施例中，由於P型系統單晶片邏輯裝置303P的源/汲極凹陷802與P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702分開形成，因此可獨立控制和優化每個P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的源/汲極深度。在一些實施例中，P型系統單晶片邏輯裝置303P的源/汲極凹陷802的深度D2大於(深於)P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702的深度D1，從而為P型系統單晶片邏輯裝置303P提供更高的電流/性能。形成源/汲極凹陷802(具有寬度W2)的蝕刻製程也有效定義P型系統單晶片邏輯裝置303P的源/汲極接近度。在至少一些示例中，凹陷702的寬度W1和凹陷802的寬度W2實質上相同。因此，在某些情況下，P型系統單晶片邏輯裝置303P的源極和汲極之間的距離將與P型靜態隨機存取記憶體裝置301P實質上相同。然而，在一些實施例中，凹陷702的寬度W1和凹陷802的寬度W2可以不同，從而導致P型系統單晶片邏輯裝置303P和P型靜態隨機存取記憶體裝置301P中的每一個的接近度(源極和汲極之間的間距)不同。
方法200然後進行到方框214，其中形成P型源/汲極部件。參照第9A、9B圖，在方框214的實施例中，P型源/汲極部件902形成在P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702中，並且P型源/汲極部件904形成在P型系統單晶片邏輯裝置303P的源/汲極凹陷802中。在一些實施例中，源/汲極部件902、904形成在源/汲極區318中，且鄰近P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P中的每一個的閘極疊層316的任一側上。在一些實施例中，可在形成源/汲極部件902、904之前立即執行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻或上述之組合。
在一些示例中，在形成P型源/汲極部件902、904之前，可沉積和圖案化遮罩層以形成具有暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的開口的圖案化遮罩層907，而N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N仍由圖案化遮罩層907保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如其中，圖案化遮罩層907可包括圖案化阻劑層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化遮罩層907。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層907。在圖案化(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)硬遮罩層之後，可移除阻劑層。在一些實施例中，暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的圖案化遮罩層907中的開口可使用具有高解析度的高等級光罩和微影系統形成，如上所述。無論是否使用硬遮罩層，在暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P之後，可形成P型源/汲極部件902、904。在形成P型源/汲極部件902、904之後，移除圖案化遮罩層907(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
在一些實施例中，通過在源/汲極區318中磊晶成長半導體材料層來形成源/汲極部件902、904。在各種實施例中，成長以形成源/汲極部件902、904的半導體材料層可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷化鎵砷(GaAsP)、磷化矽(SiP)或其他合適的材料。源/汲極部件902、904可通過一種或多種磊晶(epi)製程形成。在一些實施例中，可在磊晶製程期間原位摻雜源/汲極部件902、904。舉例來說，在一些實施例中，源/汲極部件902、904摻雜有例如硼、二氟化硼(BF 2)的P型摻質種類或例如碳的其他合適的摻質種類。在一些示例中，源/汲極部件902、904可包括矽鍺(SiGe)或摻雜硼的矽(Si)。在一些實施例中，源/汲極部件902、904不是原位摻雜的，而是執行植入製程來摻雜源/汲極部件902、904。在各種示例中，在形成源/汲極部件902、904之後，可執行退火製程(例如，例如快速熱退火、雷射退火或其他合適的退火製程)。注意，在一些實施例中，可磊晶成長源/汲極部件902、904，使得源/汲極部件902、904在其各自的鰭302P、304P的頂面上方延伸，被稱為昇起式的源/汲極部件。根據本文所揭露的實施例，因此有效地共同優化用於P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的P型源/汲極部件902、904。
出於說明的目的並參考第10A、10B圖，其中顯示在形成P型源/汲極部件902、904之後，沿與第3圖的截面B-B'定義的平面實質上平行的平面的半導體裝置300的實施例的剖面圖，包括形成在區域302A中的N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P，以及形成在區域302B中的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P。在所示的示例性實施例中，形成在區域302A中的N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P各自包括單一鰭302N、302P，且形成在區域302B中的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P各自包括兩個鰭304N、304P。此外，如上所述，N型的源/汲極部件602、604形成在其各自的鰭302N、304N上方，且P型的源/汲極部件902、904形成在其各自的鰭302P、304P上方。由於N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的源/汲極深度(D2)大於(深於)N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P的源/汲極深度(D1)，因此源/汲極的最底部部分的偏移量等於深度D2和深度D1之間的差值(D2-D1)。還應注意，在某些情況下，例如在N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P均包括兩個鰭304N、304P的所示示例中，在磊晶成長過程期間，形成在相鄰鰭上的源/汲極部件可合併在一起。舉例來說，形成在相鄰鰭304N上的N型的源/汲極部件604可合併在一起，並且形成在相鄰鰭304P上的P型的源/汲極部件904可合併在一起。在一些替代實施例中，例如當N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P各自包括兩個鰭時，形成在相鄰鰭上的源/汲極部件同樣可合併在一起。圖。第10A、10B圖的示例還顯示淺溝槽隔離(STI)部件1002，可形成淺溝槽隔離(STI)部件1002將鰭302N、302P、304N、304P中的每一個與相鄰鰭隔離，以及側壁間隔層1004，可在形成源/汲極部件之前在鰭的側壁上形成側壁間隔層1004。
然後，方法200進行到方框216，在此執行進一步的製程。舉例來說，在形成P型源/汲極部件並移除圖案化遮罩層907(方框214)之後，在半導體裝置300上方形成接觸蝕刻停止層(CESL)和層間介電(ILD)層，且執行化學機械研磨(CMP)製程。在一些實施例中，化學機械研磨(CMP)製程可暴露閘極疊層316的頂面(例如，通過移除覆蓋閘極疊層316的層間介電(ILD)層和接觸蝕刻停止層(CESL)的部分)並且平坦化半導體裝置300的頂面。此外，化學機械研磨(CMP)製程可移除覆蓋在閘極疊層316上的任何硬遮罩層，如果有的話，以暴露閘極疊層316的下面的電極層，例如多晶矽電極層。在方框216的另一實施例中，最初可通過合適的蝕刻製程移除閘極疊層316的暴露電極層，隨後進行蝕刻製程以移除區域302A、302B中的每一個中的閘極疊層316的介電層。在一些示例中，蝕刻製程可包括濕蝕刻、乾蝕刻或上述之組合。
在移除虛置閘極(例如，閘極疊層316)之後，且在方框216的另一實施例中，在區域302A、302B中的每一個內的N型裝置和P型裝置上方形成閘極結構。閘極結構可包括高K/金屬閘極疊層，但是其他組成也是可能的。在一些實施例中，閘極結構可形成與N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P每一個相關的閘極。在一些實施例中，閘極結構包括界面層(IL)(例如，例如氧化矽(SiO 2)、矽氧化鉿(HfSiO)或氮氧化矽)和形成在界面層(IL)之上的高K介電層。在一些實施例中，高K介電層可包括二氧化鉿(HfO 2)。或者，高K介電層可包括二氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、二氧化鋯(ZrO 2)、鋯英石(ZrSiO 2)、氧化鑭(LaO)、一氧化鋁(AlO)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta 2O 5)、氧氧化釔(Y2O 3)、鈦酸鍶(SrTiO 3，STO)、鈦酸鋇(BaTiO 3，BTO)、鋯酸鋇(BaZrO 3)、氧化鉿鋯(HfZrO)、氧化鑭鉿(HfLaO)、氧化鉿矽(HfSiO)、矽酸鑭(LaSiO)、矽酸鋁(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO 3)(BST)、氧化鋁(Al 2O 3)、氮化矽(Si 3N 4)、氧氮化矽(SiON)、上述之組合或其他合適的材料。在各種實施例中，界面層(IL)和高K介電層共同定義了閘極結構的閘極介電質。
在方框216的另一實施例中，包括金屬層的金屬閘極形成在閘極介電質上方(例如，在界面層(IL)和高K介電層上方)。金屬層可包括金屬、金屬合金或金屬矽化物。在各種示例中，金屬層可包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、銅(Cu)、鎢(W)、錸(Re)、銥(Ir)、鈷(Co)、鎳(Ni)、其他合適的金屬材料或的組合。另外，閘極介電質/金屬閘極疊層的形成可包括沉積以形成各種閘極材料、一個或多個襯墊層、以及一個或多個化學機械研磨(CMP)製程以移除過多的閘極材料且因而平坦化半導體裝置300的頂面。
一般而言，半導體裝置300可經歷進一步製程以形成本領域已知的各種部件和區域。舉例來說，進一步製程可在基板上形成配置為連接各種部件的各種接觸/通孔/線和多層內連線部件(例如，金屬層和層間介電質)，以形成可包括一個或多個多閘極的功能電路裝置(例如，鰭式場效電晶體裝置)。在進一步的示例中，多層內連線可包括例如通孔或接觸的垂直內連線，以及例如金屬線的水平內連線。各種內連線部件可採用各種導電材料，包括銅、鎢及/或矽化物。在一個示例中，使用鑲嵌及/或雙鑲嵌製程來形成與銅相關的多層內連線結構。此外，可在方法200之前、期間和之後實施附加製程步驟，並且可根據方法200的各種實施例調整、替換或消除上述一些製程步驟。
例如，雖然方法200被描述為首先形成N型源/汲極區，然後形成P型源/汲極區，但是應當理解，在某些情況下，P型源/汲極區可為在N型源/汲極區之前形成。此外，雖然方法200被描述為針對各種裝置類型(例如靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)，其他實施例也是可能的。舉例來說，取代對N型源/汲極區執行第一微影/蝕刻製程和第二微影/蝕刻製程(方法200的方框204、206)和對P型源/汲極區執行第一微影/蝕刻製程和第二微影/蝕刻製程(方法 200 的方框210、212)，一些實施例可包括僅對N型源/汲極區或P型源/汲極區中的一個執行第一微影/蝕刻製程和第二微影/蝕刻製程，以及對於N型源/汲極區或P型源/汲極區中的另一個執行單一微影/蝕刻製程。結果，在某些情況下，用於各種裝置類型(例如，靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)的N型源/汲極區或P型源/汲極區中只有一個可能具有不同的深度。
例如，單一微影/蝕刻製程(1P1E)可用於同時在各種N型裝置(例如，N型靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)中的每一個的源/汲極區域中形成源/汲極凹陷，隨後於其中形成N型源/汲極部件，而針對各種裝置類型(例如P型靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)的P型源/汲極使用兩步驟微影/蝕刻製程(2P2E)，如前述參考方法200的方框210、212所描述的製程。在此示例中，僅各種裝置類型(例如，靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)的P型源/汲極具有不同的深度，而N型源/汲極區具有實質上相同的深度。或者，可使用單一微影/蝕刻製程(1P1E)在各種P型裝置(例如，P型靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)中的每一個的源/汲極區域中同時形成源/汲極凹陷，隨後於其中形成P型源/汲極部件，而針對各種裝置類型(例如，N型靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)的N型源/汲極使用兩步驟微影/蝕刻製程(2P2E)，如前述參考方法200的方框204、206所描述的製程。在此示例中，僅各種裝置類型(例如，靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)的N型源/汲極區可具有不同的深度，而P型源/汲極區具有實質上相同的深度。雖然已經討論了對方法200的各種示例性調整，但是應當理解，上述示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或調整也是可能的。
現在參考第11圖，其中顯示製造半導體的方法1100，包括製造具有形成在給定基板上的各種裝置類型(例如，系統單晶片邏輯裝置和靜態隨機存取記憶體裝置)的半導體裝置1200，這些裝置例如通過根據各種實施例，控制源/汲極深度。下面參考第12A/12B-17A/17B圖描述方法1100的實施例，其提供裝置1200的實施例沿與第1圖的截面A-A'定義的平面實質上平行的平面的剖面圖。在一些實施例中，關於方法1100描述的協同優化可使用植入增強的源/汲極凹陷製程(implantation-enhanced S/D recess process)，使用至少一種低等級光罩和微影系統來執行，以對各種裝置類型提供不同的源/汲極深度。舉例來說，與上面參考方法200描述的兩步驟或多步驟源/汲極凹陷相比，可使用簡化的微影以降低的成本完成植入增強的源/汲極凹陷製程。方法1100與第2圖的方法200有一些相似之處。因此，雖然在下面對方法1100的討論中可能不會重複方法200的每個特徵，但是應當理解，上面參考方法200討論的一個或多個方面同樣適用於方法1100。另外，對於為了討論清楚起見，並且在本揭露全文中，除非另有說明，否則相似的元件符號可用於表示相似的特徵。因此，相似的元件符號可用於表示第12A/12B-17A/17B圖中的各種特徵，其中這些特徵與上面參考方法200討論的相應特徵相似或實質上相同。
方法1100開始於方框1102，其中提供包括部分製造的裝置的基板。參考第12A、12B圖的示例，在方框1102的實施例中，在基板的區域302A中設置部分製造的N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P，在基板的區域302B中設置部分製造的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P。
如在上面討論的半導體裝置300中，可在前述例如矽基板或其他合適的基板的相同基板的不同區域302A、302B內形成半導體裝置1200的N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P以及N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P中的每一個。N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P包括鰭302N、302P，且N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P包括鰭304N、304P。在各種實施例中，鰭302N、302P、304N、304P可由與它們從其延伸的下方基板相同或不同的材料形成。此外，還可形成淺溝槽隔離(STI)部件以將鰭302N、302P、304N、304P中的每一個與相鄰的鰭隔離。此外，如上所述，可變化用於形成區域302A、302B中的每一個的N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P中的每一個的鰭的數量。
N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P中的每一個還包括在區域302A、302B中的每一個的各自的鰭302N、302P、304N、304P上形成的閘極疊層316。閘極疊層316可為虛設(犧牲)閘極疊層，其之後在隨後的製程階段被移除並由最終的閘極疊層取代。閘極疊層316還定義鰭302N、302P、304N、304P的源/汲極區318，例如，其包括鰭302N、302P、304N、304P與閘極疊層316相鄰且在通道區相對側上的區域。在各種實施例中，閘極疊層316包括介電層和形成在介電層上方的電極層，如前所述，且可在閘極疊層316的側壁上形成一個或多個間隔層320。在方框1102中，在隨後的離子植入製程期間，一個或多個間隔層320的一部分可保持設置在閘極疊層316之間且在源/汲極區318上方(方框1104(在邏輯裝置區域中執行離子植入製程))。或者，在一些實施例中，在隨後的離子植入製程之前，可在源/汲極區318上方的閘極疊層316之間單獨形成介電層。
方法1100進行到方框1104，其中在邏輯裝置區域中執行離子植入製程。參考第13A、13B圖的示例，在方框1104的實施例中，在N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的源/汲極區318中執行離子植入製程1302。最初，可沉積和圖案化遮罩層以形成圖案化遮罩層1307，其具有暴露N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的開口，且N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P仍然受到圖案化遮罩層1307的保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、矽氮化物、氮氧化矽、碳化矽或其他合適的硬遮罩層)，使得圖案化遮罩層1307可包括圖案化阻劑層及/或圖案化硬遮罩層。如果僅使用阻劑層，則可圖案化(例如，通過阻劑層的曝光和顯影)沉積的阻劑層以形成圖案化遮罩層1307。或者，如果使用硬遮罩層，則可最初在阻劑層中形成(例如，通過曝光和顯影)圖案，之後可將圖案轉移到下面的硬遮罩層(例如，通過蝕刻)以形成圖案化的遮罩層1307。在一些實施例中，在圖案化硬遮罩層之後，可移除阻劑層的任何剩餘部分 (例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。在一些示例中，並且由於形成在圖案化遮罩層1307中以暴露N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P兩者的開口的較大尺寸，相較與上面討論的具有高解析度的高等級光罩和微影系統，可包括使用具有低解析度的低等級光罩和微影系統形成圖案化遮罩層1307。
無論是否使用硬遮罩層，在N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P曝光後，進行離子植入製程，將摻質種類導入N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的源/汲極區318。因為通道仍然被閘極疊層 316 覆蓋，摻質種類導入到源/汲極區 318 中，但沒有導入通道(在閘極疊層 316 下方的鰭的部分)中。在一些實施例中，摻質種類包括碳(C)、矽(Si)、鍺(Ge)、氫(H)、氮(N)、氟(F)、氬(Ar)及上述之組合的至少一種。替代地或附加地，摻質種類包括鎵(Ga)、磷(P)、砷(As)及上述之組合中的至少一種。在一些情況下，以實質上垂直於基板的角度(例如，以約0度的傾斜角)執行植入製程，儘管其他植入角度也是可能的。在一些實施例中，通過閘極疊層316之間和源/汲極區318上方的一個或多個間隔層320或單獨形成的介電層(如果存在的話)的一部分執行離子植入製程。進入源/汲極區318的摻質種類是為了在隨後的蝕刻製程期間改變源/汲極區318的蝕刻速率以使源/汲極區318凹陷。在本示例中，增加N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的植入的源/汲極區域318的蝕刻速率。在一些情況下，增加的蝕刻速率是由於植入的摻質離子對源/汲極區域318造成的損傷，這導致結構變化(例如，例如缺陷形成)並因此增加了植入區域的蝕刻速率。在一些實施例中，植入的摻質種類的摻雜濃度範圍在1x10 19(cm 3)和1x10 22(cm 3)之間。相應的植入劑量範圍在1x10 14(cm 2)和1x10 16(cm 2)之間。此外，離子植入製程包括範圍在 1K eV 和4K eV 之間的偏置功率，以提供預期的損傷和蝕刻速率變化。在執行離子植入製程之後，移除圖案化遮罩層1307(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
方法1100進行到方框1106，其中執行用於N型源/汲極區的微影/蝕刻製程。參考第14A、14B圖的示例，在方框1106的實施例中，執行微影/蝕刻製程，以同時在N型靜態隨機存取記憶體裝置301N的源/汲極區318內形成源/汲極凹陷402以及在N型系統單晶片邏輯裝置303N的源/汲極區318內形成源/汲極凹陷502。最初，可沉積和圖案化遮罩層以形成具有暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N開口的圖案化遮罩層1407，而P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P仍由圖案化遮罩層1407保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如如前所述，圖案化遮罩層1407可包括圖案化阻劑層及/或圖案化硬遮罩層。在一些實施例中，並且由於形成在圖案化遮罩層1407中以暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的開口的尺寸較小，圖案化遮罩層1407的形成可包括使用前述高等級光罩和具有高解析度的微影系統。
無論是否使用硬遮罩層，在暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N之後，進行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的源/汲極區318中的鰭302N、304N的部分，以形成源/汲極凹陷402、502。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合.在形成源/汲極凹陷402、502之後，移除圖案化遮罩層1407(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第14A和14B圖所示，源/汲極凹陷402被蝕刻到深度D1和寬度W1，源/汲極凹陷502被蝕刻到深度D2和寬度W2。由於離子植入製程，以及相關的N型系統單晶片邏輯裝置303N的源/汲極區318的蝕刻速率增加，N型系統單晶片邏輯裝置303N的源/汲極凹陷502的深度D2為大於(深於)N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402的深度D1，從而同時為N型靜態隨機存取記憶體裝置301N提供更嚴格的短通道效應(SCE)控制以及為N型系統單晶片邏輯裝置303N提供更高的電流/性能。儘管可同時形成源/汲極凹陷402、502，但由離子植入製程提供的源/汲極區318的變化的蝕刻速率仍然保證可獨立控制和優化(例如，通過控制離子植入製程的製程參數)N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N中的每一個的源/汲極深度。
方法1100然後進行到方框1108，其中形成N型源/汲極部件。參考第15A、15B圖，在方框1108的實施例中，在N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402中形成N型源/汲極部件602，並且在N型系統單晶片邏輯裝置303N的源/汲極凹陷502中形成N型源/汲極部件604。在一些實施例中，源/汲極部件602、604形成在源/汲極區318中，且鄰近N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N中的每一個的閘極疊層316的任一側上。在一些實施例中，可在形成源/汲極部件602、604之前立即執行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻或上述之組合。
在一些示例中，在形成N型源/汲極部件602、604之前，可沉積和圖案化遮罩層以形成具有暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的開口的圖案化遮罩層1507，而P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P仍由圖案化遮罩層1507保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如如上所述，圖案化遮罩層1507可包括圖案化阻劑層及/或圖案化硬遮罩層。在一些實施例中，暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的圖案化遮罩層1507中的開口可使用高等級光罩和具有高解析度的微影系統形成，如上所述，無論是否使用硬遮罩層，在暴露N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N之後，都可形成N型源/汲極部件602、604。在形成N型源/汲極部件602、604之後，移除圖案化遮罩層1507(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。在各種實施例中，源/汲極部件602、604為磊晶成長，並且可與前述參考方法200的方框208所描述的製程實質上相同。在一些情況下，源/汲極部件602、604也可在其各自的鰭302N、304N的頂面上方延伸，而被稱為昇起式源/汲極部件。根據本文所揭露的實施例，因此有效地共同優化用於N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N的N型源/汲極部件602、604。
方法1100進行到方框1110，在方框1110執行用於P型源/汲極區的微影/蝕刻製程。參考第16A、16B圖的示例，在方框1110的實施例中，執行微影/蝕刻製程以同時在P型靜態隨機存取記憶體裝置301P的源/汲極區318內形成源/汲極凹陷702和在P型系統單晶片邏輯裝置303P的源/汲極區318內形成源/汲極凹陷802。最初，可沉積和圖案化遮罩層以形成具有開口的圖案化遮罩層1607，上述開口暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P，而N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N仍然受到圖案化遮罩層1607的保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如如前所述，圖案化遮罩層1607可包括圖案化阻劑層及/或圖案化硬遮罩層。在一些實施例中，例如，由於在圖案化遮罩層1607中形成的開口尺寸較小，圖案化遮罩層1607中暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的開口可使用高等級光罩和具有高解析度的微影系統形成。無論是否使用硬遮罩層，在暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P之後，執行蝕刻製程(例如，濕蝕刻、乾蝕刻或上述之組合)以移除P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的源/汲極區318中的鰭302P、304P的部分以形成源/汲極凹陷702、802。在一些實施例中，源/汲極蝕刻製程是使用蝕刻劑的乾蝕刻，上述蝕刻劑包括含氯氣體、含氟氣體或兩者，例如氯氣(Cl 2)、二氟二氯甲烷(CCl 2F 2)、六氟化硫(SF 6)或上述之組合。在形成源/汲極凹陷702、802之後，移除圖案化遮罩層1607(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
如第16A和16B圖所示，源/汲極凹陷702被蝕刻到深度D1和寬度W1，類似於形成在N型靜態隨機存取記憶體裝置301N中的源/汲極凹陷402的深度和寬度。並且，源/汲極凹陷802被蝕刻到深度D2和寬度W2，類似於形成在N型系統單晶片邏輯裝置303N中的源/汲極凹陷502的深度和寬度。由於離子植入製程，以及相關的P型系統單晶片邏輯裝置303P的源/汲極區318的蝕刻速率增加，P型系統單晶片邏輯裝置303P的源/汲極凹陷802的深度D2為大於(深於)P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702的深度D1，從而同時為P型靜態隨機存取記憶體裝置301P提供更嚴格的短通道效應(SCE)控制以及為P型系統單晶片邏輯裝置303P提供更高的電流/性能。儘管可同時形成源/汲極凹陷702、802，但由離子植入製程提供的源/汲極區318的變化的蝕刻速率仍然保證可獨立控制和優化(例如，通過控制離子植入製程的製程參數)P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P中的每一個的源/汲極深度。
方法1100然後進行到方框1112，其中形成P型源/汲極部件。參考第17A、17B圖，在方框1112的實施例中，在P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702中形成P型的源/汲極部件902，並且在P型系統單晶片邏輯裝置303P的源/汲極凹陷802中形成P型的源/汲極部件904。在一些實施例中，在源/汲極區318中，且在鄰近P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P中的每一個的閘極疊層316的任一側上形成源/汲極部件902、904。在一些實施例中，可在形成源/汲極部件902、904之前立即執行清潔製程。清潔製程可包括濕蝕刻、乾蝕刻或上述之組合。
在一些示例中，在形成P型的源/汲極部件902、904之前，可沉積和圖案化遮罩層以形成圖案化遮罩層1707，上述遮罩層1707具有暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的開口，而N型靜態隨機存取記憶體裝置301N和N型系統單晶片邏輯裝置303N仍由圖案化遮罩層1707保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如如上所述，圖案化遮罩層1707可包括圖案化阻劑層及/或圖案化硬遮罩層。在一些實施例中，如上所述，可使用高等級光罩和具有高解析度的微影系統形成暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的圖案化遮罩層1707中的開口。無論是否使用硬遮罩層，在暴露P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P之後，都可形成P型的源/汲極部件902、904。在形成P型的源/汲極部件902、904之後，移除圖案化遮罩層1707(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。在各種實施例中，源/汲極部件902、904是磊晶成長的，並且可與上面參考方法200的方框214所描述的實質上相同。在一些情況下，源/汲極部件902、904也可在它們各自的鰭302P、304P的頂面上面延伸而被稱為昇起式源/汲極部件。根據本文所揭露的實施例，因此有效地共同優化用於P型靜態隨機存取記憶體裝置301P和P型系統單晶片邏輯裝置303P的P型的源/汲極部件902、904。
方法1100然後進行到方框1114，在此執行進一步的製程，如上所述。這可包括例如在裝置1200上形成接觸蝕刻停止層(CESL)和層間介電(ILD)層，然後為化學機械研磨(CMP)製程。方框1114的進一步製程還包括移除虛置閘極(例如，閘極疊層316)，以及在區域302A、302B中的每一個內的N型和P型裝置上方形成閘極結構。如上所述，閘極結構可包括高K/金屬閘極疊層，但是其他成分也是可能的。在各種實施例中，閘極結構可形成與N型靜態隨機存取記憶體裝置301N、P型靜態隨機存取記憶體裝置301P和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P相關的閘極。
通常，半導體裝置1200可進行進一步製程以形成本領域已知的各種特徵和區域。舉例來說，進一步製程可在基板上形成各種接觸/通孔/線和多層內連線部件(例如，金屬層和層間介電質)，被配置為連接各種特徵以形成可包括一個或多個多閘極的功能電路裝置(例如，鰭式場效電晶體裝置)。在進一步的示例中，多層內連線可包括例如通孔或接觸的垂直內連線，以及例如金屬線的水平內連線。各種內連線部件可採用各種導電材料，包括銅、鎢及/或矽化物。在一個示例中，使用鑲嵌及/或雙鑲嵌製程來形成與銅相關的多層內連線結構。此外，可在方法1100之前、期間和之後實施附加製程步驟，並且可根據方法1100的各種實施例調整、替換或消除上述一些製程步驟。
例如，雖然方法1100被描述為首先形成N型源/汲極區，然後形成P型源/汲極區，但是應當理解，在某些情況下，P型源/汲極區可為在N型源/汲極區之前形成。此外，雖然方法1100被描述為在N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P兩者的源/汲極區318中執行離子植入製程，但其他實施例也是可能的。舉例來說，在一些實施例中，可僅在N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的源/汲極區318之一中執行離子植入製程。結果，會增加N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P中的僅一個的源/汲極區318的蝕刻速率。因此，在此示例中，用於各種裝置類型(例如，靜態隨機存取記憶體(SRAM)和系統單晶片邏輯裝置)的N型源/汲極區或P型源/汲極區中的僅一個可具有不同的深度。
在另一個實施例中，可調整方框1104的離子植入製程，使得多次執行植入製程，其中至少一個植入以非零度傾斜角執行。下面參考第20、21、22、23和24圖描述此示例。第20、21、22、23和24圖分別有效取代第13B、14B、15B、16B和17B圖，在方法1100中，當以非零度傾斜角執行方框1104的離子植入中的至少一個時。參考第20圖的示例，在方框1104的實施例中，在N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的源/汲極區318中執行多個離子植入製程2002。在所示示例中，離子植入製程2002以多個角度執行，包括例如一個或多個非零度傾斜角，以及零度傾斜角(例如，實質上垂直於基板))。
參考第21圖，在方框1106的實施例中，源/汲極凹陷502被蝕刻到深度D2和寬度W3。由於離子植入製程，包括一個或多個非零度傾斜角植入和N型系統單晶片邏輯裝置303N的源/汲極區318的相關的增加的蝕刻速率，N型系統單晶片邏輯裝置303N的源/汲極凹陷502的寬度W3和深度D2兩者大於(深於和寬於)N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402的深度D1和寬度W1。此外，由於使用一個或多個非零度傾角植入而形成的源/汲極凹陷502的寬度W3大於(寬於)當僅使用一個零度傾斜角植入而形成的源/汲極凹陷的寬度。參考第22圖，在方框1108的實施例中，N型源/汲極部件604形成在N型系統單晶片邏輯裝置303N的(更深和更寬的)源/汲極凹陷502中。
參考第23圖，在方框1110的實施例中，源/汲極凹陷802被蝕刻到深度D2和寬度W3。由於離子植入製程，包括一個或多個非零度傾斜角植入和P型系統單晶片邏輯裝置303P的源/汲極區318的相關的增加的蝕刻速率，P型系統單晶片邏輯裝置303P的源/汲極凹陷802的寬度W3和深度D2兩者大於(深於和寬於)P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702的深度D1和寬度W1。此外，由於使用一個或多個非零度傾角植入而形成的源/汲極凹陷802的寬度W3大於(寬於)當僅使用一個零度傾斜角植入而形成的源/汲極凹陷的寬度。參考第24圖，在方框1112的實施例中，P型源/汲極部件904形成在P型系統單晶片邏輯裝置303P的(更深和更寬的)源/汲極凹陷802中。
雖然已經討論了對方法1100的各種示例性調整，但是應當理解，以上示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或調整也是可能的。
現在參考第18圖，其中顯示製造半導體的替代的方法1800，包括半導體裝置1200的製造，如上面參考方法1100所討論的。除了離子植入製程步驟之外，方法1800與方法1100實質上相同。因此，為了簡化討論，方法1800中與方法1100相同的步驟在此不再贅述。關於離子植入製程，方法1100的方框1104描述將摻質種類植入到邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)以增加邏輯裝置區域中的源/汲極區域318的蝕刻速率。在方法1800中，方框1104被方框1804(在記憶體裝置區域中執行離子植入製程)取代，其中將摻質種類植入記憶體裝置區域(例如，包括N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P)以降低記憶體裝置區域中的源/汲極區域318的蝕刻速率。
下面參考第19A/19B圖描述方法1800的方框1804的實施例，其提供半導體裝置1200的實施例沿與第1圖的截面A-A'定義的平面實質上平行的平面的剖面圖。如第19A/19B圖所示，對N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P的源/汲極區318執行離子植入製程。最初，可沉積並圖案化遮罩層以形成圖案化遮罩層1907，上述圖案化遮罩層1907具有暴露N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P的開口，而N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P仍然受到圖案化遮罩層1907的保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，使得圖案化遮罩層1907可包括圖案化阻劑層及/或圖案化硬遮罩層，如前所述。在一些示例中，並且由於形成在圖案化遮罩層1907中以暴露N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P兩者的開口的較大尺寸，與上面討論的具有高解析度的高等級光罩和微影系統相比，圖案化遮罩層1907的形成可包括使用具有低解析度的低等級光罩和微影系統。
無論是否使用硬遮罩層，在暴露N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P之後，進行離子植入製程以將摻質種類導入到N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P的源/汲極區318中。因為通道仍被閘極疊層 316覆蓋，摻質種類導入到源/汲極區318 中，但沒有導入通道(在閘極疊層 316 下方的鰭的部分)中。在一些實施例中，摻質種類包括硼(B)、二硫化硼(BS 2)、二氟化硼(BF 2)、三氟化硼(BF 3)及上述之組合的至少一種。在一些情況下，以實質上垂直於基板的角度(例如，以約0度的傾斜角)執行植入製程，儘管其他植入角度也是可能的。在一些實施例中，離子植入製程是通過閘極疊層316之間和源/汲極區318上方的一個或多個間隔層320或單獨形成的介電層(如果存在的話)的一部分來執行的。植入源/汲極區318的摻質種類是為了在隨後的蝕刻製程期間調整源/汲極區318的蝕刻速率以凹陷源/汲極區318(方框1106和1110)。在此實施例中，N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P的植入源/汲極區318的蝕刻速率降低。在一些情況下，降低的蝕刻速率是由於在植入的摻質種類和用於凹陷源/汲極區318的蝕刻劑之間發生化學反應(方框1106和1110)，從而降低了植入區域的蝕刻速率。在一些實施例中，植入的摻質種類的摻雜濃度範圍在1x10 19(cm 3)和1x10 22(cm 3)之間。相應的植入劑量範圍在1x10 14(cm 2)和1x10 16(cm 2)之間。此外，離子植入製程包括範圍在 1K eV 和4K eV 之間的偏置功率，以提供預期的蝕刻速率變化。在執行離子植入製程之後，移除圖案化遮罩層1907(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
由於離子植入製程，以及N型靜態隨機存取記憶體裝置301N的源/汲極區318的相關的降低的蝕刻速率，N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402的深度D1將小於(淺於)N型系統單晶片邏輯裝置303N的源/汲極凹陷502的深度D2，從而為N型靜態隨機存取記憶體裝置301N提供更嚴格的短通道效應(SCE)控制以及為N型系統單晶片邏輯裝置303N提供更高的電流/性能。類似地，由於離子植入製程，以及P型靜態隨機存取記憶體裝置301P的源/汲極區318的相關的降低的蝕刻速率，P型靜態隨機存取記憶體裝置301P的源/汲極凹陷702的深度 D1將小於(淺於)P型系統單晶片邏輯裝置303P的源/汲極凹陷802的深度D2，從而為P型靜態隨機存取記憶體裝置301P提供更嚴格的短通道效應(SCE)控制以及為P型系統單晶片邏輯裝置303P提供更高的電流/性能。
還應注意，雖然方法1800被描述為在N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P兩者的源/汲極區318中執行離子植入製程，但其他實施例也是可能的。舉例來說，在一些實施例中，可在N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P中僅一個的源/汲極區318中執行離子植入製程。結果，N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P中僅一個的源/汲極區318的蝕刻速率將降低。因此，在此示例中，用於各種裝置類型(例如，靜態隨機存取記憶體裝置和系統單晶片邏輯裝置)的N型源/汲極區或P型源/汲極區中僅一個可具有不同的深度。雖然已經討論了對方法1800的一些示例性調整，但是應當理解，這些示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或調整也是可能的。
現在參考第25圖，其中顯示半導體製造的替代方法2500，包括半導體裝置1200的製造，如上文參考方法1100所討論的。方法2500與方法1100實質上相同，除了離子植入製程步驟。因此，為了簡化討論，方法2500中與方法1100相同的步驟在此不再贅述。關於離子植入製程，方法1100的方框1104描述將摻質種類植入到邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)以增加邏輯裝置區域中的源/汲極區域318的蝕刻速率。在方法2500中，將方框1104取代為方框2504(在邏輯裝置區域和部分記憶體裝置區域中執行離子植入製程)，其中將摻質種類植入到邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)和部分記憶體裝置區域(例如，N型靜態隨機存取記憶體裝置301N和P型靜態隨機存取記憶體裝置301P之一)以增加邏輯裝置區域和部分記憶體裝置區域中的源/汲極區域318中的蝕刻速率。雖然下面的示例被描述為將摻質種類植入到P型靜態隨機存取記憶體裝置301P(而不是N型靜態隨機存取記憶體裝置301N)中，但可理解的是，在某些情況下，可通過將摻質種類植入到N型靜態隨機存取記憶體裝置301N(而不是P型靜態隨機存取記憶體裝置301P)。
下面參考第26A/26B圖描述方法2500的方框2504的實施例，其提供半導體裝置1200的實施例沿與第1圖的截面A-A'定義的平面實質上平行的平面的剖面圖。如第26A/26B圖所示，對P型靜態隨機存取記憶體裝置301P、N型系統單晶片邏輯裝置303N以及P型系統單晶片邏輯裝置303P的源/汲極區318執行離子植入製程。最初，可沉積和圖案化遮罩層以形成圖案化遮罩層2607，上述圖案化遮罩層2607具有暴露P型靜態隨機存取記憶體裝置301P、N型系統單晶片邏輯裝置303N以及P型系統單晶片邏輯裝置303P的開口，而N型靜態隨機存取記憶體裝置301N仍然受到圖案化遮罩層2607的保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)。遮罩層)，使得圖案化遮罩層2607可包括圖案化阻劑層及/或圖案化硬遮罩層，如前所述。在一些示例中，並且由於形成在圖案化遮罩層2607中以暴露P型靜態隨機存取記憶體裝置301P、N型系統單晶片邏輯裝置303N以及P型系統單晶片邏輯裝置303P的開口的較大尺寸，相較於上面討論的具有高解析度的高等級光罩和微影系統，。可包括使用低等級光罩和具有低解析度的微影系統形成圖案化的遮罩層2607。
為了說明的目的，第27圖顯示在形成圖案化遮罩層2607之後包括靜態隨機存取記憶體單元2702、2704、2706(或其部分)的基板的區域302A的俯視圖。在一些實施例中，靜態隨機存取記憶體單元2702、2704、2706可包括上拉區(pull-uPregion)2708和下拉/傳送閘區(pull-down/pass-gate region)2710。上拉區2708包括P型靜態隨機存取記憶體裝置301P，且P型靜態隨機存取記憶體裝置301P包括多個P型的鰭302P，下拉區2710包括N型靜態隨機存取記憶體裝置301N，且N型靜態隨機存取記憶體裝置301N包括多個N型的鰭302N。如圖所示，圖案化遮罩層2607暴露包括多個P型鰭302P的P型靜態隨機存取記憶體裝置301P，而包括多個N型鰭302N的N型靜態隨機存取記憶體裝置301N仍然受到圖案化遮罩層2607的保護。在一些情況下，靜態隨機存取記憶體單元2702、2704、2706可包括高密度靜態隨機存取記憶體單元。
無論是否使用硬遮罩層，在暴露P型靜態隨機存取記憶體裝置301P以及N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P之後，進行離子植入製程以將摻雜物質導入到P型靜態隨機存取記憶體裝置301P、N型系統單晶片邏輯裝置303N以及P型系統單晶片邏輯裝置303P的源/汲極區318。因為通道仍然被閘極疊層 316 覆蓋，摻質種類導入到源/汲極區 318 中，但沒有導入通道(在閘極疊層 316 下方的鰭的部分)中。在一些實施例中，摻質種類包括碳(C)、矽(Si)、鍺(Ge)、氫(H)、氮(N)、氟(F)、氬(Ar)及上述之組合的至少一種。替代地或附加地，摻質種類包括鎵(Ga)、磷(P)、砷(As)及上述之組合中的至少一種。在一些情況下，以實質上垂直於基板的角度(例如，以約0度的傾斜角)執行植入製程，儘管其他植入角度也是可能的。在一些實施例中，離子植入製程是通過閘極疊層316之間和源/汲極區318上方的一個或多個間隔層320或單獨形成的介電層(如果存在的話)的一部分來執行的。進入源/汲極區318的摻質種類是為了在隨後的蝕刻製程期間調整源/汲極區318的蝕刻速率以凹陷源/汲極區318(方框1106和1110)。在此示例中，P型靜態隨機存取記憶體裝置301P以及N型和P型系統單晶片邏輯裝置303P、303P的植入源/汲極區318的蝕刻速率增加。在一些情況下，增加的蝕刻速率是由於植入的摻質離子對源/汲極區域318造成的損傷，這導致結構變化(例如，例如缺陷形成)並因此增加了植入區域的蝕刻速率。在一些實施例中，植入的摻質種類的摻雜濃度範圍在1x10 19(cm 3)和1x10 22(cm 3)之間。相應的植入劑量範圍在1x10 14(cm 2)和1x10 16(cm 2)之間。此外，離子植入製程包括範圍在1K eV和4K eV之間的偏置功率，以提供預期的損傷和蝕刻速率變化。在執行離子植入製程之後，移除圖案化遮罩層2607(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
由於離子植入製程，以及P型靜態隨機存取記憶體裝置301P、N型系統單晶片邏輯裝置303N以及P型系統單晶片邏輯裝置303P的源/汲極區 318的相關增加的蝕刻速率，每個(N型系統單晶片邏輯裝置303N的)源/汲極凹陷502、(P型靜態隨機存取記憶體裝置301P的)源/汲極凹陷702和(P型系統單晶片邏輯裝置303P的)源/汲極凹陷802被蝕刻到更深的深度D2，如上所述。因此，P型靜態隨機存取記憶體裝置301P、N型系統單晶片邏輯裝置303N以及P型系統單晶片邏輯裝置303P的源/汲極凹陷502、702、802的深度D2將大於(深於)N型靜態隨機存取記憶體裝置301N的源/汲極凹陷402的深度D1。舉例來說，第28A/28B圖顯示根據方法2500製造的半導體裝置1200的最終結構。如圖所示，只有N型裝置(N型靜態隨機存取記憶體裝置301N、N型系統單晶片邏輯裝置303N)的源/汲極部件602、604分別有不同的深度D1、D2。P型裝置(P型靜態隨機存取記憶體裝置301P、P型系統單晶片邏輯裝置303P)的源/汲極部件902、904具有相同的深度D2。在此示例中，P型靜態隨機存取記憶體裝置301P還具有與N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P兩者相同的深度D2。
還應注意，雖然方法2500被描述為將摻質種類植入到P型靜態隨機存取記憶體裝置301P(而不是N型靜態隨機存取記憶體裝置301N)中，但在一些情況下，摻質種類可替代地植入到N型型靜態隨機存取記憶體裝置301N(而不是P型靜態隨機存取記憶體裝置301P)。在這樣的示例中，只有P型裝置(P型靜態隨機存取記憶體裝置301P、P型系統單晶片邏輯裝置303P)的源/汲極部件 902、904分別具有不同深度 D1、D2，而N型裝置(N型靜態隨機存取記憶體裝置301N、N型系統單晶片邏輯裝置303N)的源/汲極部件602、604具有相同的深度D2。因此，在此示例中，N型靜態隨機存取記憶體裝置301N也將具有與N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P兩者相同的深度D2。儘管已經討論了對方法2500的一些示例性調整，但是應當理解，這些示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或調整也是可能的。
參考第29圖，其中顯示半導體製造的另一種方法2900，包括半導體裝置1200的製造，如上面參考方法1100所討論的。方法2900類似於方法1100，除了離子植入製程步驟和兩個揭露不同類型的靜態隨機存取記憶體裝置(高密度靜態隨機存取記憶體和大電流靜態隨機存取記憶體)。因此，為了簡化討論，方法2900中與方法1100相同的步驟在此不再贅述。還應注意，在至少一些實施例中，以上討論的靜態隨機存取記憶體裝置(N型和P型靜態隨機存取記憶體裝置301P、301P)可包括以下討論的高密度靜態隨機存取記憶體裝置或高電流靜態隨機存取記憶體裝置。關於離子植入製程，方法1100的方框1104描述將摻質種類植入到邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)以增加邏輯裝置區域中的源/汲極區域318的蝕刻速率。在方法2900中，將方框1104取代為方框2904，其中將摻質種類植入邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)並植入高電流靜態隨機存取記憶體(SRAM-HC)裝置區域(例如，其包括N型高電流靜態隨機存取記憶體(SRAM-HC)裝置301N-2和P型高電流靜態隨機存取記憶體(SRAM-HC)裝置301P-2)以增加在邏輯裝置區域和高電流靜態隨機存取記憶體(SRAM-HC)裝置區的源/汲極區域的蝕刻速率318。雖然以下示例描述為將摻質種類植入到N型高電流靜態隨機存取記憶體裝置301N-2和P型高電流靜態隨機存取記憶體裝置301P-2兩者中，但應理解，在某些情況下，摻質種類也可植入N型高電流靜態隨機存取記憶體裝置301N-2和P型高電流靜態隨機存取記憶體裝置301P-2中的僅一個。
下面參考第30A/30B/30C圖描述方法2900的方框2904的實施例，其提供半導體裝置1200的實施例沿與第1圖的截面A-A'定義的平面實質上平行的平面的剖面圖。如圖所示。如第30A/30B/30C圖所示，對N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2，N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P的源/汲極區318進行離子植入製程。最初，可沉積和圖案化遮罩層以形成圖案化遮罩層3007，上述圖案化遮罩層3007具有暴露N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的開口，而高密度靜態隨機存取記憶體(SRAM-HD)裝置區域(例如，其包括N型高密度靜態隨機存取記憶體裝置301N-1和P型高密度靜態隨機存取記憶體裝置301P-1)仍然由圖案化遮罩層3007保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如如前所述，圖案化遮罩層3007可包括圖案化阻劑層及/或圖案化硬遮罩層。在一些示例中，並且由於在圖案化遮罩層3007中形成的開口的較大尺寸以暴露N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P，相較於上面討論的具有高解析度的高等級光罩和微影系統，可包括使用低等級光罩和具有低解析度的微影系統形成圖案化遮罩層3007。
為了說明的目的，第31A/31B/31C圖示出基板的區域302A-1、302A-2、302B的俯視圖，其分別包括在形成圖案化遮罩層3007之後的高密度靜態隨機存取記憶體(SRAM-HD)單元(或其部分)3102、高電流靜態隨機存取記憶體(SRAM-HC)單元(或其部分)3104，以及系統單晶片(SOC)邏輯單元(或其部分)3106。在一些實施例中，高密度靜態隨機存取記憶體單元3102包括P型高密度靜態隨機存取記憶體裝置301P-1和N型高密度靜態隨機存取記憶體裝置301N-1，P型高密度靜態隨機存取記憶體裝置301P-1包括多個P型鰭302P-1，且N型高密度靜態隨機存取記憶體裝置301N-1包括多個N型鰭302N-1。P型高密度靜態隨機存取記憶體裝置301P-1可形成高密度靜態隨機存取記憶體單元3102的上拉區域，而N型高密度靜態隨機存取記憶體裝置301N-1可形成高密度靜態隨機存取記憶體單元3102的下拉/傳送閘區域。在一些示例中，高電流靜態隨機存取記憶體單元3104包括P型高電流靜態隨機存取記憶體裝置301P-2和N型高電流靜態隨機存取記憶體裝置301N-2，P型高電流靜態隨機存取記憶體裝置301P-2包括多個P型的鰭302P-2，且N型高電流靜態隨機存取記憶體裝置301N-2包括多個N型的鰭302N-2。P型高電流靜態隨機存取記憶體裝置301P-2可形成高電流靜態隨機存取記憶體單元3104的上拉區，而N型高電流靜態隨機存取記憶體裝置301N-2可形成高電流靜態隨機存取記憶體單元3104的下拉/傳送閘區。系統單晶片邏輯單元3106由包括多個N型的鰭304N的N型系統單晶片邏輯裝置303N和包括多個P型的鰭304P的P型系統單晶片邏輯裝置303P組成。高密度靜態隨機存取記憶體單元 3102、高電流靜態隨機存取記憶體 單元 3104 和系統單晶片邏輯單元 3106 中的每一個還顯示形成在區域302A-1、302A-2、302B中的每一個內且在相應鰭302N-1、302P-1、302N-2、302P-2、304N、304P上的閘極疊層 316。區域302A-1、302A-2的俯視圖還顯示切割閘極隔離區3114，其定義切割閘極疊層316以形成多個相鄰的閘極疊層316的區域，這些閘極疊層316通過在切割的閘極隔離區3114中形成的介電層彼此電性隔離。如圖所示，圖案化遮罩層3007暴露包括多個鰭302N-2、302P-2的N型高電流靜態隨機存取記憶體裝置301N-2和P型高電流靜態隨機存取記憶體裝置301P-2，以及包括多個鰭304N、304P的N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P，而包括多個鰭302N-1、302P-1的N型高密度靜態隨機存取記憶體裝置301N-1和P型高密度靜態隨機存取記憶體裝置301P-1仍然受到圖案化遮罩層3007的保護。
無論是否使用硬遮罩層，在暴露N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P之後，執行離子植入製程以將摻質種類導入N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極區318。因為通道仍然被閘極疊層316覆蓋，摻質種類被導入到源/汲極區318中，但沒有被導入通道(在閘極疊層 316 下方的鰭的部分)中。在一些實施例中，摻質種類包括碳(C)、矽(Si)、鍺(Ge)、氫(H)、氮(N)、氟(F)、氬(Ar)及上述之組合的至少一種。替代地或額外地，摻質種類包括鎵(Ga)、磷(P)、砷(As)及上述之組合中的至少一種。在一些情況下，以實質上垂直於基板的角度(例如，以約0度的傾斜角)執行植入製程，儘管其他植入角度也是可能的。在一些實施例中，離子植入製程是通過閘極疊層316之間和源/汲極區318上方的一個或多個間隔層320或單獨形成的介電層(如果存在的話)的一部分來執行的。進入源/汲極區318的摻質種類是為了在隨後的蝕刻製程期間調整源/汲極區318的蝕刻速率，以凹陷源/汲極區318(方框1106和1110)。在本示例中，N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的植入源/汲極區318的蝕刻速率增加。在一些情況下，增加的蝕刻速率是由於植入的摻質離子對源/汲極區域318造成的損傷，這導致結構變化(例如，例如缺陷形成)並因此增加了植入區域的蝕刻速率。在一些實施例中，植入的摻質種類的摻雜濃度範圍在1x10 19(cm 3)和1x10 22(cm 3)之間。相應的植入劑量範圍在1x10 14(cm 2)和1x10 16(cm 2)之間。此外，離子植入製程包括範圍在 1K eV 和4K eV 之間的偏置功率，以提供預期的損傷和蝕刻速率變化。在執行離子植入製程之後，移除圖案化遮罩層3007(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
由於離子植入製程，以及N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極區318的相關增加的蝕刻速率、N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的每個源/汲極凹陷被蝕刻到更深的深度D2，如上所述。因此，N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極凹陷的深度D2將大於(深於)N型高密度靜態隨機存取記憶體裝置301N-1和P型高密度靜態隨機存取記憶體裝置301P-1的源/汲極凹陷的深度D1。舉例來說，第32A/32B/32C圖。顯示根據方法 2900 製造的裝置 1200 的最終結構。如圖所示，N型靜態隨機存取記憶體裝置(N型高密度靜態隨機存取記憶體裝置301N-1和N型高電流靜態隨機存取記憶體裝置301N-2)和P型靜態隨機存取記憶體裝置(P型高密度靜態隨機存取記憶體裝置301P-1和P型高電流靜態隨機存取記憶體裝置301P-2)其各自的源/汲極部件具有不同深度D1、D2(例如，源/汲極部件602-1與源/汲極部件602-2以及源/汲極部件902-1與源/汲極部件902-2)。在至少一些實施例中，例如在將摻質種類植入到N型高電流靜態隨機存取記憶體裝置301N-2和P型高電流靜態隨機存取記憶體裝置301P-2中的僅一個的情況下，N型靜態隨機存取記憶體裝置之一(N型高密度靜態隨機存取記憶體裝置301N-1或N型高電流靜態隨機存取記憶體裝置301N-2)和P型靜態隨機存取記憶體裝置 (P型高密度靜態隨機存取記憶體裝置301P-1或P型高電流靜態隨機存取記憶體裝置301P-2)中的僅一個中各自的源/汲極部件將具有不同深度D1、D2(例如，源/汲極部件602-1與源/汲極部件602-2或源/汲極部件902-1與源/汲極部件902-2)。此外，在所示示例中，N型高電流靜態隨機存取記憶體裝置301N-2、P型高電流靜態隨機存取記憶體裝置301P-2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極部件602-2、902-2、604、904具有相同的深度D2。
還應注意，在某些情況下，形成在N型高電流靜態隨機存取記憶體裝置301N-2的相鄰鰭 302N-2上的源/汲極部件 602-2可合併在一起(例如，在磊晶成長期間)，類似於上面參考第10B圖討論的示例。此外，形成在P型高電流靜態隨機存取記憶體裝置301P-2的相鄰鰭302P-2上的源/汲極部件902-2可保持為單一的、非合併的磊晶部件，類似於上面參考第10A圖討論的示例。此外，若N型高電流靜態隨機存取記憶體裝置301N-2或P型高電流靜態隨機存取記憶體裝置301P-2的每一個僅包含單一鰭(例如鰭302N-2、鰭302P-2)，則其各自的源/汲極部件602-2、902-2同樣可保持為單一的、未合併的磊晶部件。儘管已經討論了對方法2900的一些示例性調整，但是應當理解，這些示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或調整也是可能的。
參考第33圖，其中顯示半導體製造的又一方法3300，包括半導體裝置1200的製造，如上文參考方法1100所討論的。方法3300類似於方法1100和2900，除了離子植入製程步驟。因此，為了簡化討論，方法3300中與方法1100相同的步驟在此不再贅述。關於離子植入製程，方法1100的方框1104描述將摻質種類植入到邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)以增加邏輯裝置區域中的源/汲極區域318的蝕刻速率。在方法3300中，將方框1104取代為方框3304(在邏輯裝置區域和部分多端口記憶體裝置區域中執行離子植入製程)，其中將摻質種類植入到邏輯裝置區域(例如，包括N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P)和部分多端口高電流靜態隨機存取記憶體(SRAM-HC)裝置區域(例如，其包括第一N型高電流靜態隨機存取記憶體裝置301HC-N1、第二N型高電流靜態隨機存取記憶體裝置301HC-N2和P型高電流靜態隨機存取記憶體裝置301HC-P)以增加邏輯裝置區和部分高電流靜態隨機存取記憶體裝置區中的源/汲極區318的蝕刻速率。雖然下面的示例被描述為將摻質種類植入到第二N型高電流靜態隨機存取記憶體裝置301HC-N2(而不是第一N型高電流靜態隨機存取記憶體裝置301HC-N1或P型高電流靜態隨機存取記憶體裝置301HC-P)，應當理解，在一些情況下，摻質種類可附加地或替代地植入到第一N型高電流靜態隨機存取記憶體裝置301HC-N1和P型高電流靜態隨機存取記憶體裝置301HC-P中的一個或兩者中。
下面參考第34A/34B圖描述方法3300的方框3304的實施例，其提供半導體裝置1200的實施例沿與第1圖的截面A-A'定義的平面實質上平行的平面的剖面圖。如第34A/34B圖所示，對第二N型高電流靜態隨機存取記憶體裝置301HC-N2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極區318執行離子植入製程。最初，可沉積和圖案化遮罩層以形成具有開口的圖案化遮罩層3407，上述開口暴露第二N型高電流靜態隨機存取記憶體裝置301HC-N2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P，而第一N型高電流靜態隨機存取記憶體裝置301HC-N1和P型高電流靜態隨機存取記憶體裝置301HC-P仍由圖案化遮罩層3407保護。在一些實施例中，遮罩層包括阻劑層及/或硬遮罩層(例如，氧化矽、氮化矽、氮氧化矽、碳化矽或其他合適的硬遮罩層)，例如如前所述，圖案化遮罩層3407可包括圖案化阻劑層及/或圖案化硬遮罩層。在一些示例中，並且由於形成在圖案化遮罩層3407中以暴露第二N型高電流靜態隨機存取記憶體裝置301HC-N2以及N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的開口的較小尺寸，可包括使用高等級光罩和具有高解析度的微影系統形成圖案化遮罩層3407，如上所述。
為了說明的目的，第35A/35B圖顯示基板的區域302MP和302B的俯視圖，其分別包括在圖案化遮罩形成之後的多端口高電流靜態隨機存取記憶體(SRAM-HC)單元(或其部分)3504和系統單晶片邏輯單元(或其部分)3106。在一些實施例中，多端口高電流靜態隨機存取記憶體單元3504包含包括具有多個N型鰭302HC-N1的第一N型高電流靜態隨機存取記憶體裝置301HC-N1、包括多個N型鰭302HC-N2的第二N型高電流靜態隨機存取記憶體裝置301HC-N2和包括多個P型鰭302HC-PP型高電流靜態隨機存取記憶體裝置301HC-P。P型高電流靜態隨機存取記憶體裝置301HC-P可形成多端口高電流靜態隨機存取記憶體單元3504的上拉區域，第一N型高電流靜態隨機存取記憶體裝置301HC-N1可形成多端口高電流靜態隨機存取記憶體單元3504的下拉/傳送閘區域，且第二N型高電流靜態隨機存取記憶體裝置301HC-N2可形成多端口高電流靜態隨機存取記憶體單元3504的讀取端口或讀取端口區域。如上所述，系統單晶片邏輯單元3106由包括多個N型的鰭304N的N型系統單晶片邏輯裝置303N和包括多個P型的鰭304P的P型系統單晶片邏輯裝置303P構成。多端口高電流靜態隨機存取記憶體單元3504和系統單晶片邏輯單元3106中的每一個還顯示形成在區域302MP、302B中的每一個內的相應鰭302HC-N1、302HC-N2、302HC-P、304N、304P上方的閘極疊層316。區域302MP的俯視圖還顯示切割閘極隔離區3514，其定義切割閘極疊層316以形成多個相鄰閘極疊層316的區域，這些閘極疊層316通過在切割閘極隔離區3514中形成的介電層彼此電性隔離。如圖所示，圖案化遮罩層3407暴露包括多個鰭302HC-N2的第二N型高電流靜態隨機存取記憶體裝置301HC-N2以及包括多個鰭304N、304P的 N型系統單晶片邏輯裝置303N和P型系統單晶片邏輯裝置303P，而包括多個鰭302HC-N1、302HC-P的第一N型高電流靜態隨機存取記憶體裝置301HC-N1和P型高電流靜態隨機存取記憶體裝置301HC-P仍然受到圖案化遮罩層 3407的保護。
無論是否使用硬遮罩層，暴露第二N型高電流靜態隨機存取記憶體裝置301HC-N2和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P之後，進行離子植入製程以導入摻質種類進入第二N型高電流靜態隨機存取記憶體裝置301HC-N2和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極區318。因為通道仍然被閘極疊層 316 覆蓋，摻質種類導入到源/汲極區 318 中，但沒有導入通道(在閘極疊層 316 下方的鰭的部分)中。在一些實施例中，摻質種類包括碳(C)、矽(Si)、鍺(Ge)、氫(H)、氮(N)、氟(F)、氬(Ar)及上述之組合的至少一種。替代地或額外地，摻質種類包括鎵(Ga)、磷(P)、砷(As)及上述之組合中的至少一種。在一些情況下，以實質上垂直於基板的角度(例如，以約0度的傾斜角)執行植入製程，儘管其他植入角度也是可能的。在一些實施例中，離子植入製程是通過閘極疊層316之間和源/汲極區318上方的一個或多個間隔層320或單獨形成的介電層(如果存在的話)的一部分來執行的。植入源/汲極區318的摻質種類是為了在隨後的蝕刻製程期間調整源/汲極區318的蝕刻速率，以凹陷源/汲極區318(方框1106和1110)。在本示例中，第二N型高電流靜態隨機存取記憶體裝置301HC-N2和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的植入源/汲極區318的蝕刻速率增加。在一些情況下，增加的蝕刻速率是由於植入的摻質離子對源/汲極區域318造成的損傷，這導致結構變化(例如，例如缺陷形成)並因此增加了植入區域的蝕刻速率。在一些實施例中，植入的摻質種類的摻雜濃度範圍在1x10 19(cm 3)和1x10 22(cm 3)之間。相應的植入劑量範圍在1x10 14(cm 2)和1x10 16(cm 2)之間。此外，離子植入製程包括範圍在1K eV和4K eV之間的偏置功率，以提供預期的損傷和蝕刻速率變化。在執行離子植入製程之後，移除圖案化遮罩層3407(例如，通過使用適當的蝕刻劑、溶劑或灰化製程)。
由於離子植入製程，以及第二N型高電流靜態隨機存取記憶體裝置301HC-N2 和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極區318的相關增加的蝕刻速率，如上所述，第二N型高電流靜態隨機存取記憶體裝置301HC-N2 和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極凹陷中的每一個被蝕刻到更深的深度D2。因此，第二N型高電流靜態隨機存取記憶體裝置301HC-N2 和N型系統單晶片邏輯裝置303N、P型系統單晶片邏輯裝置303P的源/汲極凹陷的深度D2將大於(深於)第一N型高電流靜態隨機存取記憶體裝置301HC-N1和P型高電流靜態隨機存取記憶體裝置301HC-P的源/汲極凹陷的深度D1。舉例來說，第36A/36B 圖顯示根據方法3300製造的半導體裝置1200的最終結構。如圖所示，與第一N型高電流靜態隨機存取記憶體裝置301HC-N1和P型高電流靜態隨機存取記憶體裝置301HC-P的源/汲極部件602HC-N1、902HC-P的深度D1相比，第二N型高電流靜態隨機存取記憶體裝置301HC-N2的源/汲極部件602HC-N2具有不同的深度D2。在至少一些實施例中，例如在摻質種類附加地或替代地植入到第一N型高電流靜態隨機存取記憶體裝置301HC-N1和P型高電流靜態隨機存取記憶體裝置301HC-P中的一個或兩者中的情況下，各種源/汲極部件602HC-N1、602HC-N2、902HC-P可具有相同的深度或不同的深度。此外，在所示示例中，第二N型高電流靜態隨機存取記憶體裝置301HC-N2以及N型和P型系統單晶片邏輯裝置303P、303P的源/汲極部件602HC-N2、604、 904具有相同的深度D2。
還應注意，在各種實施例中，形成在第一N型高電流靜態隨機存取記憶體裝置301HC-N1的相鄰鰭302HC-N1上的源/汲極部件602HC-N1中的一個或兩個，以及形成在第二N型高電流靜態隨機存取記憶體裝置301HC-N2的相鄰鰭302HC-N2上的源/汲極部件602HC-N2可合併在一起(例如，在磊晶成長期間)，類似於上面參考第10B圖討論的示例。此外，形成在P型高電流靜態隨機存取記憶體裝置301HC-P的相鄰鰭302HC-P上的源/汲極部件902HC-P可仍為單一、未合併的磊晶部件，類似於上面參考第10A圖討論的示例。此外，如果第一個N型高電流靜態隨機存取記憶體裝置301HC-N1或第二N型高電流靜態隨機存取記憶體裝置301HC-N2的每一個僅包括單一鰭(例如，鰭302HC-N1、鰭302HC-N2)，其各自的源/汲極部件602HC-N1、602HC-N2同樣可保持為單一、未合併的磊晶部件。儘管已經討論了對方法3300的一些示例性調整，但是應當理解，這些示例僅僅是說明性的而不是限制性的。受益於本揭露的本領域技術人員將理解，在不脫離本揭露的範圍的情況下，其他實施例及/或調整也是可能的。
因此，本文所述的各種實施例提供優於現有技術的一些優點。應當理解，這裡不必討論所有優點，所有實施例都不需要特定的優點，並且其他實施例可提供不同的優點。舉例來說，本文討論的實施例包括用於協同優化系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的結構和方法。在各種實施例中，半導體裝置可包括單獨的裝置結構，以同時滿足每個系統單晶片邏輯裝置和靜態隨機存取記憶體裝置的性能和設計要求。作為示例，並且根據所揭露的實施例，為邏輯裝置(例如，系統單晶片邏輯裝置)和靜態隨機存取記憶體裝置提供刻意不同的源/汲極深度。在一些實施例中，靜態隨機存取記憶體裝置的源/汲極深度可比系統單晶片邏輯裝置的源/汲極深度淺，例如，以提供對短通道效應(SCE)的更嚴格控制。在一些實施例中，刻意不同的源/汲極深度的形成可通過(i)使用高等級光罩(例如，極紫外(EUV)光光罩)的兩步驟或多步驟源/汲極凹陷製程，或通過(ii)使用至少一個低等級光罩的植入增強的源/汲極凹陷製程。舉例來說，與兩步驟或多步驟源/汲極凹陷製程相比，可使用簡化的微影以減少的成本實現植入增強的源/汲極凹陷製程。在源/汲極凹陷製程之後，執行磊晶源/汲極成長製程(例如，在系統單晶片邏輯裝置和靜態隨機存取記憶體裝置兩者的N型和P型區域中)以形成具有不同源/汲極深度的相應磊晶源/汲極部件。不管使用何種方法，本揭露的實施例都為N型和P型系統單晶片邏輯裝置和靜態隨機存取記憶體裝置提供源/汲極深度的獨立優化。附加實施例和優點在下文討論及/或對於擁有本揭露的本領域技術人員將是顯而易見的。
因此，本發明一實施例描述一種半導體裝置的製造方法，方法包括在基板的第一裝置區域中執行離子植入製程。在一些實施例中，方法還包括執行第一微影和蝕刻製程以同時在第一裝置區域中形成用於第一裝置的第一源/汲極凹陷，以及在不同於第一裝置區域的第二裝置區域中形成用於第二裝置的第二源/汲極凹陷。在各種示例中，第一源/汲極凹陷的第一深度大於第二源/汲極凹陷的第二深度。
在一些實施例中，方法更包括在第一源/汲極凹陷內形成第一源/汲極部件，且在第二源/汲極凹陷內形成第二源/汲極部件。
在一些實施例中，離子植入製程增加第一裝置的第一源/汲極區的蝕刻速率。
在一些實施例中，第一裝置包括N型系統單晶片(SOC)邏輯裝置或P型系統單晶片邏輯裝置，且其中第二裝置包括N型靜態隨機存取記憶體(SRAM)裝置或P型靜態隨機存取記憶體裝置。
在一些實施例中，第一源/汲極部件在其上形成有第一源/汲極部件的第一鰭的第一頂面上方延伸，且其中第二源/汲極部件在其上形成有第二源/汲極部件的第二鰭的第二頂面上方延伸。
在一些實施例中，方法更包括進行第二微影和蝕刻製程，以同時在第一裝置區域中形成用於第三裝置的第三源/汲極凹陷以及在第二裝置區域中用於第四裝置的第四源/汲極凹陷；其中第三源/汲極凹陷的第三深度大於第四源/汲極凹陷的第四深度。
在一些實施例中，離子植入製程包括以不同的植入角度執行多個離子植入製程，且其中第一源/汲極凹陷的第一寬度大於第二源/汲極的第二寬度。
在一些實施例中，離子植入製程更包括在第二裝置區域的一部分中執行離子植入製程，其中第一微影和蝕刻製程同時形成第一源/汲極凹陷、第二源/汲極凹陷以及在第二裝置區域的部分中用於第三裝置的第三源/汲極凹陷。
在一些實施例中，第三源/汲極凹陷的第三深度大於第二源/汲極凹陷的第二深度並且實質上等於第一源/汲極凹陷的第一深度。
在另一個實施例中，討論了一種半導體裝置的製造方法，上述方法包括在記憶體裝置區域或邏輯裝置區域中執行離子植入製程以調整記憶體裝置區域內的第一源/汲極區域或邏輯裝置區域內的第二源/汲極區域之一的蝕刻速率。在一些實施例中，上述方法還包括同時蝕刻第一源/汲極區以形成用於第一記憶體裝置的第一源/汲極凹陷且蝕刻第二源/汲極區以形成用於第一邏輯裝置的第二源/汲極凹陷。在一些示例中，上述方法還包括在第一源/汲極凹陷內形成第一源/汲極部件且在第二源/汲極凹陷內形成第二源/汲極部件。在各種實施例中，第一源/汲極部件的第一深度不同於第二源/汲極部件的第二深度。
在一些實施例中，在記憶體裝置區域中執行離子植入製程，且其中降低第一源/汲極區域的蝕刻速率。
在一些實施例中，在邏輯裝置區域中執行離子植入製程，且其中增加第二源/汲極區域的蝕刻速率。
在一些實施例中，第一源/汲極部件的第一深度小於第二源/汲極部件的第二深度。
在一些實施例中，離子植入製程包括以不同的植入角度執行多個離子植入製程，且其中第一源/汲極部件的第一寬度不同於第二源/汲極部件的第二寬度。
在一些實施例中，第一記憶體裝置包括N型靜態隨機存取記憶體(SRAM)裝置或P型靜態隨機存取記憶體裝置，且其中第一邏輯裝置包括N型系統單晶片(SOC)邏輯裝置或P型系統單晶片邏輯裝置。
在又一個實施例中，討論了一種具有基板的半導體裝置，上述基板包括第一裝置區域和第二裝置區域。在一些實施例中，半導體裝置還包括設置在第一裝置區域中的第一閘極結構以及設置在第二裝置區域中的第二閘極結構。在一些示例中，半導體裝置還包括與第一閘極結構相鄰設置的第一源/汲極部件以及與第二閘極結構相鄰設置的第二源/汲極部件。在一些情況下，第一源/汲極部件的第一頂面和第二源/汲極部件的第二頂面實質上為齊平。在一些實施例中，第一源/汲極部件的第一底面與第一頂面相距第一距離，以及第二源/汲極部件的第二底面與第二頂面相距第二距離。在某些情況下，第二距離大於第一距離。
在一些實施例中，第一裝置區域包括靜態隨機存取記憶體(SRAM)裝置區域，且其中第二裝置區域包括系統單晶片(SOC)邏輯裝置區域。
在一些實施例中，第一源/汲極部件和第二源/汲極部件包括N型源/汲極部件或P型源/汲極部件。
在一些實施例中，第一源/汲極部件的第一寬度小於第二源/汲極部件的第二寬度。
在一些實施例中，半導體裝置更包括第三源/汲極部件，與第一裝置區域中的第三閘極結構相鄰設置；其中第三源/汲極部件的第三頂面與第一頂面和第二頂面實質上齊平；以及其中第三源/汲極部件的第三底面與第三頂面相距第二距離。
以上概述數個實施例之特徵，以使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。本揭露所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解，此類均等的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
100:多閘極裝置 104,302N,302P,302N-1,302P-1,302N-2,302P-2,302HC-N1,302HC-N2, 302HC-P,304N,304P:鰭 108:閘極結構 105,107:源/汲極區 200,1100,1800,2500,2900,3300:方法 202,204,206,208,210,212,214,216,1102,1104,1106,1108,1110,1112,1114,1804,2504,2904,3304:方框 300,1200:半導體裝置 301N:N型靜態隨機存取記憶體裝置 301P:P型靜態隨機存取記憶體裝置 301N-1:N型高密度靜態隨機存取記憶體裝置 301P-1:P型高密度靜態隨機存取記憶體裝置 301N-2:N型高電流靜態隨機存取記憶體裝置 301P-2:P型高電流靜態隨機存取記憶體裝置 301HC-N1:第一N型高電流靜態隨機存取記憶體裝置 301HC-N2:第二N型高電流靜態隨機存取記憶體裝置 301HC-P:P型高電流靜態隨機存取記憶體裝置 302A,302A-1,302A-2,302B,302MP:區域 303N:N型系統單晶片邏輯裝置 303P:P型系統單晶片邏輯裝置 316:閘極疊層 318:源/汲極區 320:間隔層 402,502,702,802:源/汲極凹陷 407,507,607,707,807,907,1307,1407,1607,1707,1907,2607,3007,3407:圖案化遮罩層 602,602-1,602-2,602HC-N1,602HC-N2,902HC-P,604,902,902-1,902-2,904: 源/汲極部件 1002:淺溝槽隔離部件 1004:側壁間隔層 1302,2002:離子植入製程 2702,2704,2706:靜態隨機存取記憶體單元 2708:上拉區 2710:下拉/傳送閘區 3102:高密度靜態隨機存取記憶體單元 3104:高電流靜態隨機存取記憶體單元 3106:系統單晶片邏輯單元 3114,3514:切割閘極隔離區 3504:多端口高電流靜態隨機存取記憶體單元 3106:系統單晶片邏輯單元 A-A',B-B':截面 D1,D2:深度 S1:閘極間距 W1,W2:寬度
以下的詳細敘述配合所附圖式，可更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，為了討論的清晰，可任意地放大或縮小各種特徵的尺寸。 第1圖提供根據一些實施例的多閘極裝置的簡化俯視佈局圖。 第2圖是根據本揭露的一個或多個方面的半導體裝置300的製造方法的流程圖。 第 3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A和9B圖提供根據本揭露的一個或多個方面在根據第2圖的方法的製程的各個階段且沿與第1圖的A-A'截面所定義的平面實質上平行的平面的半導體裝置300的實施例的剖面圖。 第10A和10B圖提供根據本揭露的一個或多個方面沿實質上平行第1圖的B-B'截面所定義的平面的半導體裝置300的實施例的剖面圖。 第11圖是根據本揭露的一個或多個方面的半導體裝置1200的製造方法的流程圖。 第12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A和17B圖提供根據本揭露的一個或多個方面在根據第11圖的方法的製程的各個階段且沿與第1圖的A-A'截面所定義的平面實質上平行的平面的半導體裝置1200的實施例的剖面圖。 第18圖是根據本揭露的一個或多個方面的半導體裝置1200的替代製造方法的流程圖。 第19A和19B圖提供根據本揭露的一個或多個方面在根據第18圖的方法的製程的各個階段且沿與第1圖的A-A'截面所定義的平面實質上平行的平面且在離子植入製程期間的半導體裝置1200的實施例的剖面圖。 第20、21、22、23和24圖提供根據本揭露的一個或多個方面在根據第11圖的方法的製程的各個階段且沿與第1圖的A-A'截面所定義的平面實質上平行的平面的半導體裝置1200的實施例的剖面圖。 第25圖是根據本揭露的一個或多個方面的半導體裝置1200的另一種製造方法的流程圖。 第26A和26B圖提供根據本揭露的一個或多個方面在根據第25圖的方法的製程的各個階段且沿與第1圖的A-A'截面所定義的平面實質上平行的平面的半導體裝置1200的實施例的剖面圖。 第27圖顯示根據一些實施例的在形成圖案化遮罩層之後包括靜態隨機存取記憶體單元的半導體裝置1200的基板區域的俯視圖。 第28A和28B圖顯示根據第25圖的方法製造的半導體裝置1200的最終結構的實施例。 第29圖是根據本揭露的一個或多個方面的製造半導體裝置1200的又一方法的流程圖。 第30A、30B和30C圖提供根據本揭露的一個或多個方面在根據第28圖的方法的離子植入製程期間且沿與第1圖的A-A'截面所定義的平面實質上平行的平面的半導體裝置1200的實施例的剖面圖。 第31A、31B和31C圖顯示根據一些實施例在形成圖案化遮罩層之後包括高密度靜態隨機存取記憶體單元、高電流靜態隨機存取記憶體單元和系統單晶片邏輯單元的基板區域的俯視圖。 第32A、32B和32C圖顯示根據本揭露的一個或多個方面在根據第29圖的方法製造的半導體裝置1200的最終結構的實施例。 第33圖是根據本揭露的一個或多個方面的半導體裝置1200的替代製造方法的流程圖。 第34A和34B圖提供根據本揭露的一個或多個方面在根據第33圖的方法的製程的各個階段且且沿與第1圖的A-A'截面所定義的平面實質上平行的平面的的半導體裝置1200的實施例的剖面圖。 第35A和35B圖顯示根據一些實施例在形成圖案化遮罩層之後包括多端口高電流靜態隨機存取記憶體單元和系統單晶片邏輯單元的基板區域的俯視圖。 第36A和36B圖顯示根據本揭露的一個或多個方面在根據第33圖的方法製造的半導體裝置1200的最終結構的實施例。
200:方法
202,204,206,208,210,212,214,216:方框

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 對一基板的一第一裝置區域執行一離子植入製程；以及 執行一第一微影和蝕刻製程，以同時在該第一裝置區域中形成用於一第一裝置的一第一源/汲極凹陷，以及在不同於該第一裝置區域的一第二裝置區域中形成用於一第二裝置的一第二源/汲極凹陷； 其中該第一源/汲極凹陷的一第一深度大於該第二源/汲極凹陷的一第二深度。
  2. 如請求項1之半導體裝置的製造方法，更包括在該第一源/汲極凹陷內形成一第一源/汲極部件，且在該第二源/汲極凹陷內形成一第二源/汲極部件。
  3. 如請求項1之半導體裝置的製造方法，其中該離子植入製程增加該第一裝置的第一源/汲極區的一蝕刻速率。
  4. 如請求項1之半導體裝置的製造方法，其中該第一裝置包括一N型系統單晶片(SOC)邏輯裝置或一P型系統單晶片邏輯裝置，且其中該第二裝置包括一N型靜態隨機存取記憶體(SRAM)裝置或一P型靜態隨機存取記憶體裝置。
  5. 如請求項2之半導體裝置的製造方法，其中該第一源/汲極部件在其上形成有該第一源/汲極部件的一第一鰭的一第一頂面上方延伸，且其中該第二源/汲極部件在其上形成有該第二源/汲極部件的一第二鰭的一第二頂面上方延伸。
  6. 如請求項1之半導體裝置的製造方法，更包括： 進行一第二微影和蝕刻製程，以同時在該第一裝置區域中形成用於一第三裝置的一第三源/汲極凹陷以及在該第二裝置區域中用於一第四裝置的一第四源/汲極凹陷； 其中該第三源/汲極凹陷的一第三深度大於該第四源/汲極凹陷的一第四深度。
  7. 如請求項1之半導體裝置的製造方法，其中該離子植入製程包括以不同的植入角度執行多個離子植入製程，且其中該第一源/汲極凹陷的一第一寬度大於該第二源/汲極的一第二寬度。
  8. 如請求項1之半導體裝置的製造方法，其中該離子植入製程更包括在該第二裝置區域的一部分中執行該離子植入製程，其中該第一微影和蝕刻製程同時形成該第一源/汲極凹陷、該第二源/汲極凹陷以及在第二裝置區域的該部分中用於一第三裝置的一第三源/汲極凹陷。
  9. 如請求項8之半導體裝置的製造方法，其中該第三源/汲極凹陷的一第三深度大於該第二源/汲極凹陷的該第二深度並且實質上等於該第一源/汲極凹陷的該第一深度。
  10. 一種半導體裝置的製造方法，包括： 在一記憶體裝置區域或一邏輯裝置區域中執行一離子植入製程以調整該記憶體裝置區域內的一第一源/汲極區域或該邏輯裝置區域內的一第二源/汲極區域之一的一蝕刻速率；以及 同時蝕刻該第一源/汲極區以形成用於一第一記憶體裝置的一第一源/汲極凹陷且蝕刻該第二源/汲極區以形成用於一第一邏輯裝置的一第二源/汲極凹陷；以及 在該第一源/汲極凹陷內形成一第一源/汲極部件且在該第二源/汲極凹陷內形成一第二源/汲極部件； 其中該第一源/汲極部件的一第一深度不同於該第二源/汲極部件的一第二深度。
  11. 如請求項10之半導體裝置的製造方法，其中在該記憶體裝置區域中執行該離子植入製程，且其中降低該第一源/汲極區域的該蝕刻速率。
  12. 如請求項10之半導體裝置的製造方法，其中將在該邏輯裝置區域中執行該離子植入製程，且其中增加該第二源/汲極區域的該蝕刻速率。
  13. 如請求項10之半導體裝置的製造方法，其中該第一源/汲極部件的該第一深度小於該第二源/汲極部件的該第二深度。
  14. 如請求項10之半導體裝置的製造方法，其中該離子植入製程包括以不同的植入角度執行多個離子植入製程，且其中該第一源/汲極部件的一第一寬度不同於該第二源/汲極部件的一第二寬度。
  15. 如請求項10之半導體裝置的製造方法，其中該第一記憶體裝置包括一N型靜態隨機存取記憶體(SRAM)裝置或一P型靜態隨機存取記憶體裝置，且其中該第一邏輯裝置包括一N型系統單晶片(SOC)邏輯裝置或一P型系統單晶片邏輯裝置。
  16. 一種半導體裝置，包括： 一基板，包括一第一裝置區域和一第二裝置區域； 一第一閘極結構設置在該第一裝置區域中，以及一第二閘極結構設置在該第二裝置區域中；以及 一第一源/汲極部件與該第一閘極結構相鄰設置，以及一第二源/汲極部件與該第二閘極結構相鄰設置； 其中該第一源/汲極部件的一第一頂面和該第二源/汲極部件的一第二頂面實質上為齊平； 其中該第一源/汲極部件的一第一底面與該第一頂面相距一第一距離；以及 其中該第二源/汲極部件的一第二底面與該第二頂面相距一第二距離，該第二距離大於該第一距離。
  17. 如請求項16之半導體裝置，其中該第一裝置區域包括一靜態隨機存取記憶體(SRAM)裝置區域，且其中該第二裝置區域包括一系統單晶片(SOC)邏輯裝置區域。
  18. 如請求項16之半導體裝置，其中該第一源/汲極部件和該第二源/汲極部件包括一N型源/汲極部件或一P型源/汲極部件。
  19. 如請求項16之半導體裝置，其中該第一源/汲極部件的一第一寬度小於該第二源/汲極部件的一第二寬度。
  20. 如請求項16之半導體裝置，更包括： 一第三源/汲極部件，與該第一裝置區域中的一第三閘極結構相鄰設置； 其中該第三源/汲極部件的一第三頂面與該第一頂面和該第二頂面實質上齊平；以及 其中該第三源/汲極部件的一第三底面與該第三頂面相距該第二距離。
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