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CN106816471A - 多栅极元件 - Google Patents

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CN106816471A
CN106816471A CN201610937203.2A CN201610937203A CN106816471A CN 106816471 A CN106816471 A CN 106816471A CN 201610937203 A CN201610937203 A CN 201610937203A CN 106816471 A CN106816471 A CN 106816471A
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CN
China
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layer
gate
nanowire
epitaxial
nanowires
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Application number
CN201610937203.2A
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江国诚
黄靖方
卡罗司·迪亚兹
王志豪
谢文兴
梁英强
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Abstract

一种多栅极元件，包含设置于基板上的源极/漏极特征。源极/漏极特征包含第一纳米线、设置于第一纳米线上的第二纳米线、设置于第一纳米线及第二纳米线上的包覆层以及自第一纳米线延伸至第二纳米线的间隔层。元件亦包含直接设置于源极/漏极特征上的导电特征，以使得导电特征实体接触包覆层及间隔层。

Description

多栅极元件
技术领域
本发明实施例是关于一种半导体元件及其制造方法。
背景技术
电子工业经历对于能同时支持大量日益复杂及深奥的功能的更小且更快电子元件的需求不断增加。因此，半导体工业中存在持续制造低成本、高效能以及低功率的集成电路(integrated circuit；IC)的趋势。迄今为止，此等目标已主要通过缩小半导体IC尺寸(例如，最小特征尺寸)从而改良生产效率及降低相关费用而得以实现。然而，此缩小已对半导体制造制程引入增加的复杂性。因此，半导体IC及元件中的持续进步的实现需要半导体制造制程及技术的相似进步。
近来，已引入多栅极元件来尝试通过增加栅极-通道耦合改良栅极控制，降低开路电流以及降低短通道效应(short-channel effects；SCE)。已引入的一种此类多栅极元件是环绕式栅极(gate-all-around；GAA)晶体管。GAA元件因栅极结构而得名，此栅极结构能围绕通道区域而延伸，在两个或四个侧面上提供接取至通道。GAA元件与已知互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)制程相容且其结构容许GAA元件大幅缩小同时维持栅极控制并减轻SCE。在已知制程中，GAA元件在硅纳米线中提供通道。然而，GAA特征围绕纳米线的制造的整合可具有挑战的。举例而言，尽管现行方法在许多方面已令人满意，但仍需要继续改良。
发明内容
根据本发明的多个实施例，一种多栅极元件包含源极/漏极特征以及导电特征。源极/漏极特征设置于基板上。源极/漏极特征包含第一纳米线、设置于第一纳米线上的第二纳米线、设置于第一纳米线及第二纳米线上的包覆层以及自第一纳米线延伸至第二纳米线的间隔层。元件亦包含源极/漏极特征上直接设置的导电特征，以使得此导电特征与包覆层及间隔层实体接触。
附图说明
图1是根据本揭示案的一或更多个态样的多栅极元件或其部分的制造方法的流程图，包含栅极下方的隔离区；
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12A是根据图1的制造方法的态样的元件200的实施例的等角视图；
图12B是根据图1的制造方法的态样的元件200的实施例沿着图12A的线A-A所绘制的剖面图；
图12C是根据图1的制造方法的态样的元件200的实施例沿着图12A的线B-B所绘制的剖面图；
图13A是根据图1的制造方法的态样的元件200的实施例的等角视图；
图13B是根据图1的制造方法的态样的元件200的实施例沿着图13A的线A-A所绘制的剖面图；
图13C是根据图1的制造方法的态样的元件200的实施例沿着图13A的线B-B所绘制的剖面图；
图14A是根据图1的方法的态样的元件200的实施例的等角视图；
图14B及图14D是根据图1的制造方法的态样的元件200的实施例沿着图14A的线A-A所绘制的剖面图；
图14C及图14E是根据图1的制造方法的态样的元件200的实施例沿着图14A的线B-B所绘制的剖面图；
图15、图16、图17、图18、图19、图20、图21、图22、图23A、图23B是根据图1的制造方法的态样的元件200的实施例的等角视图；
图23C及图23F是根据图1的制造方法的态样的元件200的实施例沿着图23B的线BB-BB所绘制的剖面图；
图23D及图23G是根据图1的制造方法的态样的元件200的实施例沿着图23B的线A-A所绘制的剖面图；
图23E及图23H是根据图1的制造方法的态样的元件200的实施例沿着图23B的线B-B所绘制的剖面图；
图24是根据本揭示案的一或更多个态样制造多栅极元件或其部分的另一制造方法的流程图；
图25、图26、图27、图28、图29A是根据图24的制造方法的态样的元件200的实施例的等角视图；
图29B及图29E是根据图24的制造方法的态样的元件200的实施例沿着图29A的线BB-BB所绘制的剖面图；
图29C及图29F是根据图24的制造方法的态样的元件200的实施例沿着图29A的线A-A所绘制的剖面图；
图29D及图29G是根据图24的制造方法的态样的元件200的实施例沿着图29A的线B-B所绘制的剖面图。
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实例以简化本揭示案。当然，此等实例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭示案可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个部件或特征与另一部件(或多个部件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可类似解读本文所使用的空间相对性描述词。
亦应注意本揭示案以多栅极晶体管的形式呈现实施例。多栅极晶体管包含栅极结构形成于通道区域的至少两个侧面上的彼等晶体管。此等多栅极元件可包含P型金属氧化物半导体元件或N型金属氧化物半导体多栅极元件。可呈现具体的实例且基于其鳍状结构此等实例在本文中被称作鳍式场效晶体管(Fin Field-Effect Transistor；FINFET)。本文亦呈现的是称作环绕式栅极(gate-all-around；GAA)元件的多栅极晶体管的类型的实施例。GAA元件包含在通道区域(例如，围绕通道区域的部分)的四个侧面上形成的具有栅极结构或其部分的任何元件。本文呈现的元件亦包含具有在纳米线通道(多个纳米线通道)、条形通道(多个条形通道)，及/或其他适当通道型态中设置的通道区域的实施例。本文呈现的是可具有与单一邻接栅极结构相关联的一或更多个通道区域(例如，纳米线)的元件的实施例。然而，一般技术人员将意识到本文所描述的教示适用于单一通道(例如，单一纳米线)或任何数目的通道。
图1是半导体的制造方法100的流程图，包含制造多栅极元件。多栅极元件指的是具有至少一些栅极材料设置于元件的至少一通道的多个侧面上的元件(例如，半导体晶体管)。在一些实例中，多栅极元件指的是具有栅极材料设置于元件的至少一通道的至少四个侧面的GAA元件。通道区域指的是“纳米线”，此“纳米线”包含各种几何形状(例如，圆柱状、条状)及各种尺寸的通道区域。
图2-图11、图12A-图14A、图15-图22、图23A及图23B是根据图1的制造方法100的各个阶段的半导体元件200的实施例的等角视图。图12B-图12C、图13B-图13C、图14B-图14E及图23C-图23H是根据图1的制造方法100的各个阶段的半导体元件200的实施例的与上文列出的各自等角视图相对应的横截面图。与本文所讨论的其他方法实施例及示例性元件一样，应了解半导体元件200的部分可由互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor；CMOS)技术处理流程制造，且因此本文仅简略描述一些制程。此外，示例性半导体元件可包含各种其他元件及特征，诸如例如额外晶体管、双极性接面晶体管、电阻器、电容器、电感器、二极管、熔断器、静态随机存取记忆体(static random accessmemory；SRAM)及/或其他逻辑电路等等的其他类型元件，然出于对本揭示案的发明观念的更好地理解而进行简化。在一些实施例中，示例性元件包含多个半导体元件(例如，晶体管)，包含可互相连接的p型场效晶体管(p-type field effect transistors；PFET)、n型场效晶体管(n-type field effect transistors；NFET等等。
参考图1及图2，制造方法100于步骤102开始时施加防冲穿(anti-punch through；APT)布植212至基板210。在一些实施例中，基板210可为诸如硅基板的半导体基板。基板210可包含各种层，包含形成于半导体基板上的导电层或绝缘层。如技术领域中所已知，基板210可取决于设计需求包含各种掺杂组态。举例而言，可在区域中的基板210上形成设计用于不同元件类型(例如，NFET、PFET)的不同的掺杂分布(例如，n井、p井)。适当掺杂可包含掺杂剂的离子布植及/或扩散制程。基板210通常具有插入提供不同元件类型的区域的隔离特征(例如，浅沟槽隔离(shallow trench isolation；STI)特征)。基板210亦可包含诸如锗、碳化硅(SiC)、硅锗(SiGe)，或金刚石的其他半导体。或者，基板210可包含复合半导体及/或合金半导体。此外，基板210视情况可包含磊晶层(epitaxial layer)，可经应变以获得效能增强，可包含硅绝缘体(silicon-on-insulator；SOI)结构，及/或具有其他适当增强特征。
举例而言可在元件的通道区域下的区域中执行APT布植212，以防止冲穿或非所欲的扩散。在一些实施例中，执行第一光微影(光)步骤以图案化P型APT区域及执行第二光步骤以图案化N型APT区域。举例而言，在一些实施例中，执行第一光步骤可包含：在基板210上形成光阻剂层(抗蚀剂)；使抗蚀剂与图案(例如，P型APT布植遮罩)接触；执行曝露后烘烤制程；以及显影抗蚀剂以形成图案化抗蚀剂层。举例而言，经由离子布植制程布植以形成P型APT区域的P型掺杂剂可包含硼、铝、镓、铟，及/或其他P型受体材料。随后，在一些实施例中，可执行第二光步骤，其中第二光步骤可包含：在基板210上形成抗蚀剂层；使抗蚀剂与图案(例如，N型APT布植遮罩)接触；执行曝露后烘烤制程；以及显影抗蚀剂以形成图案化抗蚀剂层。举例而言，经由离子布植制程布植进入N型APT区域的N型掺杂剂可包含砷、磷、锑，或其他N型供体材料。此外，在各种实施例中，APT布植可具有(例如)在约1x1018cm-3与1x1019cm-3之间的高浓度掺杂剂。在一些实施例中，如下文所述，由于在APT布植的基板上存在后续形成的隔离层，可有利地使用高浓度APT掺杂剂，此隔离层可用作掺杂剂扩散阻障层。
参考图1及图3，制造方法100接着进行至步骤104，其在APT布植的基板210上形成磊晶堆叠310。磊晶堆叠310包含由第二组合物的第二磊晶层316插入的第一组合物的第一磊晶层314。第一组合物及第二组合物可不同或可相同。在一实施例中，第一磊晶层314由SiGe组成，第二磊晶层316由硅组成。然而，包含彼等提供用于具有不同氧化速率的第一组合物及第二组合物的其他实施例是可能的。举例而言，在各种实施例中，第一磊晶层314具有第一氧化速率，而第二磊晶层316具有小于第一氧化速率的第二氧化速率。在一些实施例中，第一磊晶层314包含SiGe，而第二磊晶层316包含硅(Si)。第二磊晶层316的Si氧化速率小于第一磊晶层314的SiGe氧化速率。在随后的氧化制程期间，如下文所讨论，第一磊晶层314部分可完全氧化，而第二磊晶层316可不氧化，或在一些实施例中仅略微氧化(例如，侧壁)。
应注意，在随后制程步骤中为便于参考，磊晶层314A表示最底部磊晶层。然而，在实施例中，磊晶层314A与第一磊晶层314是实质相似的材料。在实施例中，磊晶层314A是SiGe，而第一磊晶层314亦可为SiGe。在其他实施例中，磊晶层314A具有不同于第一磊晶层314及/或第二磊晶层316的组成。磊晶层314A的厚度可大于上覆第一磊晶层314的厚度。
亦应注意，在随后制程步骤中为便于参考，磊晶层316A表示最顶部磊晶层。然而，在实施例中，磊晶层316A与第二磊晶层316是实质相似的材料。在一些实施例中，磊晶层316A的厚度可大于第二磊晶层316的厚度，以在随后蚀刻制程期间补偿厚度损耗。在一实施例中，磊晶层316A的厚度比第二磊晶层316的厚度大5nm至15nm。
第二磊晶层316/磊晶层316A或其部分可形成多栅极元件200的通道区域。举例而言，第二磊晶层316/磊晶层316A可被称为用于形成多栅极元件200(诸如GAA元件)的通道区域的“纳米线”。此等“纳米线”亦用于形成如下所述的多栅极元件200的源极/漏极特征的部分。“纳米线”包含形状为圆柱状以及其他构型(诸如，条状)的半导体层。下文进一步讨论用以界定元件的一个通道或多个通道的第二磊晶层316/磊晶层316A的用途。
应注意，图3图示第一磊晶层314(包含314A)及纳米线316(包含316A)的每一者的五层，此仅便于说明且并非意欲为限制。应了解，可在磊晶堆叠310中形成任何数目的磊晶层，层的数目取决于元件200的所欲通道区域的数目。在一些实施例中，纳米线316(包含316A)的数目在2与10之间。
在一些实施例中，第一磊晶层314具有约2纳米(nm)至约6nm的范围的厚度。第一磊晶层314的厚度是实质均匀的。在一些实施例中，磊晶层314A具有大约8至15nm的厚度而其上的第一磊晶层314每一者具有范围从约2nm至约6nm的厚度。在一些实施例中，纳米线316具有范围从约6nm至约12nm的厚度(直径)。在一些实施例中，纳米线316/316A的厚度是实质均匀的。如下文更详细描述地，纳米线316/316A的每一者可用作随后形成的多栅极元件的通道区域并基于元件效能考虑而选择其厚度。第一磊晶层314/314A可用以界定随后形成的多栅极元件的相邻通道区域(多个通道区域)之间的缝隙距离并基于元件效能考虑而选择其厚度。
举例而言，磊晶堆叠310层的磊晶生长可由分子束磊晶(molecular beamepitaxy；MBE)制程、金属有机化学气相沉积(metal organic chemical vapordeposition；MOCVD)制程，及/或其他适当磊晶生长制程形成。在一些实施例中，磊晶生长层，诸如纳米线316/316A，包含与基板210相同的材料。在一些实施例中，第一磊晶层314/314A及纳米线316/316A包含不同于基板210的材料。如上所陈述，在至少一些实例中，第一磊晶层314/314A包含磊晶生长硅锗(SiGe)层及纳米线316/316A包含磊晶生长硅(Si)层。在一些实施例中，磊晶层314A亦为SiGe。或者，在一些实施例中，第一磊晶层314/314A及纳米线316/316A的任一者可包含其他材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟，及/或锑化铟；合金半导体，诸如SiGe、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化镓铟(InGaAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP)，或其组合。如所讨论，可基于提供不同氧化作用、蚀刻选择性特性选择第一磊晶层314/314A及纳米线316/316A的材料。在各种实施例中，第一磊晶层314/314A及纳米线316/316A是实质不含掺杂剂(亦即，具有约0cm-3至约1x1017cm-3的外部的掺杂剂浓度)的，其中举例而言，在磊晶生长制程期间不执行刻意的掺杂。
亦如图3的实例中图示，可在磊晶堆叠310上形成硬遮罩(hard mask；HM)层320。在一些实施例中，HM层320包含氧化层326(例如，可包含SiO2的衬垫氧化层)及形成于氧化层325上的氮化物层326(例如，可包含Si3N4的衬垫氮化物层)。在一些实例中，HM层320包含热生长氧化物、化学气相沉积(chemical vapor deposition；CVD)所沉积的氧化物，及/或原子层沉积(atomic layer deposition；ALD)所沉积的氧化物。在一些实施例中，HM层320包含由CVD及/或其他适当技术沉积的氮化物层。如下所讨论，HM层320可用于保护基板210及/或磊晶堆叠310的部分及/或用于界定图案(例如，鳍状部件)。
参考图1及图4，制造方法100进行至步骤106，此处形成多个自基板210延伸的鳍410。在各种实施例中，鳍410的每一者包含由基板210形成的基板部分，包含磊晶层314/314A及316/316A的磊晶堆叠310的磊晶层的每一者的部分，以及自HM层320的HM层部分。
可使用包含光微影制程及蚀刻制程的适当制程制造鳍410。光微影制程可包含：在基板210(例如，在图3的HM层320上)上形成光阻剂层；使抗蚀剂与图案接触；执行曝露后烘烤制程；以及显影抗蚀剂以形成包含抗蚀剂的遮罩部件。在一些实施例中，可使用电子束(e-beam)微影术制程执行图案化抗蚀剂以形成遮罩部件。随后可使用遮罩部件以保护基板210的区域及在其上形成的层，而蚀刻制程经由HM层320、经由磊晶堆叠310在未保护区域中形成沟槽414并进入基板210中，从而剩下多个延伸的鳍410。可使用干式蚀刻(例如，活性离子蚀刻)、湿式蚀刻，及/或其组合来蚀刻沟槽414。
亦可使用在基板上形成鳍的方法的许多其他实施例，举例而言包含：界定鳍区域(例如，通过遮罩或隔离区域)以及以鳍410的形式磊晶生长磊晶堆叠310。在一些实施例中，形成鳍410可包含修整制程以减少鳍410的宽度。修整制程可包含湿式蚀刻制程及/或干式蚀刻制程。
参考图1及图5，制造方法100进行至步骤108，此处执行氧化制程以在鳍部件内形成隔离区域。元件200曝露于完全氧化多个鳍410的每一者的磊晶层部分314A的氧化制程。磊晶层部分314A转换至氧化层510，此氧化层510提供隔离区域/层。在一些实施例中，氧化层510具有范围约5至约25纳米(nm)的厚度。在一实施例中，氧化层510可包含硅锗氧化物(SiGeOx)。
氧化制程可包含形成及图案化各种遮罩层，以使得氧化可经控制在磊晶层314A。在其他实施例中，归因于磊晶层314A的组成氧化制程是选择性的氧化。在一些实例中，可通过使元件200曝露于湿式氧化制程、干式氧化制程及/或其组合来执行氧化制程。在至少一些实施例中，在约1大气压力下，在约400℃至约600℃的温度范围内使用水汽或水蒸气作为氧化剂使元件200曝露于湿式氧化制程历时约0.5小时至约2小时。应注意，本文提供的氧化制程条件仅为示例性，且并不意欲为限制。
如上所述，在一些实施例中，第一磊晶层部分314A可包含具有第一氧化速率的材料，及第二磊晶层316/316A可包含具有第二氧化速率的材料，第二氧化速率小于第一氧化速率。举例而言，在第一磊晶层部分314A包含SiGe，及第二磊晶层部分316/316A包含Si的实施例中，更快的SiGe氧化速率(亦即，如与Si相比较)确保SiGe层(亦即，磊晶层部分314A)变成完全氧化同时尽可能降低或消除其他磊晶层316/316A的氧化。应理解，上文讨论的多种材料的任一者可经选择用于提供不同适当氧化速率的第一磊晶层部分及第二磊晶层部分的每一者。
鳍410的每一者的所得氧化层510可用作先前布植进基板210的APT掺杂剂的扩散阻障层，且APT掺杂剂可存在于氧化层510紧邻下方的基板210中。因此，在各种实施例中，氧化层510防止APT掺杂剂在基板部分210内进行扩散，例如扩散至上覆纳米线316/316A，此纳米线316/316A用作随后形成的多栅极元件的通道区域。在一些实施例中，氧化层510称作隔离区域。在其他实施例中，省去氧化层510。
参考图1及图6，制造方法100进行至步骤110，此处在鳍410之间形成浅沟槽隔离(STI)特征610。举例而言，在一些实施例中，在基板210上首先沉积介电层，使用介电材料填充沟槽414。在一些实施例中，介电层可包含二氧化硅(SiO2)、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低K介电质、其组合，及/或其他适当材料。在各种实例中，可通过CVD制程、低压CVD(SACVD)制程、可流动CVD制程、ALD制程、物理气相沉积(physical vapor deposition；PVD)制程，及/或其他适当制程来沉积介电层。在一些实施例中，在介电层沉积之后，举例而言，元件200可经退火以改良介电层品质。在一些实施例中，介电层(及随后形成的STI特征610)可包含多层结构，举例而言，具有一或更多个衬垫层。
在形成STI特征610中，在沉积介电层之后，例如通过化学机械研磨(chemicalmechanical polishing；CMP)制程使沉积的介电材料变薄且变平坦化。CMP制程可平坦化介电层的顶表面。在一些实施例中，用于平坦化元件200的顶表面的CMP制程亦可用以自多个鳍410的每一者移除HM层320。在一些实施例中，在移除HM层320期间可移除磊晶层316A的部分。如上所述，具有较大厚度的磊晶层316A可补偿厚度损耗且缓和制程限制。在一些实施例中，通过使用适当蚀刻制程(例如，干式蚀刻或湿式蚀刻)来交替执行HM层320的移除。
在一些实施例中，在形成STI特征610之前，在鳍410上形成覆盖层605以在形成STI特征610期间保护鳍410不受氧化作用。覆盖层605可包含氮化硅、碳化硅，及/或其他适当材料。可通过CVD、ALD、PVD，及/或其他适当制程来沉积覆盖层605。
参考图1及图7，制造方法100进行至步骤112，此处凹陷STI特征610而形成STI特征610'，插入鳍410以提供在凹陷的STI特征610'上延伸的鳍410。在一些实施例中，凹陷制程可包含干式蚀刻制程、湿式蚀刻制程，及/或其组合。在一些实施例中，凹陷深度经控制(例如，通过控制蚀刻时间)以便产生鳍410的曝露的上方部分的所欲高度，此鳍410被称作鳍410'。此高度曝露磊晶堆叠310的每一层。尽管图7图示经凹陷的STI特征610'的凹槽与隔离区域510的顶表面实质共面。然在其他实施中，经凹陷的STI特征610'可不与隔离区域(即氧化层510)的顶表面实质共面。
参考图1及图8，制造方法100进行至步骤114，此处在鳍410'上形成虚设介电层620。在一些实施例中，虚设介电层620可包含SiO2、氮化硅、高K介电材料及/或其他适当材料。在各种实例中，可通过CVD制程、低压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程，及/或其他适当制程来沉积虚设介电层620。举例而言，可使用虚设介电层620以防止后续处理(例如，虚设栅极堆叠的后续形成)对鳍410'造成损坏。
参考图1及图9，制造方法100进行至步骤116，此处形成栅极堆叠710。在实施例中，栅极堆叠710是虚设(牺牲)栅极堆叠且将在元件200的后续处理阶段由最终栅极堆叠所替换。具体言之，在随后处理阶段通过如下讨论的高K值介电层(HK)及金属栅极(MG)来替换虚设栅极堆叠710。在一些实施例中，虚设栅极堆叠710形成于基板210上并至少部分沉积于鳍410'上。下伏虚设栅极堆叠710的鳍410'的部分可被称作通道区域720。虚设栅极堆叠710亦可界定鳍410'的源极/漏极(Source/Drain；S/D)区域730，举例而言，通道区域720相邻及相对侧上的鳍410'的区域。
在一些实施例中，虚设栅极堆叠710包含虚设介电层620、电极层714，以及可包含多个层(例如，氧化层718及氮化物层719)的硬遮罩716。在一些实施例中，虚设介电层620不包含于虚设栅极堆叠710中，例如，在虚设栅极堆叠710沉积之前移除此虚设介电层620。在一些实施例中，除了虚设介电层620之外或代替虚设介电层620，额外的虚设栅极介电层包含于栅极堆叠中。在一些实施例中，虚设栅极堆叠710是由各种制程步骤形成，诸如层沉积、图案化、蚀刻，以及其他适当处理步骤。示例性层沉积制程包含CVD(包含低气压CVD以及等离子增强CVD)、PVD、ALD、热氧化、电子束蒸发，或其他适当沉积技术，或其组合。例如在形成栅极堆叠中，图案化制程包含微影术制程(例如，光微影法或电子束微影术)，此微影术制程可还包含光阻抗蚀剂涂覆法(例如，旋涂式涂覆法)、软式烘烤、遮罩对齐、曝露、曝露后烘烤、光阻剂显影、清洗、干燥(例如，旋转干燥及/或硬式烘烤)，其他适当微影术技术，及/或其组合。在一些实施例中，蚀刻制程可包含干式蚀刻(例如，RIE蚀刻)、湿式蚀刻，及/或其他蚀刻方法。
如上所指示，虚设栅极堆叠710可包含额外栅极介电层。举例而言，虚设栅极堆叠710可包含氧化硅。代替地或额外地，虚设栅极堆叠710的栅极介电层可包含氮化硅、高K值介电质材料或其他适当材料。在一些实施例中，电极层714可包含多晶硅(polysilicon)。在一些实施例中，硬遮罩716包含诸如衬垫氧化层的氧化层718，此氧化层718可包含SiO2。在一些实施例中，硬遮罩716包含诸如衬垫氮化层的氮化物层719，此氮化物层719可包含Si3N4、氧氮化硅及/或碳化硅。
再次参考图9，在一些实施例中，在形成虚设栅极710之后，自S/D区域730移除虚设介电层620。蚀刻制程可包含湿式蚀刻、干式蚀刻，及/或其组合。在当前的实施例中，选择蚀刻制程以选择性蚀刻虚设介电层620而不会实质蚀刻鳍410'、硬遮罩716及虚设栅极堆叠710。
参考图1及图10，制造方法100进行至步骤118，此处在基板210上形成间隔层820。间隔层820可为在基板210上，包含在S/D区域730中的鳍410'的曝露部分上形成的保形的介电层。间隔层820可在虚设栅极堆叠710的侧壁上形成间隔部件。间隔层820可包含介电质材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅、SiCN薄膜、碳氧化硅(SiOCN)薄膜，及/或其组合。在一些实施例中，间隔层820包含多个层，诸如主间隔墙壁、衬垫层，及类似。举例而言，可通过使用制程(诸如，CVD制程、低压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程，或其他适当制程)在虚设栅极堆叠710上沉积介电质材料来形成间隔层820。在某些实施例中，沉积后执行回蚀(例如，非均质地)介电质材料。
参考图1及图11，制造方法100进行至步骤120，此处回蚀间隔层820。在当前实施例中，回蚀间隔层820以曝露S/D区域730中的鳍410'的部分。间隔层820可保留于虚设栅极结构710的侧壁上形成间隔部件，同时间隔层820自虚设栅极堆叠710的顶表面移除。在一些实施例中，间隔层820的回蚀可包含湿式蚀刻制程、干式蚀刻制程、多步骤蚀刻制程，及/或其组合。在一些实施例中，可在蚀刻间隔层820期间移除磊晶层316A的部分。如上所述，具有较大厚度的磊晶层316A可补偿厚度损耗且缓和制程限制。
参考图1、图12A、图12B及图12C，制造方法100进行至步骤122，此处自S/D区域730移除第一磊晶层314。图12A至图12C图示代替磊晶层314(图11)的缝隙830。在当前实施例中，保留通道区域720中的第一磊晶层314。缝隙830可用周边环境(例如，空气、N2)填充。在实施例中，可通过选择性湿式蚀刻制程移除第一磊晶层314。在一些实施例中，选择性湿式蚀刻包含APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，选择性移除包含SiGe氧化作用，随后进行SiGeOx移除。举例而言，氧化作用可由O3清洁提供及随后通过诸如NH4OH蚀刻剂移除SiGeOx。在实施例中，第一磊晶层314是SiGe，而第二磊晶层316/316A是容许选择性移除第一磊晶层314的硅。应注意，如随附附图中所图示的，归因于第一磊晶层314的移除制程，第二磊晶层316/316A(例如，纳米线)具有实质圆形形状(例如，圆柱状)。
参考图1、图13A、图13B及图13C，制造方法100进行至步骤124，此处在基板210上形成内部间隔层840，包含环绕在S/D区域730中的第二磊晶层316/316A的每一者上。内部间隔层840可填充上述步骤118中的磊晶层314的移除所提供的缝隙830。内部间隔层840可包含氧化硅、氮化硅，及/或其他适当材料。在一些实施例中，内部间隔层840与图10相关的上文讨论的间隔层820在许多方面相似地形成。
再次参考图1、图14A、图14B及图14C，制造方法100进行至步骤126，此处回蚀此内部间隔层840。在当前实施例中，回蚀内部间隔层840以曝露S/D区域730中的鳍410'的部分，并在通道区域720中自虚设栅极堆叠710移除此内部间隔层840。内部间隔层840自磊晶堆叠310的顶表面及侧表面移除，但此内部间隔层840在S/D区域730中保持插入及设置于磊晶堆叠310的第二磊晶层316/316A下方。在一些实施例中，通过湿式蚀刻制程、干式蚀刻制程、多步骤蚀刻制程，及/或其组合来移除内部间隔层840。
或者，在一些实施例中，回蚀内部间隔层840以使得此内部间隔层840如图14D及图14E所示自大部分S/D区域移除。S/D区域730中的剩余的内部间隔层840将在随后的最终栅极形成期间提供蚀刻终止层。图14D及图14E图示代替磊晶层314的缝隙830，此缝隙830是由周边环境(例如，空气、N2)填充。
再次参考图1及图15，制造方法100进行至步骤128，此处在S/D区域730中形成S/D特征850。可通过执行磊晶生长制程形成S/D特征850，此磊晶生长制程提供包覆磊晶堆叠310的磊晶材料。在一些实施例中，通过在纳米线316/316A上磊晶生长半导体材料855来形成S/D特征850。换言之，磊晶包覆层855是围绕纳米线316/316A而形成，此纳米线316/316A具有插入并设置于纳米线316/316A下方的内部间隔层840，此指的是围绕纳米线形成“包覆层”。
对于其中内部间隔层840自S/D区域730(如图14D至图14E所示)的大部分移除的情况，磊晶包覆层855填充S/D区域730中的缝隙830。
在各种实施例中，磊晶包覆层855可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP，及/或其他适当材料。在一些实施例中，可在磊晶制程期间原位掺杂磊晶包覆层855。举例而言，在一些实施例中，磊晶包覆层855可掺杂硼。在一些实施例中，磊晶包覆层855可掺杂碳以形成Si:C源极/漏极(S/D)特征、掺杂磷以形成Si:P S/D特征，或掺杂碳和磷以形成SiCPS/D特征。在实施例中，纳米线316/316A是硅，而磊晶包覆层855亦为硅。在一些实施例中，纳米线316/316A及磊晶包覆层855可包含相似材料，但为不同掺杂。在其他实施例中，纳米线316/316A包含第一半导体材料，磊晶包覆层855包含不同于第一半导体材料的第二半导体。
在一些实施例中，磊晶包覆层855并不是原位掺杂的，且举例而言，而是执行布植制程以掺杂磊晶包覆层855。如上所述，保持存在于栅极堆叠710下方的隔离区域510阻碍所布植掺杂剂的潜在非所欲的扩散。
因此，与虚设栅极堆叠710相关的S/D特征850包含纳米线316/316A及/或磊晶生长材料855。来自内部间隔层840的介电质材料插入纳米线316/316A。纳米线316/316A的每一者延伸至通道区域，从而形成多通道、多S/D区域元件。
参考图1及图16，制造方法100进行至步骤130，此处在基板210上形成接触蚀刻终止层(contact etch stop layer；CESL)860。在一些实施例中，CESL 860包含氮化硅层、氧化硅层、氧氮化硅层，及/或技术领域中已知的其他材料。CESL 860可由PECVD制程，及/或其他适当沉积制程或氧化制程形成。
参考图1及图17，制造方法100进行至步骤132，此处在基板210上形成间层介电质(inter-layer dielectric；ILD)层910。在某些实施例中，在形成ILD层910之后，移除虚设栅极堆叠710(如下所讨论)。在一些实施例中，ILD层910包含材料，诸如四乙氧基硅烷(TEOS)氧化物、未掺杂的硅酸盐玻璃，或诸如硼磷硅玻璃(BPSG)、氟硅酸盐玻璃(FSG)、磷硅玻璃(PSG)、硼硅(酸盐)玻璃(BSG)的掺杂的氧化硅，及/或其他适当介电质材料。可通过PECVD制程或其他适当沉积技术沉积ILD层910。在一些实施例中，在形成ILD层910之后，半导体元件200可遭受高热预算制程以退火ILD层。如上所述，在此高热预算处理期间隔离区域510阻碍一些APT掺杂剂从基板区域内潜在扩散至元件通道区域。
在一些实例中，在沉积ILD层910之后，可执行平坦化制程以曝露虚设栅极堆叠710的顶表面。举例而言，平坦化制程包含CMP制程，此CMP制程移除上覆虚设栅极堆叠710的ILD层910的部分及平坦化半导体元件200的顶表面。此外，CMP制程可移除上覆虚设栅极堆叠710的硬遮罩716，以曝露电极层714，诸如多晶硅电极层。
参考图1及图18，制造方法100进行至步骤134，此处移除先前形成的剩余虚设栅极堆叠710以在通道区域720中形成栅极沟槽920。如下所述，可随后在栅极沟槽920中形成最终栅极结构(例如，包含高K值介电层及金属栅极)。虚设栅极堆叠特征710的移除可使用诸如选择性湿式蚀刻、选择性干式蚀刻，或其组合的选择性蚀刻制程来执行。
参考图1及图19，制造方法100进行至步骤136，其是自栅极沟槽920中的鳍410'移除虚设介电层620及第一磊晶层314。虚设介电层620在许多方面类似于图9相关的上文讨论的蚀刻制程而进行移除。第一磊晶层314在许多方面类似于图12A至图12C相关的上文讨论的蚀刻制程而进行移除。因此，第二磊晶层316/316A(纳米线)曝露于栅极沟槽920中。应注意，在步骤134的临时处理阶段期间，在通道区域(例如，磊晶层316/316A之间的缝隙830)中的相邻纳米线之间提供缝隙830。用周边环境条件(例如，空气、氮气等等)填充缝隙830。亦应注意，如随附图式中所示的，归因于虚设氧化物移除及/或高K值介电质沉积制程，第二磊晶层316/316A(例如，纳米线)具有实质圆形形状(例如，圆柱状)。
前面已经提及，对于内部间隔层840自S/D区域730的大部分移除但保留于S/D区域730中对通道区域720(如图14D至图14E所示)封闭的部分中的情况，内部间隔层840用作蚀刻终止层以在移除栅极沟槽920中的第一磊晶层314期间保护S/D特征850的磊晶包覆层855。
参考图1及图20，制造方法100进行至步骤138，此处在栅极沟槽920内形成最终栅极堆叠1010，包含环绕纳米线316/316A。最终栅极结构可为多栅极晶体管的栅极。最终栅极结构可为高K值/金属栅极堆叠，然而其他组成是可能的。在一些实施例中，最终栅极结构形成与多通道相关的栅极，此等多通道是由通道区域720中的多个纳米线(现在其间具有缝隙830)提供。在当前实施例中，高K值/金属栅极(HK/MG)堆叠1010是形成于栅极沟槽920中。在各种实施例中，HK/MG堆叠1010包含界面间层1012(未图示)、界面间层1012上形成的高K值栅极介电层1014，及/或高K值栅极介电层1014上形成的金属层1016。如本文所用及所述，高K值栅极介电质包含具有高介电常数的介电质材料，例如，大于热氧化硅的介电常数(～3.9)。高K值/金属栅极堆叠1010内使用的金属层1016可包含金属、金属合金，或金属硅化物。此外，HK/MG堆叠1010的形成可包含沉积，以形成各种栅极材料、一或更多个衬垫层，及一或更多个CMP制程以移除过多的栅极材料以及从而平坦化半导体元件200的顶表面。
在一些实施例中，界面间层1020包含介电质材料，诸如氧化硅(SiO2)、HfSiO，或氧氮化硅(SiON)。界面间层1012可由化学氧化作用、热氧化作用、ALD、CVD，及/或其他适当方法形成。HK/MG堆叠1010的栅极介电层1014可包含高K值介电层，诸如二氧化铪(HfO2)。或者，HK/MG堆叠1010的栅极介电层1014可包含其他高K值介电质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)，其组合，或其他适当材料。高K值栅极介电层1014可由ALD、PVD、CVD、氧化作用，及/或其他适当方法形成。
HK/MG堆叠1010的金属层1016可包含单层结构或代替地多层结构，诸如具有用以增强元件效能(功函数金属层)的可选功函数的金属层、衬垫层、润湿层、黏合层、金属合金或金属硅化物的各种组合。举例而言，金属层1016可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni，其他适当金属材料或其组合。在各种实施例中，金属层1016可由ALD、PVD、CVD、电子束蒸发，或其他适当制程形成。此外，可分别形成用于NFET及PFET金属层1016，金属层1016可使用不同金属层。在各种实施例中，可执行CMP制程以自金属层1016移除过多金属，以此方式提供金属层1016的实质平坦的顶表面。
参考图1及图21，制造方法100进行至步骤140，此处在基板210上形成图案化硬遮罩1020。在一些实施例中，在形成硬遮罩1020之前，在HK/MG堆叠1010上形成栅极硬遮罩1018，以在随后的蚀刻制程期间保护HK/MG堆叠1010。栅极硬遮罩1018可包含氮化硅、碳化硅、氧氮化硅，及/或其组合。栅极硬遮罩1018可由蚀刻及沉积制程形成。图案化HM 1020具有界定稍后待形成的S/D接点的开口1025。开口1025与ILD层910在指定的S/D特征850上对准。在一些实施例中，开口1025延伸至一个以上的S/D特征850且若其侧边缘位于S/D特征850的各个边缘，则开口1025延伸至S/D特征850的每一者。在一些实施例中，图案化HM 1020可包含图案化光阻剂层且由微影术制程形成。或者，图案化HM 1020可通过沉积HM层、通过微影术制程在HM层上形成图案化光阻剂层以及经由图案化光阻剂层蚀刻HM材料层以形成图案化HM 1020而形成。
参考图1及图22，制造方法100进行至步骤142，此处经由开口1025及S/D特征850的部分移除ILD层910以形成源极/漏极(Source/Drain；S/D)接点沟槽1030。在当前实施例中，在沟槽蚀刻制程期间亦移除与S/D特征850的移除部分相关的多个顶部纳米线316/316A。S/D区域730中的剩余S/D特征850称作850R且其包含多个纳米线316。在一些实施例中，形成S/D接点沟槽1030以使得此S/D接点沟槽1030的底部是由一个以上的S/D特征850R共享且因此其被称为共用S/D沟槽。其侧壁的下方部分是由磊晶包覆层855形成且其上方部分是由ILD层910形成。
沟槽蚀刻可包含湿式蚀刻、干式蚀刻，及/或其组合。作为实例，干式蚀刻制程可实施含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBr3)、含碘气体、其他适当气体及/或等离子，及/或其组合。在形成共用S/D接点沟槽1030之后，通过蚀刻制程移除图案化HM 1020。在第一图案化HM1020是光阻剂图案的一个实例中，通过湿式剥除及/或等离子灰化移除图案化HM 1020。
参考图1、图23A、图23B、图23C及图23D，制造方法100进行至步骤144，此处在共用S/D接点沟槽1030中沉积导电层1045以形成源极/漏极(Source/Drain；S/D)导电金属1050。当前，在沉积导电层1045之前，在S/D特征850R上形成硅化物层1042以减少接点电阻，如图23A所示。因为硅化物层1042是在形成栅极堆叠1010之后形成，所以其称为硅化物最后方案。沿着共用S/D接点沟槽1030的侧壁在S/D 850R的顶表面上及在磊晶包覆层855上形成硅化物层1042。硅化物层1042可包含诸如硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯，或其组合的材料。硅化物层1042可由诸如自对准硅化物(Salicide)的硅化作用形成，在此硅化作用中沉积金属，在退火制程期间此金属与硅反应，以及随后通过蚀刻移除未反应金属。具体而言，在金属沉积之后，提升温度以用于退火，以增强Si与金属之间的反应，从而形成硅化物，最终可蚀刻去除未反应的金属。取决于金属材料及其他条件退火可为一个步骤或多个步骤的退火。或者，硅化物层1042可由包含硅化物沉积的程序形成，此硅化物沉积诸如CVD、PVD，或ALD。
如图23B所示，随后在共用S/D接点沟槽1030中填充导电层1045，以使得导电层1045在共用S/D接点沟槽1030内延伸至S/D特征850R。导电层1045可包含铜(Cu)、铝(Al)、钨(W)、铜、铜镁(CuMn)、铜铝(CuAl)或铜硅(CuSi)，及/或其他适当导电材料。S/D接点金属1050可由PVD、CVD、金属有机化学气相沉积(MOCVD)，或电镀形成。在一些实施例中，执行CMP制程以自ILD层910移除过多的导电层1045，以此方式提供与ILD层910的顶表面实质共面的顶表面。
元件200可执行为环绕式栅极(GAA)元件，HK/MG堆叠1010是在纳米线316的多个侧壁上形成。多栅极元件200是图示于图23A及图23B中的等角视图中以及图23C(经由栅极结构1010沿着线BB-BB的横剖面)、图23D(沿着线A-A的横剖面)、图23E(经由S/D特征850R沿着线B-B的横剖面)中的相对应横剖面图中。
在通道区域720中，如图23C及图23D所示，栅极介电层1014是设置于纳米线316下方。在一些实施例中，栅极介电层1014环绕纳米线316的每一者。然而，在其他实施例中，HK/MG堆叠1010(例如，栅极1016)的其他部分亦可设置于纳米线316下方。顶部纳米线316A具有大于其他纳米线316的厚度。顶部纳米线316A具有大于其他纳米线316的厚度(直径)。
在S/D区域730中，图23D及图23E中的元件200图示具有磊晶包覆层855的S/D特征850R，此磊晶包覆层855设置于纳米线316的多个表面上，同时内部间隔层840设置于纳米线316之间。S/D特征850R包含多个纳米线且纳米线316的每一者延伸至通道区域720中，从而形成多通道、多S/D区域结构。S/D接点金属1050(具有硅化物层1042)与S/D特征850R实体接触。在一些实施例中，S/D接点金属1050(具有硅化物层1042)与多个S/D特征850R接触。S/D接点金属1050(具有硅化物层1042)的下方部分与S/D特征850R的磊晶生长包覆层855实体接触以及S/D接点金属1050的上方部分与ILD层910实体接触。在一些实施例中，内部间隔层840的部分将S/D接点金属1050(具有硅化物层1042)与栅极介电层1012及1014分离。
图23F、图23G及图23H图示内部间隔层840自S/D区域730的大部分移除但保留于S/D区域730中的对通道区域720(如图14D-图14E所示)封闭的部分中的情形的元件200。S/D特征850R具有设置于纳米线316的多个表面上、包含环绕于第二磊晶层316上的磊晶生长包覆层855。
可在制造方法100之前、期间及之后实施额外制程步骤，且可根据制造方法100的各种实施例代替或消除上述的一些制程步骤。
图24所示是包含半导体元件3000的制造的半导体制造的制造方法2000。步骤2002至2030分别与制造方法100的步骤102至130中的上述内容相似。因此，关于步骤102至130的上文论述分别适用于步骤2002至2030。本揭示案在各种实施例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，以致重复的元件符号及/或字母在各种实施例中指示相似的特征，除非以其他方式表明。
参考图24及图25，在形成S/D特征850之后，制造方法2000进行至步骤2032，此处蚀刻S/D特征850以形成共用源极/漏极(Source/Drain；S/D)台面2210。在一些实施例中，在多个S/D特征850R上形成共用S/D台面2210且其每一者包含多个纳米线316。蚀刻制程可包含湿式蚀刻、干式蚀刻，及/或其组合。作为实例，干式蚀刻制程可实施含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBr3)、含碘气体，其他适当气体及/或等离子，及/或其组合。
参考图24及图26，制造方法2000进行至步骤2034，此处移除CESL 860以进一步曝露共用S/D台面2210的侧壁。蚀刻制程可包含湿式蚀刻、干式蚀刻，及/或其组合。在实施例中，通过选择湿式蚀刻移除CESL 860。
参考图24及图27，制造方法2000进行至步骤2036，此处在共用S/D台面2210上形成硅化物层2220，包含环绕侧壁2220。因为硅化物层2220是在形成最终栅极堆叠之前形成，所以其称为硅化物最先方案。硅化物层2220在许多方面(包含本文所论述的材料)是与图23A、图23C及图23D相关的上文讨论的硅化物层1042相似地形成。
参考图24及图28，在基板210上，包含在硅化物层2220上形成另一CESL2240，制造方法2000进行至步骤3238。CESL 2240在许多方面是与图16相关的上文讨论的CESL 860相似地形成，包含其中所讨论的材料。
步骤2040至2052是分别与制造方法100的步骤132至144中上文论述的步骤相似。因此，关于步骤132至144中的上文论述是分别适用于步骤2040至2052，除非在步骤2052中不存在硅化物层沉积。本揭示案在各种实施例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，以致所重复的元件符号及/或字母在各种实施例中指示类似特征，除非以其他方式指明。
参考图29A、图29B、图29C及图29D，元件3000可执行为环绕式栅极(GAA)元件，HK/MG堆叠1010形成在多个纳米线316上。多栅极元件3000是图示于图29A中的等角视图中以及图29B(经由栅极结构1010沿着线BB-BB的横剖面)、图29C(沿着线A-A的横剖面)、图29D(经由S/D特征850R沿着线B-B的横剖面)中的相对应横剖面图中。
在通道区域720中，如图29B及图29C所示，栅极介电层1014是设置于纳米线316下方。在一些实施例中，栅极介电层1014环绕纳米线316的每一者。然而，在其他实施例中，HK/MG堆叠1010(例如，栅极1016)的其他部分亦可设置于纳米线316下方。顶部纳米线316A具有大于其他纳米线316的厚度。顶部纳米线316A具有大于其他纳米线316的厚度(直径)。
在S/D区域730中，图29C及图29D中的元件3000图示具有磊晶生长包覆层855的S/D特征850R，此磊晶生长包覆层855设置于纳米线316的多个表面上，同时内部间隔层840设置于纳米线316之间。S/D特征850R包含多个纳米线且纳米线316的每一者延伸至通道区域720中，从而形成多通道、多S/D区域结构。在S/D特征850R上，包含沿着共用S/D台面2210的侧壁设置硅化物层2230。S/D接点金属1050(具有硅化物层1042)的底部与S/D特征850R实体接触。在一些实施例中，S/D接点金属1050(具有硅化物层1042)的底部与多个S/D特征850R接触。S/D接点金属1050的侧壁与ILD层910实体接触。在一些实施例中，内部间隔层840的部分将S/D接点金属1050(具有硅化物层1042)与栅极介电层1012及1014分离。
图29E、图29F及图29G图示内部间隔层840自S/D区域730的大部分移除但保留于S/D区域730中的对通道区域720(如图14D-图14E所示)封闭的部分中的情形的元件3000。S/D特征850R具有设置于纳米线316的多个表面上、包含环绕于纳米线316上的磊晶生长包覆层855。
可在制造方法2000之前、期间及之后实施额外制程步骤，且可根据制造方法2000的各种实施例代替或消除上述的一些制程步骤。
半导体元件200及3000可进一步遭受CMOS或MOS技术处理，以形成技术领域中已知的各种特征及区域。举例而言，各种接点/通孔及多层在基板210上与特征(例如，夹层介电质)互连，经配置以连接半导体元件200及3000的各种特征或结构。
基于上文，可见本揭示案提供形成环绕式栅极、多源极/漏极区域结构的类的元件的元件及方法。元件设有环绕式硅化物S/D接点，此环绕式硅化物S/D接点具有硅化物最先(在形成最终栅极之前形成硅化物)方案及硅化物最后(在形成最终栅极之后形成硅化物)方案。元件亦设有纳米线堆叠上的环绕式硅化物S/D接点。方法提供相当简单且可行的制程整合。
根据本发明的多个实施例，一种多栅极元件包含源极/漏极特征以及导电特征。源极/漏极特征设置于基板上。源极/漏极特征包含第一纳米线、设置于第一纳米线上的第二纳米线、设置于第一纳米线及第二纳米线上的包覆层以及自第一纳米线延伸至第二纳米线的间隔层。元件亦包含源极/漏极特征上直接设置的导电特征，以使得此导电特征与包覆层及间隔层实体接触。
根据本发明的多个实施例，导电特征实体接触第一纳米线及第二纳米线。
根据本发明的多个实施例，导电特征包含硅化物特征。
根据本发明的多个实施例，源极/漏极特征还包含第三纳米线，其中第一纳米线设置于第三纳米线上方。
根据本发明的多个实施例，包覆层由第一纳米线延伸至第二纳米线。
根据本发明的多个实施例，多栅极元件还包含栅极特征，其邻近源极/漏极特征。栅极特征包含第一纳米线、第二纳米线、第三纳米线、栅极介电层、金属栅极层以及间隔层。第三纳米线设置于第二纳米线上方。栅极介电层环绕第一纳米线、第二纳米线与第三纳米线。金属栅极层环绕栅极介电层，包含第一纳米线、第二纳米线与第三纳米线。
根据本发明的多个实施例，间隔层将第一纳米线由栅极介电层分离出，并将第二纳米线由栅极介电层分离出。
根据本发明的多个实施例，还包含侧壁间隔物，其沿着栅极特征的侧壁且将栅极特征由导电特征分离出。
根据本发明的多个实施例，第三纳米线的直径大于第一纳米线的直径以及第二纳米线的直径。
根据本发明的多个实施例，一种多栅极元件包含设置于基板上的栅极特征。栅极特征包含第一纳米线、设置于第一纳米线的第二纳米线、设置于第二纳米线上的第三纳米线以及围绕第一、第二及第三纳米线的栅极介电层。元件亦包含围绕栅极介电层的金属栅极层，此栅极介电层包含第一及第二纳米线以及相邻栅极特征的基板上所设置的源极/漏极特征。源极/漏极特征包含第一纳米线、设置于第一纳米线的第二纳米线以及设置于第一纳米线及第二纳米线上的包覆层。元件亦包含源极/漏极特征上直接设置的导电特征，以使得导电特征与包覆层及第二纳米线实体接触。
根据本发明的多个实施例，多栅极元件还包含自第一纳米线延伸至第二纳米线的间隔层。
根据本发明的多个实施例，导电特征包含硅化物层，其实体接触包覆层及第二纳米线。
根据本发明的多个实施例，硅化物层接触间隔层。
根据本发明的多个实施例，多栅极元件还包含鳍状结构，其设置于基板上方。栅极特征设置于鳍状结构上方。
根据本发明的多个实施例，多栅极元件还包含氧化物特征设置于鳍状结构上方。源极/漏极特征设置于鳍状结构上方，并被氧化物特征由鳍状结构分离出。
根据本发明的多个实施例，第一纳米线实体接触氧化物特征。
根据本发明的多个实施例，第三纳米线的直径大于第一纳米线的直径以及第二纳米线的直径。
根据本发明的多个实施例，一种多栅极元件制造方法包含在基板上形成第一鳍及第二鳍。第一鳍及第二鳍具有源极/漏极区域。第一鳍及第二鳍是由第一磊晶层的堆叠形成。多栅极元件制造方法亦包含在第一鳍及第二鳍的第一磊晶层的每一者的至少两个表面上生长第二磊晶材料，以在源极/漏极区域中形成共用源极/漏极特征。第二磊晶材料自第一鳍延伸至第二鳍。多栅极元件制造方法亦包含凹陷共用源极/漏极特征的上方部分，包含凹陷第一磊晶层的堆叠的上方部分。多栅极元件制造方法亦包含在凹陷的源极/漏极特征上形成硅化物层并在硅化物层上形成源极/漏极金属。
根据本发明的多个实施例，在生长第二磊晶材料之前，于每两个第一磊晶层之间插入间隔层。
根据本发明的多个实施例，多栅极元件制造方法还包含凹陷共用源极/漏极特征的一部分，包含凹陷第一磊晶层的堆叠的一部分，以形成共用源极/漏极沟槽，其中共用源极/漏极沟槽具有第二磊晶材料作为其侧壁。多栅极元件制造方法亦包含在共用源极/漏极沟槽上方形成硅化物层，包含在第二磊晶材料上方沿着共用源极/漏极沟槽的侧壁。多栅极元件制造方法亦包含在共用源极/漏极沟槽中形成源极/漏极金属。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种多栅极元件，其特征在于，包含：
一源极/漏极特征，设置于一基板上，该源极/漏极特征包含：一第一纳米线；一第二纳米线，设置于该第一纳米线上；一包覆层，设置于该第一纳米线及该第二纳米线上；以及一间隔层，自该第一纳米线延伸至该第二纳米线；以及
一导电特征，直接设置于该源极/漏极特征上，以使得该导电特征与该包覆层及该间隔层实体接触。
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