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TWI728481B - 半導體結構及其形成方法 - Google Patents

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TWI728481B
TWI728481B TW108135101A TW108135101A TWI728481B TW I728481 B TWI728481 B TW I728481B TW 108135101 A TW108135101 A TW 108135101A TW 108135101 A TW108135101 A TW 108135101A TW I728481 B TWI728481 B TW I728481B
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林志昌
蔡騰群
吳偉豪
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供半導體結構的一實施例。前述半導體結構包含半導體基底；第一導電部件及第二導電部件設置於半導體基底上；及交錯的介電部件插入第一和第二導電部件。交錯的介電部件包含第一介電層和第二介電層呈指狀交叉。第一介電層包含第一介電材料和第二介電層包含與第一介電材料不同的第二介電材料。

Description

半導體結構及其形成方法
本發明實施例係關於半導體技術，且特別關於一種具有交錯的選擇性生長的半導體結構。
積體電路已經發展到具有更小特徵尺寸的先進技術。在這些先進技術中，閘極節距(間距)不斷縮小，因此引起接觸到閘極的橋接問題。此外，通常需要具有鰭型主動區的三維電晶體以增強裝置性能。形成在鰭型主動區上的那些三維場效電晶體(FETs)也稱為鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)。鰭式場效電晶體(FinFETs)需要窄鰭寬度用於短通道控制，這導致比平面場效電晶體(FETs)更小的頂部源極/汲極(Source/Drain，S/D)區域。這將進一步降低與S/D著落邊際的接觸。隨著裝置尺寸的微縮化，接觸件或導孔尺寸不斷地縮小，以滿足高密度閘極節距要求。各種製程方法都經過實驗並且不令人滿意，不是導致橋接，就是高接觸電阻或圖案化問題以及製造成本。因此，需要一種用於形成接觸件/導孔結構的結構和方法，以解決這些顧慮，以提高電路性能和可靠性。
本發明實施例提供了一種結構，包括：半導體基板；第一導電部件和一第二導電部件，設置於半導體基板上；以及交錯的(staggered)介電部件插入第一導電部件和第二導電部件之間，其中交錯的介電部件包括呈指狀交叉的(interdigitated)多個第一介電層以及多個第二介電層，其中多個第一介電層包括第一介電材料，且多個第二介電層包括不同於第一介電材料的第二介電材料。
本發明實施例提供了一種方法，包括：提供一半導體結構，具有於第一區域中的第一導電部件、於一第二區域中的第二導電部件、和介於第一導電部件和第二導電部件之間的介電間隔物；在第一導電部件上選擇性沉積第一介電材料的第一介電膜，其中第一介電膜的選擇性沉積包括橫向延伸第一介電膜到介電間隔物；以及在第二導電部件上選擇性沉積一第二介電材料的第二介電膜，其中第二介電膜的選擇性沉積包括橫向延伸第二介電膜到位於介電間隔物上的第一介電膜的橫向延伸部分，其中第二介電材料和第一介電材料的成分不同。
本發明實施例提供一種方法，包括：提供半導體結構，包括第一導電部件於第一區域中、第二導電部件於第二區域中、和介電間隔物於第三區域中並且介於第一區域和第二區域之間；選擇性沉積第一介電材料於第一區域中，其中第一介電材料的選擇性沉積包括橫向延伸第一介電材料到第三區域中；選擇性沉積第二介電材料於第二區域中，其中第二介電材料的選擇性沉積包括橫向延伸第二介電材料到第三區域中，其中第二介電材料和第一介電材料的成分不同；以及重複地沉積第一介電材料和第二介電材料，以形成整體介電層包括第一介電材料於第一區域中，第二介電材料於第二區域中，以及於第三區域中呈指狀交叉的第一介電材料和第二介電材料的介電結構。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
第1A和1B圖是根據一些實施例建構用於製造積體電路的方法100的流程圖。第2至15圖是在各種製造階段的積體電路的剖面圖。積體電路包含交錯的自對準接觸件/導孔結構。在一些實施例中，積體電路包含藉由交錯的自對準接觸件/導孔結構電連接的鰭式電晶體。以下參照第1A、1B及2至15圖共同(collectively)描述半導體結構200和製造半導體結構的方法100。
參照第1A和2圖，方法100以方框102開始，其為提供半導體基底202。半導體基底202包含矽。在一些其他實施例中，基底202包含鍺、矽鍺或其他適合的半導體材料。或者，基底202可以由一些其他適合的元素半導體製成，例如鑽石(diamond)或鍺；適合的化合物半導體，例如碳化矽、砷化銦或磷化銦；或適合的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。
半導體基底202還包含各種摻雜區域，例如n型井和p型井。在一實施例中，半導體基底202包含磊晶(expitaxy，epi)半導體層。在另一實施例中，半導體基底202包含用於隔離的埋入的介電材料層(buried dielectric material)，前述埋入的介電材料層是藉由適合的技術形成，例如稱為分離植入氧氣(Separateion by Implanted Oxygen，SIMOX)的技術。在一些實施例中，基底202可以是絕緣體上的半導體，例如絕緣體上矽(Silicon On Insulator，SOI)。
方法100包含操作104，以在半導體基底202上形成各種元件和裝置，例如形成淺溝槽隔離(Shallow Trench Isolation，STI)部件；形成鰭片主動區；及形成場效電晶體(FETs)。後續將進一步描述操作104和相應的結構。
仍然參照第2圖，方法100包含操作106，以在基底202上形成第一導電部件210和第二導電部件212；及在基底202上形成介電間隔物214。特定地，介電間隔物214插入在相鄰的第一導電部件210和第二導電部件212之間以提供隔離。介電間隔物214橫向接觸相鄰導電部件212和210的側壁。在一些實施例中，第一導電部件210是相應的場效電晶體(FET)的閘極電極，且第二導電部件212是相應的場效電晶體(FETs)的源極/汲極(S/D)部件的接觸件。第一導電部件210和第二導電部件212包含金屬、金屬合金、矽化物、其他適合的導電材料或其組合。在第一導電部件210是閘極電極的一些實施例中，第一導電部件210包含鎢、氮化鈦、氮化鉭、鈦矽氮化物、鈦碳化鋁或其組合。在第二導電部件212是接觸件的一些實施例中，第二導電部件212包含鈷、鎢、銅、鋁、釕、或其組合。藉由沉積和圖案化形成閘極電極。在一些示例中，閘極電極是金屬閘極電極並且藉由閘極後製程序(gate-last procedure)形成，其包含藉由沉積和圖案化形成虛設閘極；並藉由蝕刻去除虛設閘極；藉由沉積和研磨形成金屬閘極電極，例如化學機械研磨(Chemical Mechanical Polishing，CMP)。藉由圖案化層間介電材料形成接觸件，以形成接觸孔；藉由沉積在接觸孔中填充金屬；及化學機械研磨(CMP)。在一些實施例中，介電間隔物214是藉由沉積和非等向性蝕刻形成在閘極電極的側壁上的閘極間隔物。介電間隔物214包含一種或多種適合的介電材料，例如氧化矽、氮化矽、其他適合的介電材料或其組合。基底202包含三個區域：第一區域R1 ，且於其上形成第一導電部件210；第二區域R2 ，且於其上形成第二導電部件212；第三區域R3 ，且於其上形成有介電間隔物214。在第一導電部件210是閘極電極且第二導電部件212是與S/D部件的接觸件的實施例中，第一區域R1 是閘極區域而第二區域R2 是接觸區域。
第一導電部件210跨越(span)第一寬度W1 ，第二導電部件212跨越第二寬度W2 ，及介電間隔物214跨越相鄰的第一導電部件210和第二導電部件212之間的第三寬度W3 。在一些示例中，寬度W1 、W2 和W3 的範圍分別在7nm和500nm之間、在5nm和500nm之間、以及在3nm和50nm之間。第一導電部件210、第二導電部件212和介電間隔物214的高度範圍在10nm和100nm之間。當在先進技術節點中微縮化部件尺寸時，介電間隔物214的寬度W3 也微縮化到小尺寸。形成在第一和第二導電部件210/212上的內連線結構的各種導電部件具有更小的邊緣，以便正確地(properly)對準下面的導電部件210/212，如果失準(misalignment)超出可容許範圍，也會因此使其所導致短路或橋接的問題縮小。另一方面，如果採用三種或更多種不同的材料，使用蝕刻選擇性來實現自對準製程可以克服這些問題，但這將增加製造成本和製造複雜性，更不用說選擇介電材料和蝕刻劑的挑戰和其他問題，例如在所有蝕刻製程期間的閘極高度的損失。所揭露的方法100僅使用兩種不同的介電材料實現自對準。
方法100可以包含操作108，以對第一導電部件210、第二導電部件212或兩者執行處理，以增強下一操作中的選擇性沉積。
方法100包含程序110，以分別在第一導電部件210和第二導電部件212上執行第一和第二介電材料的選擇性沉積，從而形成交錯的雙自對準介電結構(Staggered Dual Self-Aligned Dielectric Structure，SDSADS)220，如第7圖所示。第一介電材料和第二介電材料彼此不同，以在後續操作期間具有選擇性沉積和選擇性蝕刻。此外，第三區域R3 中的間隔物214的介電材料與用於沉積選擇性的成分中的第一和第二介電材料不同。更具體地，交錯的雙自對準介電結構(SDSADS)包含多層第一介電材料和多層的第二介電材料，交替地在第三區域R3 中沉積和指狀交叉(interdigitate)。在第一區域R1 內僅存在第一介電材料，而不含第二介電材料。類似地，在第二區域R2 內僅存在第二介電材料，而不含第一介電材料，如第7圖所示。
藉由交替選擇性沉積第一和第二介電材料來形成交錯的雙自對準介電結構(SDSADS)220。具體地，第一介電材料選擇性沉積在第一區域R1 內，第二介電材料選擇性沉積在第二區域R2 內。參考第1B圖的程序110和第3至7圖的半導體結構200進一步描述交錯的雙自對準介電結構(SDSADS)220和其形成程序110。
參照第1B圖和第3圖，程序110包含操作152，相對於第二區域R2 和第三區域R3 ，藉由選擇性沉積製程選擇性沉積第一介電材料216-1在第一區域R1 內。第一介電材料僅沉積在第一區域R1 上，而不沉積在第二區域R2 和第三區域R3 上。然而，在選擇性沉積期間，第一介電材料橫向延伸到相鄰的第三區域R3 中，因為先前沉積的第一介電材料於後續沉積用作新的沉積表面。
這可以參考在剖面圖中的結構2400的第24圖來解釋。結構2400包含頂表面上的不同材料的兩個區域：材料2412的第一區域(“區域1”)和材料2414的第二區域(“區域2”)。當選擇性沉積應用到結構2400時，材料2422選擇性沉積在第一區域中的第一材料2412上。沉積材料2422的生長前沿(growth front)從2422-1移動到2422-2、2422-3等等。以生長前沿2422-2為例，生長前沿2422-2包含頂部區域和側部區域。頂部區域中的生長前沿2422-2提供用於進一步沉積的表面以垂直生長，而側面區域中的生長前沿2422-2提供用於進一步沉積的表面，其導致材料2422水平延伸到相鄰的第二區域中。在其他示例中，第二區域用抑制劑2502處理以提供選擇性沉積，如第25圖所示。抑制劑具有特定的表面化學性質，例如疏水性與親水性。在一些實施例中，抑制劑包含疏水/親水官能基，其在所需的非生長表面上選擇性吸收，以阻擋(block)於其上的後續生長(例如原子層沉積(Atomic Layer Deposition，ALD))。因此，隨後的原子層沉積(ALD)膜僅選擇性生長在所需表面上。
回到第3圖，沉積的第一介電材料的生長前沿提供頂表面用於進一步沉積以垂直延伸；以及用於進一步沉積的側壁表面，其導致第一介電材料水平延伸到相鄰的第三區域R­3 中。
控制操作152中的選擇性沉積，使得第一介電材料的橫向延伸到達相鄰介電間隔物214的最遠邊緣並完全覆蓋相應的第三區域R3 。因此，藉由操作152沉積的第一介電材料覆蓋第一區域R1 和相鄰的第三區域R3 ，如第3圖所示。第一介電材料形成這種的介電層由符號216-1表示。在操作152中的選擇性沉積包含任何適合的沉積技術。在本實施例中，操作152中的選擇性沉積包含原子層沉積(ALD)，以上述機制被調整(tune)為具有沉積選擇性，例如具有抑制劑。在一些實施例中，為了保護在非生長表面上的抑制劑，將原子層沉積(ALD)調整為具有低於350℃的沉積溫度，以避免破壞抑制劑膜在非生長表面上的吸收。沉積的第一介電材料216-1也於隨後的沉積用作新的沉積表面。
參照第1B和4圖，程序110更包含操作154，相對於第一區域R1 和第三區域R3 ，藉由其他的選擇性沉積製程，在第二區域R2 內選擇性沉積第二介電材料218-1。第二介電材料僅沉積在第二區域R2 上，而不沉積在第一區域R1 和第三區域R3 上。然而，在選擇性沉積的期間，由於類似上述的原因，第二介電材料橫向延伸到相鄰的第三區域R3 中。控制在操作154中的選擇性沉積，使得第二介電材料的橫向延伸到達相鄰介電間隔物214的最遠邊緣並完全覆蓋相應的第三區域R3 。因此，藉由操作154沉積的第二介電材料覆蓋第二區域R2 和相鄰的第三區域R3 ，如第4圖所示。第二介電材料形成這種的介電層由符號218-1表示。操作154中的選擇性沉積包含任何適合的沉積技術。在本實施例中，在操作154中的選擇性沉積包含調整為具有沉積選擇性的原子層沉積(ALD)。在一些實施例中，將原子層沉積(ALD)製程調整為具有低於350℃的沉積溫度，以確保抑制劑膜在非生長表面上吸收。
第一介電材料和第二介電材料用於選擇性沉積和選擇性蝕刻的成分不同。在一些示例中，第一介電材料包含氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽(silicon carbon oxynitride)、碳化矽或金屬氧化物(例如，氧化鉿、氧化鋯、氧化鑭和氧化鋁)，或者其組合。第二介電材料也選自該群組，但其選擇為不同於第一介電材料。例如，第一介電材料是金屬氧化物，第二介電材料是氮化矽。在另一個示例中，第一介電材料是含矽介電材料(例如氧化矽、氮化矽和氮氧化矽)，第二介電材料是含金屬介電材料(例如氧化鉿、氧化鋯、氧化鑭和氧化鋁)。間隔物214的介電材料不同於第一和第二介電材料的沉積選擇性。例如，第一介電材料包含金屬氧化物，第二介電材料包含氮化矽，並且間隔物214的介電材料包含氧化矽。
重複操作152和154多次循環，以交替地沉積第一介電材料和第二介電材料，從而形成具有達到目標厚度的整體(collective)厚度的交錯的雙自對準介電結構(SDSADS)220。具體地，在第i個循環中，藉由操作152，第一介電材料選擇性沉積在第一區域R1 中並且橫向延伸到相鄰的第三區域R3 ，稱為第一介電層216-i；然後，藉由操作154，第二介電材料沉積在第二區域R2 中並橫向延伸到相鄰的第三區域R3 ，稱為第二介電層218-i。例如，另一個第一介電層216-2沉積在第一區域R1 中並延伸到第三區域R3 如第5圖所示；另一個第二介電層218-2沉積在第二區域R2 中並延伸到第三區域R3 ，如第6圖所示；另一個第一介電層216-3沉積在第一區域R1 中並延伸到第三區域R3 等等，以形成交錯的雙自對準介電結構(SDSADS)220，如第7圖所示。繼續交替沉積152和154，直到交錯的雙自對準介電結構(SDSADS)220的整體厚度T達到目標厚度，例如所需厚度以在交錯的雙自對準介電結構(SDSADS)220中形成導孔。程序110可以包含方框156以確定整體厚度T是否到達目標。如果不是，則返回重複(158)操作152和154。如果是，則以形成的交錯的雙自對準介電結構(SDSADS)220完成程序110。第7圖僅示出示例性第一介電層(216-1、216-2、216-3、和…)和第二介電層(218-1、218-2、和…)。第一介電層和第二介電層的實際數目取決於目標厚度T。第一介電層包含N1 層：216-1、216-2、…和216-N1 。第二介電層包含N2 層：218-1、218-2、...和218-N2 。N1 和N2 都大於2，例如在5和10之間。在一些實施例中，N1 和N2 中的至少一個是2或大於2而另一個是1或大於1。形成這種交錯的雙自對準介電結構(SDSADS)220包含三個部分，第一區域R1 僅具有第一介電材料，第二區域R2 僅具有第二介電材料；及第二區域R3 具有指狀交叉的第一和第二介電材料。或者，程序110可以具有不同的順序，例如從操作154開始，然後是操作152，並重複操作154和152，直到交錯的雙自對準介電結構(SDSADS)220達到目標厚度。
為了形成交錯的雙自對準介電結構(SDSADS)220，調整操作152和154以實現選擇性沉積，如上所述。選擇性沉積取決於許多因素，包含沉積製程、沉積的介電材料成分和沉積表面。因此，可以藉由選擇沉積製程、第一和第二介電材料的成分以及沉積表面的組合來調整選擇性沉積製程。在一些實施例中，方法100包含在程序110之前的操作108，以處理或修改第一區域R1 、第二區域R2 或兩者以提供具有沉積選擇性的表面。
返回參照第1A和8圖，方法100可以包含形成層間介電(inter-level dielectric，ILD)層222的操作，其包含一種或多種適合的介電材料，例如氧化矽、氮化矽、低k(低介電常數)介電材料，其他適合的介電材料或其組合。例如，藉由適合的沉積技術，例如化學氣相沉積(chemical vapor deposition，CVD)，沉積層間介電(ILD)層，然後應用化學機械研磨(CMP)製程來凹陷和平坦化頂表面。
參照第1A、9和10圖，方法100進行到操作112，以執行第一圖案化製程，以相對於第二介電材料(第二介電材料層218-1、218-2等等)選擇性蝕刻第一介電材料(第一介電材料層216-1、216-2等等)。第一圖案化製程可以包含形成具有一個或多個開口226的第一遮罩224，以暴露待蝕刻的第一區域R1 ，如第9圖所示。由於第一和第二介電材料之間的蝕刻選擇性，第一遮罩224的開口226不需要與在一個第一區域R1 中的第一介電材料精確對準。因此，即使各種尺度(dimensions)/尺寸(sizes)被微縮化至有限的對準寬裕度，所揭露的方法藉由自對準蝕刻克服了先前所描述的問題。第一遮罩224可以是藉由微影製程形成的圖案化的光阻層，前述微影製程包含旋轉塗佈、曝光和顯影。或者，第一遮罩224可以是藉由微影製程和蝕刻形成的硬罩幕，前述微影製程和蝕刻將開口從光阻層轉移到硬罩幕。
然後，對半導體結構200應用第一選擇性蝕刻製程，以選擇性蝕刻第一介電材料，從而在交錯的雙自對準介電結構(SDSADS)220中形成溝槽228，如第10圖所示。第一導電部件210暴露在第一溝槽228內。第二介電材料，即使暴露在開口226中，也能夠通過選擇性蝕刻製程殘留(survive)。第三區域R3 內的交錯的雙自對準介電結構(SDSADS)220的交錯部分，即使暴露在開口226內也基本上殘留。這是因為交錯部分包含呈指狀交叉的第一和第二介電材料，並且保護被第二介電材料覆蓋的第一介電材料層免於蝕刻。第一選擇性蝕刻製程可以包含非等向性蝕刻製程，例如電漿蝕刻，以蝕刻劑選擇性蝕刻第一介電材料。或者，第一選擇性蝕刻製程可以包含乾蝕刻、濕蝕刻或其組合，以蝕刻劑選擇性去除第一介電材料。
參照第1A和11圖，方法100進行到操作114以在第一溝槽228中形成第一導孔230。第一導孔230是導電部件並且作為內連線結構的一部分，直接著落(landing on)在第一導電部件210上。第一導孔230可以包含金屬、金屬合金、其他適合的導電材料或其組合。在一些示例中，第一導孔230包含鈷、鎢、釕、銅、鋁或其組合。第一導孔230可以包含兩個或多個膜層，例如阻障層和填充導電材料。操作114包含以適合技術的沉積製程，例如化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(ALD)、電鍍、其他適合的沉積或其組合。操作114可以進一步包含化學機械研磨(CMP)製程，以去除沉積在交錯的雙自對準介電結構(SDSADS)220上的部分並平坦化頂表面。之後藉由化學機械研磨(CMP)、適當的去除方法，例如濕蝕刻或其組合，去除第一遮罩224。
參照第1A、12和13圖，方法100還包含操作116以執行第二圖案化製程，以相對於第一介電材料(第一介電材料層216-1、216-2等等)選擇性蝕刻第二介電材料(第二介電材料層218-1、218-2等等)。第二圖案化製程可包含形成具有一個或多個開口236的第二遮罩234，以暴露待蝕刻的第二區域R2 ，如第12圖所示。出於類似的原因，由於第一和第二介電材料之間的蝕刻選擇性，第二遮罩234的開口236不需要與一個第二區域R2 中的第二介電材料精確對準。第二遮罩234可以是藉由微影製程形成的圖案化的光阻層，或者是藉由微影製程和蝕刻形成的圖案化的硬罩幕。
然後，對半導體結構200進行第二選擇性蝕刻製程，以選擇性蝕刻第二介電材料，從而在交錯的雙自對準介電結構(SDSADS)220中形成溝槽238，如第13圖所示。第一介電材料，即使暴露在開口236中，在選擇性蝕刻製程期間也能殘留。第三區域R3 內的交錯的雙自對準介電結構(SDSADS)220的交錯部分也基本上殘留，即使暴露在開口236內，因為交錯部分包含呈指狀交叉的第一和第二介電材料，並且保護第一介電材料覆蓋的第二介電材料層免受蝕刻。第二選擇性蝕刻製程可以包含非等向性蝕刻製程，例如電漿蝕刻，以蝕刻劑選擇性蝕刻第二介電材料。或者，第二選擇性蝕刻製程可以包含乾蝕刻、濕蝕刻或其組合，以蝕刻劑選擇性去除第二介電材料。在第二選擇性蝕刻製程中使用的蝕刻劑與在第一選擇性蝕刻製程中使用的蝕刻劑不同。例如，第一介電材料是金屬氧化物(例如氧化鉿、氧化鋯、氧化鑭、氧化鋁或其組合)而第二介電材料是氮化矽。在第一選擇性蝕刻製程中使用的第一蝕刻劑包含氯(Cl)或BCl3 ，以蝕刻金屬氧化物並停止在氮化矽上，而在第二選擇性蝕刻製程中使用的第二蝕刻劑包含CH3 F，以蝕刻氮化矽並停止在金屬氧化物上。
參照第1和14A圖，方法100進行到操作118以在第二溝槽238中形成第二導孔240。第二導孔240是導電部件並且作為內連線結構的一部分，直接著落在第二導電部件212上。第二導孔240可以包含金屬、金屬合金、其他適合的導電材料或其組合。在一些示例中，第二導孔240包含鈷、鎢、釕、銅、鋁或其組合。第二導孔240可以包含兩個或多個膜層，例如阻障層和填充導電材料。操作118包含以適合技術的沉積製程，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、其他適合的沉積或其組合。操作118可以進一步包含化學機械研磨(CMP)製程，以去除沉積在交錯的雙自對準介電結構(SDSADS)220上的部分並使頂表面平坦化。之後藉由化學機械研磨(CMP)、適當的去除方法，例如濕蝕刻或其組合，去除第二遮罩234。
在一些實施例中，由此形成的導電部件(第一導孔230和第二導孔240)具有不均勻(uneven)的側壁，如第14B圖所示。由於第一圖案化製程和第二圖案化製程的橫向蝕刻效應，其中第一圖案化製程在操作112處選擇性蝕刻第一介電材料層而第二圖案化製程在操作116處選擇性蝕刻第二介電材料層，因此相應的介電材料層被橫向蝕刻，導致第一溝槽228具有橫向凹陷的第一介電材料層及/或第二溝槽238具有橫向凹陷的第二介電材料層。因此，由此形成的導電部件(第一導孔230和第二導孔240)具有彎曲(sinuous)輪廓的側壁。
或者，最初形成厚度大於所需厚度的交錯的雙自對準介電結構(SDSADS)220，然後藉由化學機械研磨(CMP)去除交錯的雙自對準介電結構(SDSADS)220的頂部部分，以形成具有改善的形狀和輪廓的第一導孔230和第二導孔240，如第15圖所示。形成這種交錯的雙自對準介電結構(SDSADS)220和導孔230/240共同稱為具有所需厚度的交錯的自對準接觸件/導孔結構246。
在交錯的自對準接觸件/導孔結構中，第一導孔230跨越第四寬度W4 ，第二導孔240跨越第五寬度W5 ，及交錯的介電間隔物242跨越第一導孔230和第二導孔240之間的第六寬度W6 。藉由所揭露的方法，這些寬度可以實現更小的尺度。例如，寬度W4 、W5 和W6 可以分別達到在5nm和100nm之間、在5nm和100nm之間、以及3nm和20nm之間的範圍。同時，第一導孔230和第二導孔240可以達到在5nm至100nm範圍內的高度，並且交錯的介電間隔物242達到在2nm至90nm範圍內的高度。
方法100和半導體結構200可以具有不同的實施例、替代方案和延伸方案。在一個示例中，操作112/114和操作116/118具有不同的順序，例如操作116和118，以及在其之後(thereafter)的操作112和114。可以根據第一和第二介電材料選擇蝕刻製程和蝕刻劑執行第一和第二選擇性蝕刻。在第一介電材料包含氧化矽並且第二介電材料包含高k介電材料的一些示例中，第一蝕刻製程是使用包含含氟氣體(例如CF2 、SF6 、NF3 或其組合)的蝕刻劑的乾蝕刻製程，而第二蝕刻製程是使用包含含氯氣體(例如Cl2 )的蝕刻劑的乾蝕刻製程。在一些實施例中，蝕刻劑包含用於選擇性蝕刻氮化矽但不蝕刻氧化矽的CH3 F/O2 。在一些實施例中，蝕刻劑包含用於選擇性蝕刻氧化矽但不蝕刻氮化矽的C4 F6 。在另一個示例中，導電部件230和240可以是其他內連線部件，例如著落在相應的下面的導電部件(例如導孔或接觸件)上的金屬線。
第16圖是根據一些實施例建構的形成鰭式主動區；場效電晶體；及源極/汲極接觸件的方法1600的流程圖。第17A圖是根據一些實施例建構的半導體結構1700的示意圖。方法1600包含方法100的操作104和106。在形成第一導孔230、第二導孔240和交錯的雙自對準介電結構(Staggered Dual Self-Aligned Dielectric Structure，SDSADS)220之前，半導體結構1700可以是半導體結構200的一部分。參考第16和17A圖，可共同描述方法1600和半導體結構1700。
方法1600藉由在半導體基底202上形成淺溝槽隔離(STI)部件1704開始操作1602。在一些實施例中，淺溝槽隔離(STI)部件1704藉由包含圖案化基底以形成溝槽的程序形成；以介電材料填充溝槽；及研磨以去除過量的(excessive)介電材料並平坦化頂表面。在根據一些示例的詳細描述中，圖案化製程包含微影製程和蝕刻。微影製程包含塗佈、曝光、顯影和諸如烘烤(bake)的步驟。光阻用於限定可以形成在硬罩幕層上的鰭式結構。示例性的光阻層包括光敏感材料，其在暴露於光時使光阻層經歷性質變化，例如紫外(ultraviolet，UV)光、深紫外(deep ultraviolet，DUV)光或極紫外(extreme ultraviolet，EUV)光。蝕刻製程可以包含任何適合的蝕刻技術，例如乾蝕刻、濕蝕刻及/或其他蝕刻方法(例如，反應離子蝕刻(reactive ion etching，RIE))。在溝槽中填充一種或多種介電材料以形成淺溝槽隔離(STI)部件1704。適合的填充介電材料包含半導體氧化物、半導體氮化物、半導體氮氧化物、氟矽玻璃(fluorinated silica glass，FSG)、低k介電材料及/或其組合。在各種示例性的實施例中，使用高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDP-CVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition，SACVD)製程、高深寬比製程(high-aspect ratio process，HARP、可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)及/或旋轉塗佈來沉積介電材料。
方法1600也包含操作1604以形成鰭式主動區1706。操作1604包含使淺溝槽隔離(STI)部件1704凹陷，使得鰭式主動區1706在淺溝槽隔離(STI)部件1704上方突出(extrude)。凹陷製程採用一個或多個蝕刻步驟(例如乾蝕刻、濕蝕刻或其組合)以選擇性回蝕刻淺溝槽隔離(STI)部件1704。例如，當淺溝槽隔離(STI)部件1704是氧化矽時，可以使用使用氫氟酸的濕蝕刻製程來蝕刻。鰭式主動區1706具有沿X方向取向的細長(elongate)形狀，如第17A圖所示。
可以對半導體區域應用各種摻雜製程以形成各種摻雜井，例如在當前階段或在操作1604之前的n井和p井。可以藉由各自的離子佈植在半導體基底202中形成各種摻雜井。
方法1600藉由在鰭式主動區1706上形成虛設閘極來進行到操作1606。虛設閘極未在第17A圖中示出，並且將在後面的製造階段由金屬閘極1708取代。根據本實施例，虛設閘極具有細長形狀並且沿Y方向取向。每個虛設閘極設置在多個鰭式主動區1706上。虛設閘極可以包含多晶矽，並且另外包含在多晶矽下面的氧化矽。藉由沉積和圖案化形成虛設閘極，前述圖案化進一步包含微影製程和蝕刻。
一個或多個閘極側壁部件(或間隔物)1710形成在虛設閘極的側壁上。間隔物1710也可以形成在鰭式主動區1706的側壁上。閘極間隔物1710包含任何適合的介電材料，例如半導體氧化物、半導體氮化物、半導體碳氧化物、半導體氮氧化物、其他適合的介電材料、或其組合。間隔物1710可以具有多個膜層，例如兩個膜層(氧化矽膜和氮化矽膜)或三個膜層(氧化矽膜；氮化矽膜；和氧化矽膜)。間隔物1710的形成包含沉積和非等向性蝕刻，例如乾蝕刻。
方法1600藉由形成各種源極和汲極(或源極和汲極部件)1712到各自的鰭式場效電晶體(FinFET)來進行到操作1608。源極和汲極部件1712可以包含輕摻雜汲極(Light Doped Drain，LDD)部件和重摻雜源極和汲極(S/D)。每個場效電晶體包含形成在各自的鰭式主動區上並且由虛設閘極插入(interpose)的源極和汲極。在鰭式主動區中位於虛設閘極下方的部分中形成通道，並跨越在相應的源極和汲極1712之間。可以藉由選擇性磊晶生長形成源極和汲極1712以具有凸起結構(raised structure)，用於應變效應(strain effect)以增強載子移動率(carrier mobility)和裝置性能。虛設閘極和間隔物1710約束(constrain)源極和汲極1712，以在具有適當輪廓的源極/汲極區域內選擇性生長。在一些實施例中，源極和汲極1712藉由一個或多個磊晶(epi)製程形成，由此Si部件、SiGe部件、SiC部件及/或其他適合的半導體部件在鰭式主動區1706上以晶態(crystalline state)生長。或者，應用蝕刻製程以在磊晶生長之前使源極/汲極區域凹陷。適合的磊晶製程包含化學氣相沉積(CVD)沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶(molecular beam epitaxy， MBE)、原子層沉積及/或其他適合的製程。磊晶製程可以使用氣體及/或液體前驅物(precursor)，其與鰭式主動區1706的成分相互作用。在一些實施例中，可以生長相鄰的源極/汲極以合併在一起，以提供增加的接觸面積和降低的接觸電阻。
方法1600進行到操作1610，其中在半導體基底202上形成層間介電材料(ILD)層1714，覆蓋源極和汲極1712。層間介電材料(ILD)層1714是以虛線繪製在第17A圖且顯示為透明的，以使嵌入在層間介電材料(ILD)層1714中的其他部件(如鰭式主動區1706)具有更好視圖。層間介電材料(ILD)層1714圍繞虛設閘極，其允許去除虛設閘極，及在所得的空腔(cavity)中將形成取代閘極。層間介電材料(ILD)層1714也是電內連線結構的一部分，其電互連半導體結構1700的各種裝置。在這樣的實施例中，層間介電材料(ILD)層1714用作支撐和隔離導線(trace)的絕緣體。層間介電材料(ILD)層1714可以包含任何適合的介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、其他適合的介電材料或其組合。在一些實施例中，層間介電材料(ILD)層1714包含低k介電材料(其介電常數小於氧化矽的介電常數)。層間介電材料(ILD)層1714的形成可以包含沉積和化學機械研磨(CMP)以提供平坦化的頂表面。
方法1600進行到用於閘極取代的操作1612。去除虛設閘極並用具有高k介電材料和金屬的閘極取代，因此也稱為高k金屬閘極(或金屬閘極)1708。閘極取代製程可包含蝕刻、沉積和研磨。在本實施例中，藉由蝕刻選擇性去除虛設閘極，得到閘極空腔(或閘極溝槽)。然後，在閘極溝槽中沉積如高k介電材料和金屬的閘極材料，以形成高k金屬閘極1708。進一步實施化學機械研磨(CMP)製程以研磨和從半導體結構1600去除過量的閘極材料。
藉由適當的程序(例如閘極後製程序或高k後製程序)在閘極溝槽中形成金屬閘極1708，但應理解金屬閘極1708可具有任何適合的閘極結構並且可以藉由任何適合的程序形成。金屬閘極1708形成在覆蓋鰭式主動區1706的通道的半導體基底202上。金屬閘極1708包含閘極介電層1708A和設置在閘極介電層1708A上的閘極電極1708B。在本實施例中，閘極介電層1708A包含高k介電材料，而閘極電極1708B包含金屬或金屬合金。在一些示例中，閘極介電層1708A和閘極電極1708B均可包含多個膜層。高k介電材料可包含金屬氧化物(如LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO) 、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3 (BST)，Al2 O3 )，金屬氮化物、Si3 N4 、氮氧化矽(SiON)或其他適合的介電材料。閘極電極1708B可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Ru、Co或任何適合的導電材料。在一些實施例中，不同的金屬材料用於具有各自的功函數的n型場效電晶體(nFET)和p型場效電晶體(pFET)裝置，以降低臨界電壓(threshold voltage)並增強裝置性能。在一些其他實施例中，閘極介電層1708A在高k後製製程中形成，其中閘極介電層1708A沉積在閘極溝槽中並且是U形的，如第17A圖所示。
閘極介電層1708A可以進一步包含插入在高k介電材料層和對應的鰭式主動區1706之間的界面層。界面層可以包含氧化矽、氮化矽、氮氧化矽及/或其他適合的材料。藉由適合的方法沉積界面層，例如原子層沉積(ALD)、化學氣相沉積(CVD)、臭氧氧化(ozone oxidation)等。藉由適合的技術，例如原子層沉積(ALD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(metal-organic CVD、MOCVD)、物理氣相沉積(PVD)、熱氧化、其組合及/或其他合適的技術，沉積高k介電層在界面層上(如果存在界面層)。
閘極電極1708B可以包含多種導電材料。在一些實施例中，閘極電極1708B包含蓋層(capping layer)、阻擋層(blocking layer)、功函數(working function，WF)金屬層和填充金屬層。在進一步(furtherance)的實施例中，蓋層包含氮化鈦、氮化鉭或其他適合的材料，藉由適當的沉積技術如原子層沉積(ALD)形成。阻擋層包含氮化鈦、氮化鉭或其他適合的材料，藉由適當的沉積技術如原子層沉積(ALD)形成。
功函數(WF)金屬層包含具有適當的功函數的金屬或金屬合金的導電層，使得相應的場效電晶體(FET)具有降低的臨界電壓並且因其裝置性能而得到增強。用於p型場效電晶體(pFET)的功函數(WF)金屬層(如在第一區域202A中)和用於n型場效電晶體(nFET)的功函數(WF)金屬層(如在第二區域202B中)的成分不同，被分別稱為p型功函數(WF)金屬和n型功函數(WF)金屬。特定地，n型功函數(WF)金屬是具有第一功函數的金屬，使得相關的n型場效電晶體(nFET)的臨界電壓降低。n型功函數(WF)金屬具有接近矽導電帶能量(Ec)或較低功函數的功函數，呈現更容易的電子逃逸。例如，n型功函數(WF)金屬具有約4.2eV或更低的功函數。p型功函數(WF)金屬是具有第二功函數的金屬，使得相關的p型場效電晶體(pFET)的臨界電壓降低。p型功函數(WF)金屬具有接近矽價帶能量(Ev)或更高的功函數的功函數，呈現對核(nuclei)的強電子鍵能。例如，p型功函數金屬具有約5.2eV或更高的功函數(WF)。在一些實施例中，n型功函數(WF)金屬包含鉭(Ta)。在其他實施例中，n型功函數(WF)金屬包含鈦鋁(TiAl)、氮化鈦鋁(TiAlN)或其組合。在其他實施例中，n-金屬包含Ta、TiAl、TiAlN、氮化鎢(WN)、或其組合。在一些實施例中，p型功函數(WF)金屬包含氮化鈦(TiN)或氮化鉭(TaN)。在其他實施例中，p-金屬包含TiN、TaN、氮化鎢(WN)、鈦鋁(TiAl)、或其組合。藉由適合的技術沉積功函數金屬，例如物理氣相沉積(PVD)。n型功函數(WF)金屬或p型功函數(WF)金屬可以包含各種金屬基膜作為堆疊，以最佳化裝置性能和製程相容性(processing compatibility)。
方法1600可以更包含操作1614以形成著落在源極和汲極部件1712上的一個或多個接觸件1716。第17A圖僅提供用於說明的兩個示例性接觸件，應當理解，形成多個接觸件1716且著落在各自的源極和汲極部件1712上。根據一些實施例，操作1614可以包含圖案化層間介電材料(ILD)層1714以形成接觸孔；在接觸孔中沉積導電材料；藉由化學機械研磨(CMP)研磨。圖案化製程可以使用自對準蝕刻製程來選擇性蝕刻層間介電材料(ILD)層1714，並且使用間隔物1710，以約束(constrain)蝕刻製程以與各自的源極和汲極自對準。導電材料包含鈷、釕、鎳、鎢、銅、鋁、其他適合的金屬或金屬合金、或其組合。
在其之後，藉由如先前所述的第1A圖的方法100中的各種操作(例如操作110至118)，在半導體結構1700上形成交錯的自對準接觸件/導孔結構246，如第17B圖所示。第17C圖是根據一些實施例構造的第17B圖的半導體結構1700的剖面圖。
回到第1B圖的程序110，藉由選擇性沉積形成交錯的雙自對準介電結構(SDSADS)220。程序110包含用於第一選擇性沉積的操作152和用於第二選擇性沉積的操作154。選擇性沉積取決於許多因素，包含沉積製程、沉積的介電材料的成分、和沉積表面。因此，藉由選擇沉積製程、第一和第二介電材料的成分、以及沉積表面的適當的組合，來調整第一和第二選擇性沉積製程。
在一些實施例中，第一導電部件210和第二導電部件212是不同的導電材料並且可以提供沉積選擇性。例如，第一導電部件210包含銅，而第二導電部件212包含鎢。在其他示例中，第一導電部件210包含鋁、金屬合金、矽化物或其組合，而第二導電部件212包含銅、鎢、鎳或其組合。在這種情況下，程序110開始於圖2中所示的半導體結構200。
或者，方法100包含操作108以處理或修改半導體結構200的表面，以在程序110之前增強和確保選擇性沉積。下面描述多個實施例。
在一些實施例中，第一區域R1 被修改為在頂部上具有第一介電材料(稱為第一介電層216-0)，如第18圖所示。在進一步的實施例中，操作108包含選擇性蝕刻以使第一導電部件210凹陷，沉積第一介電材料；以及執行化學機械研磨(CMP)製程以去除沉積在其他區域上的第一介電材料並且平坦化頂表面。因此，第一區域R1 具有第一介電材料的表面，前述第一介電材料與第二區域R2 中的(導電材料)和第三區域R3 中的(不同的介電材料)不同。在這種情況下，操作112中的第一圖案化製程繼續蝕刻穿過第一介電層216-0，直到第一導電部件210暴露在相應的溝槽中。因此，第一導孔230延伸到最終結構中的第一導電部件210的凹陷表面，如第19圖所示。
在一些實施例中，第二導電部件212被修改為在頂部上具有第二介電材料(稱為第二介電層218-0)，如第20圖所示。在進一步的實施例中，操作108包含選擇性蝕刻以使第二導電部件212凹陷，沉積第二介電材料；以及執行化學機械研磨(CMP)製程以去除沉積在其他區域上的第二介電材料並且平坦化頂表面。因此，第二區域R2 具有第二介電材料的表面，前述第二介電材料與第一區域R1 中的(導電材料)和第三區域R3 中的(不同的介電材料)不同。用於選擇性沉積的程序110在第20圖的半導體結構200上開始。在這種情況下，操作116中的第二圖案化製程繼續蝕刻穿過第二介電層218-0，直到第二導電部件212暴露在相應的溝槽中。因此，第二導孔240延伸到最終結構中第二導電部件212的凹陷表面，如第21圖所示。
在一些實施例中，第一導電部件210和第二導電部件212都被分別修改為在第一導電部件210的頂部上具有第一介電層216-0並且在第二導電部件212的頂部上具有第二介電層218-0，如第22圖所示。在進一步的實施例中，操作108在各順序中包含兩個程序。第一程序包含選擇性蝕刻以使第一導電部件210凹陷，沉積第一介電材料；以及執行化學機械研磨(CMP)製程以去除沉積在其他區域上的第一介電材料並平坦化頂表面。第二程序包含選擇性蝕刻以使第二導電部件212凹陷，沉積第二介電材料；以及執行化學機械研磨(CMP)製程以去除沉積在其他區域上的第二介電材料並平坦化頂表面。化學機械研磨(CMP)製程可以在操作108結束時共同執行一次。因此，第一區域R1 具有第一介電材料的表面；第二區域R2 具有不同於第一介電材料的第二介電材料的表面；第三區域R3 具有與第一和第二介電材料不同成分的介電材料。用於選擇性沉積的程序110在第22圖的半導體結構200上開始。類似地，在最終結構中第一導孔230延伸到第一導電部件210的凹陷表面，而第二導孔240延伸到第二導電部件212的凹陷表面，如第23圖所示。
在一些實施例中，以抑制劑處理一個或兩個第一區域R1 、第二區域R2 和第三區域R3 ，以提供或增強沉積選擇性。
可以在前述方法的操作之前，期間和之後實施其他製造步驟。例如，在半導體結構上進一步形成內連線結構中的各種金屬線和導孔，以藉由適當的技術(例如雙鑲嵌製程) 電連接各種鰭式場效電晶體(FinFET)和其他裝置到有功能性的電路。特定地，閘極電極通過第一導孔230電連接；源極和汲極部件通過第二導電部件212和第二導孔240電連接。在方法100中的上述各種圖案化製程中，每個圖案化程序可以通過雙重圖案化或多重圖案化來實施。
本發明的各種實施例提供了積體電路(integrated circuit，IC)及其製造方法。特別地，積體電路(IC)結構包含交錯的雙自對準介電結構，以及在其中形成並與下面的導電部件對準的導孔。前述方法包含第一介電材料和指狀交叉的第二介電材料的選擇性沉積，以及選擇性蝕刻製程。前述方法採用兩種介電材料以形成交錯的雙自對準介電結構，藉由圖案化而不使用微影製程，提高了產量(throughput)並降低了製造成本。形成這種導孔提供了到各種元件的電路佈線(electrical routing)，例如閘極電極、源極和汲極。
因此，本發明實施例提供了一種半導體結構。前述半導體結構，包括：半導體基板；第一導電部件和一第二導電部件，設置於半導體基板上；以及交錯的(staggered)介電部件插入第一導電部件和第二導電部件之間，其中交錯的介電部件包括呈指狀交叉的(interdigitated)多個第一介電層以及多個第二介電層，其中多個第一介電層包括第一介電材料，且多個第二介電層包括不同於第一介電材料的第二介電材料。
在一實施例中，更包括：第三導電部件，位於第一導電部件下方並接觸第一導電部件；第四導電部件，位於第二導電部件下方並接觸第二導電部件；以及介電間隔物，位於交錯的介電部件下方並接觸交錯的介電部件。
在一實施例中，其中第三導電部件為閘極電極；第四導電部件為源極/汲極部件的接觸件；第一導電部件為第一內連線部件，其電連接到閘極電極；以及第二導電部件為第二內連線部件，其電連接到接觸件。
在一實施例中，其中交錯的介電部件與介電間隔物對齊並且完全重疊。
在一實施例中，其中第一介電材料為含矽介電材料以及第二介電材料為含金屬介電材料。
在一實施例中，其中第一介電材料包括氧化矽、氮化矽和氮氧化矽的其中之一，以及第二介電材料包括氧化鉿、氧化鋯、氧化鑭和氧化鋁的其中之一。在一實施例中，其中多個第一介電層包括第一數量N1 的多個第一介電層；多個第二介電層包括第二數量N2 的多個第二介電層；以及至少N1 和N2 的其中之一等於或大於2。
本發明實施例提供了一種形成積體電路結構的方法。前述方法，包括：提供一半導體結構，具有於第一區域中的第一導電部件、於一第二區域中的第二導電部件、和介於第一導電部件和第二導電部件之間的介電間隔物；在第一導電部件上選擇性沉積第一介電材料的第一介電膜，其中第一介電膜的選擇性沉積包括橫向延伸第一介電膜到介電間隔物；以及在第二導電部件上選擇性沉積一第二介電材料的第二介電膜，其中第二介電膜的選擇性沉積包括橫向延伸第二介電膜到位於介電間隔物上的第一介電膜的橫向延伸部分，其中第二介電材料和第一介電材料的成分不同。
在一實施例中，其中介電間隔物包括第一邊緣橫向接觸第一導電部件和第二邊緣橫向接觸第二導電部件；第一介電膜的選擇性沉積包括橫向延伸第一介電膜到第二邊緣；以及第二介電膜的選擇性沉積包括橫向延伸在第一介電膜上的第二介電膜到第一邊緣。
在一實施例中，更包括：在第一介電膜上選擇性沉積第一介電材料的第三介電膜，其中第三介電膜的選擇性沉積包括橫向延伸在第二介電膜的橫向延伸部分上的第三介電膜到第二邊緣；以及在第二介電膜上選擇性沉積第二介電材料的第四介電層，其中第四介電膜的選擇性沉積包括橫向延伸第四介電膜到第三介電膜的橫向延伸部分到第一邊緣。
在一實施例中，其中第一介電膜的選擇性沉積包括使用第一前驅物執行第一原子層沉積(atomic layer deposition，ALD)製程；以及第二介電膜的選擇性沉積包括使用不同於第一前驅物的第二前驅物執行第二原子層沉積製程。
在一實施例中，更包括重複地沉積第一介電材料和第二介電材料，以形成第一介電材料和第二介電材料的整體(collective)介電層，直到整體介電層的厚度達到期望的厚度。
在一實施例中，更包括：執行第一蝕刻製程，以選擇性蝕刻第一介電材料，藉以形成第一溝槽；以及形成第一導孔於第一溝槽中，其中第一導孔電連接到第一導電部件。
在一實施例中，其中執行第一蝕刻製程以選擇性蝕刻第一介電材料的步驟，更包括以微影製程形成具有開口的圖案化遮罩，以暴露第一介電材料；以及形成第一導孔於第一溝槽中的步驟，包括沉積一導電材料於第一溝槽中和執行化學機械研磨(chemical mechanical polishing，CMP)製程。
在一實施例中，更包括：執行第二蝕刻製程，以選擇性蝕刻第二介電材料，藉以形成第二溝槽；形成第二導孔於第二溝槽中，其中第二導孔電連接到第二導電部件。
在一實施例中，其中第一導孔和第二導孔藉由整體介電層的交錯部分彼此隔離；交錯部分包括呈指狀交叉的第一介電材料和第二介電材料；第一導電部件為閘極電極；以及第二導電部件為著落在(landing)在源極/汲極部件上的接觸件。
在一實施例中，在第一導電部件上選擇性沉積第一介電材料的第一介電膜的步驟之前，更包括於第二區域中的第二導電部件上形成抑制劑。
本發明實施例提供一種方法。前述方法，包括：提供半導體結構，包括第一導電部件於第一區域中、第二導電部件於第二區域中、和介電間隔物於第三區域中並且介於第一區域和第二區域之間；選擇性沉積第一介電材料於第一區域中，其中第一介電材料的選擇性沉積包括橫向延伸第一介電材料到第三區域中；選擇性沉積第二介電材料於第二區域中，其中第二介電材料的選擇性沉積包括橫向延伸第二介電材料到第三區域中，其中第二介電材料和第一介電材料的成分不同；以及重複地沉積第一介電材料和第二介電材料，以形成整體介電層包括第一介電材料於第一區域中，第二介電材料於第二區域中，以及於第三區域中呈指狀交叉的第一介電材料和第二介電材料的介電結構。
在一實施例中，其中介電間隔物包括第一邊緣橫向接觸第一導電部件，和第二邊緣橫向接觸第二導電部件；第一介電材料的選擇性沉積包括橫向延伸第一介電材料到第二邊緣；以及第二介電材料的選擇性沉積包括橫向延伸在第一介電材料上的第二介電材料到第一邊緣。
在一實施例中，更包括：執行第一蝕刻製程，以選擇性蝕刻第一介電材料，藉以形成第一溝槽於第一區域中；以及形成第一導孔於第一溝槽中，其中第一導孔電連接到第一導電部件。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法； 102/104/106/108/110/112/114/116/118:方框/操作/程序； 152/154/156/158:操作/方框； 200:積體電路/半導體結構； 202:半導體基底； 202A/202B:第一區域/第二區域； 210:第一導電部件； 212:第二導電部件； 214:介電間隔物； 216-0/216-1/216-2/216-3/216-i:第一介電層/第一介電材料； 218-0/218-1/218-2/218-i:第二介電層/第二介電材料； 220:交錯的雙自對準介電結構(SDSADS)； 222:層間介電層； 224:第一遮罩； 226:開口； 228:溝槽/第一溝槽； 230:第一導孔/導電部件； 234:第二遮罩； 236:開口； 238:溝槽； 240:第二導孔/導電部件； 242:介電間隔物； 246:交錯的自對準接觸件/導孔結構； 1600:方法； 1602/1604/1606/1608/1610/1612/1614:操作； 1700:半導體結構； 1704:淺溝槽隔離(STI)部件； 1706:鰭式主動區； 1708:高k金屬閘極/金屬閘極； 1708A/1708B:閘極介電層/閘極電極； 1710:間隔物； 1712:源極和汲極(部件)； 1714:層間介電材料(ILD)層； 1716:接觸件； 2400:結構； 2412/2414/2422:材料； 2422-1/2422-2/2422-3:生長前沿； 2502:抑制劑； T:整體厚度/目標厚度； R1/R2/R3:第一區域/第二區域/第三區域； W1/W2/W3:第一寬度/第二寬度/第三寬度； W4/W5/W6:第四寬度/第五寬度/第六寬度。
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1A圖和第1B圖係根據一些實施例製造具有建構交錯的自對準接觸件/導孔結構的半導體結構的方法的流程圖。 第2、3、4、5、6、7、8、9、10、11、12、13、14A、14B和15圖係根據一些實施例建構在各種製造階段的半導體結構的剖面圖。 第16圖係根據一些實施例建構製造半導體結構的方法的流程圖。 第17A和17B圖係根據一些實施例建構在各種製造階段的半導體結構的透視圖。 第17C圖係根據一些實施例建構第17B圖的半導體結構的剖面圖。 第18和19圖係根據一些實施例建構在各種製造階段的半導體結構的剖面圖。 第20和21圖係根據一些實施例建構在各種製造階段的半導體結構的剖面圖。 第22和23圖係根據一些實施例建構在各種製造階段的半導體結構的剖面圖。 第24和25圖係根據一些實施例建構的半導體結構的剖面圖。
200:半導體結構
202:半導體基底
210:第一導電部件
212:第二導電部件
214:介電間隔物
216-1/216-2/216-3:第一介電層/第一介電材料
218-1/218-2:第二介電層/第二介電材料
220:交錯的雙自對準介電結構(SDSADS)
T:整體厚度/目標厚度
R1/R2/R3:第一區域/第二區域/第三區域

Claims (15)

  1. 一種半導體結構，包括：一半導體基板；一第一導電部件和一第二導電部件，設置於該半導體基板上；一第一導孔部件和一第二導孔部件，分別設置於該第一導電部件和該第二導電部件上；以及一交錯的(staggered)介電部件插入該第一導孔部件和該第二導孔部件之間，其中該交錯的介電部件包括呈指狀交叉的(interdigitated)複數個第一介電層以及複數個第二介電層，其中：該些第一介電層包括一第一介電材料，且該些第二介電層包括不同於該第一介電材料的一第二介電材料；且該些第一介電層的每一層和該些第二介電層的每一層於一第一邊緣與該第一導孔部件接觸以及於一第二邊緣與該第二導孔部件接觸。
  2. 如申請專利範圍第1項所述之半導體結構，更包括：一介電間隔物，位於該交錯的介電部件下方並接觸該交錯的介電部件。
  3. 如申請專利範圍第2項所述之半導體結構，其中該第一導電部件為一閘極電極；該第二導電部件為一源極/汲極部件的一接觸件；該第一導孔部件為一第一內連線部件，其電連接到該閘極電極；以及該第二導孔部件為一第二內連線部件，其電連接到該接觸件。
  4. 如申請專利範圍第2項所述之半導體結構，其中該交錯的介電部件與該介電間隔物對齊並且完全重疊。
  5. 如申請專利範圍第1至4項中任一項所述之半導體結構，其中該第一介電材料為一含矽介電材料以及該第二介電材料為一含金屬介電材料。
  6. 如申請專利範圍第1至4項中任一項所述之半導體結構，其中該些第一介電層包括第一數量N1的該些第一介電層；該些第二介電層包括第二數量N2的該些第二介電層；以及至少N1和N2的其中之一等於或大於2。
  7. 一種半導體結構的形成方法，包括：提供一半導體結構，具有於一第一區域中的一第一導電部件、於一第二區域中的第二導電部件、和位於一第三區域中且介於該第一導電部件和該第二導電部件之間的一介電間隔物；在該第一區域中的該第一導電部件上選擇性沉積一第一介電材料的一第一介電膜，其中該第一介電膜的該選擇性沉積包括橫向延伸該第一介電膜到該第三區域中的該介電間隔物，且該第二區域不存在該第一介電膜；以及在該第二區域中的該第二導電部件上選擇性沉積一第二介電材料的一第二介電膜，其中該第二介電膜的該選擇性沉積包括橫向延伸該第二介電膜到位於該第三區域中該介電間隔物上的該第一介電膜的一橫向延伸部分，且該第一區域中不存在該第二介電膜，其中該第二介電材料和該第一介電材料的成分不同。
  8. 如申請專利範圍第7項所述之半導體結構的形成方法，其中該介電間隔物包括一第一邊緣橫向接觸該第一導電部件和一第二邊緣橫向接觸該第二導電部件；該第一介電膜的該選擇性沉積包括橫向延伸該第一介電膜到該第二邊緣；以及該第二介電膜的該選擇性沉積包括橫向延伸在該第一介電膜上的該第二介電膜到該第一邊緣。
  9. 如申請專利範圍第8項所述之半導體結構的形成方法，更包括：在該第一介電膜上選擇性沉積該第一介電材料的一第三介電膜，其中該第 三介電膜的該選擇性沉積包括橫向延伸在該第二介電膜的一橫向延伸部分上的該第三介電膜到該第二邊緣；以及在該第二介電膜上選擇性沉積該第二介電材料的一第四介電層，其中該第四介電膜的該選擇性沉積包括橫向延伸在該第三介電膜的一橫向延伸部分上的該第四介電膜到該第一邊緣。
  10. 如申請專利範圍第7或8項所述之半導體結構的形成方法，其中該第一介電膜的該選擇性沉積包括使用一第一前驅物執行一第一原子層沉積(atomic layer deposition，ALD)製程；以及該第二介電膜的該選擇性沉積包括使用不同於該第一前驅物的一第二前驅物執行一第二原子層沉積製程。
  11. 如申請專利範圍第8項所述之半導體結構的形成方法，更包括重複地沉積該第一介電材料和該第二介電材料，以形成該第一介電材料和該第二介電材料的一整體(collective)介電層，直到該整體介電層的厚度達到期望的厚度。
  12. 如申請專利範圍第11項所述之半導體結構的形成方法，更包括：執行一第一蝕刻製程，以選擇性蝕刻該第一介電材料，藉以形成一第一溝槽；形成一第一導孔部件於該第一溝槽中，其中該第一導孔部件電連接到該第一導電部件；執行一第二蝕刻製程，以選擇性蝕刻該第二介電材料，藉以形成一第二溝槽；以及形成一第二導孔部件於該第二溝槽中，其中該第二導孔部件電連接到該第二導電部件。
  13. 如申請專利範圍第12項所述之半導體結構的形成方法，其中 該第一導孔部件和該第二導孔部件藉由該整體介電層的一交錯部分彼此隔離；該交錯部分包括呈指狀交叉的該第一介電材料和該第二介電材料；該第一導電部件為一閘極電極；以及該第二導電部件為著落在(landing)在一源極/汲極部件上的一接觸件。
  14. 如申請專利範圍第7或8項所述之半導體結構的形成方法，在該第一導電部件上選擇性沉積該第一介電材料的該第一介電膜的步驟之前，更包括於該第二區域中的該第二導電部件上形成一抑制劑。
  15. 一種半導體結構的形成方法，包括：提供一半導體結構，包括一第一導電部件於一第一區域中、一第二導電部件於一第二區域中、和一介電間隔物於一第三區域中並且介於該第一區域和該第二區域之間；選擇性沉積一第一介電材料於該第一區域中，其中該第一介電材料的該選擇性沉積包括橫向延伸該第一介電材料到該第三區域中；選擇性沉積一第二介電材料於該第二區域中，其中該第二介電材料的該選擇性沉積包括橫向延伸該第二介電材料到該第三區域中，其中該第二介電材料和該第一介電材料的成分不同；以及重複地沉積該第一介電材料和該第二介電材料，以形成一整體介電層包括該第一介電材料於該第一區域中，該第二介電材料於該第二區域中，以及於該第三區域中呈指狀交叉的該第一介電材料和該第二介電材料的一介電結構。
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