TWI867965B

TWI867965B - 主動元件基板及其製造方法

Info

Publication number: TWI867965B
Application number: TW113105224A
Authority: TW
Inventors: 羅如君
Original assignee: 友達光電股份有限公司
Priority date: 2024-02-15
Filing date: 2024-02-15
Publication date: 2024-12-21
Also published as: CN118748190A; TW202535194A

Abstract

一種主動元件基板，包括基板、閘極驅動電路以及畫素控制電路。閘極驅動電路中的上拉電晶體包括第一半導體層、第一閘介電部、第一閘極、第一源極以及第一汲極。畫素控制電路中的驅動電晶體驅動電晶體包括第二半導體層、第二閘介電部、第二閘極、第二源極以及第二汲極。第一半導體層的厚度大於第二半導體層的厚度。第二閘介電部的厚度大於第一閘介電部的厚度。

Description

主動元件基板及其製造方法

本發明是有關於一種主動元件基板及其製造方法。

薄膜電晶體（Thin film transistor，TFT）是一種場效應電晶體，常被應用於顯示器、光感測器、天線等電子裝置中。一般而言，薄膜電晶體包括閘極、半導體層、源極以及汲極。利用閘極控制半導體層中的載子，以使電流可以在源極以及汲極之間流通。薄膜電晶體的優點是低功耗、高速度、高可靠性、低成本和易於集成。薄膜電晶體的應用範圍非常廣泛，為了使薄膜電晶體適用於不同的裝置，許多廠商致力於研發新的薄膜電晶體結構。

本發明提供一種主動元件基板及其製造方法，具有提升上拉電晶體的可靠度的優點，同時還使驅動電晶體可以更精準的控制驅動電流。

本發明的至少一實施例提供一種主動元件基板，其包括基板、閘極驅動電路以及畫素控制電路。閘極驅動電路包括位於基板之上的第一電晶體、第二電晶體、第三電晶體以及上拉電晶體。上拉電晶體包括第一半導體層、第一閘介電部、第一閘極、第一源極以及第一汲極。第一閘介電部接觸第一半導體層的頂面。第一閘極接觸第一閘介電部的頂面，且重疊於第一半導體層。第一閘極電性連接至第一電晶體以及第二電晶體。第一源極以及第一汲極接觸第一半導體層。第一源極與第一汲極中的一者電性連接至第三電晶體。畫素控制電路電性連接至閘極驅動電路，且包括位於基板之上的開關電晶體以及驅動電晶體。驅動電晶體包括第二半導體層、第二閘介電部、第二閘極、第二源極以及第二汲極。圖案化半導體層包括第一半導體層與第二半導體層，且第一半導體層的厚度大於第二半導體層的厚度。第二閘介電部接觸第二半導體層的頂面。圖案化絕緣層包括第一閘介電部與第二閘介電部，且第二閘介電部的厚度大於第一閘介電部的厚度。基於基板的頂面，第一閘介電部的頂面以及第二閘介電部的頂面位於不同的高度位置，且第一半導體層的底面以及第二半導體層的底面位於相同的高度位置。第二閘極接觸第二閘介電部的頂面，且重疊於第二半導體層。第二閘極電性連接至開關電晶體。第二源極以及第二汲極接觸第二半導體層。

本發明的至少一實施例提供一種主動元件基板的製造方法，包括以下步驟。形成半導體材料層於基板之上。形成第一光阻圖案層於半導體材料層之上，其中第一光阻圖案層包括第一遮罩部以及第二遮罩部，其中第一遮罩部的厚度大於第二遮罩部的厚度。以第一遮罩部以及第二遮罩部為遮罩對半導體材料層執行第一蝕刻製程，以形成半導體圖案層。半導體圖案層包括第一半導體層以及第二半導體層，且第一半導體層的厚度大於第二半導體層的厚度。形成絕緣材料層於基板之上。形成第二光阻圖案層於絕緣材料層之上，其中第二光阻圖案層包括重疊於第一半導體層的第一覆蓋部以及重疊於第二半導體層的第二覆蓋部，其中第二覆蓋部的厚度大於第一覆蓋部的厚度。以第二光阻圖案層為遮罩對絕緣材料層執行第二蝕刻製程，以形成圖案化絕緣層，其中圖案化絕緣層包括重疊於第一半導體層第一閘介電部以及重疊於第二半導體層的第二閘介電部，且第二閘介電部的厚度大於第一閘介電部的厚度。形成第一閘極以及第二閘極，其中第一閘極以及第二閘極分別位於第一閘介電部以及第二閘介電部上。形成電性連接至第一半導體層的第一源極以及第一汲極。形成電性連接至第二半導體層的第二源極以及第二汲極。

圖1是依照本發明的一實施例的一種主動元件基板10的上拉電晶體PUT以及驅動電晶體DT的剖面示意圖。圖1顯示了主動元件基板10中的上拉電晶體PUT以及驅動電晶體DT，並省略其他構件。請參考圖1，上拉電晶體PUT以及驅動電晶體DT設置於基板100之上。

基板100例如為硬質基板（rigid substrate），且其材質可為玻璃、石英、有機聚合物或其他可適用的材料。然而，本發明不以此為限，在其他實施例中，基板100也可以是可撓式基板（flexible substrate）或是可拉伸基板。舉例來說，可撓式基板以及可拉伸基板的材料包括聚醯亞胺（polyimide，PI）、聚二甲基矽氧烷（polydimethylsiloxane，PDMS）、聚乙烯對苯二甲酸酯（polyethylene terephthalate，PET）、聚二甲酸乙二醇酯（polyethylene naphthalate，PEN）、聚酯（polyester，PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate，PMMA）、聚碳酸酯（polycarbonate，PC）、聚胺酯（polyurethane PU）或其他合適的材料。

上拉電晶體PUT包括第一半導體層210、第一閘介電部101、第一閘極220、第一源極232以及第一汲極234。驅動電晶體DT包括第二半導體層310、第二閘介電部102、第二閘極320、第二源極332以及第二汲極334。

在一些實施例中，第一半導體層210與第二半導體層310是利用相同的沉積製程形成，並透過蝕刻製程而獲得不同的厚度。舉例來說，圖案化半導體層SM包括第一半導體層210與第二半導體層310，其中第一半導體層210的厚度T1大於第二半導體層310的厚度T2。在一些實施例中，厚度T1為20奈米至100奈米，且厚度T2為10奈米至100奈米。

在一些實施例中，圖案化半導體層SM具有單層結構，其包含非晶矽、多晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料（例如：銦鋅氧化物、銦鎵鋅氧化物或是其他合適的材料、或上述材料之組合）或其他合適的材料。在一些實施例中，對第一半導體層210與第二半導體層310進行摻雜製程（例如離子植入製程或氫電漿製程），進而使第一半導體層210與第二半導體層310各自包括不同電阻率的區域。舉例來說，當第一半導體層210包括矽半導體時，對第一半導體層210執行離子植入製程使其形成電阻率較低的源極區202以及汲極區206，而電阻率較高的通道區204位於源極區202以及汲極區206之間。類似地，當第二半導體層310包括矽半導體時，對第二半導體層310執行離子植入製程使其形成電阻率較低的源極區302以及汲極區306，而電阻率較高的通道區304位於源極區302以及汲極區306之間。另一方面，當第一半導體層210與第二半導體層310包括金屬氧化物半導體時，對第一半導體層210與第二半導體層310執行氫電漿製程以形成源極區202、汲極區206、源極區302以及汲極區306。

在本實施例中，基於基板100的頂面100t，第一半導體層210的底面以及第二半導體層310的底面位於相同的高度位置。在本實施例中，第一半導體層210的底面210b以及第二半導體層310的底面310b皆接觸基板100的頂面100t，但本發明不以此為限。在其他實施例中，緩衝層（未繪示）設置於基板100與第一半導體層210之間以及基板100與第二半導體層310之間，因此，第一半導體層210的底面210b以及第二半導體層310的底面310b皆接觸緩衝層的頂面。

在一些實施例中，第一閘介電部101與第二閘介電部102是利用相同的沉積製程形成，並透過蝕刻製程而獲得不同的厚度。舉例來說，圖案化絕緣層110包括第一閘介電部101與第二閘介電部102，其中第二閘介電部102的厚度T4大於第一閘介電部101的厚度T3。在一些實施例中，厚度T3為10奈米至300奈米，且厚度T4為20奈米至350奈米。

在一些實施例中，圖案化絕緣層110還包括連接部103。連接部103連接第一閘介電部101與第二閘介電部102。

第一閘介電部101接觸第一半導體層210的頂面210t。在本實施例中，部分的連接部103沿著第一半導體層210的側壁210s延伸至第一半導體層210的頂面210t，且部分的連接部103沿著第二半導體層310的側壁310s延伸至第二半導體層310的頂面310t。在本實施例中，連接部103的厚度T5大於第一閘介電部101的厚度T3，且連接部103以及第一閘介電部101接觸第一半導體層210的頂面210t。在其他實施例中，連接部103沒有延伸至第一半導體層210的頂面210t。換句話說，第一半導體層210的頂面210t上的圖案化絕緣層110僅有第一閘介電部101。

第二閘介電部102接觸第二半導體層310的頂面310t。在本實施例中，第二閘介電部102的厚度T4實質上等於連接部103的厚度T5，但本發明不以此為限。在其他實施例中，連接部103的厚度T5不同於第一閘介電部101的厚度T3以及第二閘介電部102的厚度T4。

在一些實施例中，圖案化絕緣層110具有單層結構。在一些實施例中，圖案化絕緣層110的材料包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉿或其他合適的材料。

在本實施例中，基於基板100的頂面100t，第一閘介電部101的頂面101t的高度位置H1不同於第二閘介電部102的頂面102t的高度位置H2。

第一閘極220以及第二閘極320位於圖案化絕緣層110上。第一閘極220接觸第一閘介電部101的頂面101t，且重疊於第一半導體層210的通道區204。在一些實施例中，第一閘介電部101的寬度大於或等於第一閘極220的寬度。第二閘極320接觸第二閘介電部102的頂面102t，且重疊於第二半導體層310的通道區304。在一些實施例中，第二閘介電部102的寬度大於或等於第二閘極320的寬度。

在一些實施例中，第一閘極220以及第二閘極320各自具有單層或多層結構。在一些實施例中，第一閘極220以及第二閘極320的材料包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。

平坦層120位於第一閘極220、第二閘極320以及圖案化絕緣層110上，且覆蓋第一閘極220以及第二閘極320。在一些實施例中，平坦層120的材料包括有機絕緣材料或無機絕緣材料（例如氧化矽、氮化矽、氮氧化矽或其他合適的材料）。

第一源極232、第一汲極234、第二源極332以及第二汲極334位於平坦層120上。第一源極232以及第一汲極234分別接觸第一半導體層210的源極區202以及汲極區206，且第二源極332以及第二汲極334分別接觸第二半導體層310的源極區302以及汲極區306。

在一些實施例中，第一源極232、第一汲極234、第二源極332以及第二汲極334各自具有單層或多層結構。在一些實施例中，第一源極232、第一汲極234、第二源極332以及第二汲極334的材料包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。

圖2A至圖2N是圖1的主動元件基板10的製造方法的剖面示意圖。請參考圖2A，形成半導體材料層SM’於基板100之上。在一些實施例中，半導體材料層SM’與基板100之間還包括緩衝層（未繪出）。

請參考圖2B與圖2C，於半導體材料層SM’之上形成光阻材料層PRM1。接著，利用光罩MKa, MKb對光阻材料層PRM1執行曝光製程。然後對曝光後的光阻材料層PRM1執行顯影製程，以形成第一光阻圖案層PR1於半導體材料層SM’之上。

在本實施例中，形成第一光阻圖案層PR1的方法包括半色調光罩（Half-tone Mask）製程。具體地說，光罩MKa, MKb包括具有不同穿透率的第一光罩區R1、第二光罩區R2以及第三光罩區R3，利用調整第一光罩區R1、第二光罩區R2以及第三光罩區R3的穿透率，控制對光阻材料層PRM1的曝光量，進而使所獲得的第一光阻圖案層PR1包括不同的厚度。在一些實施例中，圖2B所示的光罩MKa, MKb為不同個光罩或是同一個光罩上的不同區域。

第一光阻圖案層PR1包括第一遮罩部PR1a以及第二遮罩部PR1b。第一遮罩部PR1a的厚度t1大於第二遮罩部PR1b的厚度t2。在一些實施例中，第一遮罩部PR1a以及第二遮罩部PR1b彼此分離。

請參考圖2C、2D以及2E，以第一遮罩部PR1a以及第二遮罩部PR1b為遮罩對半導體材料層SM’執行第一蝕刻製程，以形成半導體圖案層SM。

由於第一遮罩部PR1a的厚度t1大於第二遮罩部PR1b的厚度t2，第一遮罩部PR1a可以在第一蝕刻製程中對位於其下方的半導體材料層SM’提供較長時間的保護，即使第二遮罩部PR1b已在第一蝕刻製程中被完全移除，仍保有部分的第一遮罩部PR1a在半導體材料層SM’上。因此，最後所形成的半導體圖案層SM包括具有不同厚度的第一半導體層210以及第二半導體層310。對應於第一遮罩部PR1a的第一半導體層210的厚度T1大於對應於第二遮罩部PR1b的第二半導體層310的厚度T2。

在一些實施例中，在第一蝕刻製程以後，仍然有部分的第一光阻圖案層PR1殘留在半導體圖案層SM上。在這種情況中，可以利用灰化製程或其他合適的製程來移除前述殘留的第一光阻圖案層PR1。

請參考圖2F，形成絕緣材料層110’於基板100之上。絕緣材料層110’覆蓋第一半導體層210以及第二半導體層310。

請參考圖2G以及圖2H，於絕緣材料層110’之上形成光阻材料層PRM2。接著，利用光罩MK1, MK2對光阻材料層PRM2執行曝光製程。然後對曝光後的光阻材料層PRM2執行顯影製程，以形成第二光阻圖案層PR2於絕緣材料層110’之上。

在本實施例中，光罩MK1, MK2包括具有不同穿透率的第四光罩區R4以及第五光罩區R5，利用調整第四光罩區R4以及第五光罩區R5的穿透率，控制對光阻材料層PRM2的曝光量，進而使所獲得的第二光阻圖案層PR2包括不同的厚度。在一些實施例中，圖2G所示的光罩MK1, MK2為不同個光罩或是同一個光罩上的不同區域。在一些實施例中，形成第二光阻圖案層PR2的方法包括半色調光罩製程，且光罩MK1, MK2還包括與第四光罩區R4以及第五光罩區R5具有不同穿透率的其他光罩區。

第二光阻圖案層PR2包括重疊於第一半導體層210的第一覆蓋部PR2a以及重疊於第二半導體層310的第二覆蓋部PR2b，其中第二覆蓋部PR2b的厚度t4大於第一覆蓋部PR2a的厚度t3。在本實施例中，第二光阻圖案層PR2還包括第三覆蓋部PR2c，其中第三覆蓋部PR2c連接第一覆蓋部PR2a以及第二覆蓋部PR2b。在一些實施例中，第三覆蓋部PR2c的厚度t5相同於第二覆蓋部PR2b的厚度t4，但本發明不以此為限。在其他實施例中，第三覆蓋部PR2c的厚度t5不同於厚度t3以及厚度t4。

請參考圖2H、圖2I以及圖2J，以第二光阻圖案層PR2為遮罩對絕緣材料層110’執行第二蝕刻製程，以形成圖案化絕緣層110。

由於第二覆蓋部PR2b的厚度t4大於第一覆蓋部PR2a的厚度t3，第二覆蓋部PR2b可以在第二蝕刻製程中對位於其下方的絕緣材料層110’提供較長時間的保護，即使第一覆蓋部PR2a已在第二蝕刻製程中被完全移除，仍保有部分的第二覆蓋部PR2b在絕緣材料層110’上。因此，最後所形成的圖案化絕緣層110包括具有不同厚度的第一閘介電部101以及第二閘介電部102。對應於第二覆蓋部PR2b的第二閘介電部102的厚度T4大於對應於第一覆蓋部PR2a的第一閘介電部101的厚度T3。

在一些實施例中，第三覆蓋部PR2c的厚度t5也大於第一覆蓋部PR2a的厚度t3，第三覆蓋部PR2c可以在第二蝕刻製程中對位於其下方的絕緣材料層110’提供較長時間的保護，即使第一覆蓋部PR2a已在第二蝕刻製程中被完全移除，仍保有部分的第三覆蓋部PR2c在絕緣材料層110’上。因此，對應於第三覆蓋部PR2c的連接部103的厚度T5大於對應於第一覆蓋部PR2a的第一閘介電部101的厚度T3。在一些實施例中，第三覆蓋部PR2c的厚度t5也大於第二覆蓋部PR2b的厚度t4，且的連接部103的厚度T5大於第二閘介電部102的厚度T4。

在一些實施例中，在第二蝕刻製程以後，仍然有部分的第二光阻圖案層PR2殘留在圖案化絕緣層110上。在這種情況中，可以利用灰化製程或其他合適的製程來移除前述殘留的第二光阻圖案層PR2。

請參考圖2K，形成第一閘極220以及第二閘極320於圖案化絕緣層110上。第一閘極220以及第二閘極320分別位於第一閘介電部101以及第二閘介電部102上。在一些實施例中，先於圖案化絕緣層110上形成毯覆的導電材料層，接著圖案化前述導電材料層以形成第一閘極220以及第二閘極320。

在一些實施例中，在形成第一閘極220以及第二閘極320之後，可選的對第一半導體層210與第二半導體層310進行摻雜製程（例如離子植入製程或氫電漿製程），進而使第一半導體層210與第二半導體層310各自包括不同電阻率的區域。舉例來說，第一半導體層210包括源極區202、汲極區206以及通道區204，且第二半導體層310包括源極區302、汲極區306以及通道區304。在一些實施例中，前述摻雜製程是以第一閘極220以及第二閘極320為遮罩進行的，因此，通道區204以及通道區304分別對齊於第一閘極220以及第二閘極320。在一些實施例中，可以省略前述摻雜製程。

請參考圖2L以及圖2M，形成第三光阻圖案層PR3於圖案化絕緣層110、第一閘極220以及第二閘極320上方。以第三光阻圖案層PR3為遮罩對圖案化絕緣層110執行第三蝕刻製程以於圖案化絕緣層110中形成位於第一閘極220兩側且暴露出第一半導體層210的第一開口O1以及第二開口O2以及位於第二閘極320兩側且暴露出第二半導體層310的第三開口O3以及第四開口O4。

請參考圖2N，形成平坦層120於第一閘極220、第二閘極320以及圖案化絕緣層110上。在一些實施例中，通過蝕刻製程以於平坦層120中形成第一通孔TH1、第二通孔TH2、第三通孔TH3以及第四通孔TH4。

最後請回到圖1，形成第一源極232、第一汲極234、第二源極332以及第二汲極334於平坦層120上。第一源極232填入第一通孔TH1以及第一開口O1中以電性連接至第一半導體層210的源極區202。第一汲極234填入第二通孔TH2以及第二開口O2中以電性連接至第一半導體層210的汲極區206。第二源極332填入第三通孔TH3以及第三開口O3中以電性連接至第二半導體層310的源極區302。第二汲極334填入第四通孔TH4以及第四開口O4中以電性連接至第二半導體層310的汲極區306。

在本實施例中，在上拉電晶體PUT中，第一半導體層210的厚度T1較厚且第一閘介電部101的厚度T3較薄，因此，上拉電晶體PUT具有高可靠度的優點。

表1顯示了具有不同厚度的閘介電部（例如圖1中的第一閘介電部101以及第二閘介電部102）的薄膜電晶體的輸出電流。在表1的實施例一與實施例二的薄膜電晶體中，半導體層的有效通道寬度為160微米，有效通道長度為6微米，且半導體層的厚度為10奈米至100奈米。在表1中，Vds表示源極與汲極之間的電壓差，輸出電流表示流經半導體層的電流大小，Vg表示閘極上的電壓。表1

	實施例一	實施例二
閘介電層厚度 ( 埃 )	1400	1100
輸出電流 (A)	Vds=0.1V	Vds=10V	Vds=0.1V	Vds=10V
Vg=0V	1.97E-07	1.73E-06	2.90E-07	2.27E-06
Vg=5V	2.38E-06	8.35E-05	4.11E-06	1.41E-04
Vg=22V	1.02E-05	9.20E-04	2.01E-05	1.84E-03

比較表1的實施例一與實施例二可以得知，當閘介電部的厚度較薄，可以有效的提升薄膜電晶體的輸出電流。舉例來說，當閘介電部的厚度減少20%時，輸出電流約可以提升54%，實際提升比例會隨著閘介電部的材料與厚度的不同而有所變化。由表1的結果可以證實，在圖1的實施例中，通過將上拉電晶體PUT的第一閘介電部101的厚度T3減薄，可以有效提升上拉電晶體PUT的輸出電流。

表2顯示了具有不同厚度的半導體層（例如圖1中的第一半導體層210以及第二半導體層310）的薄膜電晶體的臨界電壓Vth以及在不同閘極電壓Vg下所產生的輸出電流。在表2的實施例三與實施例四的薄膜電晶體中，半導體層的材料為銦鎵鋅氧化物。表2

	實施例三	實施例四
半導體層厚度 ( 埃 )	300	450
Vds 為 0.1V 之 Vth (V)	0.17	0.18
Vg 為 5V 之輸出電流 (A)	5.44E-06	5.50E-06
Vg 為 20V 之輸出電流 (A)	5.85E-06	5.93E-06
飽和載子遷移率 (cm ²/V s)	20.63	20.97

比較表2的實施例三與實施例四可以得知，提升半導體層的厚度，薄膜電晶體的輸出電流仍然可以維持在差不多的水平。舉例來說，在半導體層的厚度增加60%時，輸出電流仍然可以維持在差不多的水平。一般而言，半導體層的厚度越大，則半導體層在經由高電壓操作之後產生的衰退越小。因此，在圖1的實施例中，通過將上拉電晶體PUT的第一半導體層210的厚度T1增厚，可以有效的避免上拉電晶體PUT在經由高電壓操作之後產生的衰退，進而提升上拉電晶體PUT的可靠度。

另一方面，由於驅動電晶體DT沒有高輸出電流的需求，因此，通過減少第二半導體層310的厚度T2並增加第二閘介電部102的厚度T4，可以更精確的控制驅動電晶體DT所輸出的驅動電流。

圖3A是依照本發明的一實施例的一種閘極驅動電路GOA的電路圖。閘極驅動電路GOA包括位於基板之上的第一電晶體M1、第二電晶體M2、第三電晶體M3、上拉電晶體PUT以及第一電容C1。在圖3A中，上拉電晶體PUT的結構與形成方法可參考圖1至圖2N及其相關說明，於此不再贅述。第一電晶體M1、第二電晶體M2以及第三電晶體M3可以為任意類型的電晶體。舉例來說，第一電晶體M1、第二電晶體M2以及第三電晶體M3各自與圖1中的上拉電晶體PUT具有相同的結構或是與圖1中的驅動電晶體DT具有相同的結構。

請參考圖3A，上拉電晶體PUT的第一閘極（如圖1的第一閘極220）電性連接至第一電晶體M1以及第二電晶體M2。上拉電晶體PUT的第一閘極、第一電晶體M1以及第二電晶體M2電性連接至Q點。

上拉電晶體PUT的第一源極與第一汲極中的一者連接至時脈訊號CK，而另一者連接至閘極驅動電路GOA的閘極輸出訊號S(N)。

第一電晶體M1的源極與汲極中的一者電性連接至第一電晶體M1的閘極，而另一者電性連接至Q點。第一電晶體M1的閘極連接至起始訊號SP。在本實施例中，第一電晶體M1的源極電性連接至第一電晶體M1的閘極，但本發明不以此為限。在其他實施例中，第一電晶體M1的源極沒有連接至第一電晶體M1的閘極。

第二電晶體M2的閘極以及第三電晶體M3的閘極連接至後一級閘極驅動電路的閘極輸出訊號S(N+1)。第二電晶體M2的源極與汲極中的一者連接至第一工作電壓訊號VSS，而另一者電性連接至Q點。

第三電晶體M3的源極與汲極中的一者連接至第一工作電壓訊號VSS，而另一者電性連接至閘極驅動電路GOA的閘極輸出訊號S(N)。上拉電晶體PUT的第一源極與第一汲極中的一者電性連接至第三電晶體M3。

第一電容C1的一端電性連接至Q點，而另一端電性連接至閘極驅動電路GOA的閘極輸出訊號S(N)。

圖3B是依照本發明的一實施例的一種畫素控制電路PC的電路圖。畫素控制電路PC包括位於基板之上的開關電晶體ST、驅動電晶體DT以及第二電容C2。畫素控制電路PC電性連接至閘極驅動電路（例如圖3A的閘極驅動電路GOA的閘極輸出訊號S(N)通過掃描線scan而傳輸至畫素控制電路PC）。在圖3B中，驅動電晶體DT的結構與形成方法可參考圖1至圖2N及其相關說明，於此不再贅述。開關電晶體ST可以為任意類型的電晶體。舉例來說，開關電晶體ST與圖1中的上拉電晶體PUT具有相同的結構或是與圖1中的驅動電晶體DT具有相同的結構。

請參考圖3B，開關電晶體ST的閘極電性連接至掃描線scan，並通過掃描線scan而電性連接至對應的閘極驅動電路。開關電晶體ST的源極與汲極中的一者電性連接至資料線data，而另一者電性連接至驅動電晶體DT的第二閘極（如圖1的第二閘極320）。

驅動電晶體DT的第二源極與第二汲極（如圖1的第二源極332與第二汲極334）中的一者電性連接至發光元件L，而另一者電性連接至第二工作電壓訊號VDD。

發光元件L的一端電性連接至驅動電晶體DT，而另一端電性連接至第一工作電壓訊號VSS。

同時參考圖3A與圖3B，在一些實施例中，畫素控制電路PC設置於主動元件基板的顯示區，而閘極驅動電路GOA設置於主動元件基板的周邊區中，其中周邊區位於顯示區的至少一側。在一些實施例中，主動元件基板包括多個陣列於顯示區中的畫素控制電路PC，且主動元件基板的周邊區中也設置有多個閘極驅動電路GOA。

圖4是依照本發明的一實施例的一種主動元件基板10的第一電晶體、第二電晶體以及第三電晶體的剖面示意圖。請參考圖1、圖3A以及圖4，形成第一電晶體M1、第二電晶體M2以及第三電晶體M3。在本實施例中，第一電晶體M1、第二電晶體M2以及第三電晶體M3的形成方法與圖1至圖2N的上拉電晶體PUT相同。第一電晶體M1、第二電晶體M2、第三電晶體M3以及上拉電晶體PUT各自包括第一半導體層210、第一閘介電部101、第一閘極220、第一源極232以及第一汲極234。

在本實施例中，以第一電晶體M1、第二電晶體M2以及第三電晶體M3與上拉電晶體PUT具有相同的結構為例，但本發明不以此為限。在其他實施例中，第一電晶體M1、第二電晶體M2以及第三電晶體M3與上拉電晶體PUT具有不同的結構。舉例來說，第一電晶體M1、第二電晶體M2以及第三電晶體M3中的一或多者可具有與驅動電晶體DT相同的結構。

圖5是依照本發明的一實施例的一種主動元件基板10的開關電晶體的剖面示意圖。請參考圖1、圖3B以及圖5，形成開關電晶體ST。在本實施例中，開關電晶體ST的形成方法與圖1至圖2N的驅動電晶體DT相同。開關電晶體ST以及驅動電晶體DT各自包括第二半導體層310、第二閘介電部102、第二閘極320、第二源極332以及第二汲極334。。

在本實施例中，以開關電晶體ST與驅動電晶體DT具有相同的結構為例，但本發明不以此為限。在其他實施例中，開關電晶體ST與驅動電晶體DT具有不同的結構。舉例來說，關電晶體ST可具有與上拉電晶體PUT相同的結構。

圖6是依照本發明的另一實施例的一種主動元件基板20的上拉電晶體PUTA以及驅動電晶體DTA的剖面示意圖。在此必須說明的是，圖6的實施例沿用圖1至圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖6，在本實施例中，圖案化絕緣層110與平坦層120之間更包括層間介電層115。在本實施例中，平坦層120包括有機絕緣材料，而層間介電層115包括無機絕緣材料（例如氧化矽、氮化矽、氮氧化矽、氧化鋁等）。層間介電層115用於分隔第一閘極220與平坦層120以及第二閘極320與平坦層120。

圖7A至圖7G是依照本發明的又另一實施例的一種主動元件基板30的上拉電晶體PUT以及驅動電晶體DT的製造方法的剖面示意圖。請參考圖7A與圖7B，接續圖2F的步驟，於絕緣材料層110’之上形成光阻材料層PRM2。接著，利用光罩MK1, MK2對光阻材料層PRM2執行曝光製程。然後對曝光後的光阻材料層PRM2執行顯影製程，以形成第二光阻圖案層PR2於絕緣材料層110’之上。

在本實施例中，光罩MK1, MK2包括具有不同穿透率的第四光罩區R4、第五光罩區R5、第六光罩區R6以及第七光罩區R7，利用調整第四光罩區R4、第五光罩區R5、第六光罩區R6以及第七光罩區R7的穿透率，控制對光阻材料層PRM2的曝光量，進而使所獲得的第二光阻圖案層PR2包括不同的厚度。在一些實施例中，圖7A所示的光罩MK1, MK2為不同個光罩或是同一個光罩上的不同區域。在一些實施例中，形成第二光阻圖案層PR2的方法包括半色調光罩製程，且光罩MK1, MK2還包括與第四光罩區R4、第五光罩區R5、第六光罩區R6以及第七光罩區R7具有不同穿透率的其他光罩區。

在本實施例中，第二光阻圖案層PR2包括重疊於第一半導體層210的一個第一覆蓋部PR2a以及可選的兩個第四覆蓋區PR2d。第四覆蓋區PR2d的厚度t6小於第一覆蓋部PR2a的厚度t3。在一些實施例中，第二光阻圖案層PR2也可以不包括第四覆蓋區PR2d，並直接暴露出部分的絕緣材料層110’。換句話說，第四覆蓋區PR2d可以在曝光製程中被完全移除。

在本實施例中，第二光阻圖案層PR2還包括重疊於第二半導體層310的一個第二覆蓋部PR2b以及兩個第五覆蓋區PR2e。第二覆蓋部PR2b的厚度t4大於第一覆蓋部PR2a的厚度t3。第五覆蓋區PR2e的厚度t7小於第二覆蓋部PR2b的厚度t4。在一些實施例中，第五覆蓋區PR2e的厚度t7等於第四覆蓋區PR2d的厚度t6。在一些實施例中，第二光阻圖案層PR2也可以不包括第五覆蓋區PR2e，並直接暴露出部分的絕緣材料層110’。換句話說，第五覆蓋區PR2e可以在曝光製程中被完全移除。

在本實施例中，第二光阻圖案層PR2還包括第三覆蓋部PR2c，其中第三覆蓋部PR2c連接第一覆蓋部PR2a、第二覆蓋部PR2b、第四覆蓋區PR2d以及第五覆蓋區PR2e。舉例來說，第四覆蓋區PR2d以及第五覆蓋區PR2e垂直投影於基板100的形狀包括圓形、橢圓形或其他幾何形狀，其中第三覆蓋部PR2c與第一覆蓋部PR2a環繞第四覆蓋區PR2d，且第三覆蓋部PR2c與第二覆蓋部PR2b環繞第五覆蓋區PR2e。

在一些實施例中，第三覆蓋部PR2c的厚度t5大於或等於第二覆蓋部PR2b的厚度t4。

請參考圖7C以及圖7D，以第二光阻圖案層PR2為遮罩對絕緣材料層110’執行第二蝕刻製程，以形成圖案化絕緣層110。

由於第四覆蓋區PR2d以及第五覆蓋區PR2e的厚度最薄，因此，第四覆蓋區PR2d以及第五覆蓋區PR2e在第二蝕刻製程中會最先被移除，使第四覆蓋區PR2d以及第五覆蓋區PR2e下方的部分的絕緣材料層110’在第二蝕刻製程中被蝕刻較長的時間，進而形成暴露出第一半導體層210的第一開口O1與第二開口O2以及暴露出第二半導體層310的第三開口O3與第四開口O4。在一些實施例中，第一開口O1與第二開口O2分別對應於兩個第四覆蓋區PR2d的位置，且第三開口O3與第四開口O4分別對應於兩個第五覆蓋區PR2e的位置。

此外，由於第二覆蓋部PR2b的厚度t4大於第一覆蓋部PR2a的厚度t3，第二覆蓋部PR2b可以在第二蝕刻製程中對位於其下方的絕緣材料層110’提供較第一覆蓋部PR2a長時間的保護，即使第一覆蓋部PR2a已在第二蝕刻製程中被完全移除，仍保有部分的第二覆蓋部PR2b在絕緣材料層110’上。因此，最後所形成的圖案化絕緣層110包括具有不同厚度的第一閘介電部101以及第二閘介電部102。對應於第二覆蓋部PR2b的第二閘介電部102的厚度T4大於對應於第一覆蓋部PR2a的第一閘介電部101的厚度T3。

在本實施例中，第一開口O1以及第二開口O2位於第一閘介電部101兩側，且第三開口O3以及第四開口O4位於第二閘介電部102兩側。

在一些實施例中，第三覆蓋部PR2c具有最厚的厚度t5，因此，在第一覆蓋部PR2a、第二覆蓋部PR2b、第四覆蓋區PR2d以及第五覆蓋區PR2e皆被移除後，仍保有部分的第三覆蓋部PR2c於圖案化絕緣層110上，使得對應於第三覆蓋部PR2c的連接部103具有較第二閘介電部102更厚的厚度。

請參考圖7E，形成第一閘極220以及第二閘極320於圖案化絕緣層110上。第一閘極220以及第二閘極320分別位於第一閘介電部101以及第二閘介電部102上。在一些實施例中，先於圖案化絕緣層110上形成毯覆的導電材料層，接著圖案化前述導電材料層以形成第一閘極220以及第二閘極320。

請參考圖7F，形成平坦層120於第一閘極220、第二閘極320以及圖案化絕緣層110上。在一些實施例中，通過蝕刻製程以於平坦層120中形成第一通孔TH1、第二通孔TH2、第三通孔TH3以及第四通孔TH4。

最後請參考圖7G，形成第一源極232、第一汲極234、第二源極332以及第二汲極334於平坦層120上。第一源極232填入第一通孔TH1以及第一開口O1中以電性連接至第一半導體層210的源極區202。第一汲極234填入第二通孔TH2以及第二開口O2中以電性連接至第一半導體層210的汲極區206。第二源極332填入第三通孔TH3以及第三開口O3中以電性連接至第二半導體層310的源極區302。第二汲極334填入第四通孔TH4以及第四開口O4中以電性連接至第二半導體層310的汲極區306。

在本實施例中，在上拉電晶體PUT中，第一半導體層210的厚度T1較厚且第一閘介電部101的厚度T3較薄，因此，上拉電晶體PUT具有高輸出電流以及具有高可靠度的優點。另一方面，通過減少第二半導體層310的厚度T2並增加第二閘介電部102的厚度T4，可以更精確的控制驅動電晶體DT輸出的驅動電流。

圖8是依照本發明的一實施例的一種主動元件基板10的上拉電晶體以及驅動電晶體的上視示意圖。在此必須說明的是，圖8的實施例沿用圖1至圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖8，在本實施例中，連接部103覆蓋第一半導體層210的部分頂面，且圖案化絕緣層110中的第一開口O1以及第二開口O2穿過連接部103。類似地，連接部103覆蓋第二半導體層310的部分頂面，且圖案化絕緣層110中的第三開口O3以及第四開口O4穿過連接部103。在本實施例中，第一閘介電部101以及第二閘介電部102於基板上的垂直投影形狀為矩形，但本發明不以此為限。在其他實施例中，第一閘介電部101以及第二閘介電部102於基板上的垂直投影形狀為圓形、橢圓形或其他合適的幾何形狀。另外，在本實施例中，連接部103環繞第一閘介電部101以及第二閘介電部102。

圖9是依照本發明的再一實施例的一種主動元件基板30的上拉電晶體以及驅動電晶體的上視示意圖。在此必須說明的是，圖9的實施例沿用圖1至圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖9，在本實施例中，連接部103未覆蓋第一半導體層210的部分頂面，且第一閘介電部101覆蓋第一半導體層210的頂面以及側壁。圖案化絕緣層110中的第一開口O1以及第二開口O2穿過第一閘介電部101。類似地，連接部103未覆蓋第二半導體層310的部分頂面，且第二閘介電部102覆蓋第二半導體層310的頂面以及側壁。圖案化絕緣層110中的第三開口O3以及第四開口O4穿過第二閘介電部102。在本實施例中，第一閘介電部101以及第二閘介電部102於基板上的垂直投影形狀為矩形，但本發明不以此為限。在其他實施例中，第一閘介電部101以及第二閘介電部102於基板上的垂直投影形狀為圓形、橢圓形或其他合適的幾何形狀。另外，在本實施例中，連接部103環繞第一閘介電部101以及第二閘介電部102。

在本實施例中，第一半導體層210的厚度大於第二半導體層310的厚度。在本實施例中，第二閘介電部102的厚度大於第一閘介電部101的厚度，且連接部103的厚度大於或等於第二閘介電部102的厚度。

綜上所述，本發明通過調整上拉電晶體的第一半導體層以及第一閘介電部的厚度，使上拉電晶體具有較高的可靠度。另一方面，通過調整驅動電晶體的第二半導體層以及第二閘介電部的厚度，可以更精確的控制驅動電晶體的驅動電流。

10,20,30:主動元件基板 100:基板 100t,101t,102t,210t,310t:頂面 101:第一閘介電部 102:第二閘介電部 103:連接部 110:圖案化絕緣層 110’:絕緣材料層 115:層間介電層 120:平坦層 202:源極區 204:通道區 206:汲極區 210:第一半導體層 210b,310b:底面 210s,310s:側壁 220:第一閘極 232:第一源極 234:第一汲極 302:源極區 304:通道區 306:汲極區 310:第二半導體層 320:第二閘極 332:第二源極 334:第二汲極 C1:第一電容 C2:第二電容 CK:時脈訊號 data:資料線 DT,DTA:驅動電晶體 GOA:閘極驅動電路 H1,H2:高度位置 L:發光元件 M1:第一電晶體 M2:第二電晶體 M3:第三電晶體 MKa,MKb,MK1,MK2:光罩 O1:第一開口 O2:第二開口 O3:第三開口 O4:第四開口 PC:畫素控制電路 PR1:第一光阻圖案層 PR2:第二光阻圖案層 PR3:第三光阻圖案層 PR1a:第一遮罩部 PR1b:第二遮罩部 PR2a:第一覆蓋部 PR2b:第二覆蓋部 PR2c:第三覆蓋部 PR2d:第四覆蓋部 PR2e:第五覆蓋部 PRM1,PRM2:光阻材料層 PUT,PUTA:上拉電晶體 R1:第一光罩區 R2:第二光罩區 R3:第三光罩區 R4:第四光罩區 R5:第五光罩區 scan:掃描線 S(N),S(N+1):閘極輸出訊號 SM:圖案化半導體層 SM’:半導體材料層 SP:起始訊號 ST:開關電晶體 T1,T2,T3,T4,T5,t1,t2,t3,t4,t5,t6,t7:厚度 TH1:第一通孔 TH2:第二通孔 TH3:第三通孔 TH4:第四通孔 VSS:第一工作電壓訊號 VDD:第二工作電壓訊號

圖1是依照本發明的一實施例的一種主動元件基板的上拉電晶體以及驅動電晶體的剖面示意圖。圖2A至圖2N是圖1的主動元件基板的製造方法的剖面示意圖。圖3A是依照本發明的一實施例的一種閘極驅動電路的電路圖。圖3B是依照本發明的一實施例的一種畫素控制電路的電路圖。圖4是依照本發明的一實施例的一種主動元件基板的第一電晶體、第二電晶體以及第三電晶體的剖面示意圖。圖5是依照本發明的一實施例的一種主動元件基板的開關電晶體的剖面示意圖。圖6是依照本發明的另一實施例的一種主動元件基板的上拉電晶體以及驅動電晶體的剖面示意圖。圖7A至圖7G是依照本發明的又另一實施例的一種主動元件基板的上拉電晶體以及驅動電晶體的製造方法的剖面示意圖。圖8是依照本發明的一實施例的一種主動元件基板的上拉電晶體以及驅動電晶體的上視示意圖。圖9是依照本發明的再一實施例的一種主動元件基板的上拉電晶體以及驅動電晶體的上視示意圖。

10:主動元件基板

100:基板

100t,101t,102t,210t,310t:頂面

101:第一閘介電部

102:第二閘介電部

103:連接部

110:圖案化絕緣層

120:平坦層

202:源極區

204:通道區

206:汲極區

210:第一半導體層

210b,310b:底面

210s,310s:側壁

220:第一閘極

232:第一源極

234:第一汲極

302:源極區

304:通道區

306:汲極區

310:第二半導體層

320:第二閘極

332:第二源極

334:第二汲極

DT:驅動電晶體

H1,H2:高度位置

PUT:上拉電晶體

SM:圖案化半導體層

T1,T2,T3,T4,T5:厚度

Claims

一種主動元件基板，包括：一基板；一閘極驅動電路，包括：一第一電晶體、一第二電晶體以及一第三電晶體，位於該基板之上；一上拉電晶體，位於該基板之上，且包括：一第一半導體層；一第一閘介電部，接觸該第一半導體層的頂面；以及一第一閘極，接觸該第一閘介電部的頂面，且重疊於該第一半導體層，其中該第一閘極電性連接至該第一電晶體以及該第二電晶體；以及一第一源極以及一第一汲極，接觸該第一半導體層，其中該第一源極與該第一汲極中的一者電性連接至該第三電晶體；以及一畫素控制電路，電性連接至該閘極驅動電路，且包括：一開關電晶體，位於該基板之上；以及一驅動電晶體，位於該基板之上，且包括：一第二半導體層，其中一圖案化半導體層包括該第一半導體層與該第二半導體層，且該第一半導體層的厚度大於該第二半導體層的厚度；一第二閘介電部，接觸該第二半導體層的頂面，其中一圖案化絕緣層包括該第一閘介電部與該第二閘介電部，且該第二閘介電部的厚度大於該第一閘介電部的厚度，其中基於該基板的頂面，該第一閘介電部的該頂面以及該第二閘介電部的頂面位於不同的高度位置，且該第一半導體層的底面以及該第二半導體層的底面位於相同的高度位置；一第二閘極，接觸該第二閘介電部的該頂面，且重疊於該第二半導體層，其中該第二閘極電性連接至該開關電晶體；以及一第二源極以及一第二汲極，接觸該第二半導體層。
如請求項1所述的主動元件基板，其中該圖案化絕緣層具有單層結構。
如請求項1所述的主動元件基板，其中該圖案化半導體層具有單層結構。
如請求項1所述的主動元件基板，其中該圖案化絕緣層更包括：一連接部，連接該第一閘介電部與該第二閘介電部，其中該連接部的厚度不同於該第一閘介電部的厚度以及該第二閘介電部的厚度。
如請求項1所述的主動元件基板，其中該圖案化絕緣層更包括：一連接部，連接該第一閘介電部與該第二閘介電部，其中該連接部的厚度大於該第一閘介電部的厚度，且該連接部以及該第一閘介電部接觸該第一半導體層的該頂面。
一種主動元件基板的製造方法，包括：形成一半導體材料層於一基板之上；形成一第一光阻圖案層於該半導體材料層之上，其中該第一光阻圖案層包括一第一遮罩部以及一第二遮罩部，其中該第一遮罩部的厚度大於該第二遮罩部的厚度；以該第一遮罩部以及該第二遮罩部為遮罩對該半導體材料層執行一第一蝕刻製程，以形成一半導體圖案層，其中該半導體圖案層包括一第一半導體層以及一第二半導體層，且該第一半導體層的厚度大於該第二半導體層的厚度；形成一絕緣材料層於該基板之上；形成一第二光阻圖案層於該絕緣材料層之上，其中該第二光阻圖案層包括重疊於該第一半導體層的一第一覆蓋部以及重疊於該第二半導體層的一第二覆蓋部，其中該第二覆蓋部的厚度大於該第一覆蓋部的厚度；以該第二光阻圖案層為遮罩對該絕緣材料層執行一第二蝕刻製程，以形成一圖案化絕緣層，其中該圖案化絕緣層包括重疊於該第一半導體層一第一閘介電部以及重疊於該第二半導體層的一第二閘介電部，且該第二閘介電部的厚度大於該第一閘介電部的厚度；形成一第一閘極以及一第二閘極，其中該第一閘極以及該第二閘極分別位於該第一閘介電部以及該第二閘介電部上；形成電性連接至該第一半導體層的一第一源極以及一第一汲極；以及形成電性連接至該第二半導體層的一第二源極以及一第二汲極。
如請求項6所述的主動元件基板的製造方法，更包括：形成一第一電晶體以及一第二電晶體，電性連接至該第一閘極；形成一第三電晶體，電性連接至該第一源極與該第一汲極中的一者；以及形成一開關電晶體，電性連接至該第二閘極。
如請求項6所述的主動元件基板的製造方法，其中該第一遮罩部以及該第二遮罩部彼此分離，且該第二光阻圖案層更包括一第三覆蓋部，其中該第三覆蓋部連接該第一覆蓋部以及該第二覆蓋部。
如請求項6所述的主動元件基板的製造方法，其中該第二蝕刻製程於該圖案化絕緣層中形成位於該第一閘介電部兩側且暴露出該第一半導體層的一第一開口以及一第二開口以及位於該第二閘介電部兩側且暴露出該第二半導體層的一第三開口以及一第四開口，其中該第一源極以及該第一汲極分別填入該第一開口以及該第二開口，且該第二源極以及該第二汲極分別填入該第三開口以及該第四開口。
如請求項6所述的主動元件基板的製造方法，更包括：形成一第三光阻圖案層於該圖案化絕緣層、該第一閘極以及該第二閘極上方；以及以該第三光阻圖案層為遮罩對該圖案化絕緣層執行一第三蝕刻製程以於該圖案化絕緣層中形成位於該第一閘極兩側且暴露出該第一半導體層的一第一開口以及一第二開口，且該第三蝕刻製程於該圖案化絕緣層中形成位於該第二閘極兩側且暴露出該第二半導體層的一第三開口以及一第四開口，其中該第一源極以及該第一汲極分別填入該第一開口以及該第二開口，且該第二源極以及該第二汲極分別填入該第三開口以及該第四開口。