CN106997903A - 薄膜晶体管及其制作方法 - Google Patents

Abstract

本发明公开一种薄膜晶体管及其制作方法，其中薄膜晶体管具有电阻值较低的第一图案化半导体层与电阻值较高的第二图案化半导体层，且第一图案化半导体层离栅极较近，而第二图案化半导体层离漏极较近，因此可以减少背通道受漏极影响所产生的额外载流子的数量，以降低薄膜晶体管的临界电压随着不同漏极电压的改变幅度。

Description

薄膜晶体管及其制作方法

技术领域

本发明涉及一种薄膜晶体管及其制作方法，尤其是涉及一种具有两层不同电阻值的图案化半导体层的薄膜晶体管及其制作方法。

背景技术

近年来，各种平面显示器的应用发展迅速，各类生活用品例如电视、移动电话、汽机车、甚至是冰箱，都可见与平面显示器互相结合的应用。在平面显示器技术中，薄膜晶体管(thin film transistor,TFT)是一种被广泛应用的半导体元件，例如应用在液晶显示器(liquid crystal display,LCD)、有机发光二极管(organic light emitting diode,OLED)显示器及电子纸(electronic paper,E-paper)等平面显示器中。薄膜晶体管是利用来提供电压或电流的切换，以使得各种显示器中的显示像素可呈现出亮、暗以及灰阶的显示效果。

目前显示器业界使用的薄膜晶体管可根据使用的半导体层材料来做区分，包括非晶硅薄膜晶体管(amorphous silicon TFT,a-Si TFT)、多晶硅薄膜晶体管(poly siliconTFT)以及氧化物半导体薄膜晶体管(metal oxide semiconductor TFT)。相较于多晶硅薄膜晶体管，氧化物半导体薄膜晶体管具有电子迁移率较高以及制作工艺较简化等优点，故被视为有机会可取代目前主流的非晶硅薄膜晶体管。然而，在底栅型薄膜晶体管中，由于半导体层中的背通道(back channel)较靠近漏极，因此当施加电压至漏极时会使得背通道的区域产生额外的载流子，并会造成薄膜晶体管的临界电压(threshold voltage)改变，进而减少半导体层中靠近栅极的前通道(front channel)的控制能力，使得控制薄膜晶体管的难度上升。

发明内容

本发明的主要目的之一在于提供一种薄膜晶体管及其制作方法，通过设置两层具有不同电阻值的图案化半导体层，以避免临界电压改变的问题发生。

为达上述目的，本发明的一实施例提供一种薄膜晶体管，其包括一基板、一栅极、一漏极、一源极、一栅极绝缘层、一第一图案化半导体层与一第二图案化半导体层。栅极设置于基板上，且栅极绝缘层设置于栅极上。第一图案化半导体层与第二图案化半导体层设置于栅极绝缘层上，其中栅极设置于基板与第一图案化半导体层之间，第一图案化半导体层设置于第二图案化半导体层与栅极绝缘层之间，且第一图案化半导体层的面积大于第二图案化半导体层的面积。漏极与源极设置于第一图案化半导体层上，并与第一图案化半导体层电连接。

为达上述目的，本发明的一实施例提供一种薄膜晶体管的制作方法，其包括下列步骤。先在一基板上形成一栅极，并在栅极上形成一栅极绝缘层，接着在栅极绝缘层上依序形成一第一半导体层与一第二半导体层，其中第一半导体层设置于第二半导体层与栅极绝缘层之间。然后，在第二半导体层上形成一图案化绝缘层，接着利用图案化绝缘层作为一蚀刻掩模，并对第二半导体层进行一第一蚀刻制作工艺以形成一第二图案化半导体层。然后，图案化第一半导体层以形成一第一图案化半导体层，其中第一图案化半导体层的面积大于第二图案化半导体层的面积，以及在图案化绝缘层上形成一漏极与一源极，其中漏极与源极与第一图案化半导体层电连接。

为达上述目的，本发明的另一实施例提供一种薄膜晶体管的制作方法，其包括下列步骤。先在一基板上形成一栅极，接着在栅极上形成一栅极绝缘层，再在栅极绝缘层上依序形成一第一半导体层与一第二半导体层，其中第一半导体层设置于第二半导体层与栅极绝缘层之间。然后，图案化第一半导体层与第二半导体层以形成一第一图案化半导体层与一第二预图案化半导体层，接着于第二预图案化半导体层上形成一图案化层间介电层，其中图案化层间介电层具有一第一接触洞与一第二接触洞。然后，利用图案化层间介电层作为一蚀刻掩模，并对第二预图案化半导体层进行一蚀刻制作工艺以形成一第二图案化半导体层，第二图案化半导体层具有一第三接触洞与一第四接触洞，其中第一接触洞与第三接触洞相连通，第二接触洞与第四接触洞相连通，且第一图案化半导体层的面积大于第二图案化半导体层的面积。接着，在图案化层间介电层上形成一漏极与一源极，漏极与源极填入第一接触洞、第二接触洞、第三接触洞与第四接触洞中而电连接第一图案化半导体层。

附图说明

图1为本发明薄膜晶体管的第一实施例的部分剖面示意图；

图2至图4为本发明薄膜晶体管的制作方法的第一实施例的制作工艺示意图；

图5为本发明薄膜晶体管的第二实施例的部分剖面示意图；

图6至图8为本发明薄膜晶体管的制作方法的第二实施例的制作工艺示意图。

符号说明

1、2 薄膜晶体管

100 基板

102 栅极

104 漏极

106 源极

108 栅极绝缘层

110 第一图案化半导体层

112 第二图案化半导体层

114 图案化绝缘层

116 第一半导体层

118 第二半导体层

120、122 光致抗蚀剂

124 图案化层间介电层

126 第二预图案化半导体层

128 第一蚀刻制作工艺

130 第二蚀刻制作工艺

132 蚀刻制作工艺

V1 第一接触洞

V2 第二接触洞

V3 第三接触洞

V4 第四接触洞

Z 垂直投影方向

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图示，详细说明本发明的薄膜晶体管及其制作方法及所欲达成的功效。

请参考图1，其为本发明薄膜晶体管的第一实施例的部分剖面示意图。本实施例的薄膜晶体管以可应用于显示面板的薄膜晶体管为例，但不以此为限。如图1所示，本实施例的薄膜晶体管1包括基板100、栅极102、漏极104、源极106、栅极绝缘层108、第一图案化半导体层110、第二图案化半导体层112与图案化绝缘层114。栅极102设置于基板100上，而栅极绝缘层108设置于栅极102上且完整覆盖栅极102。基板100可包括例如玻璃基板与陶瓷基板的硬质基板、例如塑胶基板的可挠式基板(flexible substrate)或其他适合材料所形成的基板，本实施例的基板100以玻璃基板为例。栅极102设置于基板100与第一图案化半导体层110之间，因此薄膜晶体管1为底栅型薄膜晶体管。第一图案化半导体层110与第二图案化半导体层112设置于栅极绝缘层108上，其中第一图案化半导体层110设置于第二图案化半导体层112与栅极绝缘层108之间。第一图案化半导体层110与第二图案化半导体层112于垂直投影方向Z上与部分的栅极102重叠，其中垂直投影方向Z是指垂直于基板100表面的方向。第一图案化半导体层110的面积大于第二图案化半导体层112的面积，因此第二图案化半导体层112暴露出第一图案化半导体层110的两端。在本实施例中，第一图案化半导体层110为氧化铟锡锌(ITZO)，而第二图案化半导体层112为氧化铟镓锌(IGZO)，其中铝酸对氧化铟镓锌的蚀刻速率较快，而氧化铟锡锌可抗铝蚀刻液(Al etchant)，因此第一图案化半导体层110与第二图案化半导体层112对于铝蚀刻液具有高选择蚀刻比，当使用铝蚀刻液对第二图案化半导体层112进行蚀刻时，第一图案化半导体层110并不会受铝蚀刻液的影响，或是受到铝蚀刻液的影响有限，使得使用铝蚀刻夜进行蚀刻制作工艺时，可制作出具有不同图案的第一图案化半导体层110与第二图案化半导体层112。此外，第一图案化半导体层110的氧化铟锡锌的电阻值低于第二图案化半导体层112的氧化铟镓锌的电阻值。换言之，本实施例的第一图案化半导体层110与第二图案化半导体层112除了具有高选择蚀刻比外，第一图案化半导体层110的电阻值是低于第二图案化半导体层112的电阻值。

此外，本实施例的第一图案化半导体层110与第二图案化半导体层112的材料并不以氧化铟锡锌及氧化铟镓锌为限。例如，第一图案化半导体层110与第二图案化半导体层112的材料分别可包括氧化铟锡锌、氧化铟镓锌或其他种类的金属氧化物半导体，并且第一图案化半导体层110与第二图案化半导体层112的材料选择只要可以符合上述第一图案化半导体层110与第二图案化半导体层112具有高选择蚀刻比的条件，以及第一图案化半导体层110的电阻值低于第二图案化半导体层112的电阻值的条件即可。在其他变化实施例中，当第一图案化半导体层110与第二图案化半导体层112包含相同种类的金属氧化物半导体材料时，第一图案化半导体层110与第二图案化半导体层112可各自具有不同的晶体结构，例如结晶金属氧化物半导体层及非晶金属氧化物半导体层。举例而言，第一图案化半导体层110可为结晶氧化铟锡锌而第二图案化半导体层112为非晶氧化铟锡锌，但不以此为限。

在本实施例中，图案化绝缘层114设置于第二图案化半导体层112上，其中图案化绝缘层114与第二图案化半导体层112具有实质上相同的面积与图案，而图案化绝缘层114与第二图案化半导体层112的面积小于第一图案化半导体层110的面积。换言之，图案化绝缘层114与第二图案化半导体层112仅覆盖部分的第一图案化半导体层110，并暴露出第一图案化半导体层100的两端。此外，漏极104与源极106设置于第一图案化半导体层110上，并与第一图案化半导体层110电连接，且漏极104与源极106彼此之间电性隔绝。详细而言，漏极104与源极106分别覆盖并直接接触第一图案化半导体层110的两端的顶面及侧壁，漏极104与源极106另延伸并设置于图案化绝缘层114上，由于第二图案化半导体层112被图案化绝缘层114所覆盖，因此漏极104与源极106并未与第二图案化半导体层112的顶面接触。通过图案化绝缘层114与第二图案化半导体层112的面积小于第一图案化半导体层110的面积的设计，漏极104与源极106可直接与具有较低电阻值的第一图案化半导体层110直接接触，因此本实施例的漏极104与源极106可具有较低的接触电阻。由于第一图案化半导体层110距离栅极102较近，因此第一图案化半导体层110可视为薄膜晶体管1的前通道，而第二图案化半导体层112可视为背通道。此外，因为第二图案化半导体层112具有较高的电阻值，因此可以减少背通道受漏极104影响所产生的额外载流子的数量，以降低薄膜晶体管1的临界电压的改变幅度。另一方面，由于第一图案化半导体层110离栅极102较近且电阻值较第二图案化半导体层112低，所以载流子大多在第一图案化半导体层110里流通，进而增加薄膜晶体管1前通道的控制能力。

请参考图2至图4，其为本发明薄膜晶体管的制作方法的第一实施例的制作工艺示意图。如图2所示，根据本发明的第一实施例，首先提供基板100，再于基板100上形成栅极102，并于栅极102上形成栅极绝缘层108。形成栅极102的方式例如先于基板100上形成整面的金属层(图未示)，再对金属层进行图案化制作工艺，例如进行光刻暨蚀刻制作工艺，以于基板100上形成栅极102。上述金属层的材料可包括铝(aluminum)、铜(copper)、银(silver)、铬(chromium)、钛(titanium)、钼(molybdenum)的其中一种或多种、上述材料的复合层或上述材料的合金，但并不以此为限。栅极绝缘层108的材料可包括无机绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化石墨烯、氮化石墨烯、氮氧化石墨烯等，或是有机绝缘材料或有机/无机混成绝缘材料，并可为单层结构或复合层结构，但不以此为限。接着，在栅极绝缘层108上依序形成整面的第一半导体层116与第二半导体层118，其中第一半导体层116设置于第二半导体层118与栅极绝缘层108之间。在本实施例中，第一半导体层116为氧化铟锡锌(ITZO)，而第二半导体层118为氧化铟镓锌(IGZO)，但不以此为限。第一半导体层116与第二半导体层118的材料分别可包括氧化铟锡锌、氧化铟镓锌或其他种类的金属氧化物半导体，并且第一半导体层116与第二半导体层118的材料选择只要可以使得第一半导体层116与第二半导体层118具有高选择蚀刻比，以及第一半导体层116的电阻值低于第二半导体层118的电阻值即可。在其他变化实施例中，第一半导体层116与第二半导体层118可包含相同种类的金属氧化物半导体材料，但各自具有不同的晶体结构，例如第一半导体层116为结晶氧化铟锡锌而第二半导体层118为非晶氧化铟锡锌，但不以此为限。

然后，在第二半导体层118上形成图案化绝缘层114。形成图案化绝缘层114的方法例如先于第二半导体层118上整面形成一层绝缘层(图未示)，再使用光致抗蚀剂120定义出欲形成图案化绝缘层114的位置，接着进行蚀刻制作工艺(例如干蚀刻制作工艺)以制作出图案化绝缘层114。光致抗蚀剂120可在图案化绝缘层114形成后使用光致抗蚀剂剥离剂(stripper)去除，但不以此为限。图案化绝缘层114的材料可包括无机绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化石墨烯、氮化石墨烯、氮氧化石墨烯等，但不以此为限。图案化绝缘层114的材料也可包括有机绝缘材料或有机/无机混成绝缘材料，并可为单层结构或复合层结构。此外，图案化绝缘层114的厚度举例为约500埃，但不以此为限。

如图3所示，接着利用图案化绝缘层114作为蚀刻掩模，并对第二半导体层118进行第一蚀刻制作工艺128以形成第二图案化半导体层112。在本实施例中是使用第一蚀刻液来进行第一蚀刻制作工艺128，且第一蚀刻液为铝蚀刻液，所以第一蚀刻制作工艺128为湿蚀刻制作工艺，但不以此为限。由于铝蚀刻液对氧化铟镓锌的蚀刻速率较快，而氧化铟锡锌可抗铝蚀刻液，因此在第一蚀刻制作工艺128中，第二半导体层118可被蚀刻而形成第二图案化半导体层112，同时第一半导体层116大体上不会受到第一蚀刻液的影响。此外，由于在第一蚀刻制作工艺128中是直接使用图案化绝缘层114作为蚀刻掩模，因此所形成的第二图案化半导体层112具有与图案化绝缘层114实质上相同的图案及面积。换言之，本实施例是通过图案化绝缘层114来定义第二图案化半导体层112的图案。

如图4所示，接着对第一半导体层116进行图案化制作工艺以形成第一图案化半导体层110。图案化制作工艺可例如为光刻暨蚀刻制作工艺，首先可整面涂布一层光致抗蚀剂层，接着可利用光掩模对光致抗蚀剂层曝光以定义出欲制作出第一图案化半导体层110的位置，再经过显影以形成图案化的光致抗蚀剂122，其具有欲制作出的第一图案化半导体层110的图案，接着用第二蚀刻液进行第二蚀刻制作工艺130以形成第一图案化半导体层110，本实施例的第二蚀刻液为草酸，但不以此为限。在本实施例中，光致抗蚀剂122形成于第二图案化半导体层112的位置，且光致抗蚀剂112具有比第二图案化半导体层112大的面积，并可包覆第二图案化半导体层112与图案化绝缘层114，但不以此为限。由此，经过第二蚀刻制作工艺130所形成的第一图案化半导体层110的面积大于第二图案化半导体层112的面积。另外，光致抗蚀剂122可在第一图案化半导体层110形成后使用光致抗蚀剂剥离剂去除，但不以此为限。

请再参考图1，接着移除光致抗蚀剂122，曝露出未被图案化绝缘层114与第二图案化半导体层112所覆盖的第一图案化半导体层110的两端。然后，在图案化绝缘层114上形成漏极104与源极106，其中漏极104与源极106也形成于第一图案化半导体层110上并分别覆盖且直接接触于第一图案化半导体层110的两端的顶面及侧壁，使得第一图案化半导体层110与漏极104及源极106电连接。此外，由于第二图案化半导体层112被图案化绝缘层114所覆盖，因此漏极104与源极106并未与第二图案化半导体层112的顶面接触。形成漏极104与源极106的方法可与形成栅极102的方法相同，但不以此为限。漏极104与源极106的材料可包括铝(aluminum)、铜(copper)、银(silver)、铬(chromium)、钛(titanium)、钼(molybdenum)的其中一种或多种、上述材料的复合层或上述材料的合金，但并不以此为限。根据本实施例，由于在第一蚀刻制作工艺128中是直接使用图案化绝缘层114作为蚀刻掩模来制作第二图案化半导体层112，因此相较于现有制作底栅型薄膜晶体管的制作方法，本实施例并不需要额外的光掩模即可制作出具不同图案与面积的第一图案化半导体层110与第二图案化半导体层112。

本发明的薄膜晶体管及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例，然为了简化说明并突显各实施例之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。

请参考图5，其为本发明薄膜晶体管的第二实施例的部分剖面示意图。如图5所示，本实施例的薄膜晶体管2与第一实施例不同的地方在于，薄膜晶体管2包括图案化层间介电层124设置于第二图案化半导体层112上，且漏极104与源极106设置于图案化层间介电层124上。本实施例的图案化层间介电层124的厚度举例约为3000埃，但不以此为限。图案化层间介电层124的材料可为有机介电材料或无机介电材料，且图案化层间介电层124可为单层结构或复合层结构，相关材料可选自如前述的图案化绝缘层114的材料，在此不再赘述。此外，图案化层间介电层124具有第一接触洞V1与第二接触洞V2，第二图案化半导体层112具有第三接触洞V3与第四接触洞V4，其中第一接触洞V1与第三接触洞V3相连通，第二接触洞V2与第四接触洞V4相连通，且第三接触洞V3与第四接触洞V4分别未覆盖第一图案化半导体层110顶面的两个部分。另外，源极106除了设置于图案化层间介电层124上外，也同时填入第一接触洞V1与第三接触洞V3，并与一部分的第一图案化半导体层110的顶面直接接触，而漏极104除了设置于图案化层间介电层124上外，也同时填入第二接触洞V2与第四接触洞V4，并与另一部分的第一图案化半导体层110的顶面直接接触。由于本实施例的第二图案化半导体层112具有接触洞，因此第二图案化半导体层112的面积小于第一图案化半导体层110，且通过本实施例的设计，漏极104与源极106可直接与具有较低电阻值的第一图案化半导体层110直接接触，因此本实施例的漏极104与源极106可具有较低的接触电阻。另一方面，由于薄膜晶体管2具有电阻值不同的第一图案化半导体层110与第二图案化半导体层112，因此可以减少背通道受漏极104影响所产生的额外载流子的数量，以降低薄膜晶体管2的临界电压的改变幅度，进而增加薄膜晶体管2前通道的控制能力。本实施例的薄膜晶体管2的其余特征与第一实施例大致相同，可参考图1相关元件设置与材料的叙述，在此不再赘述。

请参考图6至图8，其为本发明薄膜晶体管的制作方法的第二实施例的制作工艺示意图。如图6所示，本发明第二实施例与第一实施例的不同处在于，在形成第一半导体层与第二半导体层(例如图2所示的第一半导体层116与第二半导体层118)后即对第一半导体层与第二半导体层先进行图案化制作工艺，以形成第一图案化半导体层110与第二预图案化半导体层126。第一图案化半导体层110与第二预图案化半导体层126可例如以光刻暨蚀刻制作工艺所形成。举例而言，本实施例的第一半导体层为氧化铟锡锌，第二半导体层为氧化铟镓锌，而所使用的蚀刻液包括草酸，其可同时对第一半导体层与第二半导体层进行蚀刻，但不以此为限。如图7所示，接着于第二预图案化半导体层126上形成图案化层间介电层124，其中图案化层间介电层124具有第一接触洞V1与第二接触洞V2。形成图案化层间介电层124的方式例如先整面地形成介电层(图未示)，再对介电层进行图案化制作工艺(例如进行光刻暨蚀刻制作工艺)，以于介电层中形成第一接触洞V1与第二接触洞V2，但不以此为限。

如图8所示，接着利用图案化层间介电层124作为蚀刻掩模，并对第二预图案化半导体层126进行蚀刻制作工艺132以形成第二图案化半导体层112，其中在蚀刻制作工艺132中使用铝蚀刻液来图案化第二预图案化半导体层126。在经过蚀刻制作工艺132后，第二图案化半导体层112具有第三接触洞V3与第四接触洞V4，其中第一接触洞V1与第三接触洞V3相连通，第二接触洞V2与第四接触洞V4相连通，因此第三接触洞V3与第四接触洞V4分别曝露出第一图案化半导体层110顶面的两个部分。由于本实施例的第二图案化半导体层112具有第三接触洞V3与第四接触洞V4，因此第一图案化半导体层110的面积大于第二图案化半导体层112的面积。请继续参考图5，接着于图案化层间介电层124上形成漏极104与源极106，漏极104填入第二接触洞V2与第四接触洞V4并电连接于第一图案化半导体层110，而源极106填入第一接触洞V1与第三接触洞V3中并电连接于第一图案化半导体层110。另由于第一图案化半导体层110的顶面具有被第三接触洞V3与第四接触洞V4所暴露的两个部分，因此漏极104可经由第二接触洞V2与第四接触洞V4而与一部分的第一图案化半导体层110的顶面直接接触，以及源极106可经由第一接触洞V1与第三接触洞V3而与另一部分的第一图案化半导体层110的顶面直接接触。根据本实施例，由于在蚀刻制作工艺132中是直接使用图案化层间介电层124作为蚀刻掩模，因此相较于现有制作底栅型薄膜晶体管的制作方法，并不需要额外的光掩模即可形成具有不同面积与图案的第一图案化半导体层110与第二图案化半导体层112。本实施例的薄膜晶体管2的制作方法的其他制作工艺与条件以及各元件的材料可大致与第一实施例相同，在此不再赘述。

综上所述，本发明公开的薄膜晶体管的第二图案化半导体层具有较高的电阻值，因此可以减少背通道受漏极影响所产生的额外载流子的数量，以降低薄膜晶体管的临界电压的改变幅度。另一方面，由于第一图案化半导体层离栅极较近且电阻值较第二图案化半导体层低，所以载流子大多在第一图案化半导体层里流通，进而可增加薄膜晶体管前通道的控制能力。此外，本发明公开的薄膜晶体管的制作方法，在形成第二图案化半导体层的过程中是直接使用图案化绝缘层或图案化层间介电层作为蚀刻掩模，因此形成具有不同面积的第一图案化半导体层与第二图案化半导体层，相较于现有制作底栅型薄膜晶体管的制作方法并不需要额外的光掩模。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (25)

1.一种薄膜晶体管，包括：

基板；

栅极，设置于该基板上；

栅极绝缘层，设置于该栅极上；

第一图案化半导体层与第二图案化半导体层，设置于该栅极绝缘层上，其中该栅极设置于该基板与该第一图案化半导体层之间，该第一图案化半导体层设置于该第二图案化半导体层与该栅极绝缘层之间，且该第一图案化半导体层的面积大于该第二图案化半导体层的面积；以及

漏极与源极，设置于该第一图案化半导体层上，并与该第一图案化半导体层电连接。

2.如权利要求1所述的薄膜晶体管，另包括图案化绝缘层，设置于该第二图案化半导体层上，其中该图案化绝缘层与该第二图案化半导体层具有实质上相同的面积。

3.如权利要求2所述的薄膜晶体管，其中该图案化绝缘层与该第二图案化半导体层暴露出该第一图案化半导体层的两端。

4.如权利要求3所述的薄膜晶体管，其中该漏极与该源极另设置于该图案化绝缘层上，该漏极与该源极分别直接接触该第一图案化半导体层的两端的顶面，且该漏极与该源极未接触该第二图案化半导体层的顶面。

5.如权利要求1所述的薄膜晶体管，另包括图案化层间介电层，设置于该第二图案化半导体层上，其中该图案化层间介电层具有第一接触洞与第二接触洞，该第二图案化半导体层具有第三接触洞与第四接触洞，该第一接触洞与该第三接触洞相连通，该第二接触洞与该第四接触洞相连通，且该第三接触洞与该第四接触洞未覆盖该第一图案化半导体层。

6.如权利要求5所述的薄膜晶体管，其中该漏极与该源极设置于该图案化层间介电层上并填入该第一接触洞、该第二接触洞、该第三接触洞与该第四接触洞中而与该第一图案化半导体层接触。

7.如权利要求1所述的薄膜晶体管，其中该第一图案化半导体层与该第二图案化半导体层的材料分别包括氧化铟锡锌(ITZO)、氧化铟镓锌(IGZO)或其他种类的金属氧化物半导体。

8.如权利要求7所述的薄膜晶体管，其中该第一图案化半导体层的电阻值低于该第二图案化半导体层的电阻值。

9.如权利要求7所述的薄膜晶体管，其中该第一图案化半导体层与该第二图案化半导体层包含相同的材料，但该第一图案化半导体层为结晶金属氧化物半导体层而该第二图案化半导体层为非晶金属氧化物半导体层。

10.一种薄膜晶体管的制作方法，包括下列步骤：

在一基板上形成一栅极；

在该栅极上形成一栅极绝缘层；

在该栅极绝缘层上依序形成一第一半导体层与一第二半导体层，其中该第一半导体层设置于该第二半导体层与该栅极绝缘层之间；

在该第二半导体层上形成一图案化绝缘层；

利用该图案化绝缘层作为一蚀刻掩模，并对该第二半导体层进行一第一蚀刻制作工艺以形成一第二图案化半导体层；

图案化该第一半导体层以形成一第一图案化半导体层，其中该第一图案化半导体层的面积大于该第二图案化半导体层的面积；以及

在该图案化绝缘层上形成一漏极与一源极，其中该漏极与该源极与该第一图案化半导体层电连接。

11.如权利要求10所述的薄膜晶体管的制作方法，其中该图案化绝缘层与该第二图案化半导体层具有实质上相同的面积。

12.如权利要求11所述的薄膜晶体管的制作方法，其中该图案化绝缘层与该第二图案化半导体层暴露出该第一图案化半导体层的两端。

13.如权利要求12所述的薄膜晶体管的制作方法，其中该漏极与该源极分别直接接触该第一图案化半导体层的两端的顶面，且该漏极与该源极未接触该第二图案化半导体层的顶面。

14.如权利要求10所述的薄膜晶体管的制作方法，其中该第一蚀刻制作工艺包括使用一第一蚀刻液所进行，且该第一蚀刻液包括铝蚀刻液(Al etchant)。

15.如权利要求10所述的薄膜晶体管的制作方法，其中于该图案化该第一半导体层的步骤包括使用一第二蚀刻液所进行的一第二蚀刻制作工艺，且该第二蚀刻液包括草酸。

16.如权利要求10所述的薄膜晶体管的制作方法，其中该第一图案化半导体层与该第二图案化半导体层的材料分别包括氧化铟锡锌(ITZO)、氧化铟镓锌(IGZO)或其他种类的金属氧化物半导体。

17.如权利要求16所述的薄膜晶体管，其中该第一图案化半导体层的电阻值低于该第二图案化半导体层的电阻值。

18.如权利要求16所述的薄膜晶体管，其中该第一图案化半导体层与该第二图案化半导体层包含相同的材料，但该第一图案化半导体层为结晶金属氧化物半导体层而该第二图案化半导体层为非晶金属氧化物半导体层。

19.一种薄膜晶体管的制作方法，包括下列步骤：

在一基板上形成一栅极；

在该栅极上形成一栅极绝缘层；

在该栅极绝缘层上依序形成一第一半导体层与一第二半导体层，其中该第一半导体层设置于该第二半导体层与该栅极绝缘层之间；

图案化该第一半导体层与该第二半导体层以形成一第一图案化半导体层与一第二预图案化半导体层；

在该第二预图案化半导体层上形成一图案化层间介电层，其中该图案化层间介电层具有一第一接触洞与一第二接触洞；

利用该图案化层间介电层作为一蚀刻掩模，并对该第二预图案化半导体层进行一蚀刻制作工艺以形成一第二图案化半导体层，该第二图案化半导体层具有一第三接触洞与一第四接触洞，其中该第一接触洞与该第三接触洞相连通，该第二接触洞与该第四接触洞相连通，且该第一图案化半导体层的面积大于该第二图案化半导体层的面积；以及

在该图案化层间介电层上形成一漏极与一源极，该漏极与该源极填入该第一接触洞、该第二接触洞、该第三接触洞与该第四接触洞中而电连接该第一图案化半导体层。

20.如权利要求19所述的薄膜晶体管的制作方法，其中该第三接触洞与该第四接触洞未覆盖该第一图案化半导体层，且该漏极与该源极分别经由该第一接触洞、该第二接触洞、该第三接触洞与该第四接触洞而与该第一图案化半导体层直接接触。

21.如权利要求19所述的薄膜晶体管的制作方法，其中该蚀刻制作工艺包括使用铝蚀刻液(Al etchant)来图案化该第二预图案化半导体层。

22.如权利要求19所述的薄膜晶体管的制作方法，其中于该图案化该第一半导体层与该第二半导体层的步骤包括使用草酸作为蚀刻液。

23.如权利要求19所述的薄膜晶体管的制作方法，其中该第一图案化半导体层与该第二图案化半导体层的材料分别包括氧化铟锡锌(ITZO)、氧化铟镓锌(IGZO)或其他种类的金属氧化物半导体。

24.如权利要求23所述的薄膜晶体管，其中该第一图案化半导体层的电阻值低于该第二图案化半导体层的电阻值。

25.如权利要求23所述的薄膜晶体管，其中该第一图案化半导体层与该第二图案化半导体层包含相同的材料，但该第一图案化半导体层为结晶金属氧化物半导体层而该第二图案化半导体层为非晶金属氧化物半导体层。