[go: up one dir, main page]

TWI867873B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI867873B
TWI867873B TW112146538A TW112146538A TWI867873B TW I867873 B TWI867873 B TW I867873B TW 112146538 A TW112146538 A TW 112146538A TW 112146538 A TW112146538 A TW 112146538A TW I867873 B TWI867873 B TW I867873B
Authority
TW
Taiwan
Prior art keywords
electrode
isolation
gate
isolation structure
layer
Prior art date
Application number
TW112146538A
Other languages
English (en)
Other versions
TW202525081A (zh
Inventor
范揚順
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to TW112146538A priority Critical patent/TWI867873B/zh
Priority to CN202410511301.4A priority patent/CN118367030A/zh
Application granted granted Critical
Publication of TWI867873B publication Critical patent/TWI867873B/zh
Publication of TW202525081A publication Critical patent/TW202525081A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體裝置，包括第一電極、第一隔離結構、第二電極、半導體結構、閘介電層以及閘極。第一隔離結構位於第一電極的頂面之上。第二電極位於第一隔離結構之上。半導體結構包括接觸第一電極的頂面的第一導電區、接觸第一隔離結構的第一側壁的第一通道區以及接觸第二電極的第二導電區。閘介電層位於半導體結構上，且具有開口。閘極位於閘介電層上，並填入開口中，以透過第一導電區電性連接至第一電極。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法。
目前，一般的薄膜電晶體通常使用非晶矽半導體作為通道材料。由於非晶矽半導體製程簡單、成本低廉，因此被廣泛應用於各種薄膜電晶體中。然而，隨著顯示技術的不斷進步，顯示面板的解析度也不斷提升。為了縮小畫素電路中薄膜電晶體的尺寸，眾多製造商正致力於研發具有更高載子遷移率的半導體材料，其中包括金屬氧化物半導體材料。
這些新型半導體材料的研發旨在提升薄膜電晶體的性能，進而增強顯示器件的整體效能。金屬氧化物半導體材料具有卓越的電子遷移率，能夠應對不斷提升的解析度需求。因此，製造商利用金屬氧化物半導體以實現更小、更高效的畫素配置，同時確保顯示品質的持續提升。這也推動了半導體材料領域的技術創新和製程改進。
本發明提供一種半導體裝置及其製造方法，所述半導體裝置具有佔地面積小的優點。
本發明的至少一實施例提供一種半導體裝置，其包括第一電極、第一隔離結構、第二電極、半導體結構、閘介電層以及閘極。第一電極位於基板之上。第一隔離結構位於第一電極的頂面之上。第二電極位於第一隔離結構之上。半導體結構包括接觸第一電極的頂面的第一導電區、接觸第一隔離結構的第一側壁的第一通道區以及接觸第二電極的第二導電區。閘介電層位於半導體結構上，且具有開口。閘極位於閘介電層上，並填入開口中，以透過第一導電區電性連接至第一電極，且第一通道區、閘介電層與閘極在第一隔離結構的第一側壁上平行於第一方向依序堆疊。
本發明的至少一實施例提供一種半導體裝置的製造方法，包括以下步驟。形成第一電極於基板之上；形成第一隔離結構以及第二電極，其中第一隔離結構以及第二電極依序堆疊於第一電極之上。形成半導體結構於第二電極上，其中半導體結構包括接觸第一電極的頂面的第一導電區、接觸第一隔離結構的第一側壁的第一通道區以及接觸第二電極的第二導電區。形成閘介電層於半導體結構上，且閘介電層具有開口。形成閘極於閘介電層上，其中閘極填入開口中，以透過第一導電區電性連接至第一電極，且第一通道區、閘介電層與閘極在第一隔離結構的第一側壁 上平行於第一方向依序堆疊。
10A,10B,10C,10D,10E,10F:半導體裝置
11:第一薄膜電晶體
11A:薄膜電晶體串列
12,12A:第二薄膜電晶體
100:基板
110:閘介電層
210:第一電極
210t,222t,224t:頂面
220’:第一導電層
222,222F:第二電極
224,224F:底閘極
230’:第二導電層
232:第三電極
240’:第三導電層
242:第四電極
250’:第四導電層
252:第五電極
300A,300B,300D,300F:半導體結構
310:第一隔離結構
310’:第一隔離材料層
311A,311B,311D,311F:第一導電區
312A,312B,312D,312F:第二導電區
313D,313F:第三導電區
314D,314F:第四導電區
315D,315F:第五導電區
321A,321B,321D,321F:第一通道區
322D,322F:第二通道區
323D,323F:第三通道區
324D,324F:第四通道區
320:第二隔離結構
320’:第二隔離材料層
330:第三隔離結構
330’:第三隔離材料層
330B,330F:通道區
340B,340F:導電區
340:第四隔離結構
340’:第四隔離材料層
402:閘極
404:頂閘極
406:轉接結構
500:絕緣結構
500’:絕緣材料層
510:閘介電部
520:隔離部
600’:電極材料層
610:源極/汲極
D1:第一方向
H1:第一通孔
H2:第二通孔
HL:虛線
L,L1:長度
ND:法線方向
PR:圖案化的光阻層
PR1:第一部分
PR2:第二部分
S1:第一側壁
S2:第二側壁
t1:厚度
TH1:第一開口
TH2:第二開口
TH3:第三開口
圖1A是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖1B是圖1A的半導體裝置的等效電路示意圖。
圖2A是依照本發明的一實施例的一種半導體裝置的上視示意圖。
圖2B是沿著圖2A的線A-A’的剖面示意圖。
圖3A是依照本發明的一實施例的一種半導體裝置的上視示意圖。
圖3B是沿著圖3A的線B-B’的剖面示意圖。
圖3C是圖3B的半導體裝置的等效電路示意圖。
圖4A至圖4F是圖3B的半導體裝置的製造方法的剖面示意圖。
圖5A是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖5B是圖5A的半導體裝置的等效電路示意圖。
圖6是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖7A是依照本發明的一實施例的一種半導體裝置的上視示 意圖。
圖7B是圖7A的半導體裝置的等效電路示意圖。
圖8A至圖8E是圖7A的半導體裝置的製造方法的剖面示意圖。
圖1A是依照本發明的一實施例的一種半導體裝置10A的剖面示意圖。圖1B是圖1A的半導體裝置10A的等效電路示意圖。請參考圖1A，半導體裝置10A包括第一電極210、第一隔離結構310、第二電極222、半導體結構300A、閘介電層110以及閘極402。
基板100例如為硬質基板(rigid substrate)，且其材質可為玻璃、石英、有機聚合物或不透光/反射材料(例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料)或是其他可適用的材料。然而，本發明不以此為限，在其他實施例中，基板100也可以是可撓式基板(flexible substrate)或是可拉伸基板。舉例來說，可撓式基板以及可拉伸基板的材料包括聚醯亞胺(polyimide，PI)、聚二甲基矽氧烷(polydimethylsiloxane，PDMS)、聚乙烯對苯二甲酸酯(polyethylene terephthalate，PET)、聚二甲酸乙二醇酯(polyethylene naphthalate，PEN)、聚酯(polyester，PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)、聚碳酸酯(polycarbonate， PC)、聚胺酯(polyurethane PU)或其他合適的材料。
第一電極210、第一隔離結構310以及第二電極222在基板100方沿著基板100的頂面的法線方向ND依序堆疊。在本實施例中，通過使第一電極210、第一隔離結構310以及第二電極222在基板100上堆疊設置可以有效的減少設置半導體裝置10A所需的佔地面積。
第一電極210位於基板100之上。在本實施例中，第一電極210直接接觸基板100的頂面，但本發明不以此為限。在其他實施例中，第一電極210與基板100之間可以額外包括緩衝層(未釋出)，緩衝層例如用來做為氫阻擋層及/或金屬離子阻擋層。
第一隔離結構310位於第一電極210的頂面210t之上。在本實施例中，第一隔離結構310部分重疊於第一電極210。
第二電極222位於第一隔離結構310之上。第一隔離結構310位於第一電極210與第二電極222之間。
在一些實施例中，第一電極210與第二電極222各自的材料例如包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。第一電極210與第二電極222的材料彼此相同或不同。第一電極210與第二電極222各自可具有單層結構或多層結構。
在一些實施例中，第一隔離結構310的材料例如包括氧 化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯或其他合適的材料或前述材料的組合。在一些實施例中，第一隔離結構310的材料包括氧化物(例如氧化矽)，且可作為儲氧/補氧層使用，藉此可在製造過程中調節半導體結構300A中的氧濃度。在一些實施例中，第一隔離結構310可具有單層結構或多層結構。當第一隔離結構310具有多層結構時，可以搭配使用氧化物層(例如氧化矽層)與氮化物層(例如氮化矽層)以優化半導體裝置10A的性能。舉例來說，氧化物層可以作為儲氧/補氧層使用，而氮化物層可以作為氫阻擋層或金屬離子阻擋層使用。
半導體結構300A從第一電極210連續的延伸至第二電極222。在本實施例中，半導體結構300A包括接觸第一電極210的頂面210t的第一導電區311A、接觸第一隔離結構310的第一側壁S1的第一通道區321A以及接觸第二電極222的第二導電區312A。在本實施例中，第一通道區321A的長度L實質上等於第一隔離結構310的厚度。
第一導電區311A、第一通道區321A以及第二導電區312A具有相同或不同的電阻率。在一些實施例中，利用第一隔離結構310對半導體結構300A的第一通道區321A提供氧元素以減少第一通道區321A中的氧空缺，進而使第一通道區321A的電阻率高於第一導電區311A以及第二導電區312A的電阻率。然而，本發明不以此為限。在其他實施例中，第一導電區311A、第一通道區321A以及第二導電區312A具有相同的電阻 率。
在一些實施例中，半導體結構300A的材料包括包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之三者以上的氧化物(例如銦鎵鋅錫氧化物(IGZTO)、銦鎵鋅氧化物(IGZO)、銦錫鋅氧化物(ITZO)、鋁鋅錫氧化物(AZTO)、銦鎢鋅氧化物(IWZO)、銦鎵氧化物(IGO)等金屬氧化物)或鑭系稀土摻雜金屬氧化物(例如Ln-IZO)或其他合適的金屬氧化物或上述材料的組合。半導體結構300A具有單層結構或多層結構。
閘介電層110位於半導體結構300A上，且具有第一開口TH1。閘介電層110的材料包括氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯或其他合適的材料或前述材料的組合。在一些實施例中，閘介電層110的厚度小於第一隔離結構310的厚度。
閘極402位於閘介電層110上。閘極402重疊於半導體結構300A，且從第二導電區312A上方連續的延伸至第一導電區311A上方。第一通道區321A、閘介電層110與閘極402在第一隔離結構310的第一側壁S1上平行於第一方向D1依序堆疊。第一方向D1例如垂直於法線方向ND。
閘極402填入第一開口TH1中，以透過第一導電區311A電性連接至第一電極210。在本實施例中，第一開口TH1底部的第一導電區311A的厚度t1很薄，因此，電流可以輕易的 穿過第一電極210與第一開口TH1中的閘極402之間的第一導電區311A，使第一電極210實質上電性連接至閘極402。相較之下，由於第一通道區321A的長度L很大，需要在外加電場的幫助下可以才能使電流能夠穿過第一電極210與第二電極222之間的第一通道區321A。在一些實施例中，厚度t1為5奈米至50奈米，而長度L為100奈米至1000奈米。
在一些實施例中，閘極402的材料例如包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。閘極402可具有單層結構或多層結構。
在本實施例中，半導體裝置10A的等效電路圖如圖1B所示。半導體裝置10A為薄膜電晶體，且其閘極402電性連接至汲極或源極(即第一電極210)。
圖2A是依照本發明的一實施例的一種半導體裝置10B的上視示意圖。圖2B是沿著圖2A的線A-A’的剖面示意圖。在此必須說明的是，圖2A與圖2B的實施例沿用圖1A和圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖2A與圖2B，在本實施例中，第一隔離結構310包括暴露出第一側壁S1的第一通孔H1。第二電極222包括重疊於第一通孔H1暴露出第二側壁S2的第二通孔H2。
第一通孔H1以及第二通孔H2重疊於第一電極210，且半導體結構222填入第一通孔H1以及第二通孔H2中，並接觸第一側壁S1以及第二側壁S2。閘介電層110的第一開口TH1位於第一通孔H1中並接近第一通孔H1的底部。在本實施例中，在上視圖中，第一通孔H1以及第二通孔H2為圓形，但本發明不以此為限。在其他實施例中，在上視圖中，第一通孔H1以及第二通孔H2為矩形、三角形、橢圓形或其他幾何形狀。
在一些實施例中，第一隔離結構310是通過以第二電極222為罩幕蝕刻隔離材料層而形成的，因此，第一隔離結構310於基板100上的正投影圖案實質上等於第二電極222於基板100上的正投影圖案。
圖3A是依照本發明的一實施例的一種半導體裝置10C的上視示意圖。圖3B是沿著圖3A的線B-B’的剖面示意圖。圖3C是圖3B的半導體裝置10C的等效電路示意圖。在此必須說明的是，圖3A至圖3C的實施例沿用圖1A和圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖3A與圖3B，半導體裝置10C包括第一電極210、第一隔離結構310、第二電極222、底閘極224、絕緣結構500、源極/汲極610、半導體結構300B、閘介電層110、閘極402以及頂閘極404。
底閘極224以及第二電極222位於第一隔離結構310上。在本實施例中，底閘極224以及第二電極222屬於相同導電層。在本實施例中，底閘極224以及第二電極222實際上連成一體，並一起定義出第二通孔H2。第二通孔H2重疊於第一隔離結構310的第一通孔H1。在一些實施例中，底閘極224以及第二電極222一起環繞第二通孔H2，其中位於第二通孔H2一側的部分(例如圖3B虛線HL的左側的部分)被定義成是底閘極224，而位於第二通孔H2另一側的部分(例如圖3B虛線HL的右側的部分)被定義成是第二電極222。
在本實施例中，在上視圖中，第一通孔H1以及第二通孔H2為矩形，但本發明不以此為限。在其他實施例中，在上視圖中，第一通孔H1以及第二通孔H2為圓形、三角形、橢圓形或其他幾何形狀。
絕緣結構500位於底閘極224上，且包括隔離部520以及連接隔離部520的閘介電部510。閘介電部510覆蓋底閘極224的側壁(即第二通孔H2在虛線HL的左側的第二側壁S2)以及第一通孔H1的第一側壁S1的一部分(即第一通孔H1在虛線HL的左側的第一側壁S1)，且不覆蓋第二電極222的側壁(即第二通孔H2在虛線HL的右側的第二側壁S2)以及第一通孔H1的第一側壁S1的另一部分(即第一通孔H1在虛線HL的右側的第一側壁S1)。隔離部520覆蓋底閘極224的頂面224t，且不覆蓋第二電極222的頂面222t。
在一些實施例中，絕緣結構500的材料包括氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯或其他合適的材料或前述材料的組合。絕緣結構500與第一隔離結構310包括相同或不同的材料。
源極/汲極610位於隔離部520上。在一些實施例中，源極/汲極610的材料例如包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。源極/汲極610可具有單層結構或多層結構。
半導體結構300B從源極/汲極610沿著絕緣結構500、第一電極210、第一隔離結構310連續地延伸至第二電極222。
半導體結構300B包括接觸第一電極210的第一導電區311B、接觸第一隔離結構310的第一側壁S1的第一通道區321B、接觸第二電極222的第二導電區312B、接觸絕緣結構500的通道區330B以及接觸源極/汲極610的導電區340B。在本實施例中，第一通道區321B的長度L實質上等於第一隔離結構310的厚度，通道區330B的長度L1實質上等於絕緣結構500的厚度。
閘極402以及頂閘極404位於閘介電層110上，且彼此分離。在一些實施例中，閘極402以及頂閘極404屬於相同導電層。閘介電層110、半導體結構300B的通道區330B以及絕緣結構500的閘介電部510在第一方向D1上位於底閘極224與頂閘 極404之間。在本實施例中，半導體結構300B於基板100上的正投影圖案的至少一個側壁(例如對應於圖3A中半導體結構300B的左側側壁或右側側壁)位於閘極402於基板100上的正投影圖案的至少一個側壁(例如對應於圖3A中閘極402的左側側壁或右側側壁)與第二電極222於基板100上的正投影圖案的對應的側壁之間，藉此降低閘極402與第二電極222之間的寄生電容。類似地，半導體結構300B於基板100上的正投影圖案的至少一個側壁位於頂閘極404於基板100上的正投影圖案的至少一個側壁(例如對應於圖3A中頂閘極404的左側側壁或右側側壁)與源極/汲極610於基板100上的正投影圖案的對應的側壁之間，藉此降低頂閘極404與源極/汲極610之間的寄生電容。
請參考圖3B與圖3C，部分的第一電極210、部分的第一隔離結構310、第二電極222、部分的半導體結構300B、部分的閘介電層110以及閘極402構成第一薄膜電晶體11。另一部分的第一電極210、另一部分的第一隔離結構310、底閘極224、絕緣結構500、另一部分的半導體結構300B、另一部分的閘介電層110以及頂閘極404構成第二薄膜電晶體12。在本實施例中，第一薄膜電晶體11與圖1A的半導體裝置10A具有幾乎相同的結構。
在一些實施例中，半導體裝置10C適用於畫素電路。舉例來說，用於驅動發光二極體(例如有機發光二極體)的畫素電路。頂閘極404電性連接至開關元件(未繪出)的汲極，其中開 關元件的閘極電性連接至掃描線，且開關元件的源極電性連接至資料線。利用開關元件控制第二薄膜電晶體12的開啟以及關閉。在一些實施例中，第二薄膜電晶體12的源極/汲極610電性連接至第一工作電壓(例如為電壓VDD)，第一薄膜電晶體11的第二電極222電性連接至發光二極體的其中一個電極，而發光二極體的其中另一個電極則電性連接至第二工作電壓(例如為電壓VSS)。
在本實施例中，通過半導體裝置10C的設置，可以使經由前述開關元件提供給頂閘極404的資料線訊號的雜訊所導致的波動減少，進而增加輸出至發光二極體的電流的穩定性。
圖4A至圖4F是圖3B的半導體裝置10C的製造方法的剖面示意圖。請參考圖4A，形成第一電極210於基板100之上。在一些實施例中，先整面地形成導電層於基板100之上，接著圖案化前述導電層以形成第一電極210。然後，依序形成第一隔離材料層310’以及第一導電層220’。第一隔離材料層310’形成於第一電極210上。第一導電層220’形成於第一隔離材料層310’上。
請參考圖4B，圖案化第一導電層220’以形成第二電極222。在本實施例中，圖案化第一導電層220’以形成彼此相連的第二電極222以及底閘極224。
在一些實施例中，於第一導電層220’上形成圖案化的光阻層(未繪出)，接著以前述圖案化的光阻層為罩幕蝕刻第一導 電層220’以形成第二電極222以及底閘極224。蝕刻製程例如為濕蝕刻或乾蝕刻。
接著，圖案化第一隔離材料層310’以形成第一隔離結構310。第一隔離結構310以及第二電極222依序堆疊於第一電極210之上。類似地，第一隔離結構310以及底閘極224依序堆疊於第一電極210之上。在本實施例中，以第二電極222以及底閘極224為罩幕蝕刻第一隔離材料層310’以形成第一隔離結構310。蝕刻製程例如為濕蝕刻或乾蝕刻。
在一些實施例中，在圖案化第一隔離材料層310’之前或之後移除第二電極222以及底閘極224上的圖案化的光阻層。移除圖案化的光阻層的方法例如包括灰化製程或其他合適的製程。
請參考圖4C，形成絕緣材料層500’於第二電極222以及底閘極224上，且絕緣材料層500’填入第一隔離結構310的第一通孔H1中以及第二電極222與底閘極224所定義的第二通孔H2中。形成電極材料層600’於絕緣材料層500’上。
請參考圖4D，圖案化電極材料層600’以形成源極/汲極610。接著，圖案化絕緣材料層500’以形成絕緣結構500。絕緣結構500包括隔離部520以及連接隔離部520的閘介電部510。
在一些實施例中，於電極材料層600’上形成圖案化的光阻層PR，接著以圖案化的光阻層PR為罩幕蝕刻電極材料層600’以形成源極/汲極610。蝕刻製程例如為濕蝕刻或乾蝕刻。
在一些實施例中，以源極/汲極610為罩幕蝕刻絕緣材料 層500’以形成絕緣結構500。蝕刻製程例如為濕蝕刻或乾蝕刻。
在一些實施例中，在圖案化絕緣材料層500’之前或之後移除源極/汲極610上的圖案化的光阻層PR。移除圖案化的光阻層PR的方法例如包括灰化製程或其他合適的製程。
請參考圖4E，形成半導體結構300B於第二電極222、第一隔離結構310、第一電極210、閘介電部510、隔離部520以及源極/汲極610上。
在一些實施例中，在形成半導體結構300B之後，執行第一退火製程使半導體結構300B或環境中的氧擴散並儲存於第一隔離結構310及/或絕緣結構500中。
請參考圖4F，形成閘介電層110於半導體結構300B上。閘介電層110具有暴露出半導體結構300B的第一開口TH1。
最後，回到圖3A與圖3B，形成閘極402以及頂閘極404於閘介電層110上。閘極402填入第一開口TH1中，以透過第一導電區311B電性連接至第一電極210。在一些實施例中，先整面地形成導電層(未繪出)於閘介電層110上，接著再圖案化前述導電層以形成閘極402以及頂閘極404。
圖5A是依照本發明的一實施例的一種半導體裝置10D的剖面示意圖。圖5B是圖5A的半導體裝置10D的等效電路示意圖。在此必須說明的是，圖5A與圖5B的實施例沿用圖1A和圖1B的實施例的元件標號與部分內容，其中採用相同或近似的 標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖5A，在本實施例中，半導體裝置10D更包括第二隔離結構320、第三電極232、第三隔離結構330、第四電極242、第四隔離結構340以及第五電極252。
第一隔離結構310位於第一電極210上。第二電極222位於第一隔離結構310上。第二隔離結構320位於第二電極222上。第三電極232位於第二隔離結構320上。第三隔離結構330位於第三電極232上。第四電極242位於第三隔離結構330上。第四隔離結構340位於第四電極242上。第五電極252位於第四隔離結構340上。
第一電極210、第一隔離結構310、第二電極222、第二隔離結構320、第三電極232、第三隔離結構330、第四電極242、第四隔離結構340以及第五電極252在基板100上方沿著基板100的頂面的法線方向ND依序堆疊。在本實施例中，通過使第一電極210、第一隔離結構310、第二電極222、第二隔離結構320、第三電極232、第三隔離結構330、第四電極242、第四隔離結構340以及第五電極252在基板100上堆疊設置可以有效的減少設置半導體裝置10D所需的佔地面積。
在一些實施例中，第一電極210、第二電極222、第三電極232、第四電極242以及第五電極252各自的材料例如包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、 鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。第一電極210、第二電極222、第三電極232、第四電極242以及第五電極252的材料彼此相同或不同。第一電極210、第二電極222、第三電極232、第四電極242以及第五電極252各自可具有單層結構或多層結構。
在一些實施例中，第一隔離結構310、第二隔離結構320、第三隔離結構330以及第四隔離結構340各自的材料例如包括氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯或其他合適的材料或前述材料的組合。在一些實施例中，第一隔離結構310、第二隔離結構320、第三隔離結構330以及第四隔離結構340各自的材料包括氧化物(例如氧化矽)，且可作為儲氧/補氧層使用，藉此可在製造過程中調節半導體結構300D中的氧濃度。在一些實施例中，第一隔離結構310、第二隔離結構320、第三隔離結構330以及第四隔離結構340各自可具有單層結構或多層結構。當第一隔離結構310、第二隔離結構320、第三隔離結構330以及第四隔離結構340各自具有多層結構時，可以搭配使用氧化物層(例如氧化矽層)與氮化物層(例如氮化矽層)以優化半導體裝置10D的性能。舉例來說，氧化物層可以作為儲氧/補氧層使用，而氮化物層可以作為氫阻擋層或金屬離子阻擋層使用。
半導體結構300D從第一電極210連續的延伸至第五電極252。在本實施例中，半導體結構300D包括接觸第一電極210 的第一導電區311D、接觸第一隔離結構310的第一通道區321D、接觸第二電極222的第二導電區312D、接觸第二隔離結構320的側壁的第二通道區322D、接觸第三電極232的側壁的第三導電區313D、接觸第三隔離結構330的側壁的第三通道區323D、接觸第四電極242的側壁的第四導電區314D、接觸第四隔離結構340的側壁的第四通道區324D以及接觸第五電極252的第五導電區315D。
第一導電區311D、第一通道區321D、第二導電區312D、第二通道區322D、第三導電區313D、第三通道區323D、第四導電區314D、第四通道區324D以及第五導電區315D依序相連。
第一導電區311D、第一通道區321D、第二導電區312D、第二通道區322D、第三導電區313D、第三通道區323D、第四導電區314D、第四通道區324D以及第五導電區315D具有相同或不同的電阻率。在一些實施例中，利用第一隔離結構310至第四隔離結構340對半導體結構300D的第一通道區321D至第四通道區324D提供氧元素以減少第一通道區321D至第四通道區324D中的氧空缺，進而使第一通道區321D至第四通道區324D的電阻率高於第一導電區311D至第五導電區315D的電阻率。然而，本發明不以此為限。在其他實施例中，第一通道區321D至第四通道區324D以及第一導電區311D至第五導電區315D具有相同的電阻率。
在本實施例中，半導體裝置10D的等效電路圖如圖5B所示。半導體裝置10D實質上等於多個串連在一起的薄膜電晶體，其中薄膜電晶體共用一個閘極402，且閘極402電性連接至第一個薄膜電晶體的汲極或源極(即第一電極210)。
在本實施例中，半導體裝置10D包括第三電極232至第五電極252以及第二隔離結構320至第四隔離結構340，但本發明不以此為限。第二電極222上方所堆疊的電極以及隔離結構的數量可以依照需求而進行調整。舉例來說，在其他實施例中，可以省略第三隔離結構330、第四電極242、第四隔離結構340以及第五電極252。在其他實施例中，可以省略第四隔離結構340以及第五電極252。在其他實施例中，可以在第五電極252上包括更多的電極以及隔離結構。
圖6是依照本發明的一實施例的一種半導體裝置10E的上視示意圖。在此必須說明的是，圖6的實施例沿用圖5A和圖5B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖6，在半導體裝置10E中，第一隔離結構310的通孔、第二電極222的通孔、第二隔離結構320的通孔、第三電極232的通孔、第三隔離結構330的通孔、第四電極242的通孔、第四隔離結構340的通孔以及第五電極252的通孔重疊在一起，而半導體結構300D填入前述通孔中。
圖7A是依照本發明的一實施例的一種半導體裝置10F的剖面示意圖。圖7B是圖7A的半導體裝置10F的等效電路示意圖。在本實施例中，半導體裝置10F實質上等於連接在一起的薄膜電晶體串列11A以及第二薄膜電晶體12A。薄膜電晶體串列11A的結構類似於圖5A的半導體裝置10D，因此薄膜電晶體串列11A的結構的可以參考圖5A以及相關描述。第二薄膜電晶體12A的結構類似於圖3B的第二薄膜電晶體12，因此第二薄膜電晶體12A的結構可以參考圖3B以及相關描述。
請參考圖7A，在本實施例中，底閘極224F與第二電極222F雖然屬於相同導電層，但底閘極224F與第二電極222F彼此分離。取而代之的是，轉接結構406電性連接底閘極224F至第五電極252。轉接結構406從底閘極224F上方連續的延伸至第五電極252上方。換句話說，圖7A中最左側的轉接結構406實際上與最右側的轉接結構406相連，圖7A省略繪示了兩者之間的連接路徑。
在一些實施例中，轉接結構406、頂閘極404以及閘極402屬於相同導電層，且三者彼此分離。轉接結構406通過閘介電層110中的第二開口TH2而連接第五電極252，且通過閘介電層110中的第三開口TH3而連接底閘極224F，其中第三開口TH3延伸穿過閘介電層110。
在本實施例中，半導體結構300F從源極/汲極610沿著絕緣結構500、第一電極210、第一隔離結構310、第二電極 222F、第二隔離結構320、第三電極232、第三隔離結構330、第四電極242、第四隔離結構340連續地延伸至第五電極252。
半導體結構300F包括接觸第一電極210的第一導電區311F、接觸第一隔離結構310的第一通道區321F、接觸第二電極222F的第二導電區312F、接觸第二隔離結構320的第二通道區322F、接觸第三電極232的第三導電區313F、接觸第三隔離結構330的第三通道區323F、接觸第四電極242的第四導電區314F、接觸第四隔離結構340的第四通道區324F、接觸第五電極252的第五導電區315F、接觸絕緣結構500的通道區330F以及接觸源極/汲極610的導電區340F。
圖8A至圖8E是圖7A的半導體裝置10F的製造方法的剖面示意圖。請參考圖8A，於第一電極210上方依序形成第一隔離材料層310’、第一導電層220’、第二隔離材料層320’、第二導電層230’、第三隔離材料層330’、第三導電層240’、第四隔離材料層340’、第四導電層250’以及圖案化的光阻圖案PR。
在本實施例中，圖案化的光阻圖案PR包括厚度不同的第一部分PR1以及第二部分PR2。第一部分PR1分離於第二部分PR2。在本實施例中，第一部分PR1的厚度大於第二部分PR2的厚度。
請參考圖8B，以圖案化的光阻圖案PR為罩幕，對第四導電層250’、第四隔離材料層340’、第三導電層240’、第三隔離材料層330’、第二導電層230’、第二隔離材料層320’、第一導電 層220’以及第一隔離材料層310’執行一次或多次的蝕刻製程以形成依序堆疊的第一隔離結構310、第二電極222F、第二隔離結構320、第三電極232、第三隔離結構330、第四電極242、第四隔離結構340以及第五電極252。
在本實施例中，第一導電層220’在蝕刻製程後形成互相分離的第二電極222F以及底閘極224F。
在蝕刻製程中，第四導電層250’、第四隔離材料層340’、第三導電層240’、第三隔離材料層330’、第二導電層230’、第二隔離材料層320’、第一導電層220’以及第一隔離材料層310’沒有被第一部分PR1以及第二部分PR2遮蔽的區域全部都被移除，並暴露出第一電極210。
在蝕刻製程中，第四導電層250’、第四隔離材料層340’、第三導電層240’、第三隔離材料層330’、第二導電層230’、第二隔離材料層320’、第一導電層220’以及第一隔離材料層310’被第二部分PR2遮蔽的區域被蝕刻至第一導電層220’，並留下第一隔離結構310以及底閘極224F的堆疊結構。
在蝕刻製程中，第四導電層250’、第四隔離材料層340’、第三導電層240’、第三隔離材料層330’、第二導電層230’、第二隔離材料層320’、第一導電層220’以及第一隔離材料層310’被第一部分PR1遮蔽的區域沒有被蝕刻，並留下第一隔離結構310、第二電極222F、第二隔離結構320、第三電極232、第三隔離結構330、第四電極242、第四隔離結構340以及第五 電極252的堆疊結構。
請參考圖8C，形成絕緣結構500以及源極/汲極610於底閘極224F上，形成絕緣結構500以及源極/汲極610的方法可參考圖4C與圖4D所描述的製程步驟，於此不再贅述。
請參考圖8D，形成半導體結構300F。
在一些實施例中，在形成半導體結構300F之後，執行第一退火製程使半導體結構300F或環境中的氧擴散並儲存於第一隔離結構310、第二隔離結構320、第三隔離結構330、第四隔離結構340及/或絕緣結構500中。
請參考圖8E，形成閘介電層110於半導體結構300F上。在一些實施例中，整面的沉積介電材料層於半導體結構300F、絕緣結構500以及第五電極252上，接著對介電材料層執行蝕刻製程以形成包括第一開口TH1、第二開口TH2以及第三開口TH3的閘介電層110。第一開口TH1暴露出半導體結構300F。第二開口TH2暴露出第五電極252。第三開口TH3暴露出底電極224F。
最後，回到圖7A與圖7B，形成閘極402、頂閘極404以及轉接結構406於閘介電層110上。閘極402填入第一開口TH1中，以透過第一導電區311E電性連接至第一電極210。轉接結構406填入第二開口TH2以及第三開口TH3，以電性連接第五電極252以及底閘極224F。在一些實施例中，先整面地形成導電層(未繪出)於閘介電層110上，接著再圖案化前述導電層以 形成閘極402、頂閘極404以及轉接結構406。
綜上所述，本發明通過隔離結構與電極的堆疊設計，能夠減少半導體裝置的佔地面積，因此，在相同面積的基板上，可以設置有更多的半導體裝置。
10A:半導體裝置
100:基板
110:閘介電層
210:第一電極
210t:頂面
222:第二電極
300A:半導體結構
310:第一隔離結構
311A:第一導電區
312A:第二導電區
321A:第一通道區
402:閘極
D1:第一方向
L:長度
ND:法線方向
S1:第一側壁
t1:厚度
TH1:第一開口

Claims (9)

  1. 一種半導體裝置，包括：一第一電極，位於一基板之上；一第一隔離結構，位於該第一電極的頂面之上，其中該第一隔離結構包括暴露出一第一側壁的一第一通孔，其中該第一通孔重疊於該第一電極；一第二電極，位於該第一隔離結構之上；一半導體結構，填入該第一通孔中，且包括接觸該第一電極的該頂面的一第一導電區、接觸該第一側壁的一第一通道區以及接觸該第二電極的一第二導電區；一閘介電層，位於該半導體結構上，且具有一開口；以及一閘極，位於該閘介電層上，並填入該開口中，以透過該第一導電區電性連接至該第一電極，且該第一通道區、該閘介電層與該閘極在該第一隔離結構的該第一側壁上平行於一第一方向依序堆疊。
  2. 如請求項1所述的半導體裝置，更包括：一底閘極，位於該第一隔離結構上，且連接該第二電極；一絕緣結構，位於該底閘極上，且包括一隔離部以及連接該隔離部的一閘介電部，其中該閘介電部覆蓋該底閘極的側壁，且該隔離部覆蓋該底閘極的頂面；一源極/汲極，位於該隔離部上，其中該半導體結構從該源極/汲極沿著該絕緣結構、該第一電極以及該第一隔離結構連續地延 伸至該第二電極；以及一頂閘極，位於該閘介電層上，且該閘介電層、該半導體結構以及該閘介電部在該第一方向上位於該底閘極與該頂閘極之間。
  3. 如請求項2所述的半導體裝置，其中該絕緣結構覆蓋部分的該第一通孔。
  4. 如請求項1所述的半導體裝置，更包括：一第二隔離結構，位於該第二電極上；一第三電極，位於該第二隔離結構上；一第三隔離結構，位於該第三電極上；一第四電極，位於該第三隔離結構上；一第四隔離結構，位於該第四電極上；以及一第五電極，位於該第四隔離結構上，其中該半導體結構包括接觸該第二隔離結構的側壁的一第二通道區、接觸該第三電極的一第三導電區、接觸該第三隔離結構的側壁的一第三通道區、接觸該第四電極的一第四導電區、接觸該第四隔離結構的側壁的一第四通道區、接觸該第五電極的一第五導電區，其中該第一導電區、該第一通道區、該第二導電區、該第二通道區、該第三導電區、該第三通道區、該第四導電區、該第四通道區以及該第五導電區依序相連。
  5. 如請求項4所述的半導體裝置，更包括：一底閘極，位於該第一隔離結構上； 一絕緣結構，位於該底閘極上，且包括一隔離部以及連接該隔離部的一閘介電部，其中該閘介電部覆蓋該底閘極的側壁，且該隔離部覆蓋該底閘極的頂面；一源極/汲極，位於該隔離部上，其中該半導體結構從該源極/汲極沿著該絕緣結構、該第一電極、該第一隔離結構、該第二電極、該第二隔離結構、該第三電極、該第三隔離結構、該第四電極以及該第四隔離結構連續地延伸至該第五電極；一頂閘極，位於該閘介電層上，且該閘介電層、該半導體結構以及該閘介電部在該第一方向上位於該底閘極與該頂閘極之間；以及一轉接結構，電性連接該底閘極至該第五電極，其中該轉接結構、該頂閘極以及該閘極屬於相同導電層。
  6. 一種半導體裝置的製造方法，包括：形成一第一電極於一基板之上；形成一第一隔離結構以及一第二電極，其中該第一隔離結構以及該第二電極依序堆疊於該第一電極之上，其中該第一隔離結構包括暴露出一第一側壁的一第一通孔，其中該第一通孔重疊於該第一電極；形成一半導體結構於該第二電極上，其中該半導體結構填入該第一通孔中，且該半導體結構包括接觸該第一電極的頂面的一第一導電區、接觸該第一側壁的一第一通道區以及接觸該第二電極的一第二導電區； 形成一閘介電層於該半導體結構上，且該閘介電層具有一開口；形成一閘極於該閘介電層上，其中該閘極填入該開口中，以透過該第一導電區電性連接至該第一電極，且該第一通道區、該閘介電層與該閘極在該第一隔離結構的該第一側壁上平行於一第一方向依序堆疊。
  7. 如請求項6所述的製造方法，其中形成該第一隔離結構以及該第二電極的方法包括：形成一第一隔離材料層於該第一電極上；形成一導電層於該第一隔離材料層上；圖案化該導電層以形成該第二電極；圖案化該第一隔離材料層以形成該第一隔離結構。
  8. 如請求項7所述的製造方法，更包括：圖案化該導電層以形成彼此相連的該第二電極以及一底閘極；以該第二電極以及該底閘極為罩幕，圖案化該第一隔離材料層以形成該第一隔離結構；形成一絕緣材料層於該第二電極以及該底閘極上，且該絕緣材料層填入該第一通孔中；形成一電極材料層於該絕緣材料層上；圖案化該電極材料層以形成一源極/汲極；圖案化該絕緣材料層以形成一絕緣結構，其中該絕緣結構包 括一隔離部以及連接該隔離部的一閘介電部，其中該閘介電部覆蓋該底閘極的側壁，且該隔離部覆蓋該底閘極的頂面；形成該半導體結構於該第二電極、該第一隔離結構、該第一電極、該閘介電部以及該源極/汲極上；以及形成一頂閘極於該閘介電層上，且該閘介電層、該半導體結構以及該閘介電部在該第一方向上位於該底閘極與該頂閘極之間。
  9. 如請求項6所述的製造方法，其中形成該第一隔離結構以及該第二電極的方法包括：於該第一電極上方依序形成一第一隔離材料層、一第一導電層、一第二隔離材料層、一第二導電層、一第三隔離材料層、一第三導電層、一第四隔離材料層、一第四導電層以及一圖案化的光阻圖案，其中該圖案化的光阻圖案包括厚度不同的一第一部分以及一第二部分，其中該第一部分分離於該第二部分；以及以該圖案化的光阻圖案為罩幕，對該第四導電層、該第四隔離材料層、該第三導電層、該第三隔離材料層、該第二導電層、該第二隔離材料層、該第一導電層以及該第一隔離材料層執行一次或多次的蝕刻製程以形成依序堆疊的該第一隔離結構、該第二電極、一第二隔離結構、一第三電極、一第三隔離結構、一第四電極、一第四隔離結構以及一第五電極。
TW112146538A 2023-11-30 2023-11-30 半導體裝置及其製造方法 TWI867873B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW112146538A TWI867873B (zh) 2023-11-30 2023-11-30 半導體裝置及其製造方法
CN202410511301.4A CN118367030A (zh) 2023-11-30 2024-04-26 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW112146538A TWI867873B (zh) 2023-11-30 2023-11-30 半導體裝置及其製造方法

Publications (2)

Publication Number Publication Date
TWI867873B true TWI867873B (zh) 2024-12-21
TW202525081A TW202525081A (zh) 2025-06-16

Family

ID=91883708

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112146538A TWI867873B (zh) 2023-11-30 2023-11-30 半導體裝置及其製造方法

Country Status (2)

Country Link
CN (1) CN118367030A (zh)
TW (1) TWI867873B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161732A1 (en) * 2011-12-27 2013-06-27 Electronics And Telecommunications Research Institute Vertical channel thin film transistor
US20230207639A1 (en) * 2021-01-12 2023-06-29 Globalfoundries U.S. Inc. Transistor with multi-level self-aligned gate and source/drain terminals and methods
TW202333339A (zh) * 2021-01-08 2023-08-16 美商沃孚半導體有限公司 具有用於改良導通電阻性能之加寬及/或不對稱源極/汲極區域之射頻電晶體放大器
US20230299154A1 (en) * 2021-02-19 2023-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161732A1 (en) * 2011-12-27 2013-06-27 Electronics And Telecommunications Research Institute Vertical channel thin film transistor
TW202333339A (zh) * 2021-01-08 2023-08-16 美商沃孚半導體有限公司 具有用於改良導通電阻性能之加寬及/或不對稱源極/汲極區域之射頻電晶體放大器
US20230207639A1 (en) * 2021-01-12 2023-06-29 Globalfoundries U.S. Inc. Transistor with multi-level self-aligned gate and source/drain terminals and methods
US20230299154A1 (en) * 2021-02-19 2023-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact structures

Also Published As

Publication number Publication date
CN118367030A (zh) 2024-07-19
TW202525081A (zh) 2025-06-16

Similar Documents

Publication Publication Date Title
TWI804302B (zh) 半導體裝置及其製造方法
US20240038787A1 (en) Thin film transistor, array substrate, display panel, and method for fabricating array substrate
KR101280649B1 (ko) 반도체 장치 및 그 제조 방법
CN113421886B (zh) 显示面板及其制备方法
CN110867457A (zh) 一种高电容结构的阵列基板及制作方法
TWI867873B (zh) 半導體裝置及其製造方法
CN115132764B (zh) 主动元件基板及其制造方法
TWI877927B (zh) 半導體裝置及其製造方法
TWI855934B (zh) 半導體裝置及其製造方法
TWI867946B (zh) 半導體裝置
TWI867965B (zh) 主動元件基板及其製造方法
TWI865344B (zh) 薄膜電晶體及其製造方法
TWI875464B (zh) 薄膜電晶體及其製造方法
US12363952B2 (en) Active device substrate and manufacturing method of active device substrate
CN115064561B (zh) 半导体装置及其制造方法
TWI874057B (zh) 半導體裝置及其製造方法
TWI869085B (zh) 半導體裝置
US12328907B2 (en) Semiconductor device and manufacturing method thereof
TWI880669B (zh) 半導體裝置及其製造方法
US20230187484A1 (en) Semiconductor device and manufacturing method thereof
TWI750902B (zh) 薄膜電晶體及其形成方法
CN117276308A (zh) 薄膜晶体管及其制备方法、存储器和显示器
CN120659380A (zh) 集成芯片及其形成方法
CN117153847A (zh) 薄膜晶体管阵列基板及其制造方法