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TWI866105B - 具有超薄襯底的晶片級封裝(csp)半導體器件 - Google Patents

具有超薄襯底的晶片級封裝(csp)半導體器件 Download PDF

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TWI866105B
TWI866105B TW112108552A TW112108552A TWI866105B TW I866105 B TWI866105 B TW I866105B TW 112108552 A TW112108552 A TW 112108552A TW 112108552 A TW112108552 A TW 112108552A TW I866105 B TWI866105 B TW I866105B
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Abstract

一種半導體CSP器件，包括半導體襯底、複數個金屬層、複合層和複數個接觸墊。半導體襯底的厚度在15微米至35微米的範圍內。複合層的厚度大於半導體襯底的厚度。複合層的熱膨脹係數小於或等於9ppm/℃。複合層的玻璃化轉變溫度大於150℃。複數個金屬層包括第一鈦層、第一鎳層、銀層、第二鎳層和金屬層。在第一示例中，金屬層是第二鈦層。在第二個示例中，金屬層是氮化鈦（TiN）層。

Description

具有超薄襯底的晶片級封裝(CSP)半導體器件
本發明總體上涉及具有超薄半導體襯底的晶片級封裝 (CSP) 半導體器件。更具體地，本發明涉及一種CSP 半導體器件，其在足夠的安全係數範圍內工作，具有厚度在15微米至35微米範圍內的超薄襯底。
降低行動電話電池的功耗對於高充電電流和超低電阻應用至關重要。用於電池保護應用的共汲極金氧半體場效電晶體 (MOSFET) 晶片級封裝 (CSP) 器件和其它功率半導體CSP器件通常具有 100 微米或更大的半導體襯底厚度以保持器件的機械強度。對於垂直導通的功率半導體器件，其中半導體襯底貢獻了大量的直流電阻。將半導體襯底的厚度減小到小於35微米，可以降低直流電阻並提高電性能。
對於共汲極MOSFET器件，半導體襯底的厚度對器件直流電阻的貢獻要更顯著得多，因為電流通過襯底兩次。因而減小半導體襯底的厚度更有利於改善電性能。例如，當半導體襯底的厚度從50微米減小到25微米時，導通電阻可以降低24%。惟當半導體襯底厚度減小時，半導體封裝的機械強度也會降低。
為了防止在封裝過程中損壞薄晶圓並在應用中保持封裝器件的足夠機械強度，可以在晶圓厚度減薄工藝後在晶圓後表面形成額外的剛度層，包括金屬層、載體襯底層和複合層。晶圓後表面的厚金屬層也有助於改善電流傳導並降低電阻。例如，當複數個金屬層的總厚度從15微米增加到50微米時，導通電阻可以降低5%。然而，當附加剛度層太厚且半導體襯底層變得太薄時，附加剛度層的熱機械性能與半導體襯底的不匹配會導致半導體封裝過程中晶圓過度翹曲以及封裝器件的晶片過度翹曲。
過度翹曲對晶圓級的影響導致器件製造過程中的低良率，而在器件級上，由於不同層之間的應力過大，當器件在應用中經受波峰焊工藝的峰值回流溫度245°C時，發生不同材質分層離析甚至晶片破裂而導致可靠性問題。這種不良影響通常將襯底厚度限制在35微米以上，以保持器件機械強度的安全裕度，或者為了使用小於35微米的襯底，藉此降低機械強度來犧牲安全裕度。第1a圖示出了現有技術CSP器件在245°C的峰值回流溫度下沿兩條對角線的晶片翹曲測量。水準軸表示距CSP器件中心的距離，而垂直軸表示距參考平面的翹曲位移量。考量到尺寸為1.45毫米 x 2.08毫米的CSP器件，60微米的CSP器件中心區域的最大位移產生的CSP半導體器件的最大翹曲超過23微米/毫米對角線長度。這遠高於行業需求的10微米/毫米對角線長度的翹曲值。第1b圖是現有技術CSP器件經受彎曲測試的示意圖。在25°C下，藉由具有1.5毫米測試跨度的三點彎曲測試測量的現有技術裝置的彎曲強度小於1.5牛頓/毫米寬度。該等測試結果表明，現有技術CSP器件的機械性能較差，過度翹曲，機械強度較弱。
因此，需要開發一種晶圓級後表面工藝制程，該工藝制程能夠生產功率半導體器件的晶片級封裝，其襯底厚度為35微米或更小，並保持足夠的器件機械強度和翹曲值不超過10微米/毫米對角線長度的較低的翹曲，以滿足日趨苛克的應用要求。
一種半導體CSP器件，包括一個半導體襯底、一個金屬堆堆疊層、一個複合層和複數個接觸墊。半導體襯底的厚度在15微米至35微米的範圍內。複合層的厚度大於半導體襯底的厚度。複合層的熱膨脹係數小於或等於9ppm/℃。複合層的玻璃化轉變溫度大於150℃。在25°C下，藉由2毫米測試跨度的三點彎曲測試測量的半導體CSP器件的彎曲強度大於或等於5牛頓/毫米寬度。半導體CSP器件100在245°C焊料回流溫度下的最大翹曲小於10微米/毫米單位對角線長度。
金屬堆疊層包括第一鈦層、第一鎳層、銀層、第二鎳層和金屬層。在第一示例中，金屬層是第二鈦層。在第二個示例中，金屬層是氮化鈦(TiN)層。
第2圖示出了在本公開的示例中能夠生產具有薄襯底的CSP半導體器件的晶圓級後表面工藝制程。在步驟1中，提供半導體晶圓，在該半導體晶圓的前表面上形成有複數個半導體器件。在步驟2中，對半導體晶圓與前表面相對的後表面進行晶片減薄工藝。減薄工藝將半導體晶圓的半導體襯底減小到35微米或更小的厚度。步驟3，在薄晶圓的後表面形成金屬堆疊層。在本發明的一個示例中，步驟3包括在薄晶圓後表面沉積1,000埃至2,000埃範圍內的第一鈦層，在第一鈦層上沉積2,000埃至3,000埃範圍內的第一鎳層，在第一鎳層上沉積15微米到50微米範圍內的銀層，在銀層上沉積2,000埃到3,000埃範圍內的第二鎳層，然後沉積1,000埃到2,000埃範圍內包含鈦的金屬層覆蓋第二層鎳層。在一個示例中，包含鈦的金屬層是鈦層。在另一個示例中，包含鈦的金屬層是氮化鈦層。在步驟4中，在晶圓後表面上形成複合層，覆蓋包含鈦的金屬層。在一個示例中，複合層具有高於150°C的玻璃化轉變溫度和小於或等於9 ppm/°C的熱膨脹係數。在另一示例中，複合層具有200微米或更大的厚度。在步驟5中，應用分割工藝將單個CSP器件從半導體晶圓分離。
第3圖示出了本公開的示例中在根據第2圖的工藝制程進行分割工藝之後生產的半導體CSP器件100。半導體CSP器件100包括具有前表面121和與前表面121相對的後表面123的半導體襯底120、設置在半導體襯底120的後表面123上具有複數個金屬層的金屬堆疊層140、設置在金屬堆疊層140上的複合層180、以及設置在半導體襯底120的前表面121上的複數個接觸墊190。在一個示例中，半導體CSP器件100是用於電流開關應用的功率半導體器件。在另一示例中，CSP半導體器件100是用於電池保護應用的共汲極金氧半場效電晶體(MOSFET)晶片級封裝(CSP)。複數個接觸墊190包括兩個閘極192和複數個源極194位於共汲極MOSFET CSP的前表面上。共汲極在共汲極MOSFET CSP的後表面196上。
在一個示例中，半導體襯底120由矽材料製成。複合層180具有前表面181及與前表面181相對的後表面183。複合層180的前表面181直接貼附金屬堆疊層140。
複數個接觸墊190附接到半導體襯底120的前表面121。在本公開的示例中，複數個接觸墊190包括鎳材料和金材料。金屬堆疊層140位於半導體襯底120與複合層180之間。在一示例中，半導體襯底120的厚度在15微米至35微米的範圍內。在另一示例中，半導體襯底120的厚度在從15微米到24微米的範圍內。在一個示例中，金屬堆疊層140的厚度大於半導體襯底120的厚度。在另一示例中，複合層180的厚度是半導體襯底120的厚度的三倍以上。厚度方向是沿著第3圖的Z軸。
在減小半導體襯底120的厚度之後的挑戰包括由半導體CSP器件100在焊料回流溫度下的過度翹曲引起的分層。選擇適當複合層180的材料，配合金屬堆疊層140複數個金屬層的特定材料類型和層厚度的特殊組合，為抑制半導體CSP器件100在回流焊溫度下翹曲的問題提供了解決方案。金屬堆疊層140因此用作黏合劑層，藉由將複合層180和半導體襯底層120牢固地結合在一起以保持CSP半導體器件100的完整性。
第4圖示出了第3圖的半導體CSP器件100中組成金屬堆疊層140的複數個金屬層。在一個示例中，金屬堆疊層140包括第一鈦層220、第一鎳層240、銀層250、第二鎳層260和含有鈦元素的金屬層280。金屬層280具有前表面281和與前表面281相對的後表面283。在第一示例中，含有鈦元素的金屬層280是第二鈦層。在第二示例中，含有鈦元素的金屬層280是氮化鈦(TiN)層。
現在參考如第3圖和第4圖所示，第一鈦層220具有前表面221和與前表面221相對的後表面223。第一鈦層220的前表面221直接貼附在半導體襯底120的後表面123上。第一鎳層240具有前表面241和與前表面241相對的後表面243。第一鎳層240的前表面241直接附著到第一鈦層220的後表面223。銀層250具有前表面251和與前表面251相對的後表面253。銀層250的前表面251直接附著到第一鎳層240的後表面243。
第二鎳層260具有前表面261和與前表面261相對的後表面263。第二鎳層260的前表面261直接附接到銀層250的後表面253。
在第一示例中，金屬層280是第二鈦層。第二鈦層的前表面直接附接到第二鎳層260的後表面263。複合層180的前表面181直接附接到第二鈦層的後表面。
第一鈦層220有利於半導體襯底120和複數個金屬層140之間的結合強度。第一鎳層240和第二鎳層260有利於銀層250和相鄰層之間的結合強度。銀層的厚度大於金屬堆疊層140的其他層的厚度，以提高金屬堆疊層140的導電性，從而允許更大的橫向引導電流。金屬層280為第二鈦層或TiN層，是因為鈦在高溫高濕環境下較穩定，不易被氧化。鎳層和鈦層的厚度不宜過厚，以抑制應力。鎳層和鈦層的厚度不應太薄，以保持結合強度。複數個金屬層140中的每一個可以藉由蒸發法或濺射法形成。降低金屬沉積過程中的溫度，以減小金屬晶粒尺寸；並減少晶片的應力和翹曲。
在本發明的實施例中，第一鈦層220的厚度在1000埃至2000埃的範圍內。第一鎳層240的厚度在2000埃至3000埃的範圍內。銀層250的厚度在15微米至50微米的範圍內。第二鎳層260的厚度在2000埃至3000埃的範圍內。第二鈦層的厚度在1000埃至2000埃的範圍內。
在本發明的實施例中，第一鈦層220的厚度與第二鈦層的厚度相同。第一鎳層240的厚度與第二鎳層260的厚度相同。
在第二示例中，金屬層280是TiN層。TiN層的前表面直接附接到第二鎳層260的後表面263。複合層180的前表面181直接附接到TiN層的後表面。
在本發明的實施例中，第一鈦層220的厚度在1000埃至2000埃的範圍內。第一鎳層240的厚度在2000埃至3000埃的範圍內。銀層250的厚度在15微米至50微米的範圍內。第二鎳層260的厚度在2000埃至3000埃的範圍內。TiN層的厚度在1000埃到2000埃的範圍內。
在本公開的示例中，複合層180包括樹脂材料182和填充材料184。在一個示例中，樹脂材料182是環氧樹脂。在一個示例中，複合層180被填充材料184填充5％-30％。為了抑制分層和減少半導體CSP器件100在焊料回流溫度下的翹曲，複合層180的熱膨脹係數為小於或等於9ppm/℃，因為使用了高導熱率的填充材料184，因此複合層180的散熱能力比晶片後表面保護膠帶的散熱能力好至少15％。複合層的玻璃化轉變溫度大於150℃。
在本發明的實施例中，複合層的厚度大於200微米，以減少半導體CSP器件100在回流焊溫度下的翹曲。
在本公開的示例中，藉由具有2毫米測試跨度的三點彎曲測試在25°C下測量的半導體CSP器件100的彎曲強度大於或等於5牛頓/毫米寬度。試驗載荷與試驗跨度成反比。例如，藉由具有1.5毫米測試跨度的三點彎曲測試在25°C下測量的半導體CSP器件100的彎曲強度大於或等於8牛頓/毫米寬度。
在本公開的示例中，半導體CSP器件100為矩形棱柱形狀。半導體CSP器件100的對角線長度是指複合層180的後表面183的對角線長度。翹曲測量是沿著複合層180的後表面183的兩條對角線進行的。如第5圖所示，對於尺寸為1.45毫米 x 2.08毫米的CSP器件，本發明的CSP器件中心區域的最大位移小於20微米，對應於半導體CSP器件100在245°C的回流焊溫度時，最大翹曲小於7.87微米/毫米對角線長度。
本創作所屬技術領域中具有通常知識者可以認識到對本文公開的實施例的修改是可能的。例如，銀層250的厚度可以變化。本創作所屬技術領域中具有通常知識者可以想到其他修改，並且所有此些修改都被認為落入如申請專利範圍所定義的本發明的範圍內。
100:半導體CSP器件 120:半導體襯底 121:前表面 123:後表面 140:金屬堆疊層 180:複合層 181:前表面 182:樹脂材料 183:後表面 184:填充材料 190:接觸墊 192:閘極 194:源極 196:後表面 220:第一鈦層 221:前表面 223:後表面 240:第一鎳層 241:前表面 243:後表面 250:銀層 251:前表面 253:後表面 260:第二鎳層 261:前表面 263:後表面 280:金屬層 281:前表面 283:後表面
第1a圖表示在現有技術CSP半導體器件的最大翹曲測試結果。第1b圖表示三點彎曲試驗的示意圖。 第2圖表示在本發明的示例中，能夠生產具有薄襯底的CSP半導體器件的半導體封裝晶片級後表面工藝。 第3圖表示在本發明的示例中，具有薄襯底的半導體CSP器件。 第4圖表示在本發明的示例中，半導體CSP器件金屬堆疊層的複數個金屬層。 第5圖是根據本發明的CSP半導體器件的最大翹曲測試結果。
100:半導體CSP器件
120:半導體襯底
121:前表面
123:後表面
140:金屬層
180:複合層
181:前表面
182:樹脂材料
183:後表面
184:填充材料
190:接觸墊
192:兩個閘極
194:源極
196:後表面

Claims (10)

  1. 一種晶片級封裝(CSP)半導體器件，係包括：一個半導體襯底，具有該半導體襯底的前表面和與該半導體襯底的前表面相對的該半導體襯底的後表面；複數個接觸墊，連接到該半導體襯底的前表面；一個金屬堆疊層貼附於該半導體襯底的後表面；以及一個複合層貼附於該金屬堆疊層；其中，該半導體襯底的厚度等於或小於35微米；其中，該金屬堆疊層包括第一鈦層、第一鎳層、銀層、第二鎳層和一個含鈦的金屬層依次堆疊，所述銀層的厚度大於所述金屬堆疊層的其它層的厚度；其中該複合層直接附著到該含鈦的金屬層。
  2. 如請求項1所述之晶片級封裝(CSP)半導體器件，其中，含鈦的該金屬層是一個第二鈦層或是一個氮化鈦層；以及其中，該金屬堆疊層的厚度大於該半導體襯底的厚度。
  3. 如請求項2所述之晶片級封裝(CSP)半導體器件，其中，該第一鈦層，具有該第一鈦層的前表面，以及與該第一鈦層的前表面相對的該第一鈦層的後表面，該第一鈦層的前表面直接附接到該半導體襯底的後表面；該第一鎳層，具有該第一鎳層前表面，以及與該第一鎳層的前表面相對的該第一鎳層的後表面，該第一鎳層的前表面直接附接到該第一鈦層的後表面；該銀層，具有該銀層的前表面，以及與該銀層的前表面相對的該銀層的後表面，該銀層的前表面直接附接到該第一鎳層的後表面；該第二鎳層，具有該第二鎳層的前表面，以及與該第二鎳層的前表面相對的該第二鎳層的後表面，該第二鎳層的前表面直接附接到該銀層的後表面；以及 含鈦的該金屬層，具有含鈦的該金屬層的前表面，以及與含鈦該金屬層的前表面相對的含鈦該金屬層的後表面，含鈦該金屬層的前表面直接附接到該第二鎳層的後表面。
  4. 如請求項3所述之晶片級封裝(CSP)半導體器件，其中，該第一鈦層的厚度為1000埃至2000埃；該第一鎳層的厚度為2000埃至3000埃；該銀層的厚度在15微米至50微米的範圍內；該第二鎳層的厚度為2000埃至3000埃；以及含鈦的該金屬層的厚度為1000埃至2000埃。
  5. 如請求項4所述之晶片級封裝(CSP)半導體器件，其中，該第一鈦層的厚度與該第二鈦層的厚度相同；以及該第一鎳層的厚度與該第二鎳層的厚度相同。
  6. 如請求項1-5任一項所述之晶片級封裝(CSP)半導體器件，其中，該複合層包括：樹脂材料和填充材料；其中，該複合層的熱膨脹係數小於或等於9ppm/℃；以及其中，該複合層的玻璃化轉變溫度大於150℃，所述複合層被填充材料填充5%-30%。
  7. 如請求項6所述之晶片級封裝(CSP)半導體器件，其中該複合層的厚度大於200微米。
  8. 如請求項6所述之晶片級封裝(CSP)半導體器件，其中在25℃兩毫米跨度的三點彎曲測試下該晶片級封裝(CSP)半導體器件的彎曲強度大於或等於5牛頓/毫米寬度。
  9. 如請求項6所述之晶片級封裝(CSP)半導體器件，其中該晶片級封裝(CSP)半導體器件在245℃下的最大翹曲小於10微米/毫米對角線長度。
  10. 一種晶片級封裝(CSP)半導體器件，係包括：一個半導體襯底，具有該半導體襯底的前表面，以及與該半導體襯底的前表面相對的該半導體襯底的後表面；複數個接觸墊，連接到該半導體襯底的前表面；一個金屬堆疊層貼附於該半導體襯底的後表面；以及一個複合層貼附於該金屬堆疊層；其中，該半導體襯底的厚度等於或小於35微米；其中，該金屬堆疊層的厚度大於該半導體襯底的厚度，且該複合層的厚度大於該半導體襯底的厚度三倍以上；其中該複合層直接附著到該金屬堆疊層的含鈦的金屬層。
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