TWI865345B

TWI865345B - 半導體元件及其製造方法

Info

Publication number: TWI865345B
Application number: TW113106865A
Authority: TW
Inventors: 吳俊亨
Original assignee: 南亞科技股份有限公司
Priority date: 2023-11-22
Filing date: 2024-02-26
Publication date: 2024-12-01
Also published as: TW202523068A; TW202523058A; US20250167105A1; CN120035131A; TWI879699B

Abstract

半導體元件包含著陸墊、第一氮化物層、第一氧化物層、第二氮化物層、第三氮化物層、電極層以及填充材料。著陸墊、第一氮化物層、第一氧化物層、第二氮化物層以及第三氮化物層係依序地形成。溝槽貫穿第三氮化物層、第二氧化物層、第二氮化物層、第一氧化物層以及第一氮化物層。電極層設置於溝槽的內側壁、第三氮化物層的頂面以及著陸墊的頂面以及側壁上。填充材料填充於溝槽中並藉由電極層接觸著陸墊。

Description

半導體元件及其製造方法

本揭露係有關於一種半導體元件及其製造方法。

隨著半導體製程的不斷演進，形成溝槽的製程將面臨挑戰。例如，動態隨機存取記憶體(DRAM)的半導體結構中的溝槽較佳地被製造為具有高深寬比。然而，由於氮化物層具有較大的抗蝕刻能力，因此溝槽的穿過氮化物層的部位可能會出現收縮問題，從而導致在後續製程中形成的電極層與著陸墊之間的高電阻。

有鑑於此，本揭露之一目的在於提出一種可以解決上述問題之半導體元件及其製造方法。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件包含著陸墊、第一氮化物層、第一氧化物層、第二氮化物層、第二氧化物層、第三氮化物層、電極層以及填充材料。第一氮化物層設置於著陸墊上方。第一氧化物層設置於第一氮化物層上。第二氮化物層設置於第一氧化物層上。第二氧化物層設置於第二氮化物層上。第三氮化物層設置於第二氧化物層上。溝槽貫穿第三氮化物層、第二氧化物層、第二氮化物層、第一氧化物層以及第一氮化物層。溝槽進一步具有擴展部穿過第一氮化物層。溝槽之擴展部之頂部之寬度大於或等於溝槽之頂部之寬度。電極層設置於溝槽之內側壁上、第三氮化物層之頂面上以及著陸墊之頂面以及側壁上。填充材料填充於溝槽中並藉由電極層接觸著陸墊。

於本揭露的一或多個實施方式中，填充材料藉由電極層接觸著陸墊之頂面以及側壁。

於本揭露的一或多個實施方式中，溝槽之擴展部位於著陸墊上方。

於本揭露的一或多個實施方式中，溝槽之擴展部之寬度自第一氮化物層之頂面至著陸墊之頂面向下漸縮。

於本揭露的一或多個實施方式中，溝槽之擴展部之頂部之寬度大於溝槽之擴展部之底部之寬度。

於本揭露的一或多個實施方式中，溝槽之擴展部之頂部之寬度大於溝槽之頂部之寬度。

於本揭露的一或多個實施方式中，自第一氮化物層之頂面至著陸墊之頂面之高度在20奈米至25奈米之間之範圍內。

於本揭露的一或多個實施方式中，第一氧化物層包含硼磷矽酸鹽玻璃(borophosphosilicate glass)。

於本揭露的一或多個實施方式中，第二氧化物層包含原矽酸四乙酯(tetraethyl orthosilicate)。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製造方法包含：依序地形成著陸墊、第一氮化物層、第一氧化物層、第二氮化物層、第二氧化物層以及第三氮化物層；形成貫穿第三氮化物層、第二氧化物層、第二氮化物層以及第一氧化物層之溝槽；沉積保護襯裹層於第一氮化物層、第二氮化物層以及第三氮化物層之數個表面上；衝穿第一氮化物層並暴露著陸墊；蝕刻第一氮化物層並暴露著陸墊之側壁；去除保護襯裹層；沉積電極層於溝槽之內表面上以及第三氮化物層之頂面上；以及沉積填充材料以填充溝槽。

於本揭露的一或多個實施方式中，執行形成溝槽的步驟致使第一氮化物層暴露。

於本揭露的一或多個實施方式中，執行沉積保護襯裹層的步驟致使保護襯裹層接觸第一氮化物層之頂面。

於本揭露的一或多個實施方式中，執行衝穿第一氮化物層並暴露著陸墊的步驟致使位於第一氮化物層之頂面上之保護襯裹層之部位以及位於第三氮化物層之頂面上之保護襯裹層之部位被去除。

於本揭露的一或多個實施方式中，蝕刻第一氮化物層並暴露著陸墊之側壁的步驟係執行於衝穿第一氮化物層並暴露著陸墊的步驟之後。

於本揭露的一或多個實施方式中，執行蝕刻第一氮化物層並暴露著陸墊之側壁的步驟致使形成溝槽之擴展部。溝槽之擴展部貫穿第一氮化物層。

於本揭露的一或多個實施方式中，執行蝕刻第一氮化物層並暴露著陸墊之側壁致使溝槽之擴展部連接於著陸墊與第一氮化物層之頂面之間。

於本揭露的一或多個實施方式中，執行蝕刻第一氮化物層並暴露著陸墊之側壁的步驟致使溝槽之擴展部之頂部之寬度大於溝槽之擴展部之底部之寬度。

於本揭露的一或多個實施方式中，執行蝕刻第一氮化物層並暴露著陸墊之側壁的步驟致使溝槽之擴展部之頂部之寬度大於或等於溝槽之頂部之寬度。

於本揭露的一或多個實施方式中，執行沉積電極層的步驟致使電極層接觸著陸墊之頂面以及側壁。

於本揭露的一或多個實施方式中，保護襯裹層之厚度大於或等於2奈米。保護襯裹層包含氮氧化矽(Silicon Oxynitride)。

綜上所述，在本揭露的半導體元件及其製造方法中，由於保護襯裹層襯裹在溝槽的內側壁上，因此在執行衝穿第一氮化物層的步驟之後，溝槽的臨界尺寸不會被擴大。在本揭露的半導體元件及其製造方法中，由於僅去除了保護襯裹層的位於第一氮化物層頂面上的部位，因此在執行等向性蝕刻第一氮化物層的步驟時僅溝槽底部的寬度增加。在本揭露的半導體元件及其製造方法中，由於在執行蝕刻第一氮化物層並暴露著陸墊的側壁的步驟時溝槽具有擴展部，因此可以增加電極層與著陸墊之間的接觸面積，從而降低電極層與著陸墊之間的電阻。整體而言，本揭露的半導體元件的製造方法提高了整個半導體元件的電性能。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

以下揭露提供了用於實現所提供的專利標的之不同特徵的許多不同的實施方式或實施方式。以下說明了組件和配置的具體實施方式以簡化本揭露。當然，這些僅是實施方式並且不意欲進行限制。舉例來說，在以下說明書中，第一特徵形成於第二特徵上方或第二特徵上可以包含第一特徵和第二特徵形成為直接接觸的實施方式，並且還可以包含可以在第一特徵與第二特徵之間形成額外特徵的實施方式，致使第一特徵與第二特徵可以不直接接觸。另外，本揭露可以在多樣的實施方式中重複參考標號和/或字母。這樣的重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施方式和/或配置之間的關係。

此外，為了便於描述，可以在本文中使用例如「下方」、「以下」、「下」、「以上」、「上」等空間相關術語來描述在圖式中所示的一個元件或特徵與另一個元件或特徵之間的關係。除了圖中描繪的方位之外，空間相關術語旨在涵蓋裝置在使用或操作中的不同方位。該裝置可以以其他方式定位(旋轉90度或以其他方位)並且本文中使用的空間相對可以同樣被相應地解釋。

如本文所用，「大約」、「約」、「大致」或「實質上」通常意指在給定值或範圍的20%內、或10%內、或5%內。本文給出的數值是近似的，意味著如果沒有明確說明，則可以推斷「大約」、「約」、「大致」或「實質上」的術語。

請參考第1圖。第1圖為根據本揭露之一實施方式之製造如第8圖所示的半導體元件100的方法M的流程圖。第1圖所示的方法M包含步驟S101、步驟S102、步驟S103、步驟S104、步驟S105、步驟S106、步驟S107以及步驟S108。為了獲得步驟S101以及步驟S102的較佳理解，請參考第1圖以及第2圖。為了獲得步驟S103的較佳理解，請參考第1圖以及第3圖。為了獲得步驟S104的較佳理解，請參考第1圖以及第4圖。為了獲得步驟S105的較佳理解，請參考第1圖以及第5圖。為了獲得步驟S106的較佳理解，請參考第1圖以及第6圖。為了獲得步驟S107的較佳理解，請參考第1圖以及第7圖。為了獲得步驟S108的較佳理解，請參考第1圖、第8圖、第9圖、第10圖以及第11圖。

以下詳細說明步驟S101、步驟S102、步驟S103、步驟S104、步驟S105、步驟S106、步驟S107以及步驟S108。

在步驟S101中，依序地形成著陸墊110、第一氮化物層120、第一氧化物層130、第二氮化物層140、第二氧化物層150以及第三氮化物層160。

請參考第1圖以及第2圖。第2圖為根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。在本實施方式中，依序地形成著陸墊110、第一氮化物層120、第一氧化物層130、第二氮化物層140、第二氧化物層150以及第三氮化物層160。在一些實施方式中，著陸墊110、第一氮化物層120、第一氧化物層130、第二氮化物層140、第二氧化物層150以及第三氮化物層160係沿著第2圖所示的方向Z形成。更具體地說，第一氮化物層120設置於著陸墊110上方。在一些實施方式中，第一氮化物層120覆蓋著陸墊110。在一些實施方式中，第一氮化物層120至少覆蓋著陸墊110的頂面以及數個側面。第一氧化物層130設置於第一氮化物層120上。第二氮化物層140設置於第一氧化物層130上。第二氧化物層150設置於第二氮化物層140上。第三氮化物層160設置於第二氧化物層150上。如第2圖所示，第三氮化物層160具有頂面160a。

在一些實施方式中，著陸墊110可以是導電材料。在一些實施方式中，著陸墊110可以是金屬材料。在一些實施方式中，著陸墊110可以包含像是鎢(W)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，著陸墊110可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成著陸墊110的方法進行限制。

在一些實施方式中，第一氮化物層120可以是氮化物材料。在一些實施方式中，第一氮化物層120可以包含像是氮化矽(Si _xN _y)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，第一氮化物層120可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成第一氮化物層120的方法進行限制。

在一些實施方式中，第一氧化物層130可以是氧化物材料。在一些實施方式中，第一氧化物層130可以包含像是硼磷矽酸鹽玻璃(BPSG)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，第一氧化物層130可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成第一氧化物層130的方法進行限制。

在一些實施方式中，第二氮化物層140可以是氮化物材料。在一些實施方式中，第二氮化物層140可以包含像是氮化矽(Si _xN _y)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，第二氮化物層140可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成第二氮化物層140的方法進行限制。

在一些實施方式中，第二氧化物層150可以是氧化物材料。在一些實施方式中，第二氧化物層150可以包含原矽酸四乙酯(TEOS)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，第二氧化物層150可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成第二氧化物層150的方法進行限制。

在一些實施方式中，第三氮化物層160可以是氮化物材料。在一些實施方式中，第三氮化物層160可以包含像是氮化矽(Si _xN _y)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，第三氮化物層160可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成第三氮化物層160的方法進行限制。

在步驟S102中，形成溝槽T。

請繼續參考第1圖以及第2圖。如第2圖所示，在本實施方式中，溝槽T自第三氮化物層160的頂面160a形成。在一些實施方式中，形成溝槽T致使第一氮化物層120被暴露。在一些實施方式中，溝槽T貫穿第三氮化物層160、第二氧化物層150、第二氮化物層140以及第一氧化物層130。在一些實施方式中，執行步驟S102致使溝槽T位於著陸墊110上方。如第2圖所示，第一氮化物層120具有頂面120a。在一些實施方式中，形成溝槽T使得第一氮化物層120的頂面120a被暴露。在一些實施方式中，執行步驟S102致使溝槽T的底部與第一氮化物層120的頂面120a齊平。如第2圖所示，溝槽T具有內表面Ta，並且內表面Ta包含第一氧化物層130的側面130s、第二氮化物層140的側面140s、第二氧化物層150的側面150s以及第三氮化物層160的側面160s。

在一些實施方式中，溝槽T可以藉由任何合適的方法形成，例如，乾蝕刻或其他類似的方法。本揭露不意欲針對形成溝槽T的方法進行限制。

在步驟S103中，形成保護襯裹層170。

請參考第1圖以及第3圖。第3圖為根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。如第3圖所示，保護襯裹層170設置於第三氮化物層160上。在一些實施方式中，保護襯裹層170襯裹溝槽T。在一些實施方式中，保護襯裹層170沉積於第一氮化物層120、第二氮化物層140以及第三氮化物層160的數個表面上。更具體地說，由於氧化物層和氮化物層之間的化學特性不同，保護襯裹層170沉積於第三氮化物層160的頂面160a以及側面160s上、第二氮化物層140的側面140s上以及第一氮化物層120的頂面120a。在一些實施方式中，形成保護襯裹層170致使保護襯裹層170接觸第一氮化物層120的頂面120a。

在一些實施方式中，保護襯裹層170具有厚度T ₁₇₀。在一些實施方式中，保護襯裹層170的厚度T ₁₇₀等於或大於約2奈米(nm)，但本揭露並不以此為限。在保護襯裹層170的厚度T ₁₇₀小於約2奈米的一些實施方式中，溝槽T可能無法抵抗後續步驟中的蝕刻製程，從而導致溝槽T的品質劣化。

在一些實施方式中，保護襯裹層170包含氧化物、氮化物或氮氧化物。在一些實施方式中，保護襯裹層170可以包含像是氮氧化矽(SiON)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，保護襯裹層170可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成保護襯裹層170的方法進行限制。在一些實施方式中，保護襯裹層170較佳地藉由ALD製程形成。

在一些實施方式中，保護襯裹層170藉由毯覆式沉積製程形成。本揭露不意欲針對形成保護襯裹層170的方法進行限制。

在步驟S104中，第一氮化物層120被衝穿且著陸墊110被暴露。

請參考第1圖以及第4圖。第4圖為根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。如第4圖所示，在本實施方式中，衝穿第一氮化物層120致使著陸墊110暴露。如第4圖所示，著陸墊110具有頂面110a。在一些實施方式中，第一氮化物層120藉由溝槽T被蝕刻致使著陸墊110的頂面110a被暴露。在一些實施方式中，執行步驟S104致使位於第一氮化物層120的頂面120a上的保護襯裹層170的部位被去除。如第4圖所示，在一些實施方式中，第一氮化物層120被衝穿致使溝槽T連通著陸墊110。

請參考第4圖，在一些實施方式中，執行步驟S104致使第一氮化物層120的寬度自第一氮化物層120的頂面120a至著陸墊110的頂面110a向下漸縮(Taper Downward)。

在一些實施方式中，第一氮化物層120可以藉由任何合適的方法被衝穿，例如，乾蝕刻或其他類似的方法。本揭露不意欲針對衝穿第一氮化物層120的方法進行限制。

在一些實施方式中，第一氮化物層120可以藉由任何合適的方法被衝穿，例如，等向性蝕刻或其他類似的方法。本揭露不意欲針對衝穿第一氮化物層120的方法進行限制。

在一些實施方式中，第一氮化物層120可以藉由使用任何合適的蝕刻劑被衝穿，例如，銨(NH ₄)、氟化氫(HF ₄)或其他類似的蝕刻劑。本揭露不意欲針對衝穿第一氮化物層120的方法進行限制。

在步驟S105中，第一氮化物層120被蝕刻且著陸墊110的側壁被暴露。

請參考第1圖以及第5圖。第5圖為根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。在本實施方式中，在衝穿第一氮化物層120並暴露著陸墊110之後，蝕刻第一氮化物層120蝕刻並暴露著陸墊110的側壁。更具體地說，在執行步驟S104之後，進一步消耗第一氮化物層120。如第5圖所示，在一些實施方式中，蝕刻第一氮化物層120致使形成溝槽T的擴展部T120。更具體地說，擴展部T120自溝槽T延伸並貫穿第一氮化物層120。在一些實施方式中，溝槽T的擴展部T120連接於著陸墊110的頂面110a與第一氮化物層120的頂面120a之間。在一些實施方式中，形成擴展部T120致使著陸墊110的側壁被暴露。如第5圖所示，在步驟S105中，擴展部T120的整體寬度相對於第4圖增大。

在一些實施方式中，第一氮化物層120可以藉由使用任何合適的方法來蝕刻，例如，等向性蝕刻或其他類似的方法。本揭露不意欲針對蝕刻第一氮化物層120的方法進行限制。

在一些實施方式中，可以藉由使用任何合適的蝕刻氣體來蝕刻第一氮化物層120，例如，磷酸(H ₃PO ₄)或其他類似的蝕刻氣體。本揭露不意欲針對蝕刻第一氮化物層120的方法進行限制。

在一些實施方式中，溝槽T的擴展部T120的頂部的寬度大於溝槽T的擴展部T120的底部的寬度。在一些實施方式中，溝槽T的擴展部T120的寬度自第一氮化物層120的頂面120a至著陸墊110的頂面110a向下漸縮(Taper Downward)。

在一些實施方式中，擴展部T120具有高度H ₁₂₀。在一些實施方式中，高度H ₁₂₀被定義為自第一氮化物層120的頂面120a至著陸墊110的頂面110a的距離。在一些實施方式中，高度H ₁₂₀在約20奈米(nm)與約25奈米(nm)之間的範圍內。在自頂面120a至頂面110a的距離大於約25奈米的一些實施方式中，頂面110a可能不暴露。在自頂面120a至頂面110a的距離小於約20奈米的一些實施方式中，第一氮化物層120可能被過度蝕刻，致使在後續製程中形成的電容器因第一氮化物層120的圍繞著陸墊110的部位中存在縫隙(seam)而可能發生漏電問題。

在步驟S106中，保護襯裹層170被去除。

請參考第1圖以及第6圖。第6圖為根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。如第6圖所示，在本實施方式中，保護襯裹層170自溝槽T的內表面Ta被去除。更具體地說，保護襯裹層170自第三氮化物層160的側面160s以及第二氮化物層140的側面140s被去除。在一些實施方式中，保護襯裹層170為犧牲的，且保護襯裹層170係被完全去除。

在一些實施方式中，保護襯裹層170可以藉由任何合適的方法被去除，例如，濕蝕刻或其他類似的方法。在一些實施方式中，保護襯裹層170可以藉由使用例如氫氟酸(HF)或其他類似的材料被去除。本揭露不意欲針對去除保護襯裹層170的方法進行限制。

在一些實施方式中，保護襯裹層170可以藉由任何合適的方法被去除，例如，等向性蝕刻或其他類似的方法。本揭露不意欲針對去除保護襯裹層170的方法進行限制。

如第6圖所示，在一些實施方式中，溝槽T的擴展部T120具有溝槽T的擴展部T120的頂部的寬度W _T120U以及溝槽T的擴展部T120的底部的寬度W _T120L。更具體地說，寬度W _T120U被定義為擴展部T120在頂面120a上延伸的寬度，並且寬度W _T120L被定義為擴展部T120在頂面110a上延伸的寬度。溝槽T具有溝槽T的頂部的寬度W _T。更具體地說，寬度W _T被定義為溝槽T在頂面160a上延伸的寬度。在一些實施方式中，溝槽T的擴展部T120的頂部的寬度W _T120U大於溝槽T的擴展部T120的底部的寬度W _T120L。在一些實施方式中，溝槽T的擴展部T120的頂部的寬度W _T120U大於溝槽T的頂部的寬度W _T。

在步驟S107中，形成電極層180。

請參考第1圖以及第7圖。第7圖為根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。如第7圖所示，在本實施方式中，電極層180設置於第三氮化物層160上。在一些實施方式中，電極層180襯裹溝槽T以及溝槽T的擴展部T120。在一些實施方式中，電極層180沉積於溝槽T的內表面Ta、第三氮化物層160的頂面160a以及擴展部T120上。在一些實施方式中，由於在步驟S105中著陸墊110的側壁被暴露，電極層180進一步沉積於著陸墊110的頂面110a以及側壁上。在一些實施方式中，形成電極層180致使電極層180接觸著陸墊110的頂面110a以及側壁上。

在一些實施方式中，電極層180配置為電容器的下電極。

在一些實施方式中，電極層180包含導電材料。在一些實施方式中，電極層180包含氮化物。在一些實施方式中，電極層180可以包含像是氮化鈦(TiN)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，電極層180可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成電極層180的方法進行限制。在一些實施方式中，電極層180較佳地藉由CVD製程形成。

在一些實施方式中，電極層180藉由毯覆式沉積製程形成。本揭露不意欲針對形成電極層180的方法進行限制。

在一些實施方式中，方法M也包含執行於步驟S106之後且執行於步驟S107之前的修飾溝槽T的步驟。更具體地說，溝槽T可以退縮(Pull Back)，致使溝槽T的輪廓變得更筆直。因此，在一些實施方式中，溝槽T的擴展部T120的頂部的寬度W _T120U等於溝槽T的頂部的寬度W _T。

在步驟S108中，形成填充材料FM。

請參考第1圖以及第8圖。第8圖是根據本揭露一實施方式之製造半導體元件100之一中間階段的剖面圖。如第8圖所示，在本實施方式中，沉積填充材料FM以填充溝槽T致使形成半導體元件100。更具體地說，填充材料FM填充溝槽T以及溝槽T的擴展部T120。在一些實施方式中，執行沉積填充材料FM以填充溝槽T的步驟致使填充材料FM接觸著陸墊110。具體來說，執行沉積填充材料FM以填充溝槽T的步驟致使填充材料FM藉由電極層180接觸著陸墊110的頂面110a以及側壁。

在一些實施方式中，填充材料FM配置為電容器的記憶體。

在一些實施方式中，填充材料FM包含導電材料。在一些實施方式中，電極層180包含氮化物。在一些實施方式中，填充材料FM可以包含像是氮化鈦(TiN)或其他類似的材料。然而，可以使用任何合適的材料。

在一些實施方式中，填充材料FM可以藉由任何適當的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或其他類似的方法。本揭露不意欲針對形成填充材料FM的方法進行限制。

請參考第1圖和第9圖。第9圖是根據本揭露一實施方式之製造半導體元件100之一中間階段的俯視圖。為了簡單說明，第9圖僅繪示了著陸墊110、填充材料FM、沿著方向X的割面線A-A’以及沿著方向Y的割面線B-B’。如第9圖所示，在本實施方式中，著陸墊110具有卵形(Oval)或橢圓形(Ellipse)的形狀，且填充材料FM具有圓形(Circle)的形狀。

請參考第1圖以及第10圖。第10圖是根據本揭露一實施方式之基於第9圖之割面線A-A’之製造半導體元件100之一中間階段的剖面圖。如第10圖所示，在本實施方式中，填充材料FM位於著陸墊110上方。如第10圖所示，著陸墊110具有側面110s。為了簡單說明，在第10圖中省略了電極層180。在一些實施方式中，沿著如第9圖所示的割面線A-A’，填充材料FM接觸著陸墊110的頂面110a，但不接觸著陸墊110的側面110s。

請參考第1圖以及第11圖。第11圖是根據本揭露一實施方式之基於第9圖之割面線B-B’之製造半導體元件100之一中間階段的剖面圖。為了簡單說明，第11圖中也省略了電極層180。如第11圖所示，在一些實施方式中，沿著如第9圖所示的割面線B-B’，填充材料FM接觸著陸墊110的頂面110a以及側面110s。更具體地說，如第11圖所示，接觸著陸墊110的填充材料FM的結構的形狀類似於鞍形(Saddle)。填充材料FM的「鞍形接觸(Saddle Contact)」導致填充材料FM與著陸墊110之間的接觸面積增加。

藉由執行本揭露的第1圖所示的方法M，可以形成具有更好電性能的半導體元件100。

由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，在本揭露的半導體元件及其製造方法中，由於保護襯裹層襯裹在溝槽的內側壁上，因此在執行衝穿第一氮化物層的步驟之後，溝槽的臨界尺寸不會被擴大。在本揭露的半導體元件及其製造方法中，由於僅去除了保護襯裹層的位於第一氮化物層頂面上的部位，因此在執行等向性蝕刻第一氮化物層的步驟時僅溝槽底部的寬度增加。在本揭露的半導體元件及其製造方法中，由於在執行蝕刻第一氮化物層並暴露著陸墊的側壁的步驟時溝槽具有擴展部，因此可以增加電極層與著陸墊之間的接觸面積，從而降低電極層與著陸墊之間的電阻。整體而言，本揭露的半導體元件的製造方法提高了整個半導體元件的電性能。

儘管已經參考其某些實施方式相當詳細地描述了本揭露，但是其他實施方式也是可能的。因此，所附請求項的精神和範圍不應限於本文所包含的實施方式的描述。

上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優點。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。

100:半導體元件 110:著陸墊 110a,120a,160a:頂面 110s,130s,140s,150s,160s:側面 120:第一氮化物層 130:第一氧化物層 140:第二氮化物層 150:第二氧化物層 160:第三氮化物層 170:保護襯裹層 180:電極層 A-A’,B-B’:割面線 FM:填充材料 H ₁₂₀:高度 M:方法 S101,S102,S103,S104,S105,S106,S107,S108:步驟 T:溝槽 T120:擴展部 T ₁₇₀:厚度 Ta:內表面 W _T,W _T120L,W _T120U:寬度 X,Y,Z:方向

為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之說明如下：第1圖為繪示根據本揭露一實施方式之半導體元件的製造方法的流程圖。第2圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第3圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第4圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第5圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第6圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第7圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第8圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的剖面圖。第9圖為繪示根據本揭露一實施方式之製造半導體元件之一中間階段的俯視圖。第10圖為繪示根據本揭露一實施方式之基於第9圖之割面線A-A’之製造半導體元件之一中間階段的剖面圖。第11圖為繪示根據本揭露一實施方式之基於第9圖之割面線B-B’之製造半導體元件之一中間階段的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:半導體元件

110:著陸墊

120:第一氮化物層

130:第一氧化物層

140:第二氮化物層

150:第二氧化物層

160:第三氮化物層

160a:頂面

180:電極層

FM:填充材料

T:溝槽

T120:擴展部

Claims

一種半導體元件，包含：一著陸墊；一第一氮化物層，設置於該著陸墊上方；一第一氧化物層，設置於該第一氮化物層上；一第二氮化物層，設置於該第一氧化物層上；一第二氧化物層，設置於該第二氮化物層上；一第三氮化物層，設置於該第二氧化物層上且一溝槽貫穿該第三氮化物層、該第二氧化物層、該第二氮化物層、該第一氧化物層以及該第一氮化物層，其中該溝槽進一步具有一擴展部穿過該第一氮化物層，且該溝槽之該擴展部之一頂部之一寬度大於或等於該溝槽之一頂部之一寬度；一電極層，設置於該溝槽之一內側壁上、該第三氮化物層之一頂面上以及該著陸墊之一頂面以及一側壁上；以及一填充材料，填充於該溝槽中並藉由該電極層接觸該著陸墊。
如請求項1所述之半導體元件，其中該填充材料藉由該電極層接觸該著陸墊之該頂面以及該側壁。
如請求項1所述之半導體元件，其中該溝槽之該擴展部位於該著陸墊上方。
如請求項1所述之半導體元件，其中該溝槽之該擴展部之一寬度自該第一氮化物層之一頂面至該著陸墊之一頂面向下漸縮。
如請求項1所述之半導體元件，其中該溝槽之該擴展部之該頂部之該寬度大於該溝槽之該擴展部之一底部之一寬度。
如請求項1所述之半導體元件，其中該溝槽之該擴展部之該頂部之該寬度大於該溝槽之該頂部之該寬度。
如請求項1所述之半導體元件，其中自該第一氮化物層之一頂面至該著陸墊之一頂面之一高度在20奈米至25奈米之間之一範圍內。
如請求項1所述之半導體元件，其中該第一氧化物層包含硼磷矽酸鹽玻璃。
如請求項1所述之半導體元件，其中該第二氧化物層包含原矽酸四乙酯。
一種半導體元件的製造方法，包含：依序地形成一著陸墊、一第一氮化物層、一第一氧化物層、一第二氮化物層、一第二氧化物層以及一第三氮化物層；形成貫穿該第三氮化物層、該第二氧化物層、該第二氮化物層以及該第一氧化物層之一溝槽；沉積一保護襯裹層於該第一氮化物層、該第二氮化物層以及該第三氮化物層之複數個表面上；衝穿該第一氮化物層並暴露該著陸墊；蝕刻該第一氮化物層並暴露該著陸墊之一側壁；去除該保護襯裹層；沉積一電極層於該溝槽之一內表面上以及該第三氮化物層之一頂面上；以及沉積一填充材料以填充該溝槽。
如請求項10所述之方法，其中執行該形成該溝槽的步驟致使該第一氮化物層暴露。
如請求項10所述之方法，其中執行該沉積該保護襯裹層的步驟致使該保護襯裹層接觸該第一氮化物層之一頂面。
如請求項10所述之方法，其中執行該衝穿該第一氮化物層並暴露該著陸墊的步驟致使位於該第一氮化物層之一頂面上之該保護襯裹層之一部位以及位於該第三氮化物層之一頂面上之該保護襯裹層之一部位被去除。
如請求項10所述之方法，其中該蝕刻該第一氮化物層並暴露該著陸墊之該側壁的步驟係執行於該衝穿該第一氮化物層並暴露該著陸墊的步驟之後。
如請求項10所述之方法，其中執行該蝕刻該第一氮化物層並暴露該著陸墊之該側壁的步驟致使形成該溝槽之一擴展部，並且其中該溝槽之該擴展部貫穿該第一氮化物層。
如請求項15所述之方法，其中執行該蝕刻該第一氮化物層並暴露該著陸墊之該側壁致使該溝槽之該擴展部連接於該著陸墊與該第一氮化物層之一頂面之間。
如請求項15所述之方法，其中執行該蝕刻該第一氮化物層並暴露該著陸墊之該側壁的步驟致使該溝槽之該擴展部之一頂部之一寬度大於該溝槽之該擴展部之一底部之一寬度。
如請求項17所述之方法，其中執行該蝕刻該第一氮化物層並暴露該著陸墊之該側壁的步驟致使該溝槽之該擴展部之該頂部之該寬度大於或等於該溝槽之一頂部之一寬度。
如請求項10所述之方法，其中執行該沉積該電極層的步驟致使該電極層接觸該著陸墊之一頂面以及一側壁。
如請求項10所述之方法，其中該保護襯裹層之一厚度大於或等於2奈米，並且其中該保護襯裹層包含氮氧化矽。