TWI885887B

TWI885887B - 半導體元件及其製造方法

Info

Publication number: TWI885887B
Application number: TW113116406A
Authority: TW
Inventors: 王文傑
Original assignee: 南亞科技股份有限公司
Priority date: 2023-01-19
Filing date: 2023-03-08
Publication date: 2025-06-01
Also published as: CN118368886A; TWI847585B; TW202431394A; US12520476B2; TW202433582A; US20240251542A1

Abstract

本揭露提供一種半導體元件的製造方法。該方法包含：依序地形成第一支撐層、第一鑄模層以及第二支撐層於基板之表面上；形成數個第一開口於第二支撐層上以暴露第一鑄模層；依序地形成第二鑄模層以及第三支撐層於具有第一開口之第二支撐層上；形成數個第二開口於第三支撐層上以暴露第二鑄模層；填充鑄模材料於第二開口中；形成數個溝槽以暴露基板，且溝槽與第二開口隔開；共形地形成導電層於溝槽之內側壁上；以及去除鑄模材料、第二鑄模層以及第一鑄模層。

Description

半導體元件及其製造方法

本揭露係有關於一種半導體元件及其製造方法。

在形成半導體元件的傳統技術中，通孔通常會在雙矽通孔(TSV)製程中產生。舉例來說，以雙TSV方案製造的傳統方法是蝕刻介電質層以形成通孔。通孔覆蓋有阻障層並填充有銅(Cu)。在半導體工業中，半導體元件中的銅漂移是涉及電流洩漏或可靠性的一個問題。它可能導致銅被噴濺到TSV襯裹氧化物上。如果沒有保護噴濺的銅免受來自鉭(Ta)阻障層的擴散，則可能會出現有關於由於這種金屬污染而導致的TSV襯裹的擊穿電壓下降的負面影響。這很可能導致後續相關製程中的電阻變化，從而降低整個半導體元件的性能。因此，本領域亟需一種能夠解決上述問題的半導體元件及其製造方法。

有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件及其製造方法。

為了達到上述目的，依據本揭露之一實施方式，一種製造半導體元件的方法包含：依序地形成基板、第一支撐層、第一鑄模層、第二支撐層、第二鑄模層、第三支撐層以及鑄模材料，其中第二鑄模層填充第二支撐層之數個第一開口，且鑄模材料填充第三支撐層之數個第二開口；形成數個溝槽貫穿第一支撐層、第一鑄模層、第二支撐層、第二鑄模層以及第三支撐層，且溝槽與第二開口隔開，其中以俯視觀之，溝槽中之三者分別與第二開口中之每一者相切；共形地形成導電層於溝槽之數個內側壁上；以及去除鑄模材料、第二鑄模層以及第一鑄模層。

於本揭露的一或多個實施方式中，第二開口分別與第一開口實質上在垂直於基板之表面之方向上對齊。

於本揭露的一或多個實施方式中，第一鑄模層之材料與第二鑄模層之材料相同。

於本揭露的一或多個實施方式中，進一步包含去除導電層之數個部位以暴露第三支撐層以及鑄模材料。

於本揭露的一或多個實施方式中，去除導電層之部位係藉由化學機械平坦化製程執行。

於本揭露的一或多個實施方式中，去除鑄模材料、第二鑄模層以及第一鑄模層的步驟係藉由濕蝕刻製程執行。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件包含基板、第一支撐層、第二支撐層、第三支撐層以及導電層。第一支撐層設置於基板之表面上。第二支撐層設置於第一支撐層上方並具有數個第一開口。第二支撐層與第一支撐層隔開。第三支撐層設置於第二支撐層上方並具有數個第二開口。第三支撐層與第二支撐層隔開。第一支撐層、第二支撐層以及第三支撐層藉由空腔隔開。第一開口中之每一者與第二開口中之每一者實質上在垂直於基板之表面之方向上對齊。半導體元件進一步具有數個溝槽貫穿第一支撐層、第二支撐層以及第三支撐層。溝槽與第二開口隔開。以俯視觀之，溝槽中之三者分別與第二開口中之每一者相切。導電層設置於基板之表面、第一支撐層之數個側壁、第二支撐層之數個側壁以及第三支撐層之數個側壁。

於本揭露的一或多個實施方式中導電層穿透空腔。

於本揭露的一或多個實施方式中，第一支撐層、第二支撐層以及第三支撐層係由氮化物製成。

於本揭露的一或多個實施方式中，第一開口中之每一者之寬度與第二開口中之每一者之寬度相同。

綜上所述，在本揭露的半導體元件及其製造方法中，由於在沉積底部電極之後排除了乾蝕刻第三支撐層以及乾蝕刻第二支撐層的步驟，因此導電層不再被消耗，從而提高DRAM的單元電容。在本揭露的半導體元件及其製造方法中，由於在沉積導電層之後沒有額外的第三支撐層被蝕刻，因此電容器的結構將更加牢固以避免電容器與電容器之間短路的問題，從而提高其電性能。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

100:半導體元件

110:基板

120:第一支撐層

130:第一鑄模層

140:第二支撐層

150:第二鑄模層

160:第三支撐層

160a,170a:上表面

170:鑄模材料

180:導電層

A-A’,B-B’:割面線

CV:空腔

M:方法

O1:第一開口

O2:第二開口

S101,S102,S103,S104,S105,S106,S107,S108:步驟

T:溝槽

Ta:內側壁

為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之說明如下：第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。

第2圖為繪示根據本揭露之一實施方式之接續第1圖之半導體元件的製造方法的流程圖。

第3圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第4圖為繪示根據本揭露之一實施方式之沿著如第3圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第5圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第6圖為繪示根據本揭露之一實施方式之沿著如第5圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第7圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第8圖為繪示根據本揭露之一實施方式之沿著如第7圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第9圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第10圖為繪示根據本揭露之一實施方式之沿著如第9圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第11圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第12圖為繪示根據本揭露之一實施方式之沿著如第11圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第13圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第14圖為繪示根據本揭露之一實施方式之沿著如第13圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第15圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第16圖為繪示根據本揭露之一實施方式之沿著如第15圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第17圖為繪示根據本揭露之一實施方式之製造半導體元件的一中間階段的俯視圖。

第18圖為繪示根據本揭露之一實施方式之沿著如第17 圖所示的割面線A-A’之製造半導體元件的一中間階段的剖面圖。

第19圖為繪示根據本揭露之一實施方式之沿著如第17圖所示的割面線B-B’之製造半導體元件的一中間階段的剖面圖。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。

請參考第1圖以及第2圖。第1圖以及第2圖為根據本揭露之一實施方式之製造如第17圖所示的半導體元件100的方法M的流程圖。第1圖以及第2圖所示的方法M包含步驟S101、步驟S102、步驟S103、步驟S104、步驟S105、步驟S106、步驟S107以及步驟S108。為了更好地理解步驟S101，請參考第1圖、第3圖以及第4圖。為了更好地理解步驟S102，請參考第1圖、第5圖以及第6圖。為了更好地理解步驟S103，請參考第1圖、第7圖以及第8圖。為了更好地理解步驟S104，請參考第2圖、第9圖以及第10圖。為了更好地理解步驟S105，請參考第2圖、第11圖以及第12圖。為了更好地理解步驟S106，請參考第2圖、第13圖以及第14圖。為了更好地理解步驟S107，請參考第2圖、第15圖以及第16圖。為了更好地理解步驟S108，請參考第2圖、第17圖、第18圖以及第19圖。

以下詳細說明步驟S101、步驟S102、步驟S103、步驟S104、步驟S105、步驟S106、步驟S107以及步驟S108。

在步驟S101中，第一支撐層120、第一鑄模層130以及第二支撐層140依序地形成於基板110的表面110a上。

請參考第1圖、第3圖以及第4圖。第3圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第4圖為根據本揭露之一實施方式的沿著第3圖所示的割面線A-A’製造半導體元件100的中間階段的剖面圖。如第4圖所示，提供了基板110。第一支撐層120形成於基板110的表面110a上。第一鑄模層130形成於第一支撐層120上。第二支撐層140形成於第一支撐層120上。第二支撐層140形成於第一鑄模層130上。第一支撐層120設置為夾於基板110與第一鑄模層130之間。第一鑄模層130設置為夾於第一支撐層120與第二支撐層140之間。

在一些實施方式中，基板110可以包含例如矽基材料的材料。然而，可以使用任何合適的材料。

在一些實施方式中，基板110可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成基板110的方法進行限制。

在一些實施方式中，第一支撐層120可以包含氮化物材料，例如氮化矽(Si_xN_y)。然而，可以使用任何合適的材料。

在一些實施方式中，第一支撐層120可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成第一支撐層120的方法進行限制。

在一些實施方式中，第一鑄模層130可以包含氧化物材料，例如二氧化矽(SiO₂)。然而，可以使用任何合適的材料。

在一些實施方式中，第一鑄模層130可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成第一鑄模層130的方法進行限制。

在一些實施方式中，第二支撐層140可以包含氮化物材料，例如氮化矽(Si_xN_y)。然而，可以使用任何合適的材料。

在一些實施方式中，第二支撐層140可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成第二支撐層140的方法進行限制。

在一些實施方式中，第一支撐層120的材料與第二支撐層140的材料相同。

在步驟S102中，數個第一開口O1形成於第二支撐層140上以暴露第一鑄模層130。

請參考第1圖、第5圖以及第6圖。第5圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第6圖為根據本揭露之一實施方式的沿著第5圖所示的割面線A-A’的製造半導體元件100的中間階段的剖面圖。如第6圖所示，第一開口O1形成於第二支撐層140上。具體來說，第一開口O1貫穿第二支撐層140，致使第一鑄模層130暴露。

在一些實施方式中，第一開口O1可以藉由任何合適的方法形成，例如濕蝕刻、乾蝕刻或類似的方法。在一些實施方式中，可以使用圖案化的光阻或硬遮罩藉由乾蝕刻形成第一開口O1。本揭露不意欲針對形成第一開口 O1的方法進行限制。

在一些實施方式中，以俯視觀之，第一開口O1具有圓形的形狀，如第5圖所示。本揭露不意欲針對第一開口O1的形狀進行限制。

在步驟S103中，第二鑄模層150以及第三支撐層160依序地形成於具有第一開口O1的第二支撐層140上。

請參考第1圖、第7圖以及第8圖。第7圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第8圖為根據本揭露之一實施方式的沿著第7圖所示的割面線A-A’製造半導體元件100的中間階段的剖面圖。如第8圖所示，第二鑄模層150形成於第二支撐層140上，使得第二支撐層140的第一開口O1在步驟S103中被第二鑄模層150填充。在一些實施方式中，第二鑄模層150接觸第一鑄模層130。隨後，第三支撐層160形成於第二鑄模層150上，致使第二鑄模層150形成為夾於第二支撐層140與第三支撐層160之間，如第7圖以及第8圖所示。

在一些實施方式中，第二鑄模層150可以包含氧化物材料，例如二氧化矽(SiO₂)。然而，可以使用任何合適的材料。

在一些實施方式中，第二鑄模層150可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、 ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成第二鑄模層150的方法進行限制。

在一些實施方式中，第三支撐層160可以包含氮化物材料，例如氮化矽(Si_xN_y)。然而，可以使用任何合適的材料。

在一些實施方式中，第三支撐層160可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成第三支撐層160的方法進行限制。

在一些實施方式中，第二鑄模層150的材料與第一鑄模層130的材料相同。

在一些實施方式中，第三支撐層160的材料與第二支撐層140的材料相同。

在步驟S104中，數個第二開口O2形成於第三支撐層160上以暴露第二鑄模層150。

請參考第2圖、第9圖以及第10圖。第9圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第10圖為根據本揭露之一實施方式的沿著第9圖所示的割面線A-A’製造半導體元件100的中間階段的剖面圖。如第10圖所示，第二開口O2形成於第三支撐層160上。具體來說，第二開口O2貫穿第三支撐層160，致使第二鑄模層150暴露。

在一些實施方式中，第二開口O2可以藉由任何合適的方法形成，例如濕蝕刻、乾蝕刻或類似的方法。在一些實施方式中，可以使用圖案化的光阻或硬遮罩藉由乾蝕刻形成第二開口O2。本揭露不意欲針對形成第二開口O2的方法進行限制。

在一些實施方式中，以俯視觀之，第二開口O2具有圓形的形狀，如第9圖所示。本揭露不意欲針對第二開口O2的形狀進行限制。

在一些實施方式中，每個第二開口O2形成於每個第一開口O1的正上方，如第10圖所示。在一些實施方式中，每個第二開口O2與每個第一開口O1重疊。在一些實施方式中，每個第二開口O2與第9圖所示的俯視圖中的每個第一開口O1對齊。在一些實施方式中，每個第一開口O1的寬度W1與每個第二開口O2的寬度W2相同，如第10圖所示。

在步驟S105中，鑄模材料170填充於第二開口O2中。

請參考第2圖、第11圖以及第12圖。第11圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第12圖為根據本揭露之一實施方式的沿著第11圖所示的割面線A-A’的製造半導體元件100的中間階段的剖面圖。如第12圖所示，鑄模材料170形成於第三支撐層160的第二開口O2中。在一些實施方式中，步驟S105進一步包含過度填充鑄模材料170於第二開口O2中。隨後，過度填充鑄模材料170於第二開口O2中之後平坦化鑄模材料170，致使在執行步驟S105的期間第三支撐層160的第二開口O2填充有鑄模材料170。在一些實施方式中，鑄模材料170被平坦化，致使鑄模材料170與第三支撐層160齊平，如第12圖所示。在一些實施方式中，鑄模材料170的上表面170a與第三支撐層160的上表面160a共平面，如第12圖所示。

在一些實施方式中，鑄模材料170可以包含氧化物材料，例如二氧化矽(SiO₂)。然而，可以使用任何合適的材料。

在一些實施方式中，鑄模材料170可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成鑄模材料170的方法進行限制。

在一些實施方式中，鑄模材料170與第二鑄模層150相同。具體來說，鑄模材料170的材料與第二鑄模層150的材料相同。在一些實施方式中，第一鑄模層130的材料、第二鑄模層150的材料與鑄模材料170的材料相同。

在步驟S106中，形成數個溝槽T以暴露基板110。

請參考第2圖、第13圖以及第14圖。第13圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第14圖為根據本揭露之一實施方式的沿著第13圖所示的割面線A-A’的製造半導體元件100的中間階段的剖面圖。如第13圖所示，溝槽T形成於第二開口O2周圍。在一些實施方式中，在第13圖所示的俯視圖中，填充有鑄模材料170的每個第二開口O2至少被溝槽T圍繞。在一些實施方式中，每個第二開口O2被三個溝槽T圍繞，如第13圖所示，但本揭露不意欲針對圍繞每個第二開口O2的溝槽T的數量進行限制。在一些實施方式中，在第13圖所示的俯視圖中，三個溝槽T分別與每個第二開口O2相切。在一些實施方式中，三個溝槽T與至少填充有鑄模材料170的每個第二開口O2隔開，並且溝槽T之間彼此隔開。如第14圖所示，溝槽T貫穿第三支撐層160、第二鑄模層150、第二支撐層140、第一鑄模層130以及第一支撐層120，致使基板110暴露。如第14圖所示，溝槽T具有內側壁Ta。

在一些實施方式中，第13圖的割面線B-B’的剖面與第12圖相似(即，第11圖的割面線A-A’的剖面)，故此處不再贅述。

在一些實施方式中，可以藉由任何合適的方法形成溝槽T，例如濕蝕刻、乾蝕刻或類似的方法。在一些實施方式中，可以使用圖案化的光阻或硬遮罩藉由乾蝕刻形成溝槽T。本揭露不意欲針對形成溝槽T的方法進行限制。

在一些實施方式中，以俯視觀之，溝槽T具有圓形的形狀，如第13圖所示。本揭露不意欲針對溝槽T的形狀進行限制。

在步驟S107中，導電層180形成於溝槽T的內側壁Ta上以與溝槽T共形。

請參考第2圖、第15圖以及第16圖。第15圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，而第16圖為根據本揭露之一實施方式的沿著第15圖所示的割面線A-A’的製造半導體元件100的中間階段的剖面圖。如第15圖以及第16圖所示，導電層180形成於溝槽T的內側壁Ta上。在一些實施方式中，溝槽T被導電層180襯裹，如第16圖所示。具體來說，導電層180共形地形成於溝槽T的內側壁Ta上。如第16圖所示，導電層180覆蓋連通溝槽T的基板110的部位。在一些實施方式中，步驟S107進一步包含去除導電層180的部位。導電層180的部位被去除，致使在執行步驟S107的期間第三支撐層160以及鑄模材料170暴露，從而將導電層180隔開。在一些實施方式中，導電層180的部位位於第三支撐層160以及鑄模材料170的正上方。

在一些實施方式中，第15圖的割面線B-B’的剖面與第14圖相似(即，第13圖的割面線B-B’的剖面)以及第12圖(即，第11圖的割面線A-A’的剖面)，故此處不再贅述。

在一些實施方式中，導電層180係由導電材料製成。在一些實施方式中，導電層180可以包含例如氮化鈦(TiN)、氮化鈦矽(TiSiN)的材料。然而，可以使用任何合適的材料。

在一些實施方式中，導電層180可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍或類似的方法。本揭露不意欲針對形成導電層180的方法進行限制。

在一些實施方式中，導電層180可以藉由毯覆式沉積製程(Blanket Deposition Process)形成。

在一些實施方式中，可以藉由任何合適的方法去除導電層180的部位，例如，化學機械平坦化(CMP)製程或類似的方法。本揭露不意欲針對去除導電層180的部位的方法進行限制。

在一些實施方式中，第一鑄模層130、第二鑄模層150以及鑄模材料170在形成溝槽T的步驟S106的期間被圖案化。在步驟S107中，圖案化的第一鑄模層130、第二鑄模層150以及鑄模材料170配置為沉積導電層180的鑄模。

在一些實施方式中，在步驟S107中被隔開的導電層180配置為在後續製程中形成的電容器的底部電極。

在步驟S108中，鑄模材料170、第二鑄模層 150以及第一鑄模層130被去除。

請參考第2圖、第17圖、第18圖以及第19圖。第17圖為根據本揭露之一實施方式的製造半導體元件100的中間階段的俯視圖，第18圖為本揭露之一實施方式的沿著第17圖所示的割面線A-A’的製造半導體元件100的中間階段的剖面圖，而第19圖為本揭露之一實施方式的沿著第17圖所示的割面線B-B’的製造半導體元件100的中間階段的剖面圖。如第17圖和第18圖所示，鑄模材料170、第二鑄模層150和第一鑄模層130被去除，致使在鑄模材料170、第二鑄模層150以及第一鑄模層130原本的位置形成空腔CV。如第19圖所示，在一些實施方式中，第二支撐層140與第一支撐層120被空腔CV隔開，且第三支撐層160與第二支撐層140被空腔CV隔開。如第16圖所示，導電層180覆蓋基板110的表面110a並設置於第一支撐層120的側壁120s、第二支撐層140的側壁140s以及第三支撐層160的側壁160s，如第18圖所示。在一些實施方式中，導電層180貫穿空腔CV，如第18圖所示。在一些實施方式中，步驟S107進一步包含去除導電層180的部位。導電層180的部位被去除，致使在執行步驟S107的期間第三支撐層160和鑄模材料170暴露。在一些實施方式中，導電層180的部位位於第三支撐層160以及鑄模材料170的正上方。

在一些實施方式中，鑄模材料170、第二鑄模層 150以及第一鑄模層130可以藉由任何合適的方法被去除，例如蝕刻製程或類似的方法。在一些實施方式中，鑄模材料170、第二鑄模層150以及第一鑄模層130藉由執行濕蝕刻製程被去除。在一些實施方式中，可以使用氫氟酸(HF)去除鑄模材料170、第二鑄模層150以及第一鑄模層130。本揭露不意欲針對去除鑄模材料170、第二鑄模層150以及第一鑄模層130的方法進行限制。

在一些實施方式中，第一支撐層120、第二支撐層140、第三支撐層160以及導電層180配置為半導體元件100的支撐結構，並配置為在後續製程中所形成的電容器。

在一些實施方式中，由於鑄模材料170、第二鑄模層150以及第一鑄模層130在執行步驟S108的期間被去除，故在步驟S108中所示的導電層180配置以為第二支撐層140以及第三支撐層160提供支撐。

藉由執行本揭露的第1圖以及第2圖所示的方法M，可以形成具有更佳電性能的半導體元件100。

基於以上討論，可以看出，在本揭露的半導體元件及其製造方法中，由於在沉積底部電極之後排除了乾蝕刻第三支撐層以及乾蝕刻第二支撐層的步驟，因此導電層不再被消耗，從而提高DRAM的單元電容。在本揭露的半導體元件及其製造方法中，由於在沉積導電層之後沒有額外的第三支撐層被蝕刻，因此電容器的結構將更加牢固以避免電容器與電容器之間短路的問題，從而提高其電性能。

儘管已經參考其某些實施方式相當詳細地描述了本揭露，但是其他實施方式也是可能的。因此，所附請求項的精神和範圍不應限於本文所包含的實施方式的描述。

上述內容概述若乾實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優點。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。