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TWI864411B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

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TWI864411B
TWI864411B TW111124996A TW111124996A TWI864411B TW I864411 B TWI864411 B TW I864411B TW 111124996 A TW111124996 A TW 111124996A TW 111124996 A TW111124996 A TW 111124996A TW I864411 B TWI864411 B TW I864411B
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TW
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insulating layer
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memory device
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TW111124996A
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TW202327050A (zh
Inventor
西村貴仁
西川拓也
Original Assignee
日商鎧俠股份有限公司
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Abstract

根據一項實施例，一種半導體記憶裝置包含：一堆疊式主體，其包含逐個交替堆疊之複數個導電層及複數個第一絕緣層以及一階梯狀部分，該階梯狀部分中，該複數個導電層被處理成一階梯形狀；及複數個第二柱，其在該堆疊式主體中在該階梯狀部分中延伸，其中該複數個第二柱中之每一者包含：一第二絕緣層，其在該堆疊式主體中沿堆疊方向延伸；一半導體層，其覆蓋該第二絕緣層之一側壁；一第三絕緣層，其安置成與該半導體層之一側壁接觸且覆蓋該半導體層之該側壁；及一第四絕緣層，其安置成與該第三絕緣層之一側壁接觸且覆蓋該第三絕緣層之該側壁。

Description

半導體記憶裝置
本文中所闡述之實施例一般而言係關於一種半導體記憶裝置。
在一半導體記憶裝置(諸如三維非揮發性記憶體)中，記憶單元三維地配置成其中複數個導電層與複數個絕緣層交替堆疊之一堆疊式主體。然而，堆疊式主體沿一堆疊方向部分地下沉，此導致堆疊式主體可能具有一不平坦上部表面。
一般而言，根據一項實施例，一種半導體記憶裝置包含：一堆疊式主體，其包含逐個交替堆疊之複數個導電層及複數個第一絕緣層且包含一階梯狀部分，在該階梯狀部分中，該複數個導電層被處理成一階梯形狀；一第一柱，其沿該堆疊式主體之一堆疊方向在該堆疊式主體中沿與該堆疊方向相交之一第一方向延伸遠離該階梯狀部分且在與該複數個導電層之至少一部分之每一相交點處形成一記憶單元；及複數個第二柱，其在該堆疊式主體中在該階梯狀部分中沿該堆疊方向延伸，其中該複數個第二柱中之每一者包含：一第二絕緣層，其在該堆疊式主體中沿該堆疊方向延伸；一半導體層，其覆蓋該第二絕緣層之一側壁；一第三絕緣層，其安置成與該半導體層之一側壁接觸且覆蓋該半導體層之該側壁；及一第四絕緣層，其安置成與該第三絕緣層之一側壁接觸且覆蓋該第三絕緣層之該側壁；且該等第三與第四絕緣層含有同一種材料。
根據該實施例，可能抑制該半導體記憶裝置之該堆疊式主體之下沉。
下文將參考附圖詳細地解釋半導體記憶裝置之例示性實施例。本發明不限於以下實施例。另外，以下實施例中之組件包含熟習此項技術者可容易設想之彼等組件或實質上相同之彼等組件。
(半導體記憶裝置之組態實例) 圖1A及圖1B係圖解說明根據一實施例之一半導體記憶裝置1之一示意性組態實例之視圖。圖1A係沿著一X方向之半導體記憶裝置1之一剖面圖，且圖1B係圖解說明半導體記憶裝置1之一佈局之一示意性平面圖。然而，在圖1A中，考慮到圖式之可見性，省略了陰影。在圖1A中，省略了某些選擇閘極線及上部層佈線。
在本說明書中，X方向及一Y方向兩者係沿著稍後將闡述之一字線WL之一表面之方向，且X方向與Y方向彼此正交。此外，稍後將闡述之字線WL之一電引出方向可稱為一第一方向，且該第一方向係沿著X方向之一方向。與第一方向相交之一方向可稱為一第二方向，且該第二方向係沿著Y方向之一方向。然而，由於半導體記憶裝置1可具有一製造變化，因此第一方向與第二方向不必彼此正交。
如圖1A及圖1B中所圖解說明，半導體記憶裝置1包含一基板SB上之一周邊電路CUA、一記憶區域MR、一貫穿接點區域TP及一階梯狀區域SR。
舉例而言，基板SB係一半導體基板，諸如一矽基板。包含一電晶體TR、一佈線及諸如此類之周邊電路CUA安置於基板SB上。周邊電路CUA有助於稍後闡述之一記憶單元之一操作。
周邊電路CUA由一絕緣層50覆蓋。一源極線SL安置於絕緣層50上。複數個字線WL堆疊於源極線SL上。複數個字線WL由一絕緣層49覆蓋。絕緣層49亦在複數個字線WL之周邊中延伸。
沿堆疊方向穿透字線WL且沿X方向延伸之複數個板接點LI配置於複數個字線WL中。因此，複數個字線WL沿Y方向由複數個板接點LI劃分開。
複數個記憶區域MR、階梯狀區域SR及貫穿接點區域TP沿X方向並排配置於複數個板接點LI之間。複數個記憶區域MR沿X方向彼此遠離，其中階梯狀區域SR及貫穿接點區域TP插置於該複數個記憶區域之間。
在記憶區域MR中，安置有沿堆疊方向穿透字線WL之複數個柱PL。複數個記憶單元形成於柱PL與字線WL之間的相交點處。因此，半導體記憶裝置1係組態為例如三維非揮發性記憶體，其中記憶單元三維地配置於記憶區域MR中。
階梯狀區域SR包含複數個階梯狀部分SP，其中複數個字線WL沿堆疊方向以一砂漿形狀被向下挖。舉例而言，沿Y方向配置同時中間插置有一個板接點LI之兩個階梯狀部分SP安置於一個階梯狀區域SR中。
階梯狀部分SP形成一砂漿形狀之一側，該側自X方向之兩側及Y方向之一側朝向一底部表面階梯式地遞降。然而，階梯狀部分SP沿Y方向之另一側朝向板接點LI之一側表面打開。
階梯狀部分SP之每一階梯係由每一層之字線WL組態。每一層之字線WL透過階梯狀部分SP之Y方向之一側上之一階梯部維持階梯狀部分SP之X方向之兩側上之電傳導。連接每一層之字線WL與一上部層佈線MX之一接點CC安置於階梯狀部分SP之每一階梯之一平台部分中。
因此，堆疊成多個層之字線WL可個別地引出。一寫入電壓、一讀取電壓及諸如此類自此等接點CC經由位於與記憶區域MR中沿X方向之兩側上之記憶單元之高度位置相同之高度位置處之字線WL施加至該等記憶單元。
在本說明書中，將階梯狀部分SP之每一階梯之一平台表面面向之一方向界定為一頂部方向。
貫穿接點區域TP安置於階梯狀區域SR沿X方向之一側上。穿透複數個字線WL之一貫穿接點C4安置於貫穿接點區域TP中。貫穿接點C4連接安置於下部基板SB上之周邊電路CUA與連接至階梯狀部分SP之接點CC之上部層佈線MX。自接點CC施加至記憶單元之各種電壓由周邊電路CUA經由貫穿接點C4、上部層佈線MX及諸如此類來控制。
接下來，將參考圖2A至圖2E闡述半導體記憶裝置1之一詳細組態實例。圖2A至圖2E係圖解說明根據實施例之半導體記憶裝置1之一組態之一實例之剖面圖。
圖2A係沿著X方向包含記憶區域MR及階梯狀區域SR之一剖面圖。圖2B係沿著Y方向包含階梯狀區域SR及貫穿接點區域TP之一剖面圖。然而，在圖2A及圖2B中，省略了絕緣層50下面之結構，諸如基板SB及周邊電路CUA。
圖2C及圖2D係圖解說明安置於記憶區域MR中之柱PL之一剖面之部分放大圖。圖2E係圖解說明安置於階梯狀區域SR及貫穿接點區域TP中之柱狀部分HR之一剖面之一部分放大圖。
如圖2A及圖2B中所圖解說明，源極線SL具有一多層結構，其中舉例而言，一下部源極線DSLa、一中間源極線BSL或中間絕緣層SCO及一上部源極線DSLb以此次序堆疊於絕緣層50上。
舉例而言，下部源極線DSLa、中間源極線BSL及上部源極線DSLb係多晶矽層。其間，至少中間源極線BSL可係雜質在其中擴散之一導電多晶矽層或諸如此類。中間源極線BSL安置於堆疊式主體LM之記憶區域MR下面。
舉例而言，中間絕緣層SCO係一個氧化矽層或諸如此類。中間絕緣層SCO安置於堆疊式主體LM之階梯狀區域SR、貫穿接點區域TP及諸如此類下面。
堆疊式主體LM安置於源極線SL上面。在堆疊式主體LM中，複數個字線WL與複數個絕緣層OL逐個交替堆疊。一選擇閘極線SGD安置於最上部字線WL上面同時其間插置有絕緣層OL。一選擇閘極線SGS安置於最下部字線WL下面同時其間插置有絕緣層OL。堆疊於堆疊式主體LM中之字線WL以及選擇閘極線SGD及SGS之數目係任意的。
舉例而言，充當複數個導電層之字線WL以及選擇閘極線SGD及SGS係鎢層或鉬層。舉例而言，充當複數個第一絕緣層之絕緣層OL係氧化矽層。
堆疊式主體LM之上部表面由一絕緣層52覆蓋。絕緣層52由一絕緣層53覆蓋。絕緣層53由一絕緣層54覆蓋。絕緣層52至54與稍後闡述之一絕緣層51一起構成圖1A之絕緣層49之一部分。
如圖2B中所圖解說明，堆疊式主體LM沿Y方向由複數個板接點LI劃分開。
充當板部件之板接點LI係沿Y方向配置且沿堆疊式主體LM之堆疊方向及沿著X方向之方向延伸。亦即，板接點LI穿透絕緣層52、堆疊式主體LM及上部源極線DSLb，到達階梯狀區域SR、貫穿接點區域TP及諸如此類中之中間絕緣層SCO，且到達記憶區域MR中之中間源極線BSL。板接點LI在堆疊式主體LM中沿X方向自堆疊式主體LM之一個端部分連續地延伸至另一端部分。
板接點LI中之每一者包含一絕緣層55及一導電層21。舉例而言，絕緣層55係一個氧化矽層或諸如此類。舉例而言，導電層21係一鎢層或一導電多晶矽層。
絕緣層55覆蓋板接點LI之沿Y方向面向彼此之側壁。導電層21填充絕緣層55之內側且在與圖2B中之剖面中之位置不同之一位置處電連接至包含中間源極線BSL之源極線SL。另外，導電層21在與圖2B中圖解說明之剖面中之位置不同之一位置處經由安置於絕緣層53中之一插塞V0連接至安置於絕緣層54中之上部層佈線MX。利用此一組態，板接點LI用作一源極線接點。
然而，替代板接點LI，填充有一絕緣層之一板部件可穿透堆疊式主體LM且沿X方向延伸，藉此將堆疊式主體LM沿Y方向劃分開。在此情形中，此一板部件不用作一源極線接點。
如圖2A中所圖解說明，穿透堆疊式主體LM、上部源極線DSLb及中間源極線BSL且到達下部源極線DSLa之複數個柱PL分散地配置於記憶區域MR中。
充當複數個第一柱之柱PL在自堆疊式主體LM之堆疊方向觀看時以例如一交錯圖案配置。舉例而言，每一柱PL在沿著堆疊式主體LM之一層方向之一方向(亦即，沿著一XY平面之一方向)上之一剖面形狀係一圓形形狀、一橢圓形形狀、一卵形形狀或諸如此類。
複數個柱PL中之每一者包含在堆疊式主體LM中沿堆疊方向延伸之一記憶層ME、穿透堆疊式主體LM且連接至中間源極線BSL之一通道層CN、覆蓋通道層CN之上部表面之一頂蓋層CP及充當柱PL之一芯材料之一芯層CR。
如圖2C及圖2D中所圖解說明，記憶層ME具有一多層結構，其中充當一第四絕緣層之一阻擋絕緣層BK、充當一第五絕緣層之一電荷累積層CT及充當一第三絕緣層之一穿隧絕緣層TN以此次序自柱PL之外周邊側堆疊。更具體而言，記憶層ME安置於柱PL之側表面上，除了中間源極線BSL之一深度位置。記憶層ME亦安置於柱PL之底部表面上到達下部源極線DSLa。
通道層CN在記憶層ME內側穿透堆疊式主體LM、上部源極線DSLb及中間源極線BSL且到達下部源極線DSLa。通道層CN之側表面與中間源極線BSL接觸且因此電連接至包含中間源極線BSL之源極線SL。充當一第二絕緣層之芯層CR填充通道層CN之另一內側。
頂蓋層CP設置於複數個柱PL中之每一者之上部端部分處。頂蓋層CP安置於絕緣層52中以便覆蓋通道層CN之至少上部端部分，且連接至通道層CN。頂蓋層CP經由安置於絕緣層53及54中之一插塞CH連接至安置於絕緣層52中之一位元線BL。
舉例而言，記憶層ME之阻擋絕緣層BK及穿隧絕緣層TN以及芯層CR係氧化矽層或諸如此類。舉例而言，記憶層ME之電荷累積層CT係一個氮化矽層或諸如此類。通道層CN及頂蓋層CP係半導體層，諸如多晶矽層或非晶矽層。
如圖2D中所圖解說明，利用以上組態，一記憶單元MC形成於柱PL之側表面之面向每一字線WL之每一部分中。當自字線WL施加一預定電壓時，資料被寫入至記憶單元MC及自該記憶單元被讀取。
如圖2C中所圖解說明，選擇閘極STD及STS形成於柱PL之側表面之面向安置於字線WL上面或下面之選擇閘極線SGD或SGS之部分中。當自選擇閘極線SGD及SGS中之每一者施加一預定電壓時，選擇閘極STD及STS被接通或關斷，使得選擇閘極STD及STS所屬之柱PL之記憶單元MC可進入一選定狀態或一非選定狀態中。
如圖2B中所圖解說明，貫穿接點C4、一絕緣部分NR及一板部分BR安置於貫穿接點區域TP中。
絕緣部分NR係在自堆疊式主體LM之堆疊方向觀看時安置於堆疊式主體LM內側且其中複數個絕緣層NL與複數個絕緣層OL逐個交替堆疊之一部分。舉例而言，複數個絕緣層NL係氮化矽層，且配置於分別對應於複數個字線WL以及選擇閘極線SGD及SGS之高度位置處。
板部分BR安置於絕緣部分NR沿Y方向之兩側上。板部分BR在貫穿接點區域TP中在彼此毗鄰之板接點LI之間的一位置處沿X方向延伸，穿透堆疊式主體LM及上部源極線DSLb，且到達中間絕緣層SCO。
如稍後將闡述，當由其中堆疊有一犧牲層及一絕緣層之一堆疊式主體形成堆疊式主體LM時，犧牲層在夾在板部分BR之間的一部分處在不被字線WL或諸如此類替換之情況下保留，且維持為絕緣部分NR之絕緣層NL。
在絕緣部分NR中，例如沿X方向配置有複數個貫穿接點C4 (參見圖1A)。然而，替代X方向或除X方向之外，複數個貫穿接點C4亦可沿Y方向配置於貫穿接點區域TP中。
貫穿接點C4穿透絕緣層52及絕緣部分NR，穿過例如設置於源極線SL中之一開口OP，且到達覆蓋周邊電路CUA之絕緣層50 (參見圖1A)。
貫穿接點C4包含覆蓋貫穿接點C4之外周邊之一絕緣層57及填充絕緣層57之內側之一導電層23，諸如一鎢層或一銅層。
導電層23經由安置於絕緣層53中堆疊式主體LM上面之插塞V0連接至安置於絕緣層54中之上部層佈線MX。另外，導電層23經由安置於絕緣層50中堆疊式主體LM下面之一下部層佈線D2連接至周邊電路CUA。因此，貫穿接點C4連接安置於堆疊式主體LM上面及下面之組件。
由於貫穿接點C4安置於不包含字線WL或諸如此類之絕緣部分NR中且貫穿接點C4之導電層23由絕緣層57覆蓋，因此貫穿接點C4與堆疊式主體LM之字線WL或諸如此類之間的一耐受電壓得以維持。
注意，圖2B中為便於解釋亦圖解說明不必位於同一剖面上之一組件，諸如安置於貫穿接點區域TP中之稍後將闡述之一柱狀部分HR以及貫穿接點C4。
如圖2A及圖2B中所圖解說明，階梯狀部分SP、SPf及SPs安置於階梯狀區域SR中。階梯狀部分SP、SPf及SPs中之每一者具有其中複數個字線WL及複數個絕緣層OL被處理成一階梯形狀之一形狀。
在此等階梯狀部分SP、SPf及SPs當中，階梯狀部分SP具有將複數個字線WL電引出至上部層佈線MX之一功能。另一方面，由字線WL形成之整個階梯狀部分SPs以及階梯狀部分SPf之一階梯部係對半導體記憶裝置1之功能沒有幫助之虛設階梯狀部分。此等虛設階梯狀部分亦安置於堆疊式主體LM沿X方向之兩個端部分及堆疊式主體LM沿Y方向之兩個端部分處。
階梯狀部分SP在接近於貫穿接點TP之一位置處沿X方向延伸遠離記憶區域MR，且朝向記憶區域MR遞降。階梯狀部分SPf沿X方向延伸以便在接近於記憶區域MR之一位置處面向階梯狀部分SP，且朝向階梯狀部分SP遞降。
階梯狀部分SPs在板接點LI附近在階梯狀部分SP及SPf沿Y方向之一側上安置於階梯狀部分SP與SPf之間的一位置處。階梯狀部分SPs沿Y方向延伸以便在沿Y方向毗鄰之另一側上面向板接點LI，且在該另一側上朝向板接點LI遞降。
此處，在階梯狀部分SPf及SPs中，每一階梯之平台部分比階梯狀部分SP之平台部分短。因此，階梯狀部分SPf及SPs具有比階梯狀部分SP更陡峭之一形狀，且階梯長度(亦即，自最上部階梯至最下部階梯之長度)小於階梯狀部分SP之階梯長度。
當階梯狀部分SP、SPf及SPs以此方式安置時，堆疊式主體LM具有在階梯狀區域SR中以一砂漿形狀凹陷之一形狀。在此砂漿形狀區域中，充當一第六絕緣層之絕緣層51 (諸如一個氧化矽層)經安置以便覆蓋階梯狀部分SP、SPf及SPs之上部表面。上文所闡述之絕緣層52至54亦覆蓋絕緣層51之上部表面。
在階梯狀區域SR中，絕緣層51安置於階梯狀部分SP、SPf及SPs上同時其間插置有一絕緣層，諸如一個氮化矽層(未圖解說明)。該絕緣層(未圖解說明)係沿著字線WL以及選擇閘極線SGD及SGS之階梯形狀安置。
穿透絕緣層52及51之接點CC連接至構成階梯狀部分SP之各別階梯之字線WL以及選擇閘極線SGD及SGS。另外，連接至選擇閘極線SGD之接點CC亦安置於階梯狀部分SPf之由選擇閘極線SGD形成之一階梯部中。
接點CC包含覆蓋接點CC之外周邊之一絕緣層56及填充絕緣層56之內側之一導電層22，諸如一鎢層或一銅層。導電層22經由安置於絕緣層53中之插塞V0連接至安置於絕緣層54中之上部層佈線MX。如上文所闡述，舉例而言，上部層佈線MX經由板接點LI連接至貫穿接點區域TP之沿Y方向毗鄰之貫穿接點C4。
利用此一組態，各別層之字線WL以及字線WL之上部層及下部層之選擇閘極線SGD及SGS可被電引出。亦即，利用以上組態，一預定電壓自周邊電路CUA經由貫穿接點C4、接點CC、字線WL及諸如此類施加至記憶單元MC，且記憶單元MC可作為一記憶元件來操作。
此處，圖2B圖解說明自階梯狀部分SP之最下部階梯起之第三階梯之一剖面。亦即，圖2B圖解說明其中自最下部字線WL起之第二字線WL變成平台表面之一部分。在圖2B中，階梯狀部分SP安置於在階梯狀區域SR之中心部分中圖解說明之板接點LI沿Y方向之兩側上。階梯狀部分SPs安置於板接點LI沿Y方向與每一階梯狀部分SP相對之側上。
另外，穿透絕緣層51、堆疊式主體LM、上部源極線DSLb及中間絕緣層SCO且到達下部源極線DSLa之複數個柱狀部分HR分散地配置於包含階梯狀部分SP、SPf及SPs之階梯狀區域SR中。
充當複數個第二柱之柱狀部分HR係以一交錯或柵格圖案配置同時避免干擾接點CC。舉例而言，柱狀部分HR中之每一者在沿著XY平面之方向上之一剖面形狀係一圓形形狀、一橢圓形形狀、一卵形形狀或諸如此類。
舉例而言，複數個柱狀部分HR中之每一者不具有與上文闡述之柱PL之層結構間之電荷累積層CT對應之一部分，且因此對半導體記憶裝置1之功能沒有幫助。如稍後將闡述，當由具有犧牲層之堆疊式主體形成堆疊式主體LM時，柱狀部分HR具有支撐其中堆疊有犧牲層及絕緣層之堆疊式主體之一作用。
更具體而言，柱狀部分HR包含在堆疊式主體LM中沿堆疊方向延伸之虛設層TBd、CNd及CRd。
如圖2E中所圖解說明，虛設層TBd具有一多層結構，其中充當一第四絕緣層之一虛設層BKd及充當一第三絕緣層之一虛設層TNd以此次序自柱狀部分HR之外周邊側堆疊。虛設層TBd對應於上文闡述之柱PL之記憶層ME，且虛設層TBd中所包含之虛設層BKd及TNd分別對應於柱PL之阻擋絕緣層BK及穿隧絕緣層TN。
然而，不同於柱PL之記憶層ME，虛設層TBd不包含對應於電荷累積層CT之一層。此外，虛設層TBd係在自上部源極線DSLb至下部源極線DSLa不被中斷之情況下安置於柱狀部分HR之側表面上。虛設層TBd亦安置於柱狀部分HR之下部端部分處。
虛設層CNd在虛設層TBd之內側上穿透絕緣層51、堆疊式主體LM、上部源極線DSLb及中間絕緣層SCO且到達下部源極線DSLa。虛設層CNd對應於上文闡述之柱PL之通道層CN。
然而，虛設層TBd安置於虛設層CNd之自上部源極線DSLb延伸至下部源極線DSLa之側表面上，且虛設層CNd不與中間絕緣層SCO直接接觸。充當一第二絕緣層之一虛設層CRd填充虛設層CNd之另一內側。虛設層CRd對應於上文闡述之柱PL之芯層CR且充當柱狀部分HR之芯材料。
另外，虛設層CPd設置於複數個柱狀部分HR中之每一者之上部端部分處。虛設層CPd安置於絕緣層52中以便覆蓋虛設層CNd之至少上部端部分，且連接至虛設層CNd。虛設層CPd對應於上文闡述之柱PL之頂蓋層CP。注意，柱狀部分HR不必包含虛設層CPd。
柱狀部分HR中所包含之每一層包含與柱PL之每一對應層之材料相同類型之材料。亦即，舉例而言，虛設層TBd之虛設層BKd及TNd以及虛設層CRd係氧化矽層或諸如此類。虛設層CNd及CPd係半導體層，諸如多晶矽層或非晶矽層。此處，虛設層CNd或諸如此類中所包含之半導體層具有例如比其他虛設層BKd、TNd及CRd中所包含之材料之楊氏模數高之一楊氏模數，且具有堅硬及幾乎不變形之一性質。
注意，複數個柱狀部分HR亦分散地配置於貫穿接點區域TP中同時避免干擾貫穿接點C4。另外，複數個柱狀部分HR亦分散地配置於虛設階梯狀部分中堆疊式主體LM沿X方向及Y方向之兩個端部分處。
接下來，圖3中圖解說明階梯狀區域SR中之各別組件之配置。圖3係包含根據實施例之半導體記憶裝置1之階梯狀區域SR之一俯視圖。然而，在圖3中，省略了某些組件，諸如絕緣層51至54、插塞V0及CH、位元線BL及上部層佈線MX。注意，階梯狀部分SP及SPf中所圖解說明之複數個虛線表示階梯狀部分SP及SPf之各別階梯。
如圖3中所圖解說明，複數個板接點LI沿Y方向對準且在堆疊式主體LM中沿X方向自記憶區域MR延伸至階梯狀區域SR。堆疊式主體LM之藉由使用複數個板接點LI進行劃分而獲得之一區域亦稱為一區塊區域BLK。
在區塊區域BLK中，選擇閘極線SGD進一步由複數個隔離層SHE分隔開。隔離層SHE係穿透選擇閘極線SGD且到達緊接在選擇閘極線SGD下面之絕緣層OL之一絕緣層，諸如一個氧化矽層。
隔離層SHE在堆疊式主體LM中沿X方向自記憶區域MR延伸至階梯狀部分SPf之最上部階梯，亦即，由選擇閘極線SGD形成之階梯部。並且，在沿X方向面向階梯狀部分SPf之階梯狀部分SP側上，隔離層SHE在堆疊式主體LM中沿X方向自由選擇閘極線SGD形成之階梯部(其係階梯狀部分SP之最上部階梯)延伸至沿X方向定位成相距更遠之記憶區域MR。
換言之，由於隔離層SHE穿透包含堆疊式主體LM之最上部導電層之一或多個導電層且在堆疊式主體LM中沿X方向延伸，因此此等導電層被分隔成複數個選擇閘極線SGD之區段。
在階梯狀部分SPf之由選擇閘極線SGD形成之階梯部中，連接至選擇閘極線SGD之接點CC安置於由隔離層SHE隔離之每一區域中。另外，連接至選擇閘極線SGS或字線WL之接點CC安置於藉由使用階梯狀部分SP之由選擇閘極線SGS及字線WL形成之階梯部中之板接點LI進行劃分而獲得之每一區塊區域BLK中。
另外，如上文所闡述，在階梯狀部分SP之由選擇閘極線SGD形成之階梯部中，亦即，在圖3之上部側上面之一位置(未圖解說明)處，連接至選擇閘極線SGD之接點CC安置於由隔離層SHE隔離之每一區域中。如上文所闡述，因針對進一步劃分成區塊區域BLK中之複數個區域之選擇閘極線SGD，接點CC安置於階梯狀部分SP及SPf兩者中，因此一預定電壓可施加至記憶區域MR中沿X方向之兩側上之個別選擇閘極STD。
柱狀部分HR分散地配置於包含階梯狀部分SP、SPf及SPs之整個階梯狀區域SR上方。在堆疊式主體LM之同一高度位置處，柱狀部分HR在沿著XY平面之方向上之剖面面積大於例如柱PL在沿著XY平面之方向上之剖面面積。另外，複數個柱狀部分HR之間的一間距大於例如複數個柱PL之間的一間距，且堆疊式主體LM中每單位面積之字線WL柱狀部分HR之配置密度低於每單位面積之字線WL柱PL之一配置密度。
如上文所闡述，舉例而言，因與柱狀部分HR之剖面面積及間距相比，柱PL具有一較小剖面面積及一較小間距，因此大量記憶單元MC可以高密度形成於具有一預定大小之堆疊式主體LM中，且半導體記憶裝置1之儲存容量可增大。另外，舉例而言，不同於柱PL，柱狀部分HR僅用於支撐堆疊式主體LM且因此不具有關於一小剖面面積及一小間距之一精確組態，因此可減小製造負荷。
(用於製造半導體記憶裝置之方法) 接下來，將參考圖4A至圖14C闡述一種用於製造根據實施例之半導體記憶裝置1之方法。圖4A至圖14C係按順序圖解說明用於製造根據實施例之半導體記憶裝置1之方法之一程序之一部分的視圖。注意，假設在圖4A至圖14C中所圖解說明之之前，周邊電路CUA已形成於基板SB上且覆蓋周邊電路CUA之絕緣層50已形成。
首先，圖4A至圖4C圖解說明如何形成階梯狀部分SP。圖4A至圖4C圖解說明稍後將成為階梯狀區域SR之一區域沿Y方向之一剖面。
如圖4A中所圖解說明，在絕緣層50上以下部源極線DSLa、中間絕緣層SCO及上部源極線DSLb之次序形成此等層。舉例而言，中間絕緣層SCO係一個氧化矽層或諸如此類。
另外，在上部源極線DSLb上面形成其中複數個絕緣層NL與複數個絕緣層OL逐個交替堆疊之一堆疊式主體LMs。舉例而言，絕緣層NL係氮化矽層或諸如此類，且用作稍後用一導電材料替換且變成字線WL以及選擇閘極線SGD及SGS之犧牲層。
如圖4B中所圖解說明，在堆疊式主體LMs之一部分區域中，將絕緣層NL及絕緣層OL以一階梯形狀向下挖以形成階梯狀部分SP。藉由重複多次對一遮罩圖案(諸如一光阻劑層)進行減薄及對堆疊式主體LMs之絕緣層NL及絕緣層OL進行蝕刻而形成階梯狀部分SP。
亦即，在堆疊式主體LMs之上部表面上形成在對應於將形成階梯狀部分SP之一位置具有一開口之一遮罩圖案，且舉例而言，逐個蝕除絕緣層NL及絕緣層OL。藉由使用氧電漿或諸如此類進行處理，使一遮罩圖案之開口之一端部分縮進以使開口加寬，且進一步逐個蝕除絕緣層NL及絕緣層OL。藉由重複此處理多次，將遮罩圖案之開口中之絕緣層NL及絕緣層OL以一階梯形狀向下挖。
此外，每當重複以上處理預定次數時，再次新形成遮罩圖案，使得維持遮罩圖案之厚度等於或大於一預定值。此時，藉由調整遮罩圖案之開口之位置而形成相對平緩傾斜之階梯狀部分SP以及陡峭虛設階梯狀部分SPf及SPs。類似地，藉由調整堆疊式主體LMs沿X方向之兩個端部分及堆疊式主體LMs沿Y方向之兩個端部分處的遮罩圖案之端部分之位置，在堆疊式主體LMs之四個端部分處分別形成類似於階梯狀部分SPf及SPs之陡峭虛設階梯狀部分。
圖4B係自以此方式形成之階梯狀部分SP之最下部階梯起之第三階梯之一剖面圖。圖4B中所圖解說明之剖面將由稍後將形成之板接點LI分隔成兩個階梯狀部分SP。階梯狀部分SPs形成於每一階梯狀部分SP之堆疊式主體LMs沿Y方向之一側上。
如圖4C中所圖解說明，形成覆蓋階梯狀部分SP且到達堆疊式主體LMs之上部表面之高度之絕緣層51，諸如一個氧化矽層。亦即，在由階梯狀部分SP、SPs及SPf環繞之一砂漿形狀區域中形成絕緣層51。此時，沿著階梯狀部分SP中之絕緣層NL之階梯形狀形成一絕緣層(未圖解說明)，諸如一個氮化矽層，且經由該絕緣層在階梯狀區域SR中形成絕緣層51。
另外，亦在堆疊式主體LMs之具有分別形成虛設階梯狀部分之四個端部分之一周邊區域中形成絕緣層51。進一步在此等層之上部表面上形成覆蓋堆疊式主體LMs之上部表面及絕緣層51之上部表面之絕緣層52。
接下來，圖5A至圖8Bc圖解說明如何形成柱PL及柱狀部分HR。類似於圖4A至圖4C，圖5A至圖5C圖解說明包含階梯狀部分SP之一區域沿著Y方向之一剖面。
如圖5A中所圖解說明，在由階梯狀部分SP、SPs及SPf環繞之砂漿形狀區域中形成穿透絕緣層52及51、堆疊式主體LMs、上部源極線DSLb及中間絕緣層SCO且到達下部源極線DSLa之複數個孔HL。
如圖5B中所圖解說明，在孔HL中形成虛設層TBd。此時，亦在絕緣層52之上部表面上形成虛設層TBd。如上文所闡述，虛設層TBd包含虛設層BKd及TNd，諸如氧化矽層，且虛設層BKd與TNd之間不包含對應於柱PL之電荷累積層CT之一層。
如圖5C中所圖解說明，在孔HL中在虛設層TBd之內側上形成虛設層CNd。亦在絕緣層52之上部表面上面形成虛設層CNd，同時其間插置有虛設層TBd。如上文所闡述，虛設層CNd係一半導體層，諸如一多晶矽層或非晶矽層。
另外，虛設層CRd (諸如一個氧化矽層)在孔HL中填充虛設層CNd之內側。亦在絕緣層52之上部表面上面形成虛設層CRd，同時其間插置有虛設層TBd及CNd。
圖6A至圖6C圖解說明稍後將成為記憶區域MR之一區域沿著Y方向之一剖面。然而，柱PL具有一圓形形狀、一橢圓形形狀、一卵形形狀或諸如此類，如上文所闡述，且因此，柱PL具有一類似剖面形狀，無論剖面之方向如何。
如圖6A中所圖解說明，在將形成記憶區域MR之一區域中，在下部源極線DSLa、一中間犧牲層SCN及上部源極線DSLb上面形成堆疊式主體LMs，且在堆疊式主體LMs上形成絕緣層52。中間犧牲層SCN包含一個氮化矽層或諸如此類，且稍後用一導電多晶矽層或諸如此類替換以變成中間源極線BSL。在此狀態中，形成穿透絕緣層52及堆疊式主體LMs且到達下部源極線DSLa之複數個記憶孔MH。
如圖6B中所圖解說明，在記憶孔MH中，形成記憶層ME，其中阻擋絕緣層BK、電荷累積層CT及穿隧絕緣層TN以自記憶孔MH之外周邊側起之次序堆疊。亦在絕緣層52之上部表面上形成記憶層ME。如上文所闡述，舉例而言，阻擋絕緣層BK及穿隧絕緣層TN係氧化矽層或諸如此類，且舉例而言，電荷累積層CT係一個氮化矽層或諸如此類。
如圖6C中所圖解說明，在記憶層ME之內側上形成通道層CN，諸如一多晶矽層或一非晶矽層。亦在絕緣層52之上部表面上面形成通道層CN，同時其間插置有記憶層ME。
此外，芯層CR (諸如一個氧化矽層)填充通道層CN之另一內側。亦在絕緣層52之上部表面上面形成芯層CR，同時其間插置有記憶層ME及通道層CN。
注意，圖5A至圖6C之上文所闡述之處理之處理次序可改變。亦即，圖6A至圖6C之處理可在圖5A至圖5C之處理之前執行。
另外，在圖5A至圖6C中所圖解說明之處理中，可並行執行除在孔HL中形成虛設層TBd之處理及在記憶孔MH中形成記憶層ME之處理之外的處理。
亦即，可並行執行在階梯狀部分SP中形成孔HL之處理與在記憶區域MR中形成記憶孔MH之處理。另外，可並行執行在孔HL中形成虛設層CNd及CRd之處理與在記憶孔MH中形成通道層CN及芯層CR之處理。
當在孔HL中形成虛設層TBd時，可用一遮罩層或諸如此類封閉記憶孔MH，且當在記憶孔MH中形成記憶層ME，可用一遮罩層或諸如此類封閉孔HL。
圖7Aa至圖8Bc圖解說明稍後將成為記憶區域MR之一區域及包含階梯狀部分SP之一區域兩者沿著Y方向之一剖面。亦即，圖7Aa至圖8Bc中之Aa至Ac係稍後將成為記憶區域MR之區域沿著Y方向之剖面圖，且圖7Aa至圖8Bc中之Ba至Bc圖解說明針對包含階梯狀部分SP之區域沿著Y方向之剖面的對應於圖7Aa至圖8Bc中之Aa至Ac之處理。
如圖7Aa中所圖解說明，對絕緣層52之上部表面上及記憶孔MH中之芯層CR進行回蝕。此時，藉由蝕刻芯層CR同時使用下伏通道層CN作為一停止層來相對於通道層CN做出一選擇性而使記憶孔MH中芯層CR之一部分凹陷，因此在記憶孔MH之上部端部分處形成一凹部DN。此外，移除絕緣層52之上部表面上之芯層CR以暴露通道層CN。
如圖7Ab中所圖解說明，對絕緣層52之上部表面上及記憶孔MH中之通道層CN進行回蝕。此時，藉由蝕刻通道層CN同時使用下伏記憶層ME作為一停止層來相對於記憶層ME做出一選擇性，記憶孔MH中通道層CN之一部分向下縮進，且記憶孔MH之上部端部分處之凹部DN被擴大。芯層CR之上部端部分在凹部DN之中心部分處突出。另外，移除絕緣層52之上部表面上之通道層CN以暴露記憶層ME。
如圖7Ac中所圖解說明，對絕緣層52之上部表面上及記憶孔MH中之記憶層ME進行回蝕。此時，調整蝕刻量使得下伏絕緣層52不被移除。因此，記憶孔MH中記憶層ME之一部分向下縮進，且記憶孔MH之上部端部分處之凹部DN被進一步擴大。亦移除芯層CR在凹部DN之中心部分處突出之上部端部分，使得凹部DN之底部表面變得實質上平坦。另外，移除絕緣層52上之記憶層ME以暴露絕緣層52。
控制圖7Aa至圖7Ac之處理使得在圖7Ac之處理之後，凹部DN之底部表面保持於絕緣層52中之高度位置處且不到達最上部絕緣層NL。
如圖7Ba中所圖解說明，藉由圖7Aa針對記憶孔MH之處理對絕緣層52之上部表面上及孔HL中之虛設層CRd進行回蝕，因此在孔HL之上部端部分處形成一凹部DNr。此外，移除絕緣層52之上部表面上之虛設層CRd以暴露虛設層CNd。
如圖7Bb中所圖解說明，藉由圖7Ab針對記憶孔MH之處理對絕緣層52之上部表面上及孔HL中之虛設層CNd進行回蝕，因此孔HL之上部端部分處之凹部DNr被擴大。虛設層CRd之上部端部分在凹部DNr之中心部分處突出。另外，移除絕緣層52之上部表面上之虛設層CNd以暴露虛設層TBd。
如圖7Bc中所圖解說明，藉由圖7Ac針對記憶孔MH之處理對絕緣層52之上部表面上及孔HL中之虛設層TBd進行回蝕，因此孔HL之上部端部分處之凹部DNr被進一步擴大。亦移除虛設層CRd在凹部DNr之中心部分處突出之上部端部分，使得凹部DNr之底部表面變得實質上平坦。此外，移除絕緣層52上之虛設層TBd以暴露絕緣層52。
如圖8Aa及圖8Ba中所圖解說明，用一多晶矽層、一非晶矽層或諸如此類填充凹部DN及DNr之內部分以分別形成頂蓋層CP及虛設層CPd。
如圖8Ab及圖8Bb中所圖解說明，對絕緣層52連同頂蓋層CP及虛設層CPd中之每一者之上部表面進行回蝕。因此，絕緣層52、頂蓋層CP及虛設層CPd之厚度減小。
如圖8Ac及圖8Bc中所圖解說明，藉由另外堆疊絕緣層52而增加藉由回蝕減小之絕緣層52之厚度。因此，頂蓋層CP及虛設層CPd之上部表面由絕緣層52覆蓋。
如上文所闡述形成複數個柱PL及複數個柱狀部分HR。然而，在此階段，柱PL之通道層CN整個由記憶層ME覆蓋，且不連接至稍後將成為中間源極線BSL之中間犧牲層SCN。
注意，柱狀部分HR係對半導體記憶裝置1之功能沒有幫助之一虛設組件。因此，柱狀部分HR不必包含虛設層CPd，且不必對柱狀部分HR執行圖8Ba至圖8Bc之處理。在此情形中，可用例如絕緣層52或諸如此類回填柱狀部分HR之凹部DNr。
接下來，圖9A至圖11Bb圖解說明如何形成中間源極線BSL及字線WL。
類似於圖8Aa至圖8Ac及諸如此類，圖9A至圖10C圖解說明將稍後成為記憶區域MR之一區域沿著Y方向之一剖面。
如圖9A中所圖解說明，形成穿透絕緣層52、堆疊式主體LMs及上部源極線DSLb且到達中間犧牲層SCN之一狹縫ST。狹縫ST亦在堆疊式主體LMs中沿X方向延伸。
如圖9B中所圖解說明，在狹縫ST沿Y方向面向彼此之側壁上形成一絕緣層55p。
與圖9A及圖9B之處理並行地，可在貫穿接點區域TP中形成稍後將成為貫穿接點C4之一接點孔及稍後將成為板部分BR之一狹縫。
亦即，當在圖9A中形成狹縫ST時，形成穿透絕緣層52、堆疊式主體LMs及源極線SL且到達絕緣層50之一接點孔。另外，形成穿透絕緣層52、堆疊式主體LMs及上部源極線DSLb且到達中間絕緣層SCO之一狹縫以便沿Y方向自兩側夾持接點孔。
此外，當在圖9B中在狹縫ST之側壁上形成絕緣層55p時，在接點孔及狹縫之側壁及底部表面上形成一絕緣層。此後，一犧牲層(諸如一非晶矽層)填充接點孔中之絕緣層之另一內側，且接點孔受保護以便不受後續處理影響。
如圖9C中所圖解說明，致使針對中間犧牲層SCN之一移除液體(諸如一熱磷酸)流動穿過側壁受絕緣層55p保護之狹縫ST，且移除夾在下部源極線DSLa與上部源極線DSLb之間的中間犧牲層SCN。
因此，在下部源極線DSLa與上部源極線DSLb之間形成一間隙層GPs。此外，記憶層ME在柱PL之外周邊部分中之一部分在間隙層GPs中暴露。此時，由於狹縫ST之側壁受絕緣層55p保護，因此對堆疊式主體LMs中之絕緣層NL之移除亦被抑制。
如圖10A中所圖解說明，適當地致使一化學液體穿過狹縫ST流動至間隙層GPs中以按順序移除在間隙層GPs中暴露之阻擋絕緣層BK、電荷累積層CT及穿隧絕緣層TN。因此，記憶層ME自柱PL之側壁之一部分移除，且通道層CN在內側上之一部分在間隙層GPs中暴露。
如圖10B中所圖解說明，舉例而言，自側壁受絕緣層55p保護之狹縫ST注入一源氣體(諸如非晶矽)以用非晶矽或諸如此類填充間隙層GPs。另外，使基板SB經受熱處理以使填充間隙層GPs之非晶矽多晶化，藉此形成含有多晶矽或諸如此類之中間源極線BSL。
因此，柱PL之通道層CN之一部分在側壁處經由中間源極線BSL連接至源極線SL。
如圖10C中所圖解說明，一次移除狹縫ST之側壁上之絕緣層55p。
作為一虛設組件之柱狀部分HR不與源極線SL進行電傳導係較佳的。如上文所闡述，在其中安置有柱狀部分HR之區域(諸如階梯狀區域SR及貫穿接點區域TP，排除記憶區域MR)中，中間犧牲層SCN不安置於下部源極線DSLa與上部源極線DSLb之間，且中間絕緣層SCO安置於下部源極線DSLa與上部源極線DSLb之間。因此，在圖9A至圖10C之處理中，在階梯狀區域SR、貫穿接點區域TP及諸如此類中，不執行移除中間犧牲層SCN、移除虛設層TBd、形成中間源極線BSL及諸如此類。
圖11Aa至圖11Bb圖解說明稍後將成為記憶區域MR之一區域沿著Y方向之一剖面及稍後將成為貫穿接點區域TP之一區域沿著Y方向之一剖面。亦即，類似於上文闡述之圖9A至圖10C及諸如此類，圖11Aa及圖11Ab係稍後將成為記憶區域MR之區域沿著Y方向之剖面圖。圖11Ba及圖11Bb圖解說明針對稍後將成為貫穿接點區域TP之區域沿著Y方向之剖面的分別對應於圖11Aa及圖11Ab之處理。
如圖11Aa中所圖解說明，舉例而言，致使針對絕緣層NL之一移除液體(諸如一熱磷酸)自狹縫ST流動至堆疊式主體LMs中以移除堆疊式主體LMs之絕緣層NL，已自該狹縫移除該狹縫之側壁上之絕緣層55p。因此，形成包含藉由移除絕緣層OL之間的絕緣層NL獲得之複數個間隙層GP之一堆疊式主體LMg。
如圖11Ba中所圖解說明，在稍後將成為貫穿接點區域TP之區域中，在側壁及底部表面上形成絕緣層57，且形成其中用一犧牲層23s填充絕緣層57之內側之一接點孔C4s。另外，形成各自具有上面形成有一絕緣層58之側壁及底部表面之狹縫BRs以便沿Y方向自兩側夾持接點孔C4s。
並且，在此一狀態中，在貫穿接點區域TP中，藉由記憶區域MR中之以上處理移除絕緣層NL，因此形成包含複數個間隙層GP之堆疊式主體LMg。然而，由於形成接點孔C4s之一區域由沿Y方向自兩側夾持該區域之狹縫BRs屏蔽，因此針對絕緣層NL之移除液體不流動至該區域中。因此，在此區域中，絕緣層OL之間的絕緣層NL得以維持。
注意，包含複數個間隙層GP之堆疊式主體LMg具有一易碎結構。在記憶區域MR中，複數個柱PL支撐此一易碎堆疊式主體LMg。在貫穿接點區域TP中，複數個柱狀部分HR支撐堆疊式主體LMg。複數個柱狀部分HR亦在階梯狀區域SR及階梯狀部分中在堆疊式主體LMg沿X方向之兩個端部分及堆疊式主體LMg沿Y方向之兩個端部分處支撐堆疊式主體LMg。
柱PL及柱狀部分HR之此一支撐結構抑制剩餘絕緣層OL發生彎曲以及堆疊式主體LMg發生扭曲及塌陷。
如圖11Ab及圖11Bb中所圖解說明，將一導電材料(諸如鎢或鉬)之一源氣體自狹縫ST注入堆疊式主體LMg中，且用該導電材料填充堆疊式主體LMg之間隙層GP以形成複數個字線WL。因此，形成其中複數個字線WL與複數個絕緣層OL逐個交替堆疊之堆疊式主體LM。另外，在最下部字線WL下面形成選擇閘極線SGS，同時其間插置有絕緣層OL。
然而，在絕緣層NL保留之區域中，不形成字線WL及諸如此類，且形成其中複數個絕緣層NL與複數個絕緣層OL交替堆疊之絕緣部分NR。
如上文所闡述，由中間犧牲層SCN形成中間源極線BSL之處理及由絕緣層NL形成字線WL之處理亦稱為替換處理。
在形成字線WL及諸如此類之替換處理中，在透過狹縫ST移除堆疊式主體LMs之絕緣層NL之後，可在用導電材料填充間隙層GP之前在間隙層GP之內壁上形成含有一金屬氧化物(諸如氧化鋁)之一層。在此情形中，在絕緣層OL之上部及下部表面上沿堆疊式主體LM之堆疊方向形成含有一金屬氧化物之層。另外，可將含有一阻障金屬(諸如鈦、氮化鈦、鉭或氮化鉭)之層進一步插置於含有一金屬氧化物之此一層與導電材料(諸如鎢或鉬)之間以抑制鎢、鉬或諸如此類向其他層中擴散。
此處，在圖11Ab及圖11Bb中，在最上部字線WL上面形成一導電層24，同時其間插置有絕緣層OL。藉由形成下文所闡述之隔離層SHE將導電層24圖案化成選擇閘極線SGD。
圖12A至圖12C圖解說明如何形成隔離層SHE。圖12A至圖12C圖解說明記憶區域MR之沿著Y方向之一剖面，其不同於圖11Aa、圖11Ab及諸如此類中所展示之剖面。
如圖12A中所圖解說明，在目前之處理中，在記憶區域MR中以一預定週期形成複數個柱PL。
如圖12B中所圖解說明，形成穿透絕緣層52及變成選擇閘極線SGD之導電層24且在堆疊式主體LM中實質上沿X方向延伸之一凹槽TR。此處，由於實施例之半導體記憶裝置1包含僅一個選擇閘極線SGD，因此凹槽TR穿透對應於最上部層之導電層24且到達緊接在導電層24下面之絕緣層OL。
另外，在圖12B中所圖解說明之實例中，緊接在以一預定週期配置之複數個柱PL中之一個柱PL上面形成凹槽TR。此乃因柱PL亦可配置於形成隔離層SHE之位置處，使得在形成複數個柱PL時維持配置柱PL之預定週期。
在此情形中，柱PL之上部結構因凹槽TR而消失，且在此一柱PL中不形成一有效記憶單元MC。因此，形成凹槽TR之柱PL變成對半導體記憶裝置1之功能沒有幫助之一虛設柱PLd。
如圖12C中所圖解說明，用一絕緣層59 (諸如一個氧化矽層)填充凹槽TR。因此，形成隔離層SHE，使得字線WL上面之導電層24被圖案化成選擇閘極線SGD。
接下來，圖13至圖14C圖解說明如何形成接點CC。圖13係包含記憶區域MR及階梯狀區域SR之沿著X方向之一剖面圖，且對應於圖2A。圖14A至圖14C係階梯狀部分SP沿著X方向之部分放大剖面圖。
如圖13中所圖解說明，形成穿透絕緣層52及51且到達構成階梯狀部分SP之各別階梯之字線WL以及選擇閘極線SGD及SGS之複數個接點孔HLc。另外，形成穿透絕緣層52且到達構成階梯狀部分SPf之最上部階梯之選擇閘極線SGD之一接點孔HLc。
舉例而言，共同形成複數個接點孔HLc。然而，接點孔HLc具有不同深度。因此，如上文所闡述，在階梯狀部分SP及SPf中提前形成覆蓋階梯狀部分SP及SPf之一絕緣層，諸如一個氮化矽層。下文中，如圖14A至圖14C中所圖解說明，在使用絕緣層作為一停止層時形成複數個接點孔HLc。
如圖14A中所圖解說明，舉例而言，階梯狀部分SP之每一階梯之字線WL之上部表面及側表面由充當一第七絕緣層之一停止層STP覆蓋，同時其間插置有一絕緣層51a，諸如一個氧化矽層。在階梯狀部分SP上形成上文所闡述之絕緣層51，同時其間插置有絕緣層51a及停止層STP。
然而，停止層STP經安置以便避開形成上文所闡述之狹縫ST之位置，且不與狹縫ST接觸。因此，在用例如字線WL替換時，甚至防止用一導電層替換係一個氮化矽層或諸如此類之停止層STP。
當在階梯狀部分SP中形成複數個接點孔HLc時，可使用相對於係一個氮化矽層或諸如此類之停止層STP具有一選擇性之一蝕刻條件，以使得能夠選擇性移除係氧化矽層或諸如此類之絕緣層52及51。因此，當複數個接點孔HLc之底部表面在不同深度處到達停止層STP時，接點孔HLc之蝕刻可暫時停止。
如圖14B中所圖解說明，然後執行針對停止層STP之蝕刻。因此，複數個接點孔HLc之下部端部分在不同深度位置處穿透停止層STP且到達停止層STP下面之絕緣層51a。
如圖14C中所圖解說明，此後，藉由使用相對於字線WL (諸如一鎢層或諸如此類)具有一選擇性之一蝕刻條件致使每一接點孔HLc之底部表面到達對應字線WL以使得能夠選擇性移除絕緣層51a。
因此，舉例而言，可能形成具有不同到達深度同時抑制穿透待連接之字線WL之複數個接點孔HLc。然而，圖14B中移除停止層STP之處理及圖14C中移除絕緣層51a之處理可共同執行。在此情形中，舉例而言，可使用相對於字線WL具有一選擇性之一蝕刻條件以使得能夠移除停止層STP及絕緣層51a兩者。
此後，形成覆蓋接點孔HLc之側壁之絕緣層56 (參見圖2A)，且導電層22 (參見圖2A)填充絕緣層56之另一內側。因此，形成連接至複數個字線WL以及選擇閘極線SGD及SGS之複數個接點CC。
在於階梯狀部分SP及SPf中形成接點CC之後或在形成接點CC之前，在貫穿接點區域TP中形成貫穿接點C4。亦即，移除接點孔C4s中之犧牲層23s及接點孔C4s之底部表面上之絕緣層57，且導電層23 (參見圖2B)填充接點孔C4s之側壁上之絕緣層57之內側。因此，形成經由絕緣層50中之下部層佈線D2連接至周邊電路CUA之貫穿接點C4。
另外，在形成貫穿接點C4之前的一時間或在形成貫穿接點C4時在狹縫ST之側壁上形成絕緣層55，且用導電層21填充絕緣層55之內側以形成將成為源極線接點之板接點LI。然而，絕緣層55及諸如此類可在不形成導電層21之情況下填充狹縫ST，且可形成不具有作為源極線接點之一功能之一板部件。
另外，在絕緣層52上形成絕緣層53，且形成穿透絕緣層53並且連接至板接點LI、貫穿接點C4及接點CC中之每一者之插塞V0。另外，形成穿透絕緣層53及52且連接至柱PL之插塞CH。此外，在絕緣層53上形成絕緣層54，且形成分別連接至插塞V0及CH之上部層佈線MX、位元線BL及諸如此類。
舉例而言，可藉由使用一雙鑲嵌方法或諸如此類共同形成插塞V0及CH、上部層佈線MX、位元線BL及諸如此類。
如上文所闡述製造實施例之半導體記憶裝置1。
在製造一半導體記憶裝置(諸如三維非揮發性記憶體)之一製程中，其中堆疊有導電層與絕緣層之一堆疊式主體可藉由用導電層替換堆疊式主體中之犧牲層來形成。在此情形中，為了在替換期間支撐包含複數個間隙層之易碎堆疊式主體，舉例而言，可在階梯狀區域或諸如此類中配置柱狀部分。舉例而言，該柱狀部分具有其中一絕緣層(諸如一個氧化矽層)填充穿透堆疊式主體之一孔之一結構。
然而，在其中柱狀部分係由一絕緣層或諸如此類形成之一情形中，柱狀部分中所包含之絕緣層可由於一後續製造製程中之熱處理而收縮。另外，由於複數個柱狀部分之收縮，與其他區域(諸如記憶區域)相比，此等柱狀部分配置於其中之整個階梯狀區域或諸如此類可沿堆疊式主體之一堆疊方向下沉。亦即，在製造中段半導體記憶裝置之上部表面具有不平坦性。由於柱狀部分之收縮導致之下沉在由單一絕緣層厚覆蓋之階梯狀區域或諸如此類中比在具有一堆疊式結構之一貫穿接點區域或諸如此類中更明顯。
當發生此下沉時，舉例而言，在某些情形中在使用一微影技術或諸如此類之處理中，下沉的區域不被聚焦且不執行恰當曝光。另外，舉例而言，在藉由自堆疊式主體之上部表面對填充一孔、一凹槽或諸如此類之一金屬材料進行拋光而進行之移除處理中，可在已發生下沉之一區域中產生金屬材料之一拋光殘留物。
根據實施例之半導體記憶裝置1，柱狀部分HR包含在堆疊式主體LM中沿堆疊式主體LM之堆疊方向延伸之虛設層CRd、覆蓋虛設層CRd之側壁之虛設層CNd、覆蓋虛設層CNd之側壁之虛設層TNd，及覆蓋虛設層TNd之側壁之虛設層BKd，而未插置有對應於電荷累積層CT之一層。
如上文所闡述，係一半導體層之虛設層CNd具有比例如一絕緣層(諸如一個氧化矽層)高之一楊氏模數，且具有堅硬及幾乎不會熱收縮之性質。由於柱狀部分HR包含虛設層CNd，因此可抑制柱狀部分HR之熱收縮，且可抑制其中配置有柱狀部分HR之階梯狀區域SR或諸如此類相對於其他區域下沉。
此外，舉例而言，甚至在具有一高楊氏模數之一半導體層中，當半導體層之體積增大時，可因熱處理而發生聚合。因虛設層CRd經安置作為柱狀部分HR之芯材料且由薄虛設層CNd覆蓋，因此可能抑制虛設層CNd聚合且進一步抑制階梯狀區域SR下沉。
另外，當形成狹縫ST時，狹縫ST與其附近之柱狀部分HR可能由於位置位移、狹縫ST之一寬度擴大或諸如此類而變得彼此接觸。在其中柱狀部分HR中包含對應於電荷累積層CT之一個氮化矽層或諸如此類之一情形中，柱狀部分HR之與狹縫ST接觸之氮化矽層可在狹縫ST中暴露，且因此，存在在用字線WL替換絕緣層NL時，柱狀部分HR內側之氮化矽層之一部分或全部經由經暴露部分被一導電層替換之一可能性。因此，在柱狀部分HR內側跨越複數個字線WL之一位置處形成一導電層，且因此，存在複數個字線WL之間的一耐受電壓不充分之一可能性。
利用其中柱狀部分HR不包含對應於電荷累積層CT之一層之組態，甚至在其中柱狀部分HR變得與狹縫ST接觸之一情形中，可能抑制字線WL之間的耐受電壓變得不充分且抑制對半導體記憶裝置1之電特性之一影響。
另外，在其中狹縫ST及柱狀部分HR變得彼此接觸且柱狀部分HR之虛設層CNd在狹縫ST中暴露之一情形中，虛設層CNd之經暴露表面可因後續處理而氧化，且在用字線WL進行替換處理之後在狹縫ST之側壁上形成絕緣層55。因此，舉例而言，在狹縫ST中暴露之虛設層CNd與隨後填充狹縫ST之導電層21之間的電傳導被抑制。
如上文所闡述，在實施例之半導體記憶裝置1中，可使支撐堆疊式主體LM之柱狀部分HR之結構最佳化。
(第一經修改實例) 接下來，將參考圖15A至圖17闡述根據實施例之一第一經修改實例之一半導體記憶裝置2。第一經修改實例之半導體記憶裝置2與上文所闡述之實施例之不同之處在於除上文所闡述之一柱狀部分HR之外，亦設置具有與柱PL之層結構相同之層結構之一柱狀部分HRm。下文中，將相同參考符號賦予與上文所闡述之實施例之組件相同之組件，且可省略其一說明。
圖15A至圖15C係圖解說明根據實施例之第一經修改實例之半導體記憶裝置2之一階梯狀部分SP2之一組態之一實例的剖面圖。圖15A係沿著Y方向之包含一階梯狀區域SR2之一剖面圖。圖15B係圖解說明安置於階梯狀區域SR2中之一柱狀部分HR之一剖面之一部分放大圖。圖15C係圖解說明安置於階梯狀區域SR2中之柱狀部分HRm之一剖面之一部分放大圖。
如圖15A中所圖解說明，具有不同層結構之兩種類型之柱狀部分HR及HRm分散地配置於半導體記憶裝置2之階梯狀區域SR2中。
柱狀部分HR至少在沿Y方向毗鄰於板接點LI之位置處沿X方向沿著一板接點LI並排配置。柱狀部分HR可分散地配置於整個階梯狀區域SR中，除了毗鄰於一接點CC之位置。
如圖15B中所圖解說明，柱狀部分HR具有與上文闡述之實施例之半導體記憶裝置1中所包含之柱狀部分HR之組態相同之組態。亦即，圖15B與上文所闡述之實施例之圖2E相同。
充當第三柱之柱狀部分HRm在一堆疊式主體LM中沿堆疊式主體LM之一堆疊方向延伸，且至少配置於毗鄰於接點CC之位置處以便在自堆疊式主體LM之堆疊方向觀看時環繞接點CC。柱狀部分HRm可分散地配置於整個階梯狀區域SR中，除了毗鄰於板接點LI之位置。
如圖15C中所圖解說明，舉例而言，柱狀部分HRm具有與柱PL之層結構相同之層結構。亦即，柱狀部分HRm包含虛設層CRd、CNd、MEd及CPd。
充當一第二絕緣層之虛設層CRd係對應於柱PL之一芯層CR之一組件，並且係穿透一絕緣層51、堆疊式主體LM、一上部源極線DSL及一中間絕緣層SCO且到達一下部源極線DSLa之一個氧化矽層(第一氧化物層)或諸如此類。
虛設層CNd係對應於柱PL之一通道層CN之一組件，且係覆蓋虛設層CRd之側壁及底部表面之一半導體層，諸如一多晶矽層或一非晶矽層。
虛設層MEd係對應於柱PL之一記憶層ME之一組件，且覆蓋虛設層CNd之側壁及底部表面。虛設層MEd亦在對應於中間絕緣層SCO之一高度位置處覆蓋虛設層CNd之側壁。
虛設層MEd具有其中充當一第四絕緣層之一虛設層BKd、充當一第五絕緣層之一虛設層CTd及充當一第三絕緣層之一虛設層TNd (其分別對應於柱PL之一阻擋絕緣層BK、一電荷累積層CT及一穿隧絕緣層TN)以此次序自柱狀部分HRm之外周邊側堆疊之一堆疊式結構。舉例而言，虛設層TNd及BKd係氧化矽層(第二及第三氧化物層)或諸如此類，且舉例而言，虛設層CTd係一個氮化矽層(第一氮化物層)或諸如此類。
一虛設層CPd係對應於柱PL之一頂蓋層CP之一組件，且係安置於一絕緣層52中柱狀部分HRm之上部端部分處之一半導體層，諸如一多晶矽層或一非晶矽層。然而，柱狀部分HRm不必包含虛設層CPd。
如上文所闡述，柱狀部分HRm與柱狀部分HR之不同之處在於，柱狀部分HRm包含對應於電荷累積層CT之虛設層CTd。
接下來，圖16中圖解說明階梯狀區域SR2中之各別組件之配置。圖16係包含根據實施例之第一經修改實例之半導體記憶裝置2之階梯狀區域SR2之一俯視圖。然而，在圖16中，省略了某些組件，諸如絕緣層51至54、插塞V0及CH、一位元線BL及一上部層佈線MX。
如圖16中所圖解說明，舉例而言，柱狀部分HRm在沿著一XY平面之一方向上之剖面面積與柱狀部分HR在沿著XY平面之方向上之剖面面積大約相同。複數個柱狀部分HR及HRm作為整體以一預定週期配置於階梯狀區域SR2中同時避免干擾接點CC。
在圖16之實例中，柱狀部分HRm經配置以便環繞連接至字線WL以及選擇閘極線SGD及SGS之接點CC。另外，柱狀部分HR經配置以便在與柱狀部分HRm相比更向外之位置處環繞接點CC。亦即，柱狀部分HR分散地配置於整個階梯狀區域SR2中，除了毗鄰於接點CC之位置。
然而，如上文所闡述，柱狀部分HR可沿著板接點LI排他地配置於毗鄰於板接點LI之位置處，且柱狀部分HRm可分散地配置於整個階梯狀區域SR2中除毗鄰於板接點LI之位置之外的位置處。
並且，注意，在一貫穿接點區域TP及虛設階梯狀部分中在堆疊式主體LM沿X方向及Y方向之兩個端部分處，柱狀部分HR及HRm可配置於此等區域中只要柱狀部分HR至少配置於板接點LI附近即可。然而，在貫穿接點區域TP及虛設階梯狀部分中在堆疊式主體LM之端部分處僅分散地配置柱狀部分HR而不配置柱狀部分HRm係更方便的。
可例如藉由與柱PL一起共同形成柱狀部分HRm而獲得如上文所闡述之第一經修改實例之半導體記憶裝置2之組態。
當在階梯狀部分SP2中形成一接點孔HLc時，接點孔HLc可變得與接點孔HLc附近之柱狀部分HRm接觸。存在導致接點孔HLc與柱狀部分HRm之間的接觸之數個可能原因，如下文所闡述。
該等原因中之一個係接點孔HLc (在形成接點CC時)或一孔HL (參見圖5A) (在形成柱狀部分HRm時)中之至少一者例如由於電漿中之離子之傾斜入射而相對於一基板SB傾斜。舉例而言，另一原因係在用字線WL進行替換時在一堆疊式主體LMg中發生扭曲，因此所形成之柱狀部分HRm係傾斜的。
又一原因係在形成接點CC時接點孔HLc係在導致相對於柱狀部分HRm發生位置位移之一狀態中形成。
圖17圖解說明其中接點孔HLc與柱狀部分HRm彼此接觸之一實例。
圖17係圖解說明如何在根據實施例之第一經修改實例之半導體記憶裝置2之階梯狀部分SP2中形成接點孔HLc的沿著X方向之一剖面圖。在圖17中所圖解說明之實例中，由於接點孔HLc係傾斜的，因此接點孔HLc之下部端部分與柱狀部分HRm接觸。
在圖17之實例中，柱狀部分HRm在虛設層CRd中具有一空腔NST。此一空腔NST可因在例如用充當柱狀部分HR及HRm之一芯材料之虛設層CRd填充孔HL時產生一未填充部分而形成。
如上文所闡述，在其中柱狀部分HRm在虛設層CRd中具有空腔NST之一情形中，若在形成接點孔HLc時蝕刻繼續進行至柱狀部分HRm之內側且到達空腔NST，則存在在用一導電層22填充接點孔HLc時空腔NST亦被導電層22填充之一可能性。
然而，在形成接點孔HLc時，如上文所闡述，在最初相對於形成於階梯狀部分SP2上之充當一第二氮化物層之停止層STP做出一選擇性之同時蝕刻充當一第四氧化物層之絕緣層51使得接點孔HLc之下部端部分保持在停止層STP上。
因此，儘管柱狀部分HRm之最外周邊部分中之虛設層BKd之與接點孔HLc接觸之一部分可能被蝕除，但虛設層BKd內側之虛設層CTd用作一蝕刻停止層且抑制蝕刻進一步進行至柱狀部分HRm中。
此後，當移除字線WL上面之停止層STP時，亦可移除柱狀部分HRm中之虛設層CTd，但彼時，虛設層CTd內側之虛設層TNd用作一停止層。另外，當移除字線WL之上部表面上之絕緣層51a時，舉例而言，即使移除了柱狀部分HRm中之虛設層TNd，位於柱狀部分HRm更內側之虛設層CNd用作一停止層。
根據第一經修改實例之半導體記憶裝置2，具有與柱PL之層結構相同之層結構之柱狀部分HRm安置成比柱狀部分HR更接近於接點CC，且含有與柱狀部分HRm之虛設層CTd之材料類型相同之材料之停止層STP安置於處理成一階梯形狀之複數個字線WL以及選擇閘極線SGD及SGS上面。
因此，甚至在其中接點孔HLc與柱狀部分HRm變得彼此接觸之一情形中，蝕刻被虛設層CTd停止，且可能抑制接點CC之導電層22填充虛設層CRd中之空腔NST。因此，舉例而言，接點CC與柱狀部分HRm之間的傳導或接點CC與另一字線WL之間經由柱狀部分HRm之傳導被抑制。
甚至在其中不在階梯狀部分SP2中之處理成一階梯形狀之複數個字線WL以及選擇閘極線SGD及SGS上面設置停止層STP之一情形中，含有不同於絕緣層51之一材料之虛設層CTd安置於柱狀部分HRm中，使得虛設層CTd可用作對抗在形成接點孔HLc時朝向柱狀部分HRm內側之蝕刻之一停止層。
根據第一經修改實例之半導體記憶裝置2，獲得與上文所闡述之實施例之效果類似之其他效果。
(第二經修改實例) 上文所闡述之第一經修改實例之柱狀部分HRm可與替代上文所闡述之柱狀部分HR之作為單一絕緣層之一柱狀部分組合地使用。在此情形中，可根據階梯狀區域SR2中之下沉程度或諸如此類適當地調整作為單一絕緣層之柱狀部分與上文所闡述之柱狀部分HRm之間的一比率。亦即，當階梯狀區域SR2中之柱狀部分HRm之比例增大時，階梯狀區域SR2之下沉及諸如此類可被進一步抑制。
另外，在其中組合地使用作為單一絕緣層之柱狀部分與上文所闡述之柱狀部分HRm之一情形中，如下文所闡述，可藉由使用直徑相對於作為單一絕緣層之柱狀部分增大之柱狀部分HRm而簡化半導體記憶裝置之製造製程。
下文中，將參考圖18至圖20C闡述實施例之第二經修改實例之一半導體記憶裝置3。第二經修改實例之半導體記憶裝置3與上文闡述之第一經修改實例之半導體記憶裝置之不同之處在於半導體記憶裝置3包含作為單一絕緣層之一柱狀部分HRk。下文中，將相同參考符號賦予與上文所闡述之第一經修改實例之組件相同之組件，且可省略其一說明。
圖18係圖解說明根據實施例之第二經修改實例之半導體記憶裝置3之一階梯狀部分SP3之一組態之一實例的沿著Y方向之一剖面圖。
如圖18中所圖解說明，半導體記憶裝置3在一階梯狀區域SR3中包含具有不同大小及層結構之兩種類型之柱狀部分HRg及HRk。複數個柱狀部分HRg及HRk作為一整體以一預定週期配置於階梯狀區域SR3中同時避免干擾一板接點LI及一接點CC。
充當一第三柱之柱狀部分HRg具有與上文闡述之第一經修改實例之半導體記憶裝置2中所包含之柱狀部分HRm之組態相同之組態。然而，柱狀部分HRg在沿著一XY平面之一方向上之剖面面積大於(舉例而言)柱狀部分HRm在沿著XY平面之方向上之剖面面積。
更具體而言，柱狀部分HRg包含在一絕緣層51及一堆疊式主體LM中沿一堆疊方向延伸之充當一第一氧化物層之一虛設層CRd。另外，柱狀部分HRg包含覆蓋虛設層CRd之側壁之一虛設層CNd，其係一半導體層或諸如此類。另外，柱狀部分HRg包含覆蓋虛設層CNd之側壁之一虛設層MEd。
虛設層MEd包含充當一第二氧化物層之一虛設層TNd、覆蓋虛設層TNd之側壁之充當一第一氮化物層之一虛設層CTd，及覆蓋虛設層CTd之側壁之充當一第三氧化物層之一虛設層BKd。
另外，柱狀部分HRg可包含係一半導體層或諸如此類之一虛設層CPd。
柱狀部分HRg至少配置於毗鄰於接點CC之位置處以便在自堆疊式主體LM之堆疊方向觀看時環繞接點CC。此時，為了抑制階梯狀區域SR3下沉，使柱狀部分HRg分散地配置於整個階梯狀區域SR3中除了毗鄰於板接點LI之位置係較佳的。
舉例而言，充當一第二柱之柱狀部分HRk包含單一虛設層BKd。虛設層BKd係對應於一柱PL之一阻擋絕緣層BK之一層，且舉例而言，係一個氧化矽層或諸如此類。
柱狀部分HRk在沿著XY平面之方向上之剖面面積(舉例而言)小於柱狀部分HRg在沿著XY平面之方向上之剖面面積，且等於或小於上文所闡述之第一經修改實例之半導體記憶裝置2中所包含之柱狀部分HR之剖面面積。
柱狀部分HRk至少在沿Y方向毗鄰於板接點LI之位置處沿X方向沿著板接點LI並排配置。此時，如上文所闡述，為了抑制階梯狀區域SR3下沉，將其中配置有容易熱收縮之柱狀部分HRk之位置限制於板接點LI附近儘可能小之一區域係較佳的。
注意，在第二經修改實例之半導體記憶裝置3中，柱狀部分HRg及HRk亦可在一貫穿接點區域TP及虛設階梯狀部分中在堆疊式主體LM之端部分處以一預定比率配置。
圖19A至圖20C係按順序圖解說明用於製造根據實施例之第二經修改實例之半導體記憶裝置3之一方法之一程序之一部分的視圖。圖19A至圖20C圖解說明沿著Y方向之包含階梯狀區域SR3之一剖面，且對應於上文闡述之圖18之剖面。下文中，將主要闡述形成柱狀部分HRg及HRk之一方法之一實例。
如圖19A中所圖解說明，形成穿透絕緣層52及51、一堆疊式主體LMs、一上部源極線DSLb及一中間絕緣層SCO且到達一下部源極線DSLa之複數個孔HLg及HLk。一孔HLg形成為具有比孔HLk之直徑大之一直徑。
如圖19B中所圖解說明，在複數個孔HLg及HLk中形成虛設層BKd。此時，舉例而言，在形成具有與柱PL中之阻擋絕緣層BK之厚度大致相同之一厚度之虛設層BKd之後，進一步繼續形成虛設層BKd。以此方式，由於孔HLg與HLk之間的一大小差異，虛設層BKd覆蓋孔HLg之側壁及底部表面且實質上完全填充孔HLk。以此方式形成柱狀部分HRk。亦在絕緣層52之上部表面上形成虛設層BKd。
如圖19C中所圖解說明，虛設層CTd及虛設層TNd以此次序堆疊於孔HLg中之虛設層BKd之內側上以形成虛設層MEd，進一步形成虛設層CNd，且用虛設層CRd填充虛設層CNd之內側。亦在絕緣層52之上部表面上形成包含先前形成之虛設層BKd之虛設層MEd。另外，亦在絕緣層52之上部表面上形成虛設層CNd，同時其間插置有虛設層MEd，且虛設層CRd進一步覆蓋虛設層CNd。
此時，由於柱狀部分HRk已填充有虛設層BKd，因此不在柱狀部分HRk之孔HLk中形成虛設層CTd、TNd、CNd及CRd。
如圖20A中所圖解說明，對絕緣層52之上部表面上及孔HLg中之虛設層CRd進行回蝕以在孔HLg之上部端部分處形成一凹部。虛設層CNd在絕緣層52之上部表面上暴露。虛設層CRd亦自柱狀部分HRk之上部表面移除。
如圖20B中所圖解說明，對絕緣層52之上部表面上及孔HLg中之虛設層CNd進行回蝕以使孔HLg之上部端部分之凹部擴大。虛設層MEd在絕緣層52之上部表面上暴露。虛設層CNd亦自柱狀部分HRk之上部表面移除。
另外，對絕緣層52之上部表面上及孔HLg中之虛設層MEd進行回蝕以使孔HLg之上部端部分之凹部進一步擴大。因此，虛設層MEd亦自絕緣層52之上部表面移除以暴露柱狀部分HRk之上部表面。
如圖20C中所圖解說明，用虛設層CPd填充孔HLg之上部端部分之凹部，且對虛設層CPd之上部端部分與絕緣層52一起進行回蝕。以此方式形成柱狀部分HRg。並且，在以上處理中，不在柱狀部分HRk之上部端部分處形成虛設層CPd。此後，另外堆疊經回蝕絕緣層52以覆蓋柱狀部分HRg及HRk之上部表面。
以此方式形成第二經修改實例之柱狀部分HRg及HRk。
如上文所闡述，柱狀部分HRg具有比柱狀部分HRk之直徑大之一直徑，使得可共同形成柱狀部分HRg及HRk。因此，可在階梯狀區域SR3或諸如此類中以一預定週期密集地形成具有不同層結構之柱狀部分HRg及HRk作為一整體。
另外，在圖19A至圖19C中所圖解說明之處理中，當形成柱PL之阻擋絕緣層BK時，可並行執行在孔HLg及HLk中形成虛設層BKd之處理之一部分。在於記憶孔MH中形成具有一所要厚度之阻擋絕緣層BK之後，用一遮罩層或諸如此類保護記憶孔MH，且如上文所闡述，繼續在孔HLg及HLk中形成虛設層BKd之處理直至孔HLk實質上完全填滿為止。
此外，甚至在形成虛設層BKd之後，可並行執行在柱PL中形成電荷累積層CT、穿隧絕緣層TN、通道層CN、芯層CR、頂蓋層CP之處理與在柱狀部分HRg中形成虛設層CTd、TNd、CNd、CRd及CPd之處理。然而，如在上文所闡述之實施例中，柱狀部分HRg不必包含虛設層CPd，且可跳過圖20A至圖20C針對柱狀部分HRg及HRk之處理。
舉例而言，用於製造半導體記憶裝置3之其他方法類似於用於製造上文所闡述之實施例之半導體記憶裝置1之方法。
在以上實例中，將柱狀部分HRg與HRk之大小製成不同的，且共同形成柱狀部分HRg與HRk。然而，此等柱狀部分可藉由將作為單一絕緣層之一柱狀部分之大小與具有與柱PL之層結構相同之層結構之一柱狀部分之大小製成實質上彼此相同來單獨形成。
如上文所闡述，如在第一及第二經修改實例中，各自包含沿堆疊式主體LM之堆疊方向延伸之一個氧化物層及在氧化物層中之一預定位置處沿堆疊式主體LM之堆疊方向延伸之一個氮化物層之柱狀部分HRm及HRg至少配置於接點CC附近，使得可能抑制堆疊式主體LM下沉同時允許柱狀部分HRm及HRg與接點CC接觸。
另外，如在第一及第二經修改實例中，各自包含一或多個氧化物層之柱狀部分HR及HRk至少配置於板接點LI附近，不包含對應於柱PL之電荷累積層CT之一個氮化物層，使得可能允許柱狀部分HR及HRk與板接點LI接觸。
(其他經修改實例) 在上文所闡述之實施例以及第一及第二經修改實例中，階梯狀部分SP及SP2及諸如此類安置於堆疊式主體LM之中心部分中同時由記憶區域MR夾持。然而，舉例而言，接點CC可安置於堆疊式主體LM沿X方向之一側或兩側上之一階梯狀部分中以具有引出字線WL或諸如此類之一功能。並且，在此情形中，可應用上文所闡述之實施例以及第一及第二經修改實例之柱狀部分HR、HRm、HRg及HRk及諸如此類之組態。
在上文所闡述之實施例以及第一及第二經修改實例中，柱PL連接至通道層CN之側表面上之源極線SL，但不限於此。舉例而言，柱可藉由移除柱之底部表面上之記憶層而連接至通道層之下部端部分處之源極線。
另外，在上文所闡述之實施例以及第一及第二經修改實例中，絕緣層NL與OL係交替堆疊以形成堆疊式主體LMs。然而，堆疊式主體LMs可形成於複數個層次中，且在此情形中，可每當形成一個層次之堆疊式主體LMs時分階段形成柱PL、柱狀部分HR、HRm、HRg及HRk、階梯狀部分SP及SP2及諸如此類。因此，所堆疊字線WL之數目可進一步增加。
在上文所闡述之實施例以及第一及第二經修改實例中，周邊電路CUA安置於堆疊式主體LM下面。然而，周邊電路CUA可安置於堆疊式主體LM上面或與堆疊式主體LM相同之階層中。
在其中周邊電路CUA安置於堆疊式主體LM上面之一情形中，舉例而言，周邊電路CUA可形成於與上面形成堆疊式主體LM之基板不同之一半導體基板上，且上面形成周邊電路CUA之半導體基板可接合至堆疊式主體LM之上部表面。
在其中周邊電路CUA安置於與堆疊式主體LM相同之階層中之一情形中，堆疊式主體LM可形成於上面形成周邊電路CUA之半導體基板上。利用此組態，可形成一多晶矽層或諸如此類作為半導體基板上之源極線，或可使雜質擴散至半導體基板之表面層中，使得半導體基板之一部分可用作源極線。在此情形中，半導體記憶裝置不必包含貫穿接點區域TP。
雖然已闡述特定實施例，但此等實施例已僅以實例方式呈現，且並不意欲限制本發明之範疇。實際上，本文中所闡述之新穎實施例可以各種其他形式來體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效內容涵蓋如將歸屬於本發明之範疇及精神內之此類形式或修改。 相關申請案之交叉參考
本申請案基於並主張於2021年12月17日提出申請之第2021-205073號日本專利申請案之優先權權益；該日本專利申請案之全部內容以引用之方式併入本文中。
1:半導體記憶裝置 2:半導體記憶裝置 3:半導體記憶裝置 21:導電層 22:導電層 23:導電層 23s:犧牲層 24:導電層 49:絕緣層 50:絕緣層 51:絕緣層 51a:絕緣層 52:絕緣層/下伏絕緣層/經回蝕絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 55p:絕緣層 56:絕緣層 57:絕緣層 58:絕緣層 59:絕緣層 BK:阻擋絕緣層 BKd:虛設層 BL:位元線 BLK:區塊區域 BR:板部分 BRs:狹縫 BSL:中間源極線 C4:貫穿接點 C4s:接點孔 CC:接點 CH:插塞 CN:通道層/下伏通道層 CNd:虛設層/薄虛設層 CP:頂蓋層 CPd:虛設層 CR:芯層 CRd:虛設層 CT:電荷累積層 CTd:虛設層 CUA:周邊電路 D2:下部層佈線 DN:凹部 DNr:凹部 DSLa:下部源極線 DSLb:上部源極線 GP:間隙層 GPs:間隙層 HL:孔 HLc:接點孔 HLg:孔 HLk:孔 HR:柱狀部分 HRg:柱狀部分 HRk:柱狀部分 HRm:柱狀部分 LI:板接點 LM:堆疊式主體 LMg:堆疊式主體/易碎堆疊式主體 LMs:堆疊式主體 MC:記憶單元/有效記憶單元 ME:記憶層/下伏記憶層 MEd:虛設層 MH:記憶孔 MR:記憶區域 MX:上部層佈線 NL:絕緣層/最上部絕緣層 NR:絕緣部分 NST:空腔 OL:絕緣層/剩餘絕緣層 OP:開口 PL:柱 PLd:虛設柱 SB:基板/下部基板 SCN:中間犧牲層 SCO:中間絕緣層 SGD:選擇閘極線 SGS:選擇閘極線 SHE:隔離層 SL:源極線 SP:階梯狀部分 SP2:階梯狀部分 SP3:階梯狀部分 SPf:階梯狀部分/陡峭虛設階梯狀部分 SPs:階梯狀部分/陡峭虛設階梯狀部分 SR:階梯狀區域 SR2:階梯狀區域 SR3:階梯狀區域 ST:狹縫 STD:選擇閘極 STP:停止層 STS:選擇閘極 TBd:虛設層 TN:穿隧絕緣層 TNd:虛設層 TP:貫穿接點區域 TR:電晶體/凹槽 V0:插塞 WL:字線/最上部字線/最下部字線/第二字線/所堆疊字線
圖1A及圖1B係圖解說明根據一實施例之一半導體記憶裝置之一示意性組態實例之視圖； 圖2A至圖2E係圖解說明根據實施例之半導體記憶裝置之一組態之一實例之剖面圖； 圖3係包含根據實施例之半導體記憶裝置之一階梯狀區域之一俯視圖； 圖4A至圖4C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之一方法之一程序之一部分的視圖； 圖5A至圖5C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖6A至圖6C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖7Aa至圖7Bc係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖8Aa至圖8Bc係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖9A至圖9C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖10A至圖10C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖11Aa至圖11Bb係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖12A至圖12C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖13係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的一視圖； 圖14A至圖14C係按順序圖解說明用於製造根據實施例之半導體記憶裝置之方法之程序之一部分的視圖； 圖15A至圖15C係圖解說明根據實施例之一第一經修改實例之一半導體記憶裝置之一階梯狀部分之一組態之一實例的剖面圖； 圖16係包含根據實施例之第一經修改實例之半導體記憶裝置之階梯狀區域之一俯視圖； 圖17係圖解說明如何在根據實施例之第一經修改實例之半導體記憶裝置之階梯狀部分中形成一接點孔的沿一X方向之一剖面圖； 圖18係圖解說明根據實施例之一第二經修改實例之一半導體記憶裝置之一階梯狀部分之一組態之一實例的沿一Y方向之一剖面圖； 圖19A至圖19C係按順序圖解說明用於製造根據實施例之第二經修改實例之半導體記憶裝置之一方法之一程序之一部分的視圖；及 圖20A至圖20C係按順序圖解說明用於製造根據實施例之第二經修改實例之半導體記憶裝置之方法之程序之一部分的視圖。
1:半導體記憶裝置
22:導電層
50:絕緣層
51:絕緣層
52:絕緣層
53:絕緣層
54:絕緣層
56:絕緣層
BL:位元線
BSL:中間源極線
CC:接點
CH:插塞
CN:通道層
CNd:虛設層/薄虛設層
CP:頂蓋層
CPd:虛設層
CR:芯層
CRd:虛設層
DSLa:下部源極線
DSLb:上部源極線
HR:柱狀部分
LM:堆疊式主體
MC:記憶單元/有效記憶單元
ME:記憶層
MR:記憶區域
MX:上部層佈線
OL:絕緣層
PL:柱
SCO:中間絕緣層
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
SP:階梯狀部分
SPf:階梯狀部分/陡峭虛設階梯狀部分
SR:階梯狀區域
STD:選擇閘極
STS:選擇閘極
TBd:虛設層
V0:插塞
WL:字線/最上部字線/最下部字線

Claims (13)

  1. 一種半導體記憶裝置，其包括：一堆疊式主體，其包含逐個交替堆疊之複數個導電層及複數個第一絕緣層且包含一階梯狀部分，在該階梯狀部分中，該複數個導電層被處理成一階梯形狀；一第一柱，其沿該堆疊式主體之一堆疊方向在於與該堆疊方向相交之一第一方向上遠離(away from)該階梯狀部分之該堆疊式主體中延伸且在與該複數個導電層之至少一部分之每一相交點處形成一記憶單元；及複數個第二柱，其在該堆疊式主體中在該階梯狀部分中沿該堆疊方向延伸，其中該第一柱包含：一第二絕緣層，其在該堆疊式主體中沿該堆疊方向延伸，一半導體層，其覆蓋該第二絕緣層之一側壁，一第三絕緣層，其覆蓋該半導體層之一側壁，一第四絕緣層，其覆蓋該第三絕緣層之一側壁，及一電荷累積層，其含有與該等第三及第四絕緣層之絕緣材料種類不同之一種絕緣材料且插置於該等第三與第四絕緣層之間，且該複數個第二柱中之每一者包含：該第二絕緣層，其在該堆疊式主體中沿該堆疊方向延伸，該半導體層，其覆蓋該第二絕緣層之該側壁，該第三絕緣層，其覆蓋該半導體層之該側壁，及該第四絕緣層，其覆蓋該第三絕緣層之該側壁，該等第三與第四絕 緣層之間未插置有該電荷累積層。
  2. 如請求項1之半導體記憶裝置，其中該等第三及第四絕緣層係氧化物層，且該電荷累積層係一個氮化物層。
  3. 如請求項1之半導體記憶裝置，其進一步包括一第一板部件及一第二板部件，其在該堆疊式主體中在沿與該堆疊方向及該第一方向相交之一第二方向彼此遠離之位置處沿該堆疊方向及該第一方向延伸，其中該複數個第二柱分散地配置於該等第一與第二板部件之間。
  4. 如請求項1之半導體記憶裝置，其進一步包括：一接點，其安置於該階梯狀部分中且連接至該複數個導電層中之一者；及複數個第三柱，其在該堆疊式主體中在該階梯狀部分中比該複數個第二柱更接近於該接點之位置處沿該堆疊方向延伸，其中該複數個第三柱中之每一者具有與該第一柱之層結構相同之一層結構。
  5. 如請求項4之半導體記憶裝置，其中在自該堆疊方向觀看時，該複數個第三柱環繞該接點。
  6. 如請求項5之半導體記憶裝置，其進一步包括一第一板部件及一第二板部件，其在該堆疊式主體中在沿與該堆疊方向及該第一方向相交之一第二方向彼此遠離之位置處沿該堆疊方向及該第一方向延伸，其中該複數個第二柱之至少一部分係沿著該等第一及第二板部件配置。
  7. 一種半導體記憶裝置，其包括：一堆疊式主體，其包含逐個交替堆疊之複數個導電層及複數個絕緣層且包含一階梯狀部分，在該階梯狀部分中，該複數個導電層被處理成一階梯形狀；一第一柱，其沿該堆疊式主體之一堆疊方向在於與該堆疊方向相交之一第一方向上遠離該階梯狀部分之該堆疊式主體中延伸且在與該複數個導電層之至少一部分之每一相交點處形成一記憶單元；及複數個第二柱及複數個第三柱，其在該堆疊式主體中在該階梯狀部分中沿該堆疊方向延伸，其中該複數個第三柱中之每一者包含：一個氧化物層，其沿該堆疊方向延伸，及一個氮化物層，其在該氧化物層之一內側之一預定位置處沿該堆疊方向延伸，且該複數個第二柱中之每一者包含：一或多個氧化物層，其沿該堆疊方向延伸，不包含該氮化物層。
  8. 如請求項7之半導體記憶裝置，其中 該複數個第三柱中之每一者包含一第一氧化物層，其在該堆疊式主體中沿該堆疊方向延伸，一半導體層，其覆蓋該第一氧化物層之一側壁，一第二氧化物層，其覆蓋該半導體層之一側壁，一第一氮化物層，其覆蓋該第二氧化物層之一側壁，及一第三氧化物層，其覆蓋該第一氮化物層之一側壁。
  9. 如請求項8之半導體記憶裝置，其中該複數個第二柱中之每一者包含該第一氧化物層，其在該堆疊式主體中沿該堆疊方向延伸，該半導體層，其覆蓋該第一氧化物層之該側壁，該第二氧化物層，其覆蓋該半導體層之該側壁，及該第三氧化物層，其覆蓋該第二氧化物層之該側壁。
  10. 如請求項8之半導體記憶裝置，其進一步包括一第一板部件及一第二板部件，其在該堆疊式主體中在沿與該堆疊方向及該第一方向相交之一第二方向彼此遠離之位置處沿該堆疊方向及該第一方向延伸，其中該複數個第二柱之至少一部分係沿著該等第一及第二板部件配置。
  11. 如請求項8之半導體記憶裝置，其進一步包括一接點，其安置於該階梯狀部分中且連接至該複數個導電層中之一者，其中 該複數個第三柱安置於比該複數個第二柱更接近於該接點之位置處，且在自該堆疊方向觀看時環繞該接點。
  12. 如請求項11之半導體記憶裝置，其中在自該堆疊方向觀看時，該複數個第二柱之至少一部分在比該複數個第三柱之位置距離更遠之位置處環繞該接點。
  13. 如請求項11之半導體記憶裝置，其進一步包括：一第四氧化物層，其覆蓋該階梯狀部分中之處理成該階梯形狀之該複數個導電層之上部側且具有實質上齊平之一上部表面；及一第二氮化物層，其沿著該階梯狀部分中之該複數個導電層之該階梯形狀安置於該複數個導電層與該第四氧化物層之間且與該第四氧化物層一起被該接點穿透。
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