CN116322059A

CN116322059A - 半导体存储器装置

Info

Publication number: CN116322059A
Application number: CN202210831625.7A
Authority: CN
Inventors: 西村贵仁; 西川拓也
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-12-17
Filing date: 2022-07-14
Publication date: 2023-06-23
Also published as: US12232319B2; US20230200069A1; JP2023090215A; TWI864411B; TW202327050A

Abstract

根据一个实施例，一种半导体存储器装置包含：堆叠式主体，其包含逐个交替堆叠的多个导电层及多个第一绝缘层以及阶梯状部分，在所述阶梯状部分中，所述多个导电层被处理成阶梯形状；及多个第二柱，其在所述堆叠式主体中在所述阶梯状部分中延伸，其中所述多个第二柱中的每一者包含：第二绝缘层，其在所述堆叠式主体中沿堆叠方向延伸；半导体层，其覆盖所述第二绝缘层的侧壁；第三绝缘层，其安置成与所述半导体层的侧壁接触且覆盖所述半导体层的所述侧壁；及第四绝缘层，其安置成与所述第三绝缘层的侧壁接触且覆盖所述第三绝缘层的所述侧壁。

Description

半导体存储器装置

相关申请案的交叉参考

本申请案基于并主张于2021年12月17日提出申请的第2021-205073号日本专利申请案的优先权权益；所述日本专利申请案的全部内容以引用的方式并入本文中。

技术领域

本文中所描述的实施例一般来说涉及一种半导体存储器装置。

背景技术

在半导体存储器装置(例如三维非易失性存储器)中，存储器单元三维地布置成其中多个导电层与多个绝缘层交替堆叠的堆叠式主体。然而，堆叠式主体沿堆叠方向部分地下沉，这导致堆叠式主体可能具有不平坦上部表面。

发明内容

一般来说，根据一个实施例，一种半导体存储器装置包含：堆叠式主体，其包含逐个交替堆叠的多个导电层及多个第一绝缘层且包含阶梯状部分，在所述阶梯状部分中，所述多个导电层被处理成阶梯形状；第一柱，其沿所述堆叠式主体的堆叠方向在所述堆叠式主体中沿与所述堆叠方向相交的第一方向延伸远离所述阶梯状部分且在与所述多个导电层的至少一部分的每一相交点处形成存储器单元；及多个第二柱，其在所述堆叠式主体中在所述阶梯状部分中沿所述堆叠方向延伸，其中所述多个第二柱中的每一者包含：第二绝缘层，其在所述堆叠式主体中沿所述堆叠方向延伸；半导体层，其覆盖所述第二绝缘层的侧壁；第三绝缘层，其安置成与所述半导体层的侧壁接触且覆盖所述半导体层的所述侧壁；及第四绝缘层，其安置成与所述第三绝缘层的侧壁接触且覆盖所述第三绝缘层的所述侧壁；且所述第三与第四绝缘层含有同一种材料。

根据实施例，可能抑制所述半导体存储器装置的所述堆叠式主体的下沉。

附图说明

图1A及1B是图解说明根据一实施例的半导体存储器装置的示意性配置实例的视图；

图2A到2E是图解说明根据实施例的半导体存储器装置的配置实例的横截面图；

图3是包含根据实施例的半导体存储器装置的阶梯状区域的俯视图；

图4A到4C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图5A到5C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图6A到6C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图7Aa到7Bc是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图8Aa到8Bc是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图9A到9C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图10A到10C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图11Aa到11Bb是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图12A到12C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图13是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图14A到14C是按顺序图解说明用于制造根据实施例的半导体存储器装置的方法的程序的部分的视图；

图15A到15C是图解说明根据实施例的第一经修改实例的半导体存储器装置的阶梯状部分的配置实例的横截面图；

图16是包含根据实施例的第一经修改实例的半导体存储器装置的阶梯状区域的俯视图；

图17是图解说明如何在根据实施例的第一经修改实例的半导体存储器装置的阶梯状部分中形成接点孔的沿X方向的横截面图；

图18是图解说明根据实施例的第二经修改实例的半导体存储器装置的阶梯状部分的配置实例的沿Y方向的横截面图；

图19A到19C是按顺序图解说明用于制造根据实施例的第二经修改实例的半导体存储器装置的方法的程序的部分的视图；及

图20A到20C是按顺序图解说明用于制造根据实施例的第二经修改实例的半导体存储器装置的方法的程序的部分的视图。

具体实施方式

下文将参考附图详细地解释半导体存储器装置的示范性实施例。本发明不限于以下实施例。另外，以下实施例中的组件包含所属领域的技术人员可容易设想的那些组件或基本上相同的那些组件。

(半导体存储器装置的配置实例)

图1A及1B是图解说明根据一实施例的半导体存储器装置1的示意性配置实例的视图。图1A是沿着X方向的半导体存储器装置1的横截面图，且图1B是图解说明半导体存储器装置1的布局的示意性平面图。然而，在图1A中，考虑到图式的可见性，省略了阴影。在图1A中，省略了一些选择栅极线及上部层布线。

在本说明书中，X方向及Y方向两者是沿着稍后将描述的字线WL的表面的方向，且X方向与Y方向彼此正交。此外，稍后将描述的字线WL的电引出方向可称为第一方向，且第一方向是沿着X方向的方向。与第一方向相交的方向可称为第二方向，且第二方向是沿着Y方向的方向。然而，由于半导体存储器装置1可具有制造变化，因此第一方向与第二方向不必彼此正交。

如图1A及1B中所图解说明，半导体存储器装置1包含衬底SB上的周边电路CUA、存储器区域MR、贯穿接点区域TP及阶梯状区域SR。

举例来说，衬底SB是半导体衬底，例如硅衬底。包含晶体管TR、布线等等的周边电路CUA安置于衬底SB上。周边电路CUA有助于稍后描述的存储器单元的操作。

周边电路CUA由绝缘层50覆盖。源极线SL安置于绝缘层50上。多个字线WL堆叠于源极线SL上。多个字线WL由绝缘层49覆盖。绝缘层49也在多个字线WL的周边中延伸。

沿堆叠方向穿透字线WL且沿X方向延伸的多个板接点LI布置于多个字线WL中。因此，多个字线WL沿Y方向由多个板接点LI划分开。

多个存储器区域MR、阶梯状区域SR及贯穿接点区域TP沿X方向并排布置于多个板接点LI之间。多个存储器区域MR沿X方向彼此远离，其中阶梯状区域SR及贯穿接点区域TP插置于所述多个存储器区域之间。

在存储器区域MR中，安置有沿堆叠方向穿透字线WL的多个柱PL。多个存储器单元形成于柱PL与字线WL之间的相交点处。因此，半导体存储器装置1配置为例如三维非易失性存储器，其中存储器单元三维地布置于存储器区域MR中。

阶梯状区域SR包含多个阶梯状部分SP，其中多个字线WL沿堆叠方向以砂浆形状被向下挖。举例来说，沿Y方向布置同时中间插置有一个板接点LI的两个阶梯状部分SP安置于一个阶梯状区域SR中。

阶梯状部分SP形成砂浆形状之一侧，该侧从X方向的两侧及Y方向的一侧朝向底部表面阶梯式地递降。然而，阶梯状部分SP沿Y方向的另一侧朝向板接点LI的侧表面打开。

阶梯状部分SP的每一阶梯是由每一层的字线WL配置。每一层的字线WL通过阶梯状部分SP的Y方向的一侧上的阶梯部维持阶梯状部分SP的X方向的两侧上的电传导。连接每一层的字线WL与上部层布线MX的接点CC安置于阶梯状部分SP的每一阶梯的平台部分中。

因此，堆叠成多个层的字线WL可个别地引出。写入电压、读取电压等等从这些接点CC经由位于与存储器区域MR中沿X方向的两侧上的存储器单元的高度位置相同的高度位置处的字线WL施加到所述存储器单元。

在本说明书中，将阶梯状部分SP的每一阶梯的平台表面面向的方向界定为顶部方向。

贯穿接点区域TP安置于阶梯状区域SR沿X方向的一侧上。穿透多个字线WL的贯穿接点C4安置于贯穿接点区域TP中。贯穿接点C4连接安置于下部衬底SB上的周边电路CUA与连接到阶梯状部分SP的接点CC的上部层布线MX。从接点CC施加到存储器单元的各种电压由周边电路CUA经由贯穿接点C4、上部层布线MX等等来控制。

接下来，将参考图2A到2E描述半导体存储器装置1的详细配置实例。图2A到2E是图解说明根据实施例的半导体存储器装置1的配置实例的横截面图。

图2A是沿着X方向包含存储器区域MR及阶梯状区域SR的横截面图。图2B是沿着Y方向包含阶梯状区域SR及贯穿接点区域TP的横截面图。然而，在图2A及2B中，省略了绝缘层50下面的结构，例如衬底SB及周边电路CUA。

图2C及2D是图解说明安置于存储器区域MR中的柱PL的横截面的部分放大图。图2E是图解说明安置于阶梯状区域SR及贯穿接点区域TP中的柱状部分HR的横截面的部分放大图。

如图2A及2B中所图解说明，源极线SL具有多层结构，其中举例来说，下部源极线DSLa、中间源极线BSL或中间绝缘层SCO及上部源极线DSLb以此次序堆叠于绝缘层50上。

举例来说，下部源极线DSLa、中间源极线BSL及上部源极线DSLb是多晶硅层。其间，至少中间源极线BSL可为杂质在其中扩散的导电多晶硅层等等。中间源极线BSL安置于堆叠式主体LM的存储器区域MR下面。

举例来说，中间绝缘层SCO是氧化硅层等等。中间绝缘层SCO安置于堆叠式主体LM的阶梯状区域SR、贯穿接点区域TP等等下面。

堆叠式主体LM安置于源极线SL上面。在堆叠式主体LM中，多个字线WL与多个绝缘层OL逐个交替堆叠。选择栅极线SGD安置于最上部字线WL上面同时其间插置有绝缘层OL。选择栅极线SGS安置于最下部字线WL下面同时其间插置有绝缘层OL。堆叠于堆叠式主体LM中的字线WL以及选择栅极线SGD及SGS的数目是任意的。

举例来说，充当多个导电层的字线WL以及选择栅极线SGD及SGS是钨层或钼层。举例来说，充当多个第一绝缘层的绝缘层OL是氧化硅层。

堆叠式主体LM的上部表面由绝缘层52覆盖。绝缘层52由绝缘层53覆盖。绝缘层53由绝缘层54覆盖。绝缘层52到54与稍后描述的绝缘层51一起构成图1A的绝缘层49的部分。

如图2B中所图解说明，堆叠式主体LM沿Y方向由多个板接点LI划分开。

充当板部件的板接点LI是沿Y方向布置且沿堆叠式主体LM的堆叠方向及沿着X方向的方向延伸。即，板接点LI穿透绝缘层52、堆叠式主体LM及上部源极线DSLb，到达阶梯状区域SR、贯穿接点区域TP等等中的中间绝缘层SCO，且到达存储器区域MR中的中间源极线BSL。板接点LI在堆叠式主体LM中沿X方向从堆叠式主体LM的一个端部分连续地延伸到另一端部分。

板接点LI中的每一者包含绝缘层55及导电层21。举例来说，绝缘层55是氧化硅层等等。举例来说，导电层21是钨层或导电多晶硅层。

绝缘层55覆盖板接点LI的沿Y方向面向彼此的侧壁。导电层21填充绝缘层55的内侧且在与图2B中的横截面中的位置不同的位置处电连接到包含中间源极线BSL的源极线SL。另外，导电层21在与图2B中图解说明的横截面中的位置不同的位置处经由安置于绝缘层53中的插塞V0连接到安置于绝缘层54中的上部层布线MX。利用此配置，板接点LI用作源极线接点。

然而，替代板接点LI，填充有绝缘层的板部件可穿透堆叠式主体LM且沿X方向延伸，借此将堆叠式主体LM沿Y方向划分开。在此情形中，此板部件不用作源极线接点。

如图2A中所图解说明，穿透堆叠式主体LM、上部源极线DSLb及中间源极线BSL且到达下部源极线DSLa的多个柱PL分散地布置于存储器区域MR中。

充当多个第一柱的柱PL在从堆叠式主体LM的堆叠方向观看时以例如交错图案布置。举例来说，每一柱PL在沿着堆叠式主体LM的层方向的方向(即，沿着XY平面的方向)上的横截面形状是圆形形状、椭圆形形状、卵形形状等等。

多个柱PL中的每一者包含在堆叠式主体LM中沿堆叠方向延伸的存储器层ME、穿透堆叠式主体LM且连接到中间源极线BSL的沟道层CN、覆盖沟道层CN的上部表面的顶盖层CP及充当柱PL的芯材料的芯层CR。

如图2C及2D中所图解说明，存储器层ME具有多层结构，其中充当第四绝缘层的阻挡绝缘层BK、充当第五绝缘层的电荷累积层CT及充当第三绝缘层的隧道绝缘层TN以此次序从柱PL的外周边侧堆叠。更具体来说，存储器层ME安置于柱PL的侧表面上，除了中间源极线BSL的深度位置。存储器层ME也安置于柱PL的底部表面上到达下部源极线DSLa。

沟道层CN在存储器层ME内侧穿透堆叠式主体LM、上部源极线DSLb及中间源极线BSL且到达下部源极线DSLa。沟道层CN的侧表面与中间源极线BSL接触且因此电连接到包含中间源极线BSL的源极线SL。充当第二绝缘层的芯层CR填充沟道层CN的另一内侧。

顶盖层CP设置于多个柱PL中的每一者的上部端部分处。顶盖层CP安置于绝缘层52中以便覆盖沟道层CN的至少上部端部分，且连接到沟道层CN。顶盖层CP经由安置于绝缘层53及54中的插塞CH连接到安置于绝缘层52中的位线BL。

举例来说，存储器层ME的阻挡绝缘层BK及隧道绝缘层TN以及芯层CR是氧化硅层等等。举例来说，存储器层ME的电荷累积层CT是氮化硅层等等。沟道层CN及顶盖层CP是半导体层，例如多晶硅层或非晶硅层。

如图2D中所图解说明，利用以上配置，存储器单元MC形成于柱PL的侧表面的面向每一字线WL的每一部分中。当从字线WL施加预定电压时，数据被写入到存储器单元MC及从所述存储器单元被读取。

如图2C中所图解说明，选择栅极STD及STS形成于柱PL的侧表面的面向安置于字线WL上面或下面的选择栅极线SGD或SGS的部分中。当从选择栅极线SGD及SGS中的每一者施加预定电压时，选择栅极STD及STS被接通或关断，使得选择栅极STD及STS所属的柱PL的存储器单元MC可进入选定状态或非选定状态中。

如图2B中所图解说明，贯穿接点C4、绝缘部分NR及板部分BR安置于贯穿接点区域TP中。

绝缘部分NR是在从堆叠式主体LM的堆叠方向观看时安置于堆叠式主体LM内侧且其中多个绝缘层NL与多个绝缘层OL逐个交替堆叠的部分。举例来说，多个绝缘层NL是氮化硅层，且布置于分别对应于多个字线WL以及选择栅极线SGD及SGS的高度位置处。

板部分BR安置于绝缘部分NR沿Y方向的两侧上。板部分BR在贯穿接点区域TP中在彼此邻近的板接点LI之间的位置处沿X方向延伸，穿透堆叠式主体LM及上部源极线DSLb，且到达中间绝缘层SCO。

如稍后将描述，当由其中堆叠有牺牲层及绝缘层的堆叠式主体形成堆叠式主体LM时，牺牲层在夹在板部分BR之间的部分处在不被字线WL等等替换的情况下保留，且维持为绝缘部分NR的绝缘层NL。

在绝缘部分NR中，例如沿X方向布置有多个贯穿接点C4(参见图1A)。然而，替代X方向或除X方向之外，多个贯穿接点C4还可沿Y方向布置于贯穿接点区域TP中。

贯穿接点C4穿透绝缘层52及绝缘部分NR，穿过例如设置于源极线SL中的开口OP，且到达覆盖周边电路CUA的绝缘层50(参见图1A)。

贯穿接点C4包含覆盖贯穿接点C4的外周边的绝缘层57及填充绝缘层57的内侧的导电层23，例如钨层或铜层。

导电层23经由安置于绝缘层53中堆叠式主体LM上面的插塞V0连接到安置于绝缘层54中的上部层布线MX。另外，导电层23经由安置于绝缘层50中堆叠式主体LM下面的下部层布线D2连接到周边电路CUA。因此，贯穿接点C4连接安置于堆叠式主体LM上面及下面的组件。

由于贯穿接点C4安置于不包含字线WL等等的绝缘部分NR中且贯穿接点C4的导电层23由绝缘层57覆盖，因此贯穿接点C4与堆叠式主体LM的字线WL等等之间的耐受电压得以维持。

注意，图2B中为便于解释也图解说明不必位于同一横截面上的组件，例如安置于贯穿接点区域TP中的稍后将描述的柱状部分HR以及贯穿接点C4。

如图2A及2B中所图解说明，阶梯状部分SP、SPf及SPs安置于阶梯状区域SR中。阶梯状部分SP、SPf及SPs中的每一者具有其中多个字线WL及多个绝缘层OL被处理成阶梯形状的形状。

在这些阶梯状部分SP、SPf及SPs当中，阶梯状部分SP具有将多个字线WL电引出到上部层布线MX的功能。另一方面，由字线WL形成的整个阶梯状部分SPs以及阶梯状部分SPf的阶梯部是对半导体存储器装置1的功能没有帮助的虚拟阶梯状部分。此些虚拟阶梯状部分也安置于堆叠式主体LM沿X方向的两个端部分及堆叠式主体LM沿Y方向的两个端部分处。

阶梯状部分SP在接近于贯穿接点TP的位置处沿X方向延伸远离存储器区域MR，且朝向存储器区域MR递降。阶梯状部分SPf沿X方向延伸以便在接近于存储器区域MR的位置处面向阶梯状部分SP，且朝向阶梯状部分SP递降。

阶梯状部分SPs在板接点LI附近在阶梯状部分SP及SPf沿Y方向的一侧上安置于阶梯状部分SP与SPf之间的位置处。阶梯状部分SPs沿Y方向延伸以便在沿Y方向邻近的另一侧上面向板接点LI，且在所述另一侧上朝向板接点LI递降。

此处，在阶梯状部分SPf及SPs中，每一阶梯的平台部分比阶梯状部分SP的平台部分短。因此，阶梯状部分SPf及SPs具有比阶梯状部分SP更陡峭的形状，且阶梯长度(即，从最上部阶梯到最下部阶梯的长度)小于阶梯状部分SP的阶梯长度。

当阶梯状部分SP、SPf及SPs以此方式安置时，堆叠式主体LM具有在阶梯状区域SR中以砂浆形状凹陷的形状。在此砂浆形状区域中，充当第六绝缘层的绝缘层51(例如氧化硅层)经安置以便覆盖阶梯状部分SP、SPf及SPs的上部表面。上文所描述的绝缘层52到54也覆盖绝缘层51的上部表面。

在阶梯状区域SR中，绝缘层51安置于阶梯状部分SP、SPf及SPs上同时其间插置有绝缘层，例如氮化硅层(未图解说明)。所述绝缘层(未图解说明)是沿着字线WL以及选择栅极线SGD及SGS的阶梯形状安置。

穿透绝缘层52及51的接点CC连接到构成阶梯状部分SP的相应阶梯的字线WL以及选择栅极线SGD及SGS。另外，连接到选择栅极线SGD的接点CC也安置于阶梯状部分SPf的由选择栅极线SGD形成的阶梯部中。

接点CC包含覆盖接点CC的外周边的绝缘层56及填充绝缘层56的内侧的导电层22，例如钨层或铜层。导电层22经由安置于绝缘层53中的插塞V0连接到安置于绝缘层54中的上部层布线MX。如上文所描述，举例来说，上部层布线MX经由板接点LI连接到贯穿接点区域TP的沿Y方向邻近的贯穿接点C4。

利用此配置，相应层的字线WL以及字线WL的上部层及下部层的选择栅极线SGD及SGS可被电引出。即，利用以上配置，预定电压从周边电路CUA经由贯穿接点C4、接点CC、字线WL等等施加到存储器单元MC，且存储器单元MC可作为存储器元件来操作。

此处，图2B图解说明从阶梯状部分SP的最下部阶梯起的第三阶梯的横截面。即，图2B图解说明其中从最下部字线WL起的第二字线WL变成平台表面的部分。在图2B中，阶梯状部分SP安置于在阶梯状区域SR的中心部分中图解说明的板接点LI沿Y方向的两侧上。阶梯状部分SPs安置于板接点LI沿Y方向与每一阶梯状部分SP相对的侧上。

另外，穿透绝缘层51、堆叠式主体LM、上部源极线DSLb及中间绝缘层SCO且到达下部源极线DSLa的多个柱状部分HR分散地布置于包含阶梯状部分SP、SPf及SPs的阶梯状区域SR中。

充当多个第二柱的柱状部分HR是以交错或栅格图案布置同时避免干扰接点CC。举例来说，柱状部分HR中的每一者在沿着XY平面的方向上的横截面形状是圆形形状、椭圆形形状、卵形形状等等。

举例来说，多个柱状部分HR中的每一者不具有与上文描述的柱PL的层结构间的电荷累积层CT对应的部分，且因此对半导体存储器装置1的功能没有帮助。如稍后将描述，当由具有牺牲层的堆叠式主体形成堆叠式主体LM时，柱状部分HR具有支撑其中堆叠有牺牲层及绝缘层的堆叠式主体的作用。

更具体来说，柱状部分HR包含在堆叠式主体LM中沿堆叠方向延伸的虚拟层TBd、CNd及CRd。

如图2E中所图解说明，虚拟层TBd具有多层结构，其中充当第四绝缘层的虚拟层BKd及充当第三绝缘层的虚拟层TNd以此次序从柱状部分HR的外周边侧堆叠。虚拟层TBd对应于上文描述的柱PL的存储器层ME，且虚拟层TBd中所包含的虚拟层BKd及TNd分别对应于柱PL的阻挡绝缘层BK及隧道绝缘层TN。

然而，不同于柱PL的存储器层ME，虚拟层TBd不包含对应于电荷累积层CT的层。此外，虚拟层TBd是在从上部源极线DSLb到下部源极线DSLa不被中断的情况下安置于柱状部分HR的侧表面上。虚拟层TBd也安置于柱状部分HR的下部端部分处。

虚拟层CNd在虚拟层TBd的内侧上穿透绝缘层51、堆叠式主体LM、上部源极线DSLb及中间绝缘层SCO且到达下部源极线DSLa。虚拟层CNd对应于上文描述的柱PL的沟道层CN。

然而，虚拟层TBd安置于虚拟层CNd的从上部源极线DSLb延伸到下部源极线DSLa的侧表面上，且虚拟层CNd不与中间绝缘层SCO直接接触。充当第二绝缘层的虚拟层CRd填充虚拟层CNd的另一内侧。虚拟层CRd对应于上文描述的柱PL的芯层CR且充当柱状部分HR的芯材料。

另外，虚拟层CPd设置于多个柱状部分HR中的每一者的上部端部分处。虚拟层CPd安置于绝缘层52中以便覆盖虚拟层CNd的至少上部端部分，且连接到虚拟层CNd。虚拟层CPd对应于上文描述的柱PL的顶盖层CP。注意，柱状部分HR不必包含虚拟层CPd。

柱状部分HR中所包含的每一层包含与柱PL的每一对应层的材料相同类型的材料。即，举例来说，虚拟层TBd的虚拟层BKd及TNd以及虚拟层CRd是氧化硅层等等。虚拟层CNd及CPd是半导体层，例如多晶硅层或非晶硅层。此处，虚拟层CNd等等中所包含的半导体层具有例如比其它虚拟层BKd、TNd及CRd中所包含的材料的杨氏模量高的杨氏模量，且具有坚硬及几乎不变形的性质。

注意，多个柱状部分HR也分散地布置于贯穿接点区域TP中同时避免干扰贯穿接点C4。另外，多个柱状部分HR也分散地布置于虚拟阶梯状部分中堆叠式主体LM沿X方向及Y方向的两个端部分处。

接下来，图3中图解说明阶梯状区域SR中的相应组件的布置。图3是包含根据实施例的半导体存储器装置1的阶梯状区域SR的俯视图。然而，在图3中，省略了一些组件，例如绝缘层51到54、插塞V0及CH、位线BL及上部层布线MX。注意，阶梯状部分SP及SPf中所图解说明的多个虚线表示阶梯状部分SP及SPf的相应阶梯。

如图3中所图解说明，多个板接点LI沿Y方向对准且在堆叠式主体LM中沿X方向从存储器区域MR延伸到阶梯状区域SR。堆叠式主体LM的通过使用多个板接点LI进行划分而获得的区域也称为块区域BLK。

在块区域BLK中，选择栅极线SGD进一步由多个隔离层SHE分隔开。隔离层SHE是穿透选择栅极线SGD且到达紧接在选择栅极线SGD下面的绝缘层OL的绝缘层，例如氧化硅层。

隔离层SHE在堆叠式主体LM中沿X方向从存储器区域MR延伸到阶梯状部分SPf的最上部阶梯，即，由选择栅极线SGD形成的阶梯部。并且，在沿X方向面向阶梯状部分SPf的阶梯状部分SP侧上，隔离层SHE在堆叠式主体LM中沿X方向从由选择栅极线SGD形成的阶梯部(其是阶梯状部分SP的最上部阶梯)延伸到沿X方向定位成相距更远的存储器区域MR。

换句话说，由于隔离层SHE穿透包含堆叠式主体LM的最上部导电层的一或多个导电层且在堆叠式主体LM中沿X方向延伸，因此这些导电层被分隔成多个选择栅极线SGD的区段。

在阶梯状部分SPf的由选择栅极线SGD形成的阶梯部中，连接到选择栅极线SGD的接点CC安置于由隔离层SHE隔离的每一区域中。另外，连接到选择栅极线SGS或字线WL的接点CC安置于通过使用阶梯状部分SP的由选择栅极线SGS及字线WL形成的阶梯部中的板接点LI进行划分而获得的每一块区域BLK中。

另外，如上文所描述，在阶梯状部分SP的由选择栅极线SGD形成的阶梯部中，即，在图3的上部侧上面的位置(未图解说明)处，连接到选择栅极线SGD的接点CC安置于由隔离层SHE隔离的每一区域中。如上文所描述，因针对进一步划分成块区域BLK中的多个区域的选择栅极线SGD，接点CC安置于阶梯状部分SP及SPf两者中，因此预定电压可施加到存储器区域MR中沿X方向的两侧上的个别选择栅极STD。

柱状部分HR分散地布置于包含阶梯状部分SP、SPf及SPs的整个阶梯状区域SR上方。在堆叠式主体LM的同一高度位置处，柱状部分HR在沿着XY平面的方向上的横截面积大于例如柱PL在沿着XY平面的方向上的横截面积。另外，多个柱状部分HR之间的间距大于例如多个柱PL之间的间距，且堆叠式主体LM中每单位面积的字线WL柱状部分HR的布置密度低于每单位面积的字线WL柱PL的布置密度。

如上文所描述，举例来说，因与柱状部分HR的横截面积及间距相比，柱PL具有较小横截面积及较小间距，因此大量存储器单元MC可以高密度形成于具有预定大小的堆叠式主体LM中，且半导体存储器装置1的存储容量可增大。另外，举例来说，不同于柱PL，柱状部分HR仅用于支撑堆叠式主体LM且因此不具有关于小横截面积及小间距的精确配置，因此可减小制造负荷。

(用于制造半导体存储器装置的方法)

接下来，将参考图4A到14C描述用于制造根据实施例的半导体存储器装置1的方法。图4A到14C是按顺序图解说明用于制造根据实施例的半导体存储器装置1的方法的程序的部分的视图。注意，假设在图4A到14C中所图解说明的之前，周边电路CUA已形成于衬底SB上且覆盖周边电路CUA的绝缘层50已形成。

首先，图4A到4C图解说明如何形成阶梯状部分SP。图4A到4C图解说明稍后将成为阶梯状区域SR的区域沿Y方向的横截面。

如图4A中所图解说明，在绝缘层50上以下部源极线DSLa、中间绝缘层SCO及上部源极线DSLb的次序形成此些层。举例来说，中间绝缘层SCO是氧化硅层等等。

另外，在上部源极线DSLb上面形成其中多个绝缘层NL与多个绝缘层OL逐个交替堆叠的堆叠式主体LMs。举例来说，绝缘层NL是氮化硅层等等，且用作稍后用导电材料替换且变成字线WL以及选择栅极线SGD及SGS的牺牲层。

如图4B中所图解说明，在堆叠式主体LMs的部分区域中，将绝缘层NL及绝缘层OL以阶梯形状向下挖以形成阶梯状部分SP。通过重复多次对掩模图案(例如光致抗蚀剂层)进行减薄及对堆叠式主体LMs的绝缘层NL及绝缘层OL进行蚀刻而形成阶梯状部分SP。

即，在堆叠式主体LMs的上部表面上形成在对应于将形成阶梯状部分SP的位置具有开口的掩模图案，且举例来说，逐个蚀除绝缘层NL及绝缘层OL。通过使用氧等离子体等等进行处理，使掩模图案的开口的端部分缩进以使开口加宽，且进一步逐个蚀除绝缘层NL及绝缘层OL。通过重复此处理多次，将掩模图案的开口中的绝缘层NL及绝缘层OL以阶梯形状向下挖。

此外，每当重复以上处理预定次数时，再次新形成掩模图案，使得维持掩模图案的厚度等于或大于预定值。此时，通过调整掩模图案的开口的位置而形成相对缓慢倾斜的阶梯状部分SP及陡峭的虚拟阶梯状部分SPf及SPs。类似地，通过调整堆叠式主体LMs沿X方向的两个端部分及堆叠式主体LMs沿Y方向的两个端部分处的掩模图案的端部分的位置，在堆叠式主体LMs的四个端部分处分别形成类似于阶梯状部分SPf及SPs的陡峭的虚拟阶梯状部分。

图4B是从以此方式形成的阶梯状部分SP的最下部阶梯起的第三阶梯的横截面图。图4B中所图解说明的横截面将由稍后将形成的板接点LI分隔成两个阶梯状部分SP。阶梯状部分SPs形成于每一阶梯状部分SP的堆叠式主体LMs沿Y方向的一侧上。

如图4C中所图解说明，形成覆盖阶梯状部分SP且到达堆叠式主体LMs的上部表面的高度的绝缘层51，例如氧化硅层。即，在由阶梯状部分SP、SPs及SPf环绕的砂浆形状区域中形成绝缘层51。此时，沿着阶梯状部分SP中的绝缘层NL的阶梯形状形成绝缘层(未图解说明)，例如氮化硅层，且经由所述绝缘层在阶梯状区域SR中形成绝缘层51。

另外，也在堆叠式主体LMs的具有分别形成虚拟阶梯状部分的四个端部分的周边区域中形成绝缘层51。进一步在这些层的上部表面上形成覆盖堆叠式主体LMs的上部表面及绝缘层51的上部表面的绝缘层52。

接下来，图5A到8Bc图解说明如何形成柱PL及柱状部分HR。类似于图4A到4C，图5A到5C图解说明包含阶梯状部分SP的区域沿着Y方向的横截面。

如图5A中所图解说明，在由阶梯状部分SP、SPs及SPf环绕的砂浆形状区域中形成穿透绝缘层52及51、堆叠式主体LMs、上部源极线DSLb及中间绝缘层SCO且到达下部源极线DSLa的多个孔HL。

如图5B中所图解说明，在孔HL中形成虚拟层TBd。此时，也在绝缘层52的上部表面上形成虚拟层TBd。如上文所描述，虚拟层TBd包含虚拟层BKd及TNd，例如氧化硅层，且虚拟层BKd与TNd之间不包含对应于柱PL的电荷累积层CT的层。

如图5C中所图解说明，在孔HL中在虚拟层TBd的内侧上形成虚拟层CNd。也在绝缘层52的上部表面上面形成虚拟层CNd，同时其间插置有虚拟层TBd。如上文所描述，虚拟层CNd是半导体层，例如多晶硅层或非晶硅层。

另外，虚拟层CRd(例如氧化硅层)在孔HL中填充虚拟层CNd的内侧。也在绝缘层52的上部表面上面形成虚拟层CRd，同时其间插置有虚拟层TBd及CNd。

图6A到6C图解说明稍后将成为存储器区域MR的区域沿着Y方向的横截面。然而，柱PL具有圆形形状、椭圆形形状、卵形形状等等，如上文所描述，且因此，柱PL具有类似横截面形状，无论横截面的方向如何。

如图6A中所图解说明，在将形成存储器区域MR的区域中，在下部源极线DSLa、中间牺牲层SCN及上部源极线DSLb上面形成堆叠式主体LMs，且在堆叠式主体LMs上形成绝缘层52。中间牺牲层SCN包含氮化硅层等等，且稍后用导电多晶硅层等等替换以变成中间源极线BSL。在此状态中，形成穿透绝缘层52及堆叠式主体LMs且到达下部源极线DSLa的多个存储器孔MH。

如图6B中所图解说明，在存储器孔MH中，形成存储器层ME，其中阻挡绝缘层BK、电荷累积层CT及隧道绝缘层TN以从存储器孔MH的外周边侧起的次序堆叠。也在绝缘层52的上部表面上形成存储器层ME。如上文所描述，举例来说，阻挡绝缘层BK及隧道绝缘层TN是氧化硅层等等，且举例来说，电荷累积层CT是氮化硅层等等。

如图6C中所图解说明，在存储器层ME的内侧上形成沟道层CN，例如多晶硅层或非晶硅层。也在绝缘层52的上部表面上面形成沟道层CN，同时其间插置有存储器层ME。

此外，芯层CR(例如氧化硅层)填充沟道层CN的另一内侧。也在绝缘层52的上部表面上面形成芯层CR，同时其间插置有存储器层ME及沟道层CN。

注意，图5A到6C的上文所描述的处理的处理次序可改变。即，图6A到6C的处理可在图5A到5C的处理之前执行。

另外，在图5A到6C中所图解说明的处理中，可并行执行除在孔HL中形成虚拟层TBd的处理及在存储器孔MH中形成存储器层ME的处理之外的处理。

即，可并行执行在阶梯状部分SP中形成孔HL的处理及在存储器区域MR中形成存储器孔MH的处理。另外，可并行执行在孔HL中形成虚拟层CNd及CRd的处理及在存储器孔MH中形成沟道层CN及芯层CR的处理。

当在孔HL中形成虚拟层TBd时，可用掩模层等等封闭存储器孔MH，且当在存储器孔MH中形成存储器层ME，可用掩模层等等封闭孔HL。

图7Aa到8Bc图解说明稍后将成为存储器区域MR的区域及包含阶梯状部分SP的区域两者沿着Y方向的横截面。即，图7Aa到8Bc的Aa到Ac是稍后将成为存储器区域MR的区域沿着Y方向的横截面图，且图7Aa到8Bc中的Ba到Bc图解说明针对包含阶梯状部分SP的区域沿着Y方向的横截面的对应于图7Aa到8Bc中的Aa到Ac的处理。

如图7Aa中所图解说明，对绝缘层52的上部表面上及存储器孔MH中的芯层CR进行回蚀。此时，通过蚀刻芯层CR同时使用下伏沟道层CN作为停止层来相对于沟道层CN做出选择性而使存储器孔MH中芯层CR的部分凹陷，因此在存储器孔MH的上部端部分处形成凹部DN。此外，移除绝缘层52的上部表面上的芯层CR以暴露沟道层CN。

如图7Ab中所图解说明，对绝缘层52的上部表面上及存储器孔MH中的沟道层CN进行回蚀。此时，通过蚀刻沟道层CN同时使用下伏存储器层ME作为停止层来相对于存储器层ME做出选择性，存储器孔MH中沟道层CN的部分向下缩进，且存储器孔MH的上部端部分处的凹部DN被扩大。芯层CR的上部端部分在凹部DN的中心部分处突出。另外，移除绝缘层52的上部表面上的沟道层CN以暴露存储器层ME。

如图7Ac中所图解说明，对绝缘层52的上部表面上及存储器孔MH中的存储器层ME进行回蚀。此时，调整蚀刻量使得下伏绝缘层52不被移除。因此，存储器孔MH中存储器层ME的部分向下缩进，且存储器孔MH的上部端部分处的凹部DN被进一步扩大。也移除芯层CR在凹部DN的中心部分处突出的上部端部分，使得凹部DN的底部表面变得基本上平坦。另外，移除绝缘层52上的存储器层ME以暴露绝缘层52。

控制图7Aa到7Ac的处理使得在图7Ac的处理之后，凹部DN的底部表面保持于绝缘层52中的高度位置处且不到达最上部绝缘层NL。

如图7Ba中所图解说明，通过图7Aa针对存储器孔MH的处理对绝缘层52的上部表面上及孔HL中的虚拟层CRd进行回蚀，因此在孔HL的上部端部分处形成凹部DNr。此外，移除绝缘层52的上部表面上的虚拟层CRd以暴露虚拟层CNd。

如图7Bb中所图解说明，通过图7Ab针对存储器孔MH的处理对绝缘层52的上部表面上及孔HL中的虚拟层CNd进行回蚀，因此孔HL的上部端部分处的凹部DNr被扩大。虚拟层CRd的上部端部分在凹部DNr的中心部分处突出。另外，移除绝缘层52的上部表面上的虚拟层CNd以暴露虚拟层TBd。

如图7Bc中所图解说明，通过图7Ac针对存储器孔MH的处理对绝缘层52的上部表面上及孔HL中的虚拟层TBd进行回蚀，因此孔HL的上部端部分处的凹部DNr被进一步扩大。也移除虚拟层CRd在凹部DNr的中心部分处突出的上部端部分，使得凹部DNr的底部表面变得基本上平坦。此外，移除绝缘层52上的虚拟层TBd以暴露绝缘层52。

如图8Aa及8Ba中所图解说明，用多晶硅层、非晶硅层等等填充凹部DN及DNr的内部分以分别形成顶盖层CP及虚拟层CPd。

如图8Ab及8Bb中所图解说明，对绝缘层52连同顶盖层CP及虚拟层CPd中的每一者的上部表面进行回蚀。因此，绝缘层52、顶盖层CP及虚拟层CPd的厚度减小。

如图8Ac及8Bc中所图解说明，通过另外堆叠绝缘层52而增加通过回蚀减小的绝缘层52的厚度。因此，顶盖层CP及虚拟层CPd的上部表面由绝缘层52覆盖。

如上文所描述形成多个柱PL及多个柱状部分HR。然而，在此阶段，柱PL的沟道层CN整个由存储器层ME覆盖，且不连接到稍后将成为中间源极线BSL的中间牺牲层SCN。

注意，柱状部分HR是对半导体存储器装置1的功能没有帮助的虚拟组件。因此，柱状部分HR不必包含虚拟层CPd，且不必对柱状部分HR执行图8Ba到8Bc的处理。在此情形中，可用例如绝缘层52等等回填柱状部分HR的凹部DNr。

接下来，图9A到11Bb图解说明如何形成中间源极线BSL及字线WL。

类似于图8Aa到8Ac等等，图9A到10C图解说明将稍后成为存储器区域MR的区域沿着Y方向的横截面。

如图9A中所图解说明，形成穿透绝缘层52、堆叠式主体LMs及上部源极线DSLb且到达中间牺牲层SCN的狭缝ST。狭缝ST也在堆叠式主体LMs中沿X方向延伸。

如图9B中所图解说明，在狭缝ST沿Y方向面向彼此的侧壁上形成绝缘层55p。

与图9A及9B的处理并行地，可在贯穿接点区域TP中形成稍后将成为贯穿接点C4的接点孔及稍后将成为板部分BR的狭缝。

即，当在图9A中形成狭缝ST时，形成穿透绝缘层52、堆叠式主体LMs及源极线SL且到达绝缘层50的接点孔。另外，形成穿透绝缘层52、堆叠式主体LMs及上部源极线DSLb且到达中间绝缘层SCO的狭缝以便沿Y方向从两侧夹持接点孔。

此外，当在图9B中在狭缝ST的侧壁上形成绝缘层55p时，在接点孔及狭缝的侧壁及底部表面上形成绝缘层。此后，牺牲层(例如非晶硅层)填充接点孔中的绝缘层的另一内侧，且接点孔受保护以便不受处理处理影响。

如图9C中所图解说明，致使针对中间牺牲层SCN的移除液体(例如热磷酸)流动穿过侧壁受绝缘层55p保护的狭缝ST，且移除夹在下部源极线DSLa与上部源极线DSLb之间的中间牺牲层SCN。

因此，在下部源极线DSLa与上部源极线DSLb之间形成间隙层GPs。此外，存储器层ME在柱PL的外周边部分中的部分在间隙层GPs中暴露。此时，由于狭缝ST的侧壁受绝缘层55p保护，因此对堆叠式主体LMs中的绝缘层NL的移除也被抑制。

如图10A中所图解说明，适当地致使化学液体穿过狭缝ST流动到间隙层GPs中以按顺序移除在间隙层GPs中暴露的阻挡绝缘层BK、电荷累积层CT及隧道绝缘层TN。因此，存储器层ME自柱PL的侧壁的部分移除，且沟道层CN在内侧上的部分在间隙层GPs中暴露。

如图10B中所图解说明，举例来说，自侧壁受绝缘层55p保护的狭缝ST注入源气体(例如非晶硅)以用非晶硅等等填充间隙层GPs。另外，使衬底SB经受热处理以使填充间隙层GPs的非晶硅多晶化，借此形成含有多晶硅等等的中间源极线BSL。

因此，柱PL的沟道层CN的部分在侧壁处经由中间源极线BSL连接到源极线SL。

如图10C中所图解说明，一次移除狭缝ST的侧壁上的绝缘层55p。

为虚拟组件的柱状部分HR不与源极线SL进行电传导是优选的。如上文所描述，在其中安置有柱状部分HR的区域(例如阶梯状区域SR及贯穿接点区域TP，排除存储器区域MR)中，中间牺牲层SCN不安置于下部源极线DSLa与上部源极线DSLb之间，且中间绝缘层SCO安置于下部源极线DSLa与上部源极线DSLb之间。因此，在图9A到10C的处理中，在阶梯状区域SR、贯穿接点区域TP等等中，不执行移除中间牺牲层SCN、移除虚拟层TBd、形成中间源极线BSL等等。

图11Aa到11Bb图解说明稍后将成为存储器区域MR的区域沿着Y方向的横截面及稍后将成为贯穿接点区域TP的区域沿着Y方向的横截面。即，类似于上文描述的图9A到10C等等，图11Aa及11Ab是稍后将成为存储器区域MR的区域沿着Y方向的横截面图。图11Ba及11Bb图解说明针对稍后将成为贯穿接点区域TP的区域沿着Y方向的横截面的分别对应于图11Aa及11Ab的处理。

如图11Aa中所图解说明，举例来说，致使针对绝缘层NL的移除液体(例如热磷酸)从狭缝ST流动到堆叠式主体LMs中以移除堆叠式主体LMs的绝缘层NL，已从所述狭缝移除所述狭缝的侧壁上的绝缘层55p。因此，形成包含通过移除绝缘层OL之间的绝缘层NL获得的多个间隙层GP的堆叠式主体LMg。

如图11Ba中所图解说明，在稍后将成为贯穿接点区域TP的区域中，在侧壁及底部表面上形成绝缘层57，且形成其中用牺牲层23s填充绝缘层57的内侧的接点孔C4s。另外，形成各自具有上面形成有绝缘层58的侧壁及底部表面的狭缝BRs以便沿Y方向从两侧夹持接点孔C4s。

并且，在此状态中，在贯穿接点区域TP中，通过存储器区域MR中的以上处理移除绝缘层NL，因此形成包含多个间隙层GP的堆叠式主体LMg。然而，由于形成接点孔C4s的区域由沿Y方向从两侧夹持所述区域的狭缝BRs屏蔽，因此针对绝缘层NL的移除液体不流动到所述区域中。因此，在此区域中，绝缘层OL之间的绝缘层NL得以维持。

注意，包含多个间隙层GP的堆叠式主体LMg具有易碎结构。在存储器区域MR中，多个柱PL支撑此易碎堆叠式主体LMg。在贯穿接点区域TP中，多个柱状部分HR支撑堆叠式主体LMg。多个柱状部分HR也在阶梯状区域SR及阶梯状部分中在堆叠式主体LMg沿X方向的两个端部分及堆叠式主体LMg沿Y方向的两个端部分处支撑堆叠式主体LMg。

柱PL及柱状部分HR的此支撑结构抑制剩余绝缘层OL发生弯曲以及堆叠式主体LMg发生扭曲及塌陷。

如图11Ab及11Bb中所图解说明，将导电材料(例如钨或钼)的源气体从狭缝ST注入堆叠式主体LMg中，且用导电材料填充堆叠式主体LMg的间隙层GP以形成多个字线WL。因此，形成其中多个字线WL与多个绝缘层OL逐个交替堆叠的堆叠式主体LM。另外，在最下部字线WL下面形成选择栅极线SGS，同时其间插置有绝缘层OL。

然而，在绝缘层NL保留的区域中，不形成字线WL等等，且形成其中多个绝缘层NL与多个绝缘层OL交替堆叠的绝缘部分NR。

如上文所描述，由中间牺牲层SCN形成中间源极线BSL的处理及由绝缘层NL形成字线WL的处理也称为替换处理。

在形成字线WL等等的替换处理中，在通过狭缝ST移除堆叠式主体LMs的绝缘层NL之后，可在用导电材料填充间隙层GP之前在间隙层GP的内壁上形成含有金属氧化物(例如氧化铝)的层。在此情形中，在绝缘层OL的上部及下部表面上沿堆叠式主体LM的堆叠方向形成含有金属氧化物的层。另外，可将含有阻障金属(例如钛、氮化钛、钽或氮化钽)的层进一步插置于此含有金属氧化物的层与导电材料(例如钨或钼)之间以抑制钨、钼等等向其它层中扩散。

此处，在图11Ab及11Bb中，在最上部字线WL上面形成导电层24，同时其间插置有绝缘层OL。通过形成隔离层SHE将导电层24图案化成选择栅极线SGD，描述于下文中。

图12A到12C图解说明如何形成隔离层SHE。图12A到12C图解说明存储器区域MR的沿着Y方向的横截面，其不同于图11Aa、11Ab等等中所展示的横截面。

如图12A中所图解说明，在目前的处理中，在存储器区域MR中以预定周期形成多个柱PL。

如图12B中所图解说明，形成穿透绝缘层52及变成选择栅极线SGD的导电层24且在堆叠式主体LM中基本上沿X方向延伸的凹槽TR。此处，由于实施例的半导体存储器装置1包含仅一个选择栅极线SGD，因此凹槽TR穿透对应于最上部层的导电层24且到达紧接在导电层24下面的绝缘层OL。

另外，在图12B中所图解说明的实例中，紧接在以预定周期布置的多个柱PL中的一个柱PL上面形成凹槽TR。这是因为柱PL也可布置于形成隔离层SHE的位置处，使得在形成多个柱PL时维持布置柱PL的预定周期。

在此情形中，柱PL的上部结构因凹槽TR而消失，且在此柱PL中不形成有效存储器单元MC。因此，形成凹槽TR的柱PL变成对半导体存储器装置1的功能没有帮助的虚拟柱PLd。

如图12C中所图解说明，用绝缘层59(例如氧化硅层)填充凹槽TR。因此，形成隔离层SHE，使得字线WL上面的导电层24被图案化成选择栅极线SGD。

接下来，图13到14C图解说明如何形成接点CC。图13是包含存储器区域MR及阶梯状区域SR的沿着X方向的横截面图，且对应于图2A。图14A到14C是阶梯状部分SP沿着X方向的部分放大横截面图。

如图13中所图解说明，形成穿透绝缘层52及51且到达构成阶梯状部分SP的相应阶梯的字线WL以及选择栅极线SGD及SGS的多个接点孔HLc。另外，形成穿透绝缘层52且到达构成阶梯状部分SPf的最上部阶梯的选择栅极线SGD的接点孔HLc。

举例来说，共同形成多个接点孔HLc。然而，接点孔HLc具有不同深度。因此，如上文所描述，在阶梯状部分SP及SPf中提前形成覆盖阶梯状部分SP及SPf的绝缘层，例如氮化硅层。下文中，如图14A到14C中所图解说明，在使用绝缘层作为停止层时形成多个接点孔HLc。

如图14A中所图解说明，举例来说，阶梯状部分SP的每一阶梯的字线WL的上部表面及侧表面由充当第七绝缘层的停止层STP覆盖，同时其间插置有绝缘层51a，例如氧化硅层。在阶梯状部分SP上形成上文所描述的绝缘层51，同时其间插置有绝缘层51a及停止层STP。

然而，停止层STP经安置以便避开形成上文所描述的狭缝ST的位置，且不与狭缝ST接触。因此，在用例如字线WL替换时，防止用导电层替换甚至为氮化硅层等等的停止层STP。

当在阶梯状部分SP中形成多个接点孔HLc时，可使用相对于为氮化硅层等等的停止层STP具有选择性的蚀刻条件，以使得能够选择性移除为氧化硅层等等的绝缘层52及51。因此，当多个接点孔HLc的底部表面在不同深度处到达停止层STP时，接点孔HLc的蚀刻可暂时停止。

如图14B中所图解说明，然后执行针对停止层STP的蚀刻。因此，多个接点孔HLc的下部端部分在不同深度位置处穿透停止层STP且到达停止层STP下面的绝缘层51a。

如图14C中所图解说明，此后，通过使用相对于字线WL(例如钨层等等)具有选择性的蚀刻条件致使每一接点孔HLc的底部表面到达对应字线WL以使得能够选择性移除绝缘层51a。

因此，举例来说，可能形成具有不同到达深度同时抑制穿透待连接的字线WL的多个接点孔HLc。然而，图14B中移除停止层STP的处理及图14C中移除绝缘层51a的处理可共同执行。在此情形中，举例来说，可使用相对于字线WL具有选择性的蚀刻条件以使得能够移除停止层STP及绝缘层51a两者。

此后，形成覆盖接点孔HLc的侧壁的绝缘层56(参见图2A)，且导电层22(参见图2A)填充绝缘层56的另一内侧。因此，形成连接到多个字线WL以及选择栅极线SGD及SGS的多个接点CC。

在于阶梯状部分SP及SPf中形成接点CC之后或在形成接点CC之前，在贯穿接点区域TP中形成贯穿接点C4。即，移除接点孔C4s中的牺牲层23s及接点孔C4s的底部表面上的绝缘层57，且导电层23(参见图2B)填充接点孔C4s的侧壁上的绝缘层57的内侧。因此，形成经由绝缘层50中的下部层布线D2连接到周边电路CUA的贯穿接点C4。

另外，在形成贯穿接点C4之前或在形成贯穿接点C4时在狭缝ST的侧壁上形成绝缘层55，且用导电层21填充绝缘层55的内侧以形成将成为源极线接点的板接点LI。然而，绝缘层55等等可在不形成导电层21的情况下填充狭缝ST，且可形成不具有作为源极线接点的功能的板部件。

另外，在绝缘层52上形成绝缘层53，且形成穿透绝缘层53并且连接到板接点LI、贯穿接点C4及接点CC中的每一者的插塞V0。另外，形成穿透绝缘层53及52且连接到柱PL的插塞CH。此外，在绝缘层53上形成绝缘层54，且形成分别连接到插塞V0及CH的上部层布线MX、位线BL等等。

举例来说，可通过使用双镶嵌方法等等共同形成插塞V0及CH、上部层布线MX、位线BL等等。

如上文所描述制造实施例的半导体存储器装置1。

在制造半导体存储器装置(例如三维非易失性存储器)的过程中，其中堆叠有导电层与绝缘层的堆叠式主体可通过用导电层替换堆叠式主体中的牺牲层来形成。在此情形中，为了在替换期间支撑包含多个间隙层的易碎堆叠式主体，举例来说，可在阶梯状区域等等中布置柱状部分。举例来说，所述柱状部分具有其中绝缘层(例如氧化硅层)填充穿透堆叠式主体的孔的结构。

然而，在其中柱状部分是由绝缘层等等形成的情形中，柱状部分中所包含的绝缘层可由于后续制造过程中的热处理而收缩。另外，由于多个柱状部分的收缩，与其它区域(例如存储器区域)相比，这些柱状部分布置于其中的整个阶梯状区域等等可沿堆叠式主体的堆叠方向下沉。即，在制造中段半导体存储器装置的上部表面具有不平坦性。由于柱状部分的收缩导致的下沉在由单个绝缘层厚覆盖的阶梯状区域等等中比在具有堆叠式结构的贯穿接点区域等等中更明显。

当发生此下沉时，举例来说，在一些情形中在使用光刻技术等等的处理中，下沉的区域不被聚焦且不执行恰当曝光。另外，举例来说，在通过从堆叠式主体的上部表面对填充孔、凹槽等等的金属材料进行抛光而进行的移除处理中，可在已发生下沉的区域中产生金属材料的抛光残留物。

根据实施例的半导体存储器装置1，柱状部分HR包含在堆叠式主体LM中沿堆叠式主体LM的堆叠方向延伸的虚拟层CRd、覆盖虚拟层CRd的侧壁的虚拟层CNd、覆盖虚拟层CNd的侧壁的虚拟层TNd，及覆盖虚拟层TNd的侧壁的虚拟层BKd，而未插置有对应于电荷累积层CT的层。

如上文所描述，为半导体层的虚拟层CNd具有比例如绝缘层(例如氧化硅层)高的杨氏模量，且具有坚硬及几乎不会热收缩的性质。由于柱状部分HR包含虚拟层CNd，因此可抑制柱状部分HR的热收缩，且可抑制其中布置有柱状部分HR的阶梯状区域SR等等相对于其它区域下沉。

此外，举例来说，甚至在具有高杨氏模量的半导体层中，当半导体层的体积增大时，可因热处理而发生聚合。因虚拟层CRd经安置作为柱状部分HR的芯材料且由薄虚拟层CNd覆盖，因此可能抑制虚拟层CNd聚合且进一步抑制阶梯状区域SR下沉。

另外，当形成狭缝ST时，狭缝ST与其附近的柱状部分HR可能由于位置位移、狭缝ST的宽度扩大等等而变得彼此接触。在其中柱状部分HR中包含对应于电荷累积层CT的氮化硅层等等的情形中，柱状部分HR的与狭缝ST接触的氮化硅层可在狭缝ST中暴露，且因此，存在在用字线WL替换绝缘层NL时，柱状部分HR内侧的氮化硅层的部分或全部经由经暴露部分被导电层替换的可能性。因此，在柱状部分HR内侧跨越多个字线WL的位置处形成导电层，且因此，存在多个字线WL之间的耐受电压不充分的可能性。

利用其中柱状部分HR不包含对应于电荷累积层CT的层的配置，甚至在其中柱状部分HR变得与狭缝ST接触的情形中，可能抑制之间字线WL的耐受电压变得不充分且抑制对半导体存储器装置1的电特性的影响。

另外，在其中狭缝ST及柱状部分HR变得彼此接触且柱状部分HR的虚拟层CNd在狭缝ST中暴露的情形中，虚拟层CNd的经暴露表面可因后续处理而氧化，且在用字线WL进行替换处理之后在狭缝ST的侧壁上形成绝缘层55。因此，举例来说，在狭缝ST中暴露的虚拟层CNd与随后填充狭缝ST的导电层21之间的电传导被抑制。

如上文所描述，在实施例的半导体存储器装置1中，可优化支撑堆叠式主体LM的柱状部分HR的结构。

(第一经修改实例)

接下来，将参考图15A到17描述根据实施例的第一经修改实例的半导体存储器装置2。第一经修改实例的半导体存储器装置2与上文所描述的实施例的不同之处在于除上文所描述的柱状部分HR之外，还设置具有与柱PL的层结构相同的层结构的柱状部分HRm。下文中，将相同参考符号赋予与上文所描述的实施例的组件相同的组件，且可省略其说明。

图15A到15C是图解说明根据实施例的第一经修改实例的半导体存储器装置2的阶梯状部分SP2的配置实例的横截面图。图15A是沿着Y方向的包含阶梯状区域SR2的横截面图。图15B是图解说明安置于阶梯状区域SR2中的柱状部分HR的横截面的部分放大图。图15C是图解说明安置于阶梯状区域SR2中的柱状部分HRm的横截面的部分放大图。

如图15A中所图解说明，具有不同层结构的两种类型的柱状部分HR及HRm分散地布置于半导体存储器装置2的阶梯状区域SR2中。

柱状部分HR沿X方向沿着板接点LI并排布置于至少沿Y方向邻近于板接点LI的位置处。柱状部分HR可分散地布置于整个阶梯状区域SR中，除了邻近于接点CC的位置。

如图15B中所图解说明，柱状部分HR具有与上文描述的实施例的半导体存储器装置1中所包含的柱状部分HR的配置相同的配置。即，图15B与上文所描述的实施例的图2E相同。

充当第三柱的柱状部分HRm在堆叠式主体LM中沿堆叠式主体LM的堆叠方向延伸，且至少布置于邻近于接点CC的位置处以便在从堆叠式主体LM的堆叠方向观看时环绕接点CC。柱状部分HRm可分散地布置于整个阶梯状区域SR中，除了邻近于板接点LI的位置。

如图15C中所图解说明，举例来说，柱状部分HRm具有与柱PL的层结构相同的层结构。即，柱状部分HRm包含虚拟层CRd、CNd、MEd及CPd。

充当第二绝缘层的虚拟层CRd是对应于柱PL的芯层CR的组件，且是穿透绝缘层51、堆叠式主体LM、上部源极线DSL及中间绝缘层SCO且到达下部源极线DSLa的氧化硅层(第一氧化物层)等等。

虚拟层CNd是对应于柱PL的沟道层CN的组件，且是覆盖虚拟层CRd的侧壁及底部表面的半导体层，例如多晶硅层或非晶硅层。

虚拟层MEd是对应于柱PL的存储器层ME的组件，且覆盖虚拟层CNd的侧壁及底部表面。虚拟层MEd也在对应于中间绝缘层SCO的高度位置处覆盖虚拟层CNd的侧壁。

虚拟层MEd具有其中充当第四绝缘层的虚拟层BKd、充当第五绝缘层的虚拟层CTd及充当第三绝缘层的虚拟层TNd(其分别对应于柱PL的阻挡绝缘层BK、电荷累积层CT及隧道绝缘层TN)以此次序从柱状部分HRm的外周边侧堆叠的堆叠式结构。举例来说，虚拟层TNd及BKd是氧化硅层(第二及第三氧化物层)等等，且举例来说，虚拟层CTd是氮化硅层(第一氮化物层)等等。

虚拟层CPd是对应于柱PL的顶盖层CP的组件，且是安置于绝缘层52中柱状部分HRm的上部端部分处的半导体层，例如多晶硅层或非晶硅层。然而，柱状部分HRm不必包含虚拟层CPd。

如上文所描述，柱状部分HRm与柱状部分HR的不同之处在于，柱状部分HRm包含对应于电荷累积层CT的虚拟层CTd。

接下来，图16中图解说明阶梯状区域SR2中的相应组件的布置。图16是包含根据实施例的第一经修改实例的半导体存储器装置2的阶梯状区域SR2的俯视图。然而，在图16中，省略了一些组件，例如绝缘层51到54、插塞V0及CH、位线BL及上部层布线MX。

如图16中所图解说明，举例来说，柱状部分HRm在沿着XY平面的方向上的横截面积与柱状部分HR在沿着XY平面的方向上的横截面积大约相同。多个柱状部分HR及HRm作为整体以预定周期布置于阶梯状区域SR2中同时避免干扰接点CC。

在图16的实例中，柱状部分HRm经布置以便环绕连接到字线WL以及选择栅极线SGD及SGS的接点CC。另外，柱状部分HR经布置以便在与柱状部分HRm相比更向外的位置处环绕接点CC。即，柱状部分HR分散地布置于整个阶梯状区域SR2中，除了邻近于接点CC的位置。

然而，如上文所描述，柱状部分HR可沿着板接点LI排他地布置于邻近于板接点LI的位置处，且柱状部分HRm可分散地布置于整个阶梯状区域SR2中除邻近于板接点LI的位置之外的位置处。

并且，注意，在贯穿接点区域TP及虚拟阶梯状部分中在堆叠式主体LM沿X方向及Y方向的两个端部分处，柱状部分HR及HRm可布置于这些区域中只要柱状部分HR至少布置于板接点LI附近即可。然而，在贯穿接点区域TP及虚拟阶梯状部分中在堆叠式主体LM的端部分处仅分散地布置柱状部分HR而不布置柱状部分HRm是更方便的。

可例如通过与柱PL一起共同形成柱状部分HRm而获得如上文所描述的第一经修改实例的半导体存储器装置2的配置。

当在阶梯状部分SP2中形成接点孔HLc时，接点孔HLc可变得与接点孔HLc附近的柱状部分HRm接触。存在导致接点孔HLc与柱状部分HRm之间的接触的数个可能原因，如下文所描述。

所述原因中的一个是接点孔HLc(在形成接点CC时)或孔HL(参见图5A)(在形成柱状部分HRm时)中的至少一者例如由于等离子体中的离子的倾斜入射而相对于衬底SB倾斜。举例来说，另一原因是在用字线WL进行替换时在堆叠式主体LMg中发生扭曲，因此所形成的柱状部分HRm是倾斜的。

又一原因是在形成接点CC时接点孔HLc是在导致相对于柱状部分HRm发生位置位移的状态中形成。

图17图解说明其中接点孔HLc与柱状部分HRm彼此接触的实例。

图17是图解说明如何在根据实施例的第一经修改实例的半导体存储器装置2的阶梯状部分SP2中形成接点孔HLc的沿着X方向的横截面图。在图17中所图解说明的实例中，由于接点孔HLc是倾斜的，因此接点孔HLc的下部端部分与柱状部分HRm接触。

在图17的实例中，柱状部分HRm在虚拟层CRd中具有空腔NST。此空腔NST可因在例如用充当柱状部分HR及HRm的芯材料的虚拟层CRd填充孔HL时产生未填充部分而形成。

如上文所描述，在其中柱状部分HRm在虚拟层CRd中具有空腔NST的情形中，如果在形成接点孔HLc时蚀刻继续进行到柱状部分HRm内侧且到达空腔NST，那么存在在用导电层22填充接点孔HLc时空腔NST也被导电层22填充的可能性。

然而，在形成接点孔HLc时，如上文所描述，在最初相对于形成于阶梯状部分SP2上的充当第二氮化物层的停止层STP做出选择性的同时蚀刻充当第四氧化物层的绝缘层51使得接点孔HLc的下部端部分保持在停止层STP上。

因此，尽管柱状部分HRm的最外周边部分中的虚拟层BKd的与接点孔HLc接触的部分可能被蚀除，但虚拟层BKd内侧的虚拟层CTd用作蚀刻停止层且抑制蚀刻进一步进行到柱状部分HRm中。

此后，当移除字线WL上面的停止层STP时，也可移除柱状部分HRm中的虚拟层CTd，但那时，虚拟层CTd内侧的虚拟层TNd用作停止层。另外，当移除字线WL的上部表面上的绝缘层51a时，举例来说，即使移除了柱状部分HRm中的虚拟层TNd，位于柱状部分HRm更内侧的虚拟层CNd用作停止层。

根据第一经修改实例的半导体存储器装置2，具有与柱PL的层结构相同的层结构的柱状部分HRm安置成比柱状部分HR更接近于接点CC，且含有与柱状部分HRm的虚拟层CTd的材料类型相同的材料的停止层STP安置于处理成阶梯形状的多个字线WL以及选择栅极线SGD及SGS上面。

因此，甚至在其中接点孔HLc与柱状部分HRm变得彼此接触的情形中，蚀刻被虚拟层CTd停止，且可能抑制接点CC的导电层22填充虚拟层CRd中的空腔NST。因此，举例来说，接点CC与柱状部分HRm之间的传导或接点CC与另一字线WL之间经由柱状部分HRm的传导被抑制。

甚至在其中不不在阶梯状部分SP2中的处理成阶梯形状的多个字线WL以及选择栅极线SGD及SGS上面设置停止层STP的情形中，含有不同于绝缘层51的材料的虚拟层CTd安置于柱状部分HRm中，使得虚拟层CTd可用作对抗在形成接点孔HLc时朝向柱状部分HRm内侧的蚀刻的停止层。

根据第一经修改实例的半导体存储器装置2，获得与上文所描述的实施例的效果类似的其它效果。

(第二经修改实例)

上文所描述的第一经修改实例的柱状部分HRm可与替代上文所描述的柱状部分HR的作为单个绝缘层的柱状部分组合地使用。在此情形中，可根据阶梯状区域SR2中的下沉程度等等适当地调整作为单个绝缘层的柱状部分与上文所描述的柱状部分HRm之间的比率。即，当阶梯状区域SR2中的柱状部分HRm的比例增大时，阶梯状区域SR2的下沉等等可被进一步抑制。

另外，在其中组合地使用作为单个绝缘层的柱状部分与上文所描述的柱状部分HRm的情形中，如下文所描述，可通过使用直径相对于作为单个绝缘层的柱状部分增大的柱状部分HRm而简化半导体存储器装置的制造过程。

下文中，将参考图18到20C描述实施例的第二经修改实例的半导体存储器装置3。第二经修改实例的半导体存储器装置3与上文描述的第一经修改实例的半导体存储器装置的不同之处在于半导体存储器装置3包含作为单个绝缘层的柱状部分HRk。下文中，将相同参考符号赋予与上文所描述的第一经修改实例的组件相同的组件，且可省略其说明。

图18是图解说明根据实施例的第二经修改实例的半导体存储器装置3的阶梯状部分SP3的配置实例的沿着Y方向的横截面图。

如图18中所图解说明，半导体存储器装置3在阶梯状区域SR3中包含具有不同大小及层结构的两种类型的柱状部分HRg及HRk。多个柱状部分HRg及HRk作为整体以预定周期布置于阶梯状区域SR3中同时避免干扰板接点LI及接点CC。

充当第三柱的柱状部分HRg具有与上文描述的第一经修改实例的半导体存储器装置2中所包含的柱状部分HRm的配置相同的配置。然而，柱状部分HRg在沿着XY平面的方向上的横截面积大于(举例来说)柱状部分HRm在沿着XY平面的方向上的横截面积。

更具体来说，柱状部分HRg包含在绝缘层51及堆叠式主体LM中沿堆叠方向延伸的充当第一氧化物层的虚拟层CRd。另外，柱状部分HRg包含覆盖虚拟层CRd的侧壁的虚拟层CNd，其为半导体层等等。另外，柱状部分HRg包含覆盖虚拟层CNd的侧壁的虚拟层MEd。

虚拟层MEd包含充当第二氧化物层的虚拟层TNd、覆盖虚拟层TNd的侧壁的充当第一氮化物层的虚拟层CTd，及覆盖虚拟层CTd的侧壁的充当第三氧化物层的虚拟层BKd。

另外，柱状部分HRg可包含是半导体层等等的虚拟层CPd。

柱状部分HRg至少布置于邻近于接点CC的位置处以便在从堆叠式主体LM的堆叠方向观看时环绕接点CC。此时，为了抑制阶梯状区域SR3下沉，使柱状部分HRg分散地布置于整个阶梯状区域SR3中除了邻近于板接点LI的位置是优选的。

举例来说，充当第二柱的柱状部分HRk包含单个虚拟层BKd。虚拟层BKd是对应于柱PL的阻挡绝缘层BK的层，且举例来说，是氧化硅层等等。

柱状部分HRk在沿着XY平面的方向上的横截面积(举例来说)小于柱状部分HRg在沿着XY平面的方向上的横截面积，且等于或小于上文所描述的第一经修改实例的半导体存储器装置2中所包含的柱状部分HR的横截面积。

柱状部分HRk至少在沿Y方向邻近于板接点LI的位置处沿X方向沿着板接点LI并排布置。此时，如上文所描述，为了抑制阶梯状区域SR3下沉，将其中布置有容易热收缩的柱状部分HRk的位置限制于板接点LI附近尽可能小的区域是优选的。

注意，在第二经修改实例的半导体存储器装置3中，柱状部分HRg及HRk也可在贯穿接点区域TP及虚拟阶梯状部分中在堆叠式主体LM的端部分处以预定比率布置。

图19A到20C是按顺序图解说明用于制造根据实施例的第二经修改实例的半导体存储器装置3的方法的程序的部分的视图。图19A到20C图解说明沿着Y方向的包含阶梯状区域SR3的横截面，且对应于上文描述的图18的横截面。下文中，将主要描述形成柱状部分HRg及HRk的方法的实例。

如图19A中所图解说明，形成穿透绝缘层52及51、堆叠式主体LMs、上部源极线DSLb及中间绝缘层SCO且到达下部源极线DSLa的多个孔HLg及HLk。孔HLg形成为具有比孔HLk的直径大的直径。

如图19B中所图解说明，在多个孔HLg及HLk中形成虚拟层BKd。此时，举例来说，在形成具有与柱PL中的阻挡绝缘层BK的厚度大致相同的厚度的虚拟层BKd之后，进一步继续形成虚拟层BKd。以此方式，由于孔HLg与HLk之间的大小差异，虚拟层BKd覆盖孔HLg的侧壁及底部表面且基本上完全填充孔HLk。以此方式形成柱状部分HRk。也在绝缘层52的上部表面上形成虚拟层BKd。

如图19C中所图解说明，虚拟层CTd及虚拟层TNd以此次序堆叠于孔HLg中的虚拟层BKd的内侧上以形成虚拟层MEd，进一步形成虚拟层CNd，且用虚拟层CRd填充虚拟层CNd的内侧。也在绝缘层52的上部表面上形成包含先前形成的虚拟层BKd的虚拟层MEd。另外，也在绝缘层52的上部表面上形成虚拟层CNd，同时其间插置有虚拟层MEd，且虚拟层CRd进一步覆盖虚拟层CNd。

此时，由于柱状部分HRk已填充有虚拟层BKd，因此不在柱状部分HRk的孔HLk中形成虚拟层CTd、TNd、CNd及CRd。

如图20A中所图解说明，对绝缘层52的上部表面上及孔HLg中的虚拟层CRd进行回蚀以在孔HLg的上部端部分处形成凹部。虚拟层CNd在绝缘层52的上部表面上暴露。虚拟层CRd也从柱状部分HRk的上部表面移除。

如图20B中所图解说明，对绝缘层52的上部表面上及孔HLg中的虚拟层CNd进行回蚀以使孔HLg的上部端部分的凹部扩大。虚拟层MEd在绝缘层52的上部表面上暴露。虚拟层CNd也从柱状部分HRk的上部表面移除。

另外，对绝缘层52的上部表面上及孔HLg中的虚拟层MEd进行回蚀以使孔HLg的上部端部分的凹部进一步扩大。因此，虚拟层MEd也从绝缘层52的上部表面移除以暴露柱状部分HRk的上部表面。

如图20C中所图解说明，用虚拟层CPd填充孔HLg的上部端部分的凹部，且对虚拟层CPd的上部端部分与绝缘层52一起进行回蚀。以此方式形成柱状部分HRg。并且，在以上处理中，不在柱状部分HRk的上部端部分处形成虚拟层CPd。此后，另外堆叠经回蚀绝缘层52以覆盖柱状部分HRg及HRk的上部表面。

以此方式形成第二经修改实例的柱状部分HRg及HRk。

如上文所描述，柱状部分HRg具有比柱状部分HRk的直径大的直径，使得可共同形成柱状部分HRg及HRk。因此，可在阶梯状区域SR3等等中以预定周期密集地形成具有不同层结构的柱状部分HRg及HRk作为整体。

另外，在图19A到19C中所图解说明的处理中，当形成柱PL的阻挡绝缘层BK时，可并行执行在孔HLg及HLk中形成虚拟层BKd的处理的部分。在于存储器孔MH中形成具有所要厚度的阻挡绝缘层BK之后，用掩模层等等保护存储器孔MH，且如上文所描述，继续在孔HLg及HLk中形成虚拟层BKd的处理直到孔HLk基本上完全填满为止。

此外，甚至在形成虚拟层BKd之后，可并行执行在柱PL中形成电荷累积层CT、隧道绝缘层TN、沟道层CN、芯层CR、顶盖层CP的处理及在柱状部分HRg中形成虚拟层CTd、TNd、CNd、CRd及CPd的处理。然而，如在上文所描述的实施例中，柱状部分HRg不必包含虚拟层CPd，且可跳过图20A到20C针对柱状部分HRg及HRk的处理。

举例来说，用于制造半导体存储器装置3的其它方法类似于用于制造上文所描述的实施例的半导体存储器装置1的方法。

在以上实例中，将柱状部分HRg与HRk的大小制成不同的，且共同形成柱状部分HRg及HRk。然而，这些柱状部分可通过将作为单个绝缘层的柱状部分的大小与具有与柱PL的层结构相同的层结构的柱状部分的大小制成基本上彼此相同来单独形成。

如上文所描述，如在第一及第二经修改实例中，各自包含沿堆叠式主体LM的堆叠方向延伸的氧化物层及在氧化物层中的预定位置处沿堆叠式主体LM的堆叠方向延伸的氮化物层的柱状部分HRm及HRg至少布置于接点CC附近，使得可能抑制堆叠式主体LM下沉同时允许柱状部分HRm及HRg与接点CC接触。

另外，如在第一及第二经修改实例中，各自包含一或多个氧化物层的柱状部分HR及HRk至少布置于板接点LI附近，不包含对应于柱PL的电荷累积层CT的氮化物层，使得可能允许柱状部分HR及HRk与板接点LI接触。

(其它经修改实例)

在上文所描述的实施例以及第一及第二经修改实例中，阶梯状部分SP及SP2等等安置于堆叠式主体LM的中心部分中同时由存储器区域MR夹持。然而，举例来说，接点CC可安置于堆叠式主体LM沿X方向的一侧或两侧上的阶梯状部分中以具有引出字线WL等等的功能。并且，在此情形中，可应用上文所描述的实施例以及第一及第二经修改实例的柱状部分HR、HRm、HRg及HRk等等的配置。

在上文所描述的实施例以及第一及第二经修改实例中，柱PL连接到沟道层CN的侧表面上的源极线SL，但不限于此。举例来说，柱可通过移除柱的底部表面上的存储器层而连接到沟道层的下部端部分处的源极线。

另外，在上文所描述的实施例以及第一及第二经修改实例中，绝缘层NL与OL是交替堆叠以形成堆叠式主体LMs。然而，堆叠式主体LMs可形成于多个层次中，且在此情形中，可每当形成一个层次的堆叠式主体LMs时分阶段形成柱PL、柱状部分HR、HRm、HRg及HRk、阶梯状部分SP及SP2等等。因此，所堆叠字线WL的数目可进一步增加。

在上文所描述的实施例以及第一及第二经修改实例中，周边电路CUA安置于堆叠式主体LM下面。然而，周边电路CUA可安置于堆叠式主体LM上面或与堆叠式主体LM相同的阶层中。

在其中周边电路CUA安置于堆叠式主体LM上面的情形中，举例来说，周边电路CUA可形成于与上面形成堆叠式主体LM的衬底不同的半导体衬底上，且上面形成周边电路CUA的半导体衬底可接合到堆叠式主体LM的上部表面。

在其中周边电路CUA安置于与堆叠式主体LM相同的阶层中的情形中，堆叠式主体LM可形成于上面形成周边电路CUA的半导体衬底上。利用此配置，可形成多晶硅层等等作为半导体衬底上的源极线，或可使杂质扩散到半导体衬底的表面层中，使得半导体衬底的部分可用作源极线。在此情形中，半导体存储器装置不必包含贯穿接点区域TP。

虽然已描述特定实施例，但这些实施例已仅以实例方式呈现，且并不打算限制本发明的范围。实际上，本文中所描述的新颖实施例可以各种其它形式来体现；此外，可在不背离本发明的精神的情况下对本文中所描述的实施例的形式做出各种省略、替代及改变。打算使所附权利要求书及其等效内容涵盖如将归属于本发明的范围及精神内的此类形式或修改。

Claims

1.一种半导体存储器装置，其包括：

堆叠式主体，其包含逐个交替堆叠的多个导电层及多个第一绝缘层且包含阶梯状部分，在所述阶梯状部分中，所述多个导电层被处理成阶梯形状；

第一柱，其沿所述堆叠式主体的堆叠方向在所述堆叠式主体中沿与所述堆叠方向相交的第一方向延伸远离所述阶梯状部分且在与所述多个导电层的至少一部分的每一相交点处形成存储器单元；及

多个第二柱，其在所述堆叠式主体中在所述阶梯状部分中沿所述堆叠方向延伸，其中

所述多个第二柱中的每一者包含

第二绝缘层，其在所述堆叠式主体中沿所述堆叠方向延伸，

半导体层，其覆盖所述第二绝缘层的侧壁，

第三绝缘层，其安置成与所述半导体层的侧壁接触且覆盖所述半导体层的所述侧壁，及

第四绝缘层，其安置成与所述第三绝缘层的侧壁接触且覆盖所述第三绝缘层的所述侧壁，且

所述第三与第四绝缘层含有同一种材料。

2.根据权利要求1所述的半导体存储器装置，其进一步包括

第一板部件及第二板部件，其在所述堆叠式主体中在沿与所述堆叠方向及所述第一方向相交的第二方向彼此远离的位置处沿所述堆叠方向及所述第一方向延伸，

其中所述多个第二柱分散地布置于所述第一与第二板部件之间。

3.根据权利要求1所述的半导体存储器装置，其进一步包括：

接点，其安置于所述阶梯状部分中且连接到所述多个导电层中的一者；及

多个第三柱，其在所述堆叠式主体中在所述阶梯状部分中比所述多个第二柱更接近于所述接点的位置处沿所述堆叠方向延伸，其中

所述多个第三柱中的每一者包含

所述第二绝缘层，其在所述堆叠式主体中沿所述堆叠方向延伸，

所述半导体层，其覆盖所述第二绝缘层的所述侧壁，

所述第三绝缘层，其安置成与所述半导体层的所述侧壁接触且覆盖所述半导体层的所述侧壁，

第五绝缘层，其安置成与所述第三绝缘层的所述侧壁接触且覆盖所述第三绝缘层的所述侧壁，及

所述第四绝缘层，其安置成与所述第五绝缘层的侧壁接触且覆盖所述第五绝缘层的所述侧壁，且

所述第五绝缘层含有与所述第三及第四绝缘层的材料种类不同的材料。

4.根据权利要求3所述的半导体存储器装置，其中

所述第三及第四绝缘层是氧化物层，且所述第五绝缘层是氮化物层。

5.根据权利要求4所述的半导体存储器装置，其进一步包括：

第六绝缘层，其覆盖所述阶梯状部分中处理成所述阶梯形状的所述多个导电层的上部侧且具有基本上齐平的上部表面；及

第七绝缘层，其沿着所述阶梯状部分中的所述多个导电层的所述阶梯形状安置于所述多个导电层与所述第六绝缘层之间，含有与所述第五绝缘层的材料种类相同的材料，且与所述第六绝缘层一起被所述接点穿透。

6.根据权利要求3所述的半导体存储器装置，其中

在从所述堆叠方向观看时，所述多个第三柱环绕所述接点。

7.根据权利要求6所述的半导体存储器装置，其进一步包括

第一板部件及第二板部件，其在所述堆叠式主体中在沿与所述堆叠方向及所述第一方向相交的第二方向彼此远离的位置处沿所述堆叠方向及所述第一方向延伸，其中

所述多个第二柱的至少一部分是沿着所述第一及第二板部件布置。

8.一种半导体存储器装置，其包括：

所述第一柱包含

第二绝缘层，其在所述堆叠式主体中沿所述堆叠方向延伸，

半导体层，其覆盖所述第二绝缘层的侧壁，

第三绝缘层，其覆盖所述半导体层的侧壁，

第四绝缘层，其覆盖所述第三绝缘层的侧壁，及

电荷累积层，其含有与所述第三及第四绝缘层的绝缘材料种类不同的绝缘材料且插置于所述第三与第四绝缘层之间，且

所述多个第二柱中的每一者包含

所述半导体层，其覆盖所述第二绝缘层的所述侧壁，

所述第三绝缘层，其覆盖所述半导体层的所述侧壁，及

所述第四绝缘层，其覆盖所述第三绝缘层的所述侧壁，所述第三与第四绝缘层之间未插置有所述电荷累积层。

9.根据权利要求8所述的半导体存储器装置，其中

所述第三及第四绝缘层是氧化物层，且所述电荷累积层是氮化物层。

10.根据权利要求8所述的半导体存储器装置，其进一步包括

所述多个第二柱分散地布置于所述第一与第二板部件之间。

11.根据权利要求8所述的半导体存储器装置，其进一步包括：

所述多个第三柱中的每一者具有与所述第一柱的层结构相同的层结构。

12.根据权利要求11所述的半导体存储器装置，其中

在从所述堆叠方向观看时，所述多个第三柱环绕所述接点。

13.根据权利要求12所述的半导体存储器装置，其进一步包括

14.一种半导体存储器装置，其包括：

堆叠式主体，其包含逐个交替堆叠的多个导电层及多个绝缘层且包含阶梯状部分，在所述阶梯状部分中，所述多个导电层被处理成阶梯形状；

多个第二柱及多个第三柱，其在所述堆叠式主体中在所述阶梯状部分中沿所述堆叠方向延伸，其中

所述多个第三柱中的每一者包含

氧化物层，其沿所述堆叠方向延伸，及

氮化物层，其在所述氧化物层的内侧的预定位置处沿所述堆叠方向延伸，且

所述多个第二柱中的每一者包含

一或多个氧化物层，其沿所述堆叠方向延伸，不包含所述氮化物层。

15.根据权利要求14所述的半导体存储器装置，其中

所述多个第三柱中的每一者包含

第一氧化物层，其在所述堆叠式主体中沿所述堆叠方向延伸，

半导体层，其覆盖所述第一氧化物层的侧壁，

第二氧化物层，其覆盖所述半导体层的侧壁，

第一氮化物层，其覆盖所述第二氧化物层的侧壁，及

第三氧化物层，其覆盖所述第一氮化物层的侧壁。

16.根据权利要求15所述的半导体存储器装置，其中

所述多个第二柱中的每一者包含

所述第一氧化物层，其在所述堆叠式主体中沿所述堆叠方向延伸，

所述半导体层，其覆盖所述第一氧化物层的所述侧壁，

所述第二氧化物层，其覆盖所述半导体层的所述侧壁，及

所述第三氧化物层，其覆盖所述第二氧化物层的所述侧壁。

17.根据权利要求15所述的半导体存储器装置，其进一步包括

18.根据权利要求15所述的半导体存储器装置，其进一步包括

接点，其安置于所述阶梯状部分中且连接到所述多个导电层中的一者，其中

所述多个第三柱安置于比所述多个第二柱更接近于所述接点的位置处，且在从所述堆叠方向观看时环绕所述接点。

19.根据权利要求18所述的半导体存储器装置，其中

在从所述堆叠方向观看时，所述多个第二柱的至少一部分在比所述多个第三柱的位置距离更远的位置处环绕所述接点。

20.根据权利要求18所述的半导体存储器装置，其进一步包括：

第四氧化物层，其覆盖所述阶梯状部分中的处理成所述阶梯形状的所述多个导电层的上部侧且具有基本上齐平的上部表面；及

第二氮化物层，其沿着所述阶梯状部分中的所述多个导电层的所述阶梯形状安置于所述多个导电层与所述第四氧化物层之间且与所述第四氧化物层一起被所述接点穿透。