TW202535158A - 半導體記憶裝置 - Google Patents

Abstract

實施方式之半導體記憶裝置具備：第1積層體，其由複數個導電層彼此相隔地積層而成；板狀部，其在第1積層體內於第1積層體之積層方向及與積層方向交叉之第1方向上延伸，且於與積層方向及第1方向交叉之第2方向上將第1積層體分割；以及柱，其在第1積層體內於積層方向上延伸，且於與複數個導電層之至少一部分之交叉部分別形成有記憶胞；於複數個導電層各者之間配置有第1層與第1絕緣層，上述第1層包含Si-C鍵及Si-Si鍵中之至少任一者，上述第1絕緣層包含Si-O鍵且覆蓋第1層之積層方向之上下表面、及第1層之與板狀部LI之側壁對向之端面，第1層與第1絕緣層相比包含更多之Si-C鍵或Si-Si鍵，第1絕緣層與第1層相比包含更多之Si-O鍵。

Description

半導體記憶裝置

本發明之實施方式係關於一種半導體記憶裝置。

於製造三維非揮發性記憶體等半導體記憶裝置時，存在包含如下步驟之情況，即，將複數個犧牲層與複數個絕緣層逐層交替地積層，並於去除該等犧牲層後之絕緣層間之空隙形成複數個導電層。然而，會有如下情況：去除犧牲層之後，殘留之絕緣層產生撓曲或者整個構造發生變形。

一實施方式之目的在於提供一種能夠抑制積層構造之撓曲及變形之半導體記憶裝置。

實施方式之半導體記憶裝置具備：第1積層體，其由複數個導電層彼此相隔地積層而成；板狀部，其在上述第1積層體內於上述第1積層體之積層方向及與上述積層方向交叉之第1方向上延伸，且於與上述積層方向及上述第1方向交叉之第2方向上將上述第1積層體分割；以及柱，其在上述第1積層體內於上述積層方向上延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成有記憶胞；於上述複數個導電層各者之間配置有第1層與第1絕緣層，上述第1層包含Si-C鍵及Si-Si鍵中之至少任一者，上述第1絕緣層包含Si-O鍵且覆蓋上述第1層之上述積層方向之上下表面、及上述第1層之與上述板狀部之側壁對向之端面，上述第1層與上述第1絕緣層相比包含更多之上述Si-C鍵或上述Si-Si鍵，且上述第1絕緣層與上述第1層相比包含更多之上述Si-O鍵。

以下，參照附圖對本發明之實施方式詳細地進行說明。再者，本發明並非由下述實施方式限定。又，下述實施方式中之構成要素包括業者能夠容易地想到之要素或實質上相同之要素。

[實施方式1] 以下，參照附圖對實施方式1詳細地進行說明。

(半導體記憶裝置之構成例) 圖1A及圖1B係表示實施方式1之半導體記憶裝置1之概略構成例之圖。更詳細而言，圖1A係半導體記憶裝置1之沿著X方向之剖視圖，圖1B係表示半導體記憶裝置1之佈局之模式性俯視圖。

但是，於圖1A中，考慮到使附圖容易看清而省略影線。又，於圖1A中，示出了不一定存在於同一剖面之構成彼此，此外，省略了一部分上層配線等。

又，於本說明書中，X方向及Y方向均係沿著字元線WL之面之方向的方向，X方向與Y方向相互正交。又，有時將字元線WL之電性引出方向稱為第1方向，該第1方向係沿著X方向之方向。又，有時將與第1方向交叉之方向稱為第2方向，該第2方向係沿著Y方向之方向。但是，半導體記憶裝置1可能包含製造誤差，因此，第1方向與第2方向不一定正交。

如圖1A所示，半導體記憶裝置1自紙面下側起依序具備電極膜EL、源極線SL、1個以上之選擇閘極線SGS、複數個字元線WL、1個以上之選擇閘極線SGD、及設置有周邊電路CBA之半導體基板SB。

於電極膜EL上隔著絕緣層60配置有源極線SL。於絕緣層60中配置有複數個插塞PG，源極線SL與電極膜EL經由插塞PG而維持電性導通。雖未圖示，但在與電極膜EL同一層，設置有用以自外部向半導體記憶裝置1供給電源及信號之電極墊。於源極線SL上配置有由選擇閘極線SGS、複數個字元線WL、及選擇閘極線SGD依序積層而成之積層體LM。

如圖1A及圖1B所示，於積層體LM之X方向之中央部配置有記憶區域MR，於積層體LM之X方向之兩端部分別配置有階梯區域SR。該等記憶區域MR及階梯區域SR被複數個板狀接點LI分割成複數個區域，該等板狀接點LI貫通積層體LM並於沿著X方向之方向上延伸。

再者，將配置於在Y方向上相鄰之板狀接點LI間且包含記憶區域MR及階梯區域SR的區域稱為區塊區域BLK。如下所述，記憶區域MR內包含非揮發地保存資料之複數個記憶胞(memory cell)，上述區塊區域BLK成為該等資料之抹除單位。

又，於在Y方向上相鄰之板狀接點LI間配置有複數個分離層SHE，該等分離層SHE貫通選擇閘極線SGD並於沿著X方向之方向上延伸。複數個分離層SHE遍及整個記憶區域MR於沿著X方向之方向上延伸，並且到達X方向兩端部之階梯區域SR之一部分。

於記憶區域MR中配置有複數個柱(pillar)PL，該等柱PL將字元線WL與選擇閘極線SGD、SGS在其等之積層方向上貫通。柱PL之下端到達源極線SL。於柱PL與字元線WL之交叉部形成有複數個記憶胞。藉此，半導體記憶裝置1例如構成為於記憶區域MR中三維地配置有記憶胞之三維非揮發性記憶體。

於階梯區域SR中，複數個字元線WL及選擇閘極線SGD、SGS被加工成階梯狀而終止。此時，隨著沿X方向遠離記憶區域MR，構成階面部分之複數個字元線WL及選擇閘極線SGD、SGS自上層側向下層側移動，因此，階面部分之高度位置朝向源極線SL側下降。

再者，於本說明書中，將複數個字元線WL及選擇閘極線SGD、SGS之階面所面向之方向規定為半導體記憶裝置1之上方側。

上述分離層SHE自記憶區域MR延伸至階梯區域SR之選擇閘極線SGD被加工成階梯狀之部分。藉此，於1個區塊區域BLK內，選擇閘極線SGD被分離成複數個區域。換言之，藉由分離層SHE貫通較複數個字元線WL更為上層之部分，而該等上層部分被劃分成複數個選擇閘極線SGD之圖案。

於包括複數個字元線WL及選擇閘極線SGD、SGS之各級之階面部分，分別配置有與各層字元線WL及選擇閘極線SGD、SGS連接之接點CC。於字元線WL及選擇閘極線SGS中，於每1層連接1個接點CC。於選擇閘極線SGD中，於每1層對由分離層SHE分離出之每個區間連接1個接點CC。

此處，於1個區塊區域BLK中，複數個接點CC配置於X方向兩側之階梯區域SR中之一側。又，於X方向之單側觀察時，例如針對每兩個區塊區域BLK配置有複數個接點CC。

即，於圖1B之例中，於紙面最上部之區塊區域BLK中，在X方向兩端部之階梯區域SR中之例如紙面左側之階梯區域SR中配置有複數個接點CC。又，於上述區塊區域BLK之往下1個、及往下2個之區塊區域BLK中，在X方向兩端部之階梯區域SR中之紙面右側之階梯區域SR中配置有複數個接點CC。進而，於紙面最下部之區塊區域BLK中，再次於紙面左側之階梯區域SR中配置有複數個接點CC。

因此，圖1A所示之X方向兩端部之階梯區域SR之各接點CC屬於不同之區塊區域BLK，實際上不在同一剖面內。

藉由該等接點CC，將積層有多層之字元線WL等分別引出。更具體而言，自該等接點CC對複數個字元線WL中央部之記憶區域MR中包含之記憶胞經由與該記憶胞相同之高度位置之字元線WL施加寫入電壓及讀出電壓等。

複數個字元線WL及選擇閘極線SGD、SGS、柱PL、以及接點CC被絕緣層50覆蓋。絕緣層50亦擴展至積層體LM之周圍。於積層體LM之周圍，以包圍積層體LM之方式配置有周邊區域PR，於周邊區域PR之更外側配置有包圍積層體LM及周邊區域PR之切口區域KR。

切口區域KR相當於切出各個半導體記憶裝置1而使之單片化時之切割線。切口區域KR中有時包含未圖示之對準標記、及積層體LMs。如下所述，積層體LMs係於半導體記憶裝置1之製造步驟中自上述積層體LM切斷之部分，具有代替上述字元線WL等而將複數個絕緣層NL積層而成之構造。

覆蓋積層體LM之絕緣層50上方之半導體基板SB例如係矽基板等。於半導體基板SB之表面配置有包含電晶體TR及配線等之周邊電路CBA。自接點CC施加至記憶胞之各種電壓由與該等接點CC電性連接之周邊電路CBA控制。藉此，周邊電路CBA控制記憶胞之電氣動作。

周邊電路CBA被絕緣層40覆蓋，藉由將該絕緣層40與覆蓋複數個字元線WL等之絕緣層50接合，而構成具備複數個字元線WL及選擇閘極線SGD、SGS、柱PL、及接點CC等構成以及周邊電路CBA的半導體記憶裝置1。

接下來，利用圖2A～圖2D對半導體記憶裝置1之詳細之構成例進行說明。圖2A～圖2D係表示實施方式1之半導體記憶裝置1之構成之一例的沿著Y方向之剖視圖。

更詳細而言，圖2A係半導體記憶裝置1之記憶區域MR處之剖視圖。於圖2A中，省略了絕緣層60下方及下述絕緣層53上方之構造。

圖2B係選擇閘極線SGD、SGS之高度位置處之柱PL之放大剖視圖。圖2C係字元線WL之高度位置處之柱PL之放大剖視圖。圖2D係字元線WL或選擇閘極線SGD、SGS之高度位置處之板狀接點LI之放大剖視圖。

如圖2A所示，源極線SL具有於絕緣層60上依序積層例如下部源極線DSLa、中間源極線BSL、及上部源極線DSLb而成之多層構造。下部源極線DSLa、中間源極線BSL、及上部源極線DSLb例如係多晶矽層等。其中，至少中間源極線BSL可為擴散有雜質之導電性之多晶矽層等。

再者，源極線SL藉由未圖示之貫通接點並且經由電極膜EL而連接於周邊電路CBA，該貫通接點在積層體LM外側之上述絕緣層50內自電極膜EL延伸至周邊電路CBA，。

於源極線SL上配置有積層體LM。積層體LM具備由複數個字元線WL與複數個絕緣層OL逐層交替地積層而成之積層體LMa、LMb。

積層體LMa配置於源極線SL之上方。於積層體LMa之最下層之字元線WL之更下層，自積層體LMa之上層側依序隔著絕緣層OL而配置有複數個選擇閘極線SGS0、SGS1。積層體LMb配置於積層體LMa上。於積層體LMb之最上層之字元線WL之更上層，自積層體LMb之上層側依序隔著絕緣層OL而配置有複數個選擇閘極線SGD0、SGD1。

但是，積層體LM中之該等字元線WL及選擇閘極線SGD、SGS之積層數為任意。字元線WL及選擇閘極線SGD、SGS例如係鎢層或鉬層等。絕緣層OL例如係包含摻雜有碳之氧化矽層作為芯材之氧化矽層等。關於絕緣層OL之詳細之層構成，將於下文中進行敍述。

積層體LM之上表面被絕緣層52覆蓋。絕緣層52被絕緣層53覆蓋。絕緣層52、53分別構成圖1A之絕緣層50之一部分。

如上所述，積層體LM於Y方向上被複數個板狀接點LI分割。即，各板狀接點LI彼此排列於Y方向，且於積層體LM之積層方向及沿著X方向之方向上延伸。

如此，板狀接點LI自積層體LM之X方向一端部遍及另一端部而於積層體LM內連續地延伸。又，板狀接點LI貫通積層體LM及上部源極線DSLb並到達中間源極線BSL。

又，板狀接點LI例如具有自上端部朝向下端部而Y方向之寬度變小之錐形形狀。或者，板狀接點LI例如具有於上端部與下端部之間之指定位置處Y方向之寬度為最大之保齡球瓶形狀(bowing)。

各板狀接點LI包含絕緣層54與導電層24。絕緣層54例如係氧化矽層等。導電層24例如係鎢層或導電性之多晶矽層等。

絕緣層54覆蓋板狀接點LI之於Y方向上相對之側壁。導電層24填充於絕緣層54之內側，且電性連接於包含中間源極線BSL之源極線SL。但是，亦可代替板狀接點LI而使填充有絕緣層之板狀構件貫通積層體LM並且於沿著X方向之方向上延伸，藉此，將積層體LM於Y方向上分割。

又，於在Y方向上相鄰之板狀接點LI間配置有複數個分離層SHE，該等分離層SHE貫通積層體LMb之上層部分並於沿著X方向之方向上延伸。該等分離層SHE係貫通選擇閘極線SGD0、SGD1且到達選擇閘極線SGD1正下方之絕緣層OL的氧化矽層等之絕緣層56。

換言之，貫通積層體LMb之上層部分之該等分離層SHE，於板狀接點LI間在記憶區域MR與階梯區域SR之一部分中沿X方向延伸，藉此，將積層體LMb之上層部分劃分成上述選擇閘極線SGD0、SGD1。

於記憶區域MR中，分散地配置有貫通積層體LM、上部源極線DSLb及中間源極線BSL且到達下部源極線DSLa之複數個柱PL。

複數個柱PL採用自積層體LM之積層方向觀察時例如呈錯位狀之配置。各個柱PL例如具有圓形、橢圓形、或長圓形(卵形)等形狀作為沿著積層體LM之層方向之方向，即沿著XY平面之方向之剖面形狀。

又，柱PL於貫通積層體LMa之部分及貫通積層體LMb之部分，分別具有自上層側朝向下層側而直徑及截面面積變小之錐形形狀。或者，柱PL於貫通積層體LMa之部分及貫通積層體LMb之部分，分別具有例如於上層側與下層側之間之指定位置處直徑及截面面積變為最大之保齡球瓶形狀。

複數個柱PL之各者具有：記憶體層ME，其在積層體LM內於積層方向上延伸；通道層CN，其貫通積層體LM內並與中間源極線BSL連接；頂蓋層CP，其覆蓋通道層CN上表面；及核心層CR，其成為柱PL之芯材。

如圖2B及圖2C所示，記憶體層ME具有自柱PL之外周側起依序積層阻擋絕緣層BK、電荷儲存層CT、及隧道絕緣層TN而成之多層構造。更詳細而言，記憶體層ME配置於除中間源極線BSL之深度位置以外之柱PL之側面。又，記憶體層ME亦配置於到達下部源極線DSLa深度之柱PL之底面。

通道層CN於記憶體層ME之內側貫通積層體LM、上部源極線DSLb及中間源極線BSL並到達下部源極線DSLa深度。更詳細而言，通道層CN與最外周之記憶體層ME一起配置於柱PL之側面及底面。但是，通道層CN之一部分於中間源極線BSL之深度位置處露出於柱PL之最外周，其側面與中間源極線BSL接觸，藉此，電性連接於包含中間源極線BSL之源極線SL。於通道層CN之更內側填充有核心層CR。

又，複數個柱PL之各者於上端部具有頂蓋層CP。頂蓋層CP以至少覆蓋通道層CN之上端部之方式配置於柱PL上端部，且與通道層CN連接。又，頂蓋層CP經由配置於絕緣層52中之插塞CH而與配置於絕緣層53中之位元線BL連接。位元線BL以與字元線WL之引出方向交叉之方式，在積層體LM之上方於沿著Y方向之方向上延伸。

再者，於圖2A中，僅於6個柱PL中之3個柱PL連接有插塞CH，該3個柱PL分別貫通分離成3個之選擇閘極線SGD，並電性連接於圖2A所示之位元線BL。除此以外之柱PL經由圖2A中未圖示之插塞CH而連接於其他位元線BL，其他位元線BL在與圖2A所示之剖面不同之位置處，與圖2A所示之位元線BL並行地於沿著Y方向之方向上延伸。

記憶體層ME之阻擋絕緣層BK及隧道絕緣層TN、以及核心層CR例如係氧化矽層等。記憶體層ME之電荷儲存層CT例如係氮化矽層等。通道層CN及頂蓋層CP例如係多晶矽層或非晶矽層等之半導體層。

如圖2C所示，藉由如上所述之構成，而於柱PL側面之與各字元線WL對向之部分分別形成有記憶胞MC。藉由自字元線WL施加指定電壓，而對記憶胞MC進行資料之寫入及讀出。

又，如圖2B所示，於柱PL之側面與較字元線WL更為上層之選擇閘極線SGD0、SGD1對向之部分分別形成有選擇閘極STD。又，於柱PL之側面與較字元線WL更為下層之選擇閘極線SGS0、SGS1對向之部分分別形成有選擇閘極STS。

藉由自選擇閘極線SGD、SGS分別施加指定電壓，使得選擇閘極STD、STS接通或斷開，從而能夠將該選擇閘極STD、STS所屬之柱PL之記憶胞MC設為選擇狀態或非選擇狀態。

以下，利用圖2B～圖2D對實施方式1之半導體記憶裝置1之積層體LM之各層之詳細構造進一步進行說明。

如圖2B～圖2D所示，於積層體LM所包含之複數個字元線WL及選擇閘極線SGD、SGS之各者中，在積層方向之上下表面依序配置有障壁金屬層BM及含金屬元素層MO。

障壁金屬層BM例如包含鈦層、氮化鈦層、鉭層、氮化鉭層及氮化鉬層中之至少任一層。藉此，障壁金屬層BM抑制構成字元線WL等之鎢或鉬等之金屬原子擴散至相鄰之其他層。含金屬元素層MO例如係氧化鋁(Al ₂O ₃)層等，作為記憶胞MC中之阻擋絕緣層發揮功能。

如圖2B及圖2C所示，與柱PL之側壁對向之字元線WL等之端面亦依序被障壁金屬層BM與含金屬元素層MO覆蓋。另一方面，如圖2D所示，與板狀接點LI之側壁對向之字元線WL等之端面未被該等障壁金屬層BM及含金屬元素層MO覆蓋，而直接與板狀接點LI之側壁相接。

再者，與板狀接點LI之側壁對向之字元線WL及選擇閘極線SGD、SGS之端面以及覆蓋其等之上下表面之障壁金屬層BM，較於積層方向上相鄰之絕緣層OL之端面朝離開板狀接點LI之方向略微後退。伴隨於此，覆蓋板狀接點LI之側壁之絕緣層54突出至字元線WL等之後退之端面。即，板狀接點LI側壁之絕緣層54於各字元線WL及選擇閘極線SGD、SGS之高度位置處朝Y方向兩側突出。

如圖2B～圖2D所示，積層體LM所包含之複數個絕緣層OL均具備核心層OLc、及自積層方向之上下方向夾著核心層OLc之絕緣層OLx。核心層OLc例如係摻雜有碳之氧化矽層，即碳氧化矽層等。絕緣層OLx係氧化矽層等，如下所述係藉由將核心層OLc之表面氧化而形成之層。

此處，作為摻雜有碳之氧化矽層等之核心層OLc、及將核心層OLc氧化而形成之絕緣層OLx均可於層中含有Si-C鍵及Si-O鍵。但是，藉由核心層OLc之氧化，而使絕緣層OLx中之Si-C鍵斷裂或者被取代為Si-O鍵。因此，核心層OLc與絕緣層OLx相比包含更多之Si-C鍵，絕緣層OLx與核心層OLc相比包含更多之Si-O鍵。

核心層OLc及絕緣層OLx中之Si-C鍵及Si-O鍵之含量例如能夠藉由TEM-EESL等進行測定，TEM-EESL係穿透式電子顯微鏡法(TEM：Transmission Electron Microscopy)與電子能量損失光譜法(EELS：Electron Energy-Loss Spectroscopy)之組合。

再者，較佳為使絕緣層OLx氧化至在利用TEM-EESL進行之測定中檢測不出由Si-C鍵引起之光譜之程度。

又，核心層OLc之碳含量較佳為1原子%以上。藉此，能夠使核心層OLc之楊氏模數(Young's modulus)為例如100 Gpa以上，並且能夠使其高於絕緣層OLx。核心層OLc中之碳含量例如能夠藉由歐傑電子能譜法(AES：Auger Electron Spectroscopy)等進行測定。

如圖2D所示，與板狀接點LI之側壁對向之核心層OLc之端面被絕緣層OLx覆蓋。覆蓋核心層OLc之端面之絕緣層OLx進而被上述含金屬元素層MO覆蓋。即，含金屬元素層MO於覆蓋字元線WL之障壁金屬層BM與絕緣層OL之界面處延伸，並且連續地延伸至板狀接點LI之側壁與絕緣層OL之端面之界面。藉此，絕緣層OL之核心層OLc變為隔著絕緣層OLx及含金屬元素層MO而與板狀接點LI之側壁對向。

另一方面，如圖2B及圖2C所示，與柱PL之側壁對向之核心層OLc之端面未被絕緣層OLx或含金屬元素層MO等覆蓋，而直接與柱PL之側壁相接。

於各絕緣層OL中，絕緣層OLx於核心層OLc之上下表面、及與板狀接點LI之側壁對向之核心層OLc之端面中之任一面均具有實質上均勻之層厚。即，核心層OLc上表面之絕緣層OLx之積層方向之厚度、核心層OLc下表面之絕緣層OLx之積層方向之厚度、及覆蓋與板狀接點LI之側壁對向之核心層OLc之端面之絕緣層OLx之Y方向之厚度均實質上相等。該等絕緣層OLx之厚度較佳為核心層OLc之厚度以上。

再者，於本說明書中，當提及指定層之層厚實質上均勻或相等時，係指指定層之層厚於設計上被設定為均勻或相等、及在容許之製造誤差之範圍內指定層之層厚均勻或相等中之至少任一種含義。

核心層OLc雖然楊氏模數較高，但耐受電壓較絕緣層OLx差。藉由絕緣層OLx與核心層OLc相比含有更多之Si-O鍵，進而，形成為核心層OLc以上之厚度，能夠提高絕緣層OL整體之耐受電壓，並抑制字元線WL等之層間之漏電流。

如上所述，實施方式1之半導體記憶裝置1具有具備如上所述之層構造之積層體LM。又，實施方式1之半導體記憶裝置1有時具有與上述不同之層構造之積層體。於圖3A～圖3C中對如上所述之積層體LMs進行說明。

圖3A～圖3C係對實施方式1之半導體記憶裝置1具備之積層體LM、LMs進行說明的模式圖。更詳細而言，圖3A係表示半導體記憶裝置1之佈局之模式性俯視圖，圖3B及圖3C係分別表示半導體記憶裝置1具備之積層體LMs、LM之層構造之剖視圖。

如圖3A所示，半導體記憶裝置1被單片化而成形為晶片狀。於單片化所得之半導體記憶裝置1之中央部分配置有包含積層體LM、柱PL、板狀接點LI、及接點CC等各種構成之記憶平面PLN。於圖3A～圖3C之例中，僅示出了1個記憶平面PLN，但半導體記憶裝置1亦可具有複數個記憶平面PLN。記憶平面PLN係能夠獨立於其他記憶平面PLN進行動作之半導體記憶裝置1之要素。

如上所述，記憶平面PLN所包含之積層體LM被複數個板狀接點LI分割，且於相鄰之板狀接點LI間配置有區塊區域BLK。但是，於最靠近Y方向兩端部，即積層體LM之Y方向兩端部之板狀接點LI之更外側配置有不作為區塊區域BLK發揮功能之虛設之區塊區域BLKd。

於記憶平面PLN之周圍，以包圍記憶平面PLN之方式配置有周邊區域PR。於周邊區域PR之更外側，以隔著周邊區域PR包圍記憶平面PLN之方式配置有切口區域KR。

如圖3C所示，記憶平面PLN所包含之積層體LM如上所述包含配置於複數個字元線WL間且具有絕緣層OLx/核心層OLc/絕緣層OLx之三層構造之複數個絕緣層OL。

如圖3B所示，於記憶平面PLN所包含之積層體LM之Y方向兩端部，即虛設之區塊區域BLKd之至少一部分區域，有時配置有層構造與積層體LM不同之積層體LMs。積層體LMs具有由複數個絕緣層NL與複數個核心層OLc逐層交替地積層而成之構成。

複數個絕緣層NL例如係氮化矽層等，且配置於與積層體LM之字元線WL及選擇閘極線SGD、SGS對應之高度位置。各絕緣層NL於積層方向上具有包括積層體LM中之各字元線WL以及配置於字元線WL之上下之障壁金屬層BM及含金屬元素層MO在內的厚度以上之厚度。

複數個核心層OLc係包含與積層體LM之核心層OLc相同之材料且例如摻雜有碳之氧化矽層等，配置於與積層體LM之核心層OLc對應之高度位置。積層體LMs中包含之各核心層OLc於積層方向上具有超過積層體LM中包含之各核心層OLc之厚度的厚度。但是，積層體LMs中之核心層OLc之積層方向之厚度為包括積層體LM中之核心層OLc及配置於核心層OLc之上下之絕緣層OLx在內之厚度以下。

又，如上所述之積層體LMs亦可配置於切口區域KR之至少一部分。如上所述，切口區域KR被用作將半導體記憶裝置1單片化時之切割線。因此，雖然切口區域KR之一部分或全部將自單片化後之半導體記憶裝置1消失，但於半導體記憶裝置1之製造步驟中，存在自積層體LM切斷之切口區域KR之積層體LMs於單片化後亦殘留之情況。

(半導體記憶裝置之製造方法) 接下來，利用圖4A～圖14C對實施方式1之半導體記憶裝置1之製造方法進行說明。圖4A～圖14C係依序例示實施方式1之半導體記憶裝置1之製造方法之順序之一部分的圖。

圖4A～圖8C係之後成為記憶區域MR之區域之沿著Y方向之剖視圖。

如圖4A所示，於支持基板SS上依序形成下部源極線DSLa、中間犧牲層SCN及上部源極線DSLb。

作為支持基板SS，可使用矽基板等半導體基板、陶瓷基板等絕緣基板或導電性基板等。於支持基板SS之上表面側，亦可形成有上述絕緣層60(參照圖2A等)。中間犧牲層SCN例如係氮化矽層等，且係之後將被替換成多晶矽層等而成為中間源極線BSL之層。

於上部源極線DSLb上形成由複數個絕緣層NL與複數個核心層OLc逐層交替地積層而成之積層體LMsa。絕緣層NL例如係氮化矽層等，且作為之後將被替換成導電材料而成為字元線WL或選擇閘極線SGS之犧牲層發揮功能。核心層OLc能夠藉由一面摻雜碳，一面利用化學氣相沉積(CVD：Chemical Vapor Deposition)法等沉積氧化矽層而形成。此時，較佳為調整碳之摻雜量以使核心層OLc中之碳之含量為1原子%以上。

之後，雖未圖示，但於積層體LMsa之一部分區域中將絕緣層NL與核心層OLc加工成階梯狀。此種加工能夠藉由重複複數次光阻層等遮罩圖案之細化以及積層體LMsa之絕緣層NL及核心層OLc之蝕刻來進行。

即，於積層體LMsa之上表面形成遮罩圖案，並將露出部分之絕緣層NL與核心層OLc逐層地蝕刻去除。又，藉由利用氧電漿等之處理，使遮罩圖案之端部後退而新露出積層體LMsa之上表面，並進一步將絕緣層NL與核心層OLc逐層地蝕刻去除。藉由將此種處理重複複數次，而形成於X方向之兩端部及Y方向之兩端部分別具有階梯狀之形狀的積層體LMsa。

又，藉此，積層體LMsa被分離為中央部分之積層體LMsa及外緣部分之積層體LMsa，中央部分之積層體LMsa之後將形成柱PL及接點CC等而成為積層體LMa，外緣部分之積層體LMsa自該中央部分切斷，並以包圍中央部分之積層體LMsa之方式配置於切口區域KR(參照圖3A等)。

如圖4B所示，形成於積層體LMsa中沿積層方向延伸之複數個記憶體孔MHa。複數個記憶體孔MHa貫通積層體LMsa、上部源極線DSLb及中間犧牲層SCN並到達下部源極線DSLa。該等記憶體孔MHa係之後成為柱PL之下部構造之部分。

如圖4C所示，對該等記憶體孔MHa內以非晶矽層或CVD-碳層等犧牲層26進行填充。藉此，形成於複數個記憶體孔MHa中填充犧牲層26而成之柱PLc。

如圖4D所示，形成積層體LMsb，積層體LMsb覆蓋積層體LMsa且由複數個絕緣層NL與複數個核心層OLc逐層交替地積層而成。積層體LMsb之絕緣層NL作為之後將被替換成導電層而成為字元線WL或選擇閘極線SGD之犧牲層發揮功能。

之後，雖未圖示，但於積層體LMsb之一部分區域中將絕緣層NL與核心層OLc加工成階梯狀。此種加工與上述之對於積層體LMsa之處理同樣，能夠藉由重複複數次光阻層等遮罩圖案之細化與積層體LMsb之絕緣層NL及核心層OLc之蝕刻來進行。

此時，使已形成於積層體LMsa之階梯部分之最上段與形成於積層體LMsb之階梯部分之最下段相互靠近，以自積層體LMsa之下層側至積層體LMsb之上層側連續地相連之方式形成階梯形狀。藉此，形成如下之積層體LMsa、LMsb，即，於X方向之兩端部及Y方向之兩端部分別形成有自積層體LMsa遍及積層體LMsb具有階梯狀之形狀之階梯區域SR。

又，藉此，積層體LMsb被分離成中央部分之積層體LMsb及外緣部分之積層體LMsb，中央部分之積層體LMsb之後將形成柱PL及接點CC等而成為積層體LMb，外緣部分之積層體LMsb自該中央部分切斷，並以包圍中央部分之積層體LMsb之方式配置於切口區域KR(參照圖3A等)。

如圖5A所示，形成複數個記憶體孔MHb，該等記憶體孔MHb貫通積層體LMsb且分別連接於已形成在積層體LMsa內之複數個柱PLc。記憶體孔MHb係之後成為柱PL之上部構造之部分。

如圖5B所示，自記憶體孔MHb底部之柱PLc去除犧牲層26。藉此，於複數個記憶體孔MHb之底部，分別於記憶體孔MHa形成開口，從而形成貫通積層體LMsb、LMsa、上部源極線DSLb及中間犧牲層SCN且到達下部源極線DSLa之複數個記憶體孔MH。

再者，於填充在柱PLc內之犧牲層26為CVD-碳層等之情形時，當藉由使用氧電漿之灰化等將上述圖5A中形成記憶體孔MHb時使用之遮罩圖案等去除時，能夠自該等柱PLc一起去除犧牲層26。

如圖5C所示，於記憶體孔MH內依序形成多層絕緣層MEb、半導體層CNb及絕緣層CRb。藉此，於記憶體孔MH之側面、及下部源極線DSLa露出之底面配置多層絕緣層MEb及半導體層CNb，並將絕緣層CRb填充於記憶體孔MH之中心部。

多層絕緣層MEb係之後成為記憶體層ME之多層構造之絕緣層。半導體層CNb係之後成為通道層CN之層。絕緣層CRb係之後成為核心層CR之氧化矽層等。

多層絕緣層MEb、半導體層CNb及絕緣層CRb亦依序形成於積層體LMsb之上表面。

如圖5D所示，依序對絕緣層CRb、半導體層CNb及多層絕緣層MEb進行回蝕而將其自積層體LMsb上表面去除，並且於記憶體孔MH上端部形成凹處DN。藉此，於記憶體孔MH內，自外周側依序形成記憶體層ME、通道層CN及核心層CR。

如圖6A所示，於記憶體孔MH上端部之凹處DN形成半導體層CPb。半導體層CPb係之後成為頂蓋層CP之層。半導體層CPb亦形成於積層體LMsb之上表面。

如圖6B所示，藉由CMP等去除積層體LMsb上表面之半導體層CPb，並於記憶體孔MH之上端部形成頂蓋層CP。

如圖6C所示，使因CMP等而變薄之積層體LMsb最上層之核心層OLc堆積。藉此，形成頂蓋層CP嵌埋於最上層之核心層OLc中之柱PL。但是，於該時間點，記憶體層ME覆蓋柱PL之整個側壁，未成為通道層CN之側面之一部分自記憶體層ME露出之狀態。

如圖7A所示，形成貫通積層體LMsb、LMsa及上部源極線DSLb且到達中間犧牲層SCN之狹縫ST。又，於狹縫ST之在Y方向上相對之側壁形成絕緣層54s。狹縫ST亦在積層體LMsa、LMsb內於沿著X方向之方向上延伸。

如圖7B所示，經由側壁被絕緣層54s保護之狹縫ST，使例如熱磷酸等中間犧牲層SCN之去除液流入，將夾於下部源極線DSLa與上部源極線DSLb之間的中間犧牲層SCN去除。

藉此，於下部源極線DSLa與上部源極線DSLb之間形成間隙層GPs。又，柱PL外周部之記憶體層ME之一部分露出於間隙層GPs內。此時，狹縫ST之側壁由絕緣層54s保護，因此，能抑制積層體LMsa、LMsb內之絕緣層NL亦被去除。

如圖7C所示，經由狹縫ST適當使藥液流入至間隙層GPs內，依序去除露出於間隙層GPs內之記憶體層ME之阻擋絕緣層BK、電荷儲存層CT及隧道絕緣層TN(參照圖2B及圖2C)。藉此，自柱PL之一部分側壁去除記憶體層ME，使內側之通道層CN之一部分露出於間隙層GPs內。

如圖7D所示，自側壁被絕緣層54s保護之狹縫ST注入例如非晶矽等原料氣體，利用非晶矽等填充間隙層GPs。又，對支持基板SS進行加熱處理，使填充於間隙層GPs內之非晶矽多晶化而形成包含多晶矽等之中間源極線BSL。

藉此，柱PL之通道層CN之一部分經由中間源極線BSL於側面與源極線SL連接。

如圖8A所示，暫時去除狹縫ST側壁之絕緣層54s。

如圖8B所示，使例如熱磷酸等絕緣層NL之去除液自狹縫ST流入至積層體LMsa、LMsb內部，而去除積層體LMsa、LMsb之絕緣層NL。藉此，形成具有核心層OLc間之絕緣層NL被去除所得之複數個間隙層GP的積層體LMga、LMgb。

包含複數個間隙層GP之積層體LMga、LMgb為脆弱之構造。複數個柱PL支持此種脆弱之積層體LMga、LMgb。又，殘留於積層體LMga、LMgb中之核心層OLc例如由楊氏模數較未摻雜碳之氧化矽層等高之材料構成。

藉由此種柱PL之支持構造及高楊氏模數之核心層OLc，能抑制殘留於積層體LMga、LMgb中之核心層OLc產生撓曲或積層體LMga、LMgb發生變形或塌陷。

又，自積層體LMsa、LMsb去除絕緣層NL之後，將核心層OLc之表面氧化，而形成覆蓋核心層OLc之上下表面及與狹縫ST對向之端面之絕緣層OLx。藉此，於積層體LMga、LMgb中形成具有核心層OLc與絕緣層OLx之三層構造之複數個絕緣層OL。

如圖8C所示，將例如鎢或鉬等導電材之原料氣體自狹縫ST注入至積層體LMga、LMgb內部，利用導電材填充積層體LMga、LMgb之間隙層GP而形成複數個字元線WL等。藉此，形成包含由複數個字元線WL等與複數個絕緣層OL逐層交替地積層而成之積層體LMa、LMb的積層體LM。

如上述般自中間犧牲層SCN形成中間源極線BSL之處理、及自絕緣層NL形成字元線WL之處理亦稱為替換處理。

再者，於積層體LM之上述替換處理中，存在替換前之積層體LMsa、LMsb殘留於一部分區域之情形。

例如，存在如下情形：自狹縫ST注入之絕緣層NL之去除液未滲透至最靠近積層體LMsa、LMsb之Y方向兩端部之狹縫ST之外側區域且靠近積層體LMsa、LMsb之Y方向之端部位置的區域。於該情形時，於該區域中，絕緣層NL未被去除，亦未形成字元線WL等，因此，積層體LMsa、LMsb保持原來之層構造而殘留。

但是，如上所述，將最靠近積層體LMsa、LMsb之Y方向兩端部之狹縫ST之外側區域設為虛設之區塊區域BLKd，因此，即便積層體LMsa、LMsb殘留，亦不會對半導體記憶裝置1之特性造成影響。

又，例如，於將積層體LMsa、LMsb之X方向兩端部及Y方向兩端部加工成階梯狀時，殘留於切口區域KR之外緣部分亦自形成有狹縫ST之積層體LMsa、LMsb之部分切斷，因此，不會受到替換處理而原樣殘留。

其後，於狹縫ST之側壁形成絕緣層54，並將導電層24填充於絕緣層54內，而形成板狀接點LI。但是，亦可不於狹縫ST內形成導電層24而是填充絕緣層54等，從而形成板狀構件。

此處，於圖9A～圖14C中表示自絕緣層NL形成字元線WL之替換處理之細節。

圖9A～圖14C中之A係字元線WL之高度位置處之柱PL之放大剖視圖。圖9A～圖14C中之B係字元線WL之高度位置處之積層體LMga、LMgb或積層體LMa、LMb之放大剖視圖。圖9A～圖14C中之C係字元線WL之高度位置處之狹縫ST或板狀接點LI之放大剖視圖。

再者，於包含選擇閘極線SGD、SGS之區域中亦同樣地進行以下之替換處理。

圖9A～圖9C表示經由狹縫ST去除絕緣層NL後之積層體LMga、LMgb之情況。於複數個核心層OLc間形成有去除絕緣層NL而產生之間隙層GP。去除絕緣層NL時，除了如上所述使用熱磷酸等去除液以外，還使用指定之洗淨液對去除絕緣層NL後之積層體LMga、LMgb進行洗淨處理。

由於該等去除液或洗淨液產生之表面張力會作用於積層體LMga、LMgb內之核心層OLc，因此擔心於積層方向上相鄰之核心層OLc彼此附著。然而，如上所述，由於核心層OLc包含楊氏模數較高之材料，因此能抑制此種核心層OLc彼此之附著。同樣地，藉由高楊氏模數之核心層OLc，亦能抑制積層體LMga、LMgb之撓曲及變形等。

另一方面，核心層OLc例如與未摻雜碳之氧化矽層等相比耐受電壓較差。因此，於積層體LMga、LMgb之間隙層GP形成字元線WL等之前，進行將核心層OLc之表面氧化以提高耐受電壓之處理。

如圖10A～圖10C所示，將核心層OLc氧化以於核心層OLc之表面形成絕緣層OLx。核心層OLc之表面例如能夠藉由氧自由基氧化處理或熱氧化處理等而氧化。氧自由基氧化處理例如使用藉由遠距電漿方式或直接電漿方式生成之氧電漿而實施。熱氧化處理例如能夠藉由在氧氣氛圍或臭氧氛圍中加熱氧化對象物之乾式處理、或於水蒸氣中加熱氧化對象物之濕式處理等而進行。

藉由如此將核心層OLc氧化，使核心層OLc之大致整個露出面氧化而形成絕緣層OLx，從而形成於層厚方向上具有絕緣層OLx/核心層OLc/絕緣層OLx之三層構造之絕緣層OL。

更詳細而言，如圖10A及圖10B所示，於柱PL之附近、以及不存在柱PL及狹縫ST等之積層體LMga、LMgb部分，核心層OLc之積層方向之上下表面被氧化從而被絕緣層OLx覆蓋。另一方面，如圖10C所示，於狹縫ST之附近呈如下狀態：不僅上下表面，核心層OLc之與狹縫ST對向之端面亦露出。因此，除了核心層OLc之上下表面以外，狹縫ST側之端面亦被絕緣層OLx覆蓋。

此種氧化處理通常於核心層OLc之露出面全域中大致等速地進行。因此，覆蓋核心層OLc之露出面之絕緣層OLx形成為於任一部位均大致均勻之厚度。此時，使核心層OLc之表面充分氧化，以使絕緣層OLx中之Si-O鍵之量較核心層OLc中之Si-O鍵之量多。又，較佳為進行氧化處理直至未被氧化而殘留之核心層OLc成為核心層OLc表面之絕緣層OLx以下之層厚。

藉此，絕緣層OL整體能夠獲得充分之耐受電壓。

再者，存在藉由氧化處理形成之絕緣層OLx與原來之核心層OLc相比體積膨脹之情形。這就是為什麼氧化處理後之絕緣層OLx/核心層OLc/絕緣層OLx之三層構造之絕緣層OL整體之層厚可能為受到氧化處理前之核心層OLc之層厚以上。

如圖11A～圖11C所示，於積層體LMga、LMgb之間隙層GP內經由狹縫ST依序形成含金屬元素層MO及障壁金屬層BM。該等含金屬元素層MO及障壁金屬層BM形成在露出於間隙層GP內之絕緣層OL之上下表面、與狹縫ST對向之絕緣層OL之端面、及露出於間隙層GP內之柱PL之側壁。即，含金屬元素層MO及障壁金屬層BM在柱PL之側壁部分形成於之後形成字元線WL等之間隙層GP之高度位置，在狹縫ST之側壁部分形成於絕緣層OL之高度位置。

如圖12A～圖12C所示，於形成有含金屬元素層MO及障壁金屬層BM之積層體LMga、LMgb之間隙層GP內，經由狹縫ST填充鎢或鉬等導電材，而形成字元線WL等。此時，亦於狹縫ST之一部分內形成導電材。

如圖13A～圖13C所示，將形成於狹縫ST內之導電材去除。又，將覆蓋與狹縫ST對向之絕緣層OL之端面之障壁金屬層BM去除。此時，為了將障壁金屬層BM自絕緣層OL之端面完全去除，亦可將絕緣層OL端面之含金屬元素層MO之一部分或全部去除。又，此時，露出於狹縫ST內之字元線WL之端面可能與覆蓋字元線WL之上下表面之障壁金屬層BM一起朝遠離狹縫ST之側壁之方向後退。

藉由自絕緣層OL之端面去除障壁金屬層BM，能夠抑制於積層方向上相鄰之字元線WL間之經由障壁金屬層BM之導通。

如圖14A～圖14C所示，於狹縫ST之側壁形成絕緣層54，進而，以導電層24對狹縫ST內進行填充。藉此，形成板狀接點LI。再者，有如下情形：因自絕緣層OL之端面去除障壁金屬層BM時字元線WL等後退，而板狀接點LI側壁之絕緣層54具有於字元線WL等之高度位置處朝字元線WL方向突出的形狀。

之後，形成貫通包含積層體LMb之最上層之導電層在內之1個或複數個導電層的槽，並於槽內填充絕緣層56，藉此，形成將該等導電層劃分成選擇閘極線SGD之圖案之分離層SHE。

又，自階梯區域SR之上方側形成複數個接點CC，該等接點CC分別到達構成階梯區域SR之階梯構造各級之字元線WL及選擇閘極線SGD、SGS。

又，於積層體LM之上表面形成絕緣層52，並且貫通絕緣層52而形成連接於柱PL之插塞CH及連接於接點CC之插塞。進而，於絕緣層52上形成絕緣層53，並形成連接於插塞CH之位元線BL、及經由插塞連接於接點CC之上層配線等。又，於絕緣層53之上表面形成用以與周邊電路CBA獲得電性導通之電極墊等。

再者，亦可藉由使用例如雙金屬鑲嵌法等而一次性形成插塞CH及位元線BL等。

又，在與形成有積層體LM之支持基板SS不同體之半導體基板SB上形成周邊電路CBA，並利用絕緣層40覆蓋。於絕緣層40中形成將周邊電路CBA引出至絕緣層40之表面之接點、通孔、配線等，並與形成於絕緣層40之上表面之電極墊等連接。

繼而，將支持基板SS與半導體基板SB藉由各自具有之絕緣層50、40而貼合，並將絕緣層50、40中之電極墊連接。其後，去除支持基板SS以使源極線SL露出，並隔著形成有插塞PG之絕緣層60連接電極膜EL。

藉由以上步驟，能製造實施方式1之半導體記憶裝置1。

於三維非揮發性記憶體等半導體記憶裝置之製造步驟中，有時將積層體中之犧牲層替換成導電層而形成由導電層與絕緣層積層而成之積層體。於該情形時，有於替換處理中包含複數個間隙層之脆弱之積層體產生撓曲或發生變形之情況。

為了抑制上述情況，考慮將配置於犧牲層間之絕緣體設為由楊氏模數較高且摻雜有碳之氧化矽層夾住非摻雜之氧化矽層之三層構造，藉此，兼顧充分之強度與耐受電壓。然而，為了形成三層構造之絕緣層，例如每當按照摻碳氧化矽層、非摻雜氧化矽層、摻碳氧化矽層之順序進行成膜以形成犧牲層間之各絕緣體時，必須複數次切換氣體種類來進行成膜，擔心產能降低。

根據實施方式1之半導體記憶裝置1，作為複數個字元線WL各者之間之絕緣體，配置有核心層OLc及絕緣層OLx，核心層OLc包含Si-C鍵，絕緣層OLx包含Si-O鍵且覆蓋核心層OLc之積層方向之上下表面及核心層OLc之與板狀接點LI之側壁對向之端面。

藉此，能夠使核心層OLc之楊氏模數高於絕緣層OLx而抑制替換處理時之積層體LMga、LMgb之撓曲及變形。又，藉由覆蓋核心層OLc之絕緣層OLx，能夠提高絕緣層OL整體之耐受電壓而抑制字元線WL間之漏電流等。藉由以整體上耐受電壓得到提高之絕緣層OL夾著字元線WL等，亦能抑制字元線WL與板狀接點LI之間之漏電流。

根據實施方式1之半導體記憶裝置1，絕緣層OLx之積層方向之厚度較理想為核心層OLc之積層方向之厚度以上。藉此，絕緣層OL整體上具有更充分之耐受電壓。

根據實施方式1之半導體記憶裝置1，絕緣層OLx係核心層OLc之氧化層。如此，於積層體LMs之替換處理時使用去除液或洗淨液時，能夠藉由氧化處理前之核心層OLc來抑制積層體LMs之撓曲及變形，其後，於形成字元線WL等之前將核心層OLc之表面氧化，藉此，能夠獲得具備充分之耐受電壓之絕緣層OL而不使產能降低。

[實施方式2] 以下，參照附圖對實施方式2詳細地進行說明。實施方式2之半導體記憶裝置2中，積層體LM中之記憶區域MR及階梯區域SR、以及周邊電路CUA相對於積層體LM之配置位置與上述實施方式1不同。

於以下之附圖中，有時對與上述實施方式1相同之構成標註相同之符號，並省略其說明。

圖15A～圖15C係表示實施方式2之半導體記憶裝置2之概略構成例之圖。更詳細而言，圖15A係半導體記憶裝置2之沿著X方向之剖視圖，圖15B及圖15C係分別表示半導體記憶裝置2具備之積層體LMs、LM之層構造之剖視圖。

如圖15A所示，實施方式2之半導體記憶裝置2係於基板SB上依序具備周邊電路CUA、及具有複數個字元線WL等之積層體LM。

基板SB例如係矽基板等半導體基板。於基板SB上配置有周邊電路CUA，周邊電路CUA包含電晶體TR及配線等，控制半導體記憶裝置2之記憶胞MC之電氣動作。

周邊電路CUA被氧化矽膜等絕緣層40覆蓋。於絕緣層40上配置有源極線SL。於源極線SL之上方配置有由複數個字元線WL及選擇閘極線SGD、SGS積層而成之積層體LM。

於積層體LM配置有複數個記憶區域MR、階梯區域SR、SRs及貫通接點區域TP。階梯區域SR、SRs及貫通接點區域TP配置於積層體LM之中央部分，記憶區域MR配置於該等階梯區域SR、SRs及貫通接點區域TP之X方向兩側。

於記憶區域MR配置有於積層方向上貫通複數個字元線WL等之複數個柱PL。於柱PL與字元線WL之交叉部形成有複數個記憶胞MC(參照圖2C)。藉此，實施方式2之半導體記憶裝置2亦構成為三維地配置有複數個記憶胞MC之三維非揮發性記憶體。

階梯區域SR包含將複數個字元線WL等在積層方向上刻蝕成峽谷狀所得之複數個階梯部分。各階層之字元線WL及選擇閘極線SGD、SGS經由階梯區域SRc之Y方向側之端部而於隔著階梯區域SR之X方向兩側保持電性導通。

加工成階梯狀之字元線WL及選擇閘極線SGD、SGS中，與字元線WL及選擇閘極線SGS連接之接點CC配置於X方向一側之靠貫通接點區域TP之階梯部分，與選擇閘極線SGD連接之接點CC配置於X方向另一側之靠記憶區域MR處。

又，於貫通接點區域TP與記憶區域MR之間進而設置有接點CC與選擇閘極線SGD連接之階梯區域SRs。

與階梯區域SR、SRs之字元線WL及選擇閘極線SGD、SGS連接之該等接點CC經由較選擇閘極線SGD更靠上方之上層配線、及以下敍述之貫通接點C4等而電性連接於周邊電路CUA。

於貫通接點區域TP配置有貫通積層體LM內之貫通接點區域TP之貫通接點C4。貫通接點C4將配置於下方之基板SB上之周邊電路CUA與設置於複數個字元線WL之接點CC連接。自接點CC施加至記憶胞MC之各種電壓經由貫通接點C4等由周邊電路CUA控制。

具有以上之構成之積層體LM被絕緣層50覆蓋。絕緣層50亦擴展至複數個積層體LM之周圍。於積層體LM之周圍配置有周邊區域PR，於周邊區域PR之更外側且單片化之半導體記憶裝置2之端部配置有切口區域KR。

如圖15C所示，半導體記憶裝置2具備之積層體LM具有與上述實施方式之積層體LM相同之層構造。

如圖15B所示，於貫通接點區域TP中，配置有由複數個絕緣層NL與複數個核心層OLc逐層交替地積層而成之積層體LMs來代替積層體LM。即，積層體LMs之兩側被積層體LM夾著或者周圍被積層體LM包圍而配置於貫通接點區域TP中。此種積層體LMs係藉由如下方式而形成，即，藉由在貫通接點區域TP之Y方向兩端部與其外側之狹縫之間設置障壁以阻擋自狹縫注入之絕緣層NL之去除液，從而設置不會受到替換處理之區域。

貫通接點C4貫通不具有字元線WL等之積層體LMs並電性連接於積層體LM、LMs下方之周邊電路CUA。藉此，能抑制例如貫通接點C4與積層體LM中之字元線WL等導通。

又，積層體LMs與上述實施方式1同樣地，亦能配置於切口區域KR之至少一部分。又，切口區域KR之積層體LMs亦為如下之部分，即，於半導體記憶裝置2之製造步驟中，自配置柱PL等之中央部分之積層體LMs切斷，並且原樣保持層構造並維持而不會受到替換處理。

又，積層體LMs亦可與上述實施方式1同樣地，配置於積層體LM之Y方向兩端部。

再者，於上述實施方式1、2中，半導體記憶裝置1、2之積層體LM具備之核心層OLc係摻雜有碳之氧化矽層，絕緣層OLx係核心層OLc被氧化所得之層。但是，具有較氧化矽層等高之楊氏模數之核心層並不限於上述，例如亦可為碳化矽層或矽層等。藉由此種高楊氏模數之核心層OLc，亦能抑制積層體LM之撓曲及變形。

於核心層為碳化矽層之情形時，與上述之實施方式1、2同樣地，能夠以核心層中之Si-C鍵之含量較核心層被氧化所得之絕緣層中之Si-C鍵之含量多，且絕緣層中之Si-O鍵之含量較核心層中之Si-O鍵之含量多的方式構成該等層。

於核心層為矽層之情形時，能夠以核心層中之Si-Si鍵之含量較核心層被氧化所得之絕緣層中之Si-Si鍵之含量多，且絕緣層中之Si-O鍵之含量較核心層中之Si-O鍵之含量多的方式構成該等層。

又，於上述實施方式1、2中，半導體記憶裝置1、2具備將2個積層體LMa、LMb上下堆積所得之兩層構造之積層體LM。但是，積層體之構成並不限於兩層，亦可為一層，亦可為三層以上。

又，於上述實施方式1、2中，柱PL於通道層CN之側面與源極線SL連接，但並不限於此。例如亦可以去除柱底面之記憶體層而於通道層之下端部與源極線連接之方式構成柱。

又，於上述實施方式1、2中，於積層體LM之上方或下方配置周邊電路CBA、CUA。但是，周邊電路亦可配置於與積層體同一層。於該情形時，能夠於形成周邊電路之半導體基板上之與周邊電路不同之位置形成積層體。

已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換及變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

1,2:半導體記憶裝置 24:導電層 26:犧牲層 40:絕緣層 50:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 54s:絕緣層 56:絕緣層 60:絕緣層 BK:阻擋絕緣層 BL:位元線 BLK:區塊區域 BLKd:區塊區域 BM:障壁金屬層 BSL:中間源極線 C4:貫通接點 CBA:周邊電路 CC:接點 CH:插塞 CN:通道層 CNb:半導體層 CP:頂蓋層 CPb:半導體層 CR:核心層 CRb:絕緣層 CT:電荷儲存層 CUA:周邊電路 DN:凹處 DSLa:下部源極線 DSLb:上部源極線 EL:電極膜 GP:間隙層 GPs:間隙層 KR:切口區域 LI:板狀接點 LM,LMa,LMb,LMga,LMgb, LMs,LMsa,LMsb:積層體 MC:記憶胞 ME:記憶體層 MEb:絕緣層 MH:記憶體孔 MHa:記憶體孔 MHb:記憶體孔 MO:含金屬元素層 MR:記憶區域 NL,OL,OLx:絕緣層 OLc:核心層 PG:插塞 PL:柱 PLc:柱 PLN:記憶平面 PR:周邊區域 SB:半導體基板 SCN:中間犧牲層 SGD,SGS:選擇閘極線 SGD0,SGD1:選擇閘極線 SGS0,SGS1:選擇閘極線 SHE:分離層 SL:源極線 SR:階梯區域 SRs:階梯區域 SS:支持基板 ST:狹縫 STD, STS:選擇閘極 TN:隧道絕緣層 TP:貫通接點區域 TR:電晶體 WL:字元線

圖1A及圖1B係表示實施方式1之半導體記憶裝置之概略構成例之圖。 圖2A～圖2D係表示實施方式1之半導體記憶裝置之構成之一例的沿著Y方向之剖視圖。 圖3A～圖3C係對實施方式1之半導體記憶裝置具備之積層體進行說明之模式圖。 圖4A～圖4D係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖5A～圖5D係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖6A～圖6C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖7A～圖7D係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖8A～圖8C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖9A～圖9C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖10A～圖10C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖11A～圖11C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖12A～圖12C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖13A～圖13C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖14A～圖14C係依序例示實施方式1之半導體記憶裝置之製造方法之順序之一部分的圖。 圖15A～圖15C係表示實施方式2之半導體記憶裝置之概略構成例之圖。

24:導電層

52:絕緣層

53:絕緣層

54:絕緣層

56:絕緣層

60:絕緣層

BL:位元線

BSL:中間源極線

CH:插塞

CN:通道層

CP:頂蓋層

CR:核心層

DSLa:下部源極線

DSLb:上部源極線

LI:板狀接點

LM:積層體

LMa:積層體

LMb:積層體

ME:記憶體層

MR:記憶區域

OL:絕緣層

PL:柱

SGD0:選擇閘極線

SGD1:選擇閘極線

SGS0:選擇閘極線

SGS1:選擇閘極線

SHE:分離層

SL:源極線

WL:字元線

Claims (5)

1. 一種半導體記憶裝置，其具備： 第1積層體，其由複數個導電層彼此相隔地積層而成； 板狀部，其在上述第1積層體內於上述第1積層體之積層方向及與上述積層方向交叉之第1方向上延伸，且於與上述積層方向及上述第1方向交叉之第2方向上將上述第1積層體分割；以及 柱，其在上述第1積層體內於上述積層方向上延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成有記憶胞； 於上述複數個導電層各者之間配置有： 第1層，其包含Si-C鍵及Si-Si鍵中之至少任一者；以及 第1絕緣層，其包含Si-O鍵，且覆蓋上述第1層之上述積層方向之上下表面、及上述第1層之與上述板狀部之側壁對向之端面； 上述第1層係 與上述第1絕緣層相比包含更多之上述Si-C鍵或上述Si-Si鍵，且 上述第1絕緣層係 與上述第1層相比包含更多之上述Si-O鍵。
2. 如請求項1之半導體記憶裝置，其中 上述第1層係 不隔著上述第1絕緣層而與上述柱之側壁相接。
3. 如請求項1之半導體記憶裝置，其進而具備含金屬元素層， 上述含金屬元素層覆蓋與上述複數個導電層對向之上述第1絕緣層之各對向面、及覆蓋上述第1層之上述端面之上述第1絕緣層之與上述板狀部之對向面。
4. 一種半導體記憶裝置，其具備： 第1積層體，其由複數個導電層於其等之間介隔絕緣體積層而成； 板狀部，其在上述第1積層體內於上述第1積層體之積層方向及與上述積層方向交叉之第1方向上延伸，且於與上述積層方向及上述第1方向交叉之第2方向上將上述第1積層體分割；以及 柱，其在上述第1積層體內於上述積層方向上延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成有記憶胞； 上述複數個導電層各者之間之上述絕緣體係於第1絕緣層內之上述積層方向上之中間位置處包含具有較上述第1絕緣層高之楊氏模數之第1層， 上述第1層之與上述板狀部之側壁對向之端面被上述第1絕緣層覆蓋，且 上述第1層之與上述柱之側壁對向之端面不隔著上述第1絕緣層而與上述柱之側壁相接。
5. 如請求項4之半導體記憶裝置，其中 上述第1絕緣層係 以實質上均勻之厚度覆蓋上述第1層之上下表面及與上述板狀部之側壁對向之上述端面。