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JP2019165134A - 半導体記憶装置 - Google Patents

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JP2019165134A
JP2019165134A JP2018052449A JP2018052449A JP2019165134A JP 2019165134 A JP2019165134 A JP 2019165134A JP 2018052449 A JP2018052449 A JP 2018052449A JP 2018052449 A JP2018052449 A JP 2018052449A JP 2019165134 A JP2019165134 A JP 2019165134A
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insulating
memory device
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JP2018052449A
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幸延 永島
Yukinobu Nagashima
幸延 永島
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Kioxia Corp
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Toshiba Memory Corp
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Abstract

【課題】信頼性の高い半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板１０の上方に設けられ、基板１０の表面と交差する第１方向に沿って複数の導電層が相互に離隔して積層された積層体と、積層体内を第１方向に沿って通過する複数のメモリピラーＭＰと、複数のメモリピラーＭＰ上に設けられた絶縁層２５と、積層体内に第１方向に沿ってメモリピラーＭＰより高い位置まで設けられ、積層体を第１方向と交差する第２方向に分離する分離領域ＳＴと、絶縁層２５上及び分離領域ＳＴの側壁に設けられた絶縁層Ｓ１とを備える。【選択図】図５

Description

実施形態は、半導体記憶装置に関するものである。
半導体記憶装置として、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１７／０２００７３６号明細書 米国特許第９６４６９７５号明細書 特開２０１７−１０３３２８号公報
信頼性の高い半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板の上方に設けられ、前記基板の表面と交差する第１方向に沿って複数の導電層が相互に離隔して積層された積層体と、前記積層体内を前記第１方向に沿って通過する複数のメモリピラーと、前記複数のメモリピラー上に設けられた第１絶縁層と、前記積層体内に前記第１方向に沿って前記メモリピラーより高い位置まで設けられ、前記積層体を前記第１方向と交差する第２方向に分離する分離領域と、前記第１絶縁層上及び前記分離領域の側壁に設けられた第２絶縁層とを具備する。
実施形態の半導体記憶装置の構成を示す平面図である。 図１におけるＡ−Ａ’線に沿った断面図である。 図１におけるＢ−Ｂ’線に沿った断面図である。 第１実施形態の半導体記憶装置におけるメモリセルアレイのＹ方向に沿った断面図である。 第１実施形態における主要部の構成を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の構成を示す図１のＡ−Ａ’線に沿った断面図である。 第２実施形態の半導体記憶装置の構成を示す図１のＢ−Ｂ’線に沿った断面図である。 第２実施形態における主要部の構成を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。
［１］第１実施形態
第１実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、メモリセルトランジスタ（以下、メモリセルとも記す）が半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に取る。
［１−１］半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置の構成を示す平面図である。図２は、図１におけるＡ−Ａ’線に沿った断面図である。図３は、図１におけるＢ−Ｂ’線に沿った断面図である。図１において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向とする。なお、図１〜図３ではビット線を省略している。
図１に示すように、半導体記憶装置は、メモリセルアレイ領域１００、引き出し領域２００、及びコンタクト領域３００を有する。
メモリセルアレイ領域１００は、複数のメモリブロック１０１を含む。複数のメモリブロック１０１は、Ｘ方向にそれぞれ延伸し、Ｙ方向に配列されている。複数のメモリブロック１０１は、各々同様の構成を有する。
メモリブロック１０１は、複数のメモリピラーＭＰを有する。複数のメモリピラーＭＰは、行列状に、すなわちＸ方向及びＹ方向に配列されている。メモリピラーＭＰの数は任意である。メモリピラーＭＰは、図２及び図３に示すように、コンタクトＣＰ１を介してビアＶ１に接続される。
複数のメモリブロック１０１の間には、Ｘ方向に延伸するスリット（分離領域）ＳＴが設けられる。スリットＳＴは、絶縁層Ｓ１，Ｓ２を有する。スリットＳＴにより、各々のメモリブロック１０１間は分離される。スリットＳＴの数は任意である。
引き出し領域２００は、後述するワード線に接続された複数のコンタクトＣＰ２を有する。コンタクトＣＰ２は、Ｘ方向に配列されている。コンタクトＣＰ２は、図２に示すように、ビアＶ２に接続される。
コンタクト領域３００は、後述する周辺回路に接続された複数の貫通コンタクトＣＰ３を有する。貫通コンタクトＣＰ３は、図２に示すように、コンタクトＣＰ４を介してビアＶ３に接続される。
図２及び図３に示すように、半導体基板、例えばシリコン基板１０上には、周辺回路領域４００及びメモリ回路領域５００が設けられる。周辺回路領域４００は、メモリセルに対するデータの書き込み、読み出し、及び消去を制御する周辺回路を有する。周辺回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）及びｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）を含むＣＭＯＳ回路１１を有する。メモリ回路領域５００には、前述した複数のメモリピラーＭＰ、複数のワード線ＷＬ０〜ＷＬ３、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ソース線ＳＬ、及びビット線ＢＬ（図示しない）が設けられる。以降、ワード線ＷＬと記した場合、ワード線ＷＬ０〜ＷＬ３の各々を示すものとする。なお、ワード線ＷＬの数は任意である。
以下に、図２を参照して、半導体記憶装置のＡ−Ａ’線に沿った断面構造を説明する。シリコン基板１０上には、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路１１、及びビアＶ４が設けられる。ビアＶ４は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース、ドレイン、あるいはゲートに接続される。
ビアＶ４上には、導電層（例えば、配線あるいはパッド）１２が設けられる。導電層１２上には、ビアＶ５が設けられる。ビアＶ５上には、導電層（例えば、配線あるいはパッド）１３が設けられる。シリコン基板１０上のＣＭＯＳ回路１１、導電層１２，１３、及びビアＶ４，Ｖ５の周囲には、絶縁層１４が設けられる。
絶縁層１４上には、導電層１５が設けられる。導電層１５は、ソース線ＳＬとして機能する。導電層１５上には、複数の絶縁層１６と、複数の導電層１７〜２２とが交互に積層された積層体が形成される。導電層１７〜２２はＸ方向に延伸している。導電層１７は、ソース側選択ゲート線ＳＧＳとして機能する。導電層１８〜２１は、複数のワード線ＷＬ０〜ＷＬ３としてそれぞれ機能する。導電層２２は、ドレイン側選択ゲート線ＳＧＤとして機能する。
導電層２２上には、絶縁層２３が設けられる。複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３には、Ｚ方向に延伸した柱状のメモリピラーＭＰが設けられる。メモリピラーＭＰの一端は導電層（ソース線ＳＬ）１５に接続され、メモリピラーＭＰの他端は絶縁層２３の上面に達する。すなわち、メモリピラーＭＰは、ソース線ＳＬから複数の絶縁層１６、ソース側選択ゲート線ＳＧＳ、複数のワード線ＷＬ０〜ＷＬ３、ドレイン側選択ゲート線ＳＧＤ、及び絶縁層２３を通り、絶縁層２３の上面に達している。メモリピラーＭＰの詳細については後述する。
メモリピラーＭＰ及び絶縁層２３上には、絶縁層２４，２５，Ｓ１，２６が順に設けられる。メモリセルアレイ領域１００において、絶縁層２４，２５，Ｓ１，２６には、Ｚ方向に延伸したコンタクトＣＰ１が設けられる。コンタクトＣＰ１は、絶縁層２６の上面からメモリピラーＭＰに達する。コンタクトＣＰ１はメモリピラーＭＰに接続される。
引き出し領域２００において、導電層１７〜２２はＸ方向に沿って階段状に加工されている。階段状に加工された導電層１７〜２２上には、メモリセルアレイ領域１００において導電層１７〜２２が積層された積層体との段差を埋めるように、絶縁層１６’が形成され、メモリセルアレイ領域１００と引き出し領域２００との間でそれらの上面が平坦化されている。引き出し領域２００において、絶縁層１６’，２３〜２５，Ｓ１，２６には、Ｚ方向に延伸した複数のコンタクトＣＰ２が設けられる。コンタクトＣＰ２は、絶縁層２６の上面から導電層１７〜２２にそれぞれ達する。コンタクトＣＰ２は、ソース側選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及びドレイン側選択ゲート線ＳＧＤにそれぞれ接続される。
コンタクト領域３００において、絶縁層１４，１６，２３，２４、導電層１５，１７〜２２には、Ｚ方向に延伸した貫通コンタクトＣＰ３が設けられる。貫通コンタクトＣＰ３は、絶縁層２４の上面から導電層１３に達する。貫通コンタクトＣＰ３は導電層１３に接続される。貫通コンタクトＣＰ３の詳細については後述する。
絶縁層２５，Ｓ１，２６には、Ｚ方向に延伸したコンタクトＣＰ４が設けられる。コンタクトＣＰ４は、絶縁層２６の上面から貫通コンタクトＣＰ３に達する。コンタクトＣＰ４は貫通コンタクトＣＰ３に接続される。
さらに、コンタクトＣＰ１，ＣＰ２，ＣＰ４及び絶縁層２６上には、絶縁層２７が設けられる。メモリセルアレイ領域１００において、絶縁層２７には、Ｚ方向に延伸したビアＶ１が設けられる。ビアＶ１は、絶縁層２７の上面からコンタクトＣＰ１に達する。ビアＶ１はコンタクトＣＰ１に接続される。ビアＶ１は、またビット線ＢＬ（不図示）に接続される。
引き出し領域２００において、絶縁層２７には、Ｚ方向に延伸したビアＶ２が設けられる。ビアＶ２は、絶縁層２７の上面からコンタクトＣＰ２に達する。ビアＶ２はコンタクトＣＰ２に接続される。
コンタクト領域３００において、絶縁層２７には、Ｚ方向に延伸したビアＶ３が設けられる。ビアＶ３は、絶縁層２７の上面からコンタクトＣＰ４に達する。ビアＶ３はコンタクトＣＰ４に接続される。
次に、図３を参照して、半導体記憶装置のＢ−Ｂ’線に沿った断面構造を説明する。周辺回路領域４００、及びメモリピラーＭＰを含むメモリブロック１０１内の構造は図２に示した構造と同様である。ここでは、異なる構造を説明する。
メモリブロック１０１間には、前述したように、Ｘ方向に延伸するスリット（分離領域）ＳＴが設けられる。スリットＳＴは、メモリブロック１０１間を分離する。言い換えると、スリットＳＴは、メモリピラーＭＰを有するメモリセルアレイ、及び導電層１７〜２２が積層された積層体をＹ方向に分離する。
スリットＳＴは、絶縁層Ｓ１及び絶縁層Ｓ２を有する。メモリブロック１０１間の絶縁層１６，２４，２５及び導電層１７〜２２の側壁に、絶縁層Ｓ１，Ｓ２が順に設けられる。さらに、絶縁層Ｓ１は絶縁層２５上に設けられる。
［１−１−１］メモリセルアレイの構成
次に、図４を用いて、第１実施形態の半導体記憶装置が含むメモリセルアレイの詳細な構成について説明する。図４は、メモリセルアレイのＹ方向に沿った断面図である。ここでは、絶縁層を省略している。
メモリセルアレイは、複数のＮＡＮＤストリングＮＳを有する。ＮＡＮＤストリングＮＳの一端は導電層（ソース線ＳＬ）１５に接続され、ＮＡＮＤストリングＮＳの他端はコンタクトＣＰ１に接続されている。ＮＡＮＤストリングＮＳは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０〜ＭＴ３、及び選択トランジスタＳＴ２を有する。
導電層１５上には、相互に離隔して積層された導電層（ソース側選択ゲート線ＳＧＳ）１７、導電層（ワード線ＷＬ０〜ＷＬ３）１８〜２１、及び導電層（ドレイン側選択ゲート線ＳＧＤ）２２と、導電層１７〜２２を貫くメモリピラーＭＰが設けられる。複数のＮＡＮＤストリングＮＳは、導電層１７〜２２とメモリピラーＭＰとの交差部に形成される。
メモリピラーＭＰは、例えばセル絶縁膜３０、半導体層３１、及びコア絶縁層３２を有する。セル絶縁膜３０は、ブロック絶縁膜３０Ａ、電荷蓄積膜３０Ｂ、及びトンネル絶縁膜３０Ｃを含む。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁膜３０Ａが設けられる。ブロック絶縁膜３０Ａの内壁に、電荷蓄積膜３０Ｂが設けられる。電荷蓄積膜３０Ｂの内壁に、トンネル絶縁膜３０Ｃが設けられる。トンネル絶縁膜３０Ｃの内壁に、半導体層３１が設けられる。さらに、半導体層３１の内側に、コア絶縁層３２が設けられる。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層１７とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電層１８〜２１とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ３として機能する。メモリピラーＭＰと導電層２２とが交差する部分が、選択トランジスタＳＴ１として機能する。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ３の各々を示す。
半導体層３１は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１，ＳＴ２のチャネル層として機能する。
電荷蓄積膜３０Ｂは、メモリセルトランジスタＭＴにおいて、半導体層３１から注入される電荷を蓄積する電荷蓄積膜として機能する。電荷蓄積膜３０Ｂは、例えばシリコン窒化膜を含む。
トンネル絶縁膜３０Ｃは、半導体層３１から電荷蓄積膜３０Ｂに電荷が注入される際、または電荷蓄積膜３０Ｂに蓄積された電荷が半導体層３１へ拡散する際に電位障壁として機能する。トンネル絶縁膜３０Ｃは、例えばシリコン酸化膜を含む。
ブロック絶縁膜３０Ａは、電荷蓄積膜３０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）１８〜２１へ拡散するのを防止する。ブロック絶縁膜３０Ａは、例えばシリコン酸化膜及びシリコン窒化膜を含む。
［１−１−２］第１実施形態の主要部の構成
次に、図５を用いて、第１実施形態の半導体記憶装置における主要部の構成を説明する。図５は、第１実施形態の主要部の構成を示すＹ方向に沿った断面図である。ここでは、説明のために、スリットＳＴ、メモリピラーＭＰ、及び貫通コンタクトＣＰ３を並べて示している。
導電層（ソース線ＳＬ）１５上の複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３内に、メモリピラーＭＰが設けられる。メモリピラーＭＰは、シリコン基板１０面に交差するＺ方向に延伸した柱状構造を有する。メモリピラーＭＰ及び絶縁層２３上には、絶縁層２４が設けられる。絶縁層２３，２４は、例えばシリコン酸化層を含む。
導電層１５、複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３，２４内に、貫通コンタクトＣＰ３が設けられる。すなわち、貫通コンタクトＣＰ３は、導電層１５、複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３，２４を貫通するように設けられる。貫通コンタクトＣＰ３は、絶縁層ＣＰ３ａ及び導電層ＣＰ３ｂを有する。絶縁層ＣＰ３ａは、例えばシリコン酸化層を含む。導電層ＣＰ３ｂは、例えばタングステンを含む。貫通コンタクトＣＰ３及び絶縁層２４上には、絶縁層２５が設けられる。絶縁層２５は、例えばシリコン酸化層を含む。
図３に示したように、メモリブロック１０１間にスリット（分離領域）ＳＴが設けられる。図５を参照して説明すると、絶縁層１６、導電層１７〜２２、及び絶縁層２３，２４，２５の側壁に、絶縁層Ｓ１が設けられる。絶縁層Ｓ１は絶縁層２５上にも設けられる。さらに、スリットＳＴ内の絶縁層Ｓ１の側壁に、絶縁層Ｓ２が設けられる。絶縁層Ｓ２は、シリコン基板１０面に交差するＺ方向に延伸した板状構造を有する。絶縁層Ｓ１は、例えばシリコン窒化層、あるいはシリコンカーバイド（ＳｉＣ）層、金属酸化層（例えば、酸化アルミニウム層、酸化ハフニウム層）を含む。絶縁層Ｓ２は、例えばシリコン酸化層を含む。
絶縁層Ｓ１，Ｓ２上には、絶縁層２６が設けられる。メモリピラーＭＰ上の絶縁層２４，２５，Ｓ１，２６内には、コンタクトＣＰ１が設けられる。貫通コンタクトＣＰ３上の絶縁層２５，Ｓ１及び２６内には、コンタクトＣＰ４が設けられる。絶縁層２６は、例えばシリコン酸化層を含む。
コンタクトＣＰ１、貫通コンタクトＣＰ３及び絶縁層２６上には、絶縁層２７が設けられる。コンタクトＣＰ１上の絶縁層２７内には、ビアＶ１が設けられる。コンタクトＣＰ４上の絶縁層２７内には、ビアＶ３が設けられる。絶縁層２７は、例えばシリコン酸化層を含む。ビアＶ１，Ｖ３は、例えばタングステンを含む。
［１−２］半導体記憶装置の製造方法
次に、図６〜図１２、及び図５を用いて、第１実施形態の半導体記憶装置の製造方法について説明する。図６〜図１２は、第１実施形態の半導体記憶装置の製造方法を示す工程の断面図である。
図６に示すように、導電層１５上には、複数の絶縁層（シリコン酸化層）１６と、複数の絶縁層（シリコン窒化層）２８とが交互に積層されている。最上の絶縁層２８上には、絶縁層２３が形成されている。
次に、導電層１５上の複数の絶縁層１６、複数の絶縁層２８、及び絶縁層２３内にメモリピラーＭＰを形成する。続いて、ＣＶＤ法により、メモリピラーＭＰ及び絶縁層２３上に絶縁層２４を形成する。次に、ＲＩＥ法により、絶縁層２３，２４、複数の絶縁層１６、複数の絶縁層２８、及び導電層１５にコンタクト用の孔２９を空ける。
次に、図７に示すように、ＣＶＤ法によりコンタクト用孔２９の側壁に絶縁層ＣＰ３ａを形成する。さらに、ＲＩＥ法によりコンタクト用孔２９の底面の絶縁層ＣＰ３ａを除去する。続いて、コンタクト用孔２９内に、導電層ＣＰ３ｂを形成する。これにより、コンタクト用孔２９内に貫通コンタクトＣＰ３を形成する。さらに、ＣＶＤ法により、貫通コンタクトＣＰ３及び絶縁層２４上に絶縁層２５を形成する。
次に、図８に示すように、ＲＩＥ法により絶縁層２３〜２５及び絶縁層（シリコン酸化層）１６と絶縁層（シリコン窒化層）２８の積層体をエッチングし、スリット用溝４０を形成する。
次に、例えば、燐酸溶液を用いたウェットエッチングにより、スリット用溝４０を介して絶縁層（シリコン窒化層）２８を除去する。一方、絶縁層１６，２３〜２５は除去されず、残存する。これにより、絶縁層１６間に隙間が形成される。続いて、図９に示すように、ＣＶＤ法により絶縁層１６間の隙間に導電材料、例えばタングステンを埋める。これにより、導電層（ソース側選択ゲート線ＳＧＳ）１７、導電層（ワード線ＷＬ０〜ＷＬ３）１８〜２１、及び導電層（ドレイン側選択ゲート線ＳＧＤ）２２が形成される。
次に、図１０に示すように、ＣＶＤ法により、スリット用溝４０の側壁及び絶縁層２５上に絶縁層（シリコン窒化層）Ｓ１を形成する。続いて、スリット用溝４０内を絶縁層（シリコン酸化層）Ｓ２で埋めるために、ＣＶＤ法により絶縁層Ｓ１上に絶縁層Ｓ２を成膜する。さらに、図１１に示すように、スリット用溝４０及び絶縁層Ｓ１上の絶縁層Ｓ２をエッチバックにより除去し、スリットＳＴ及び絶縁層Ｓ１上を平坦化する。
次に、図１２に示すように、ＣＶＤ法により、絶縁層Ｓ１，Ｓ２上に絶縁層２６を形成する。続いて、ＲＩＥ法により、メモリピラーＭＰ上の絶縁層２４，２５，Ｓ１，２６をエッチングし、コンタクト用孔を空ける。さらに、貫通コンタクトＣＰ３上の絶縁層２５，Ｓ１，２６をエッチングし、コンタクト用孔を空ける。続いて、ＣＶＤ法により、コンタクト用孔にタングステンをそれぞれ埋める。これにより、メモリピラーＭＰ上にコンタクトＣＰ１を形成し、貫通コンタクトＣＰ３上にコンタクトＣＰ４を形成する。
次に、図５に示すように、ＣＶＤ法により、コンタクトＣＰ１，ＣＰ４及び絶縁層２６上に絶縁層２７を形成する。続いて、ＲＩＥ法により、コンタクトＣＰ１，ＣＰ４上の絶縁層２７をエッチングし、ビア用孔を空ける。さらに、ＣＶＤ法により、ビア用孔にタングステンをそれぞれ埋める。これにより、コンタクトＣＰ１，ＣＰ４上にビアＶ１，Ｖ３をそれぞれ形成する。その後、ビット線、その他の配線、及び絶縁層等を形成し、半導体記憶装置の製造が終了する。
［１−３］第１実施形態の効果
以上説明したように、第１実施形態では、スリットＳＴ用の溝の内壁及び絶縁層（例えば、シリコン酸化層）２５上に絶縁層（例えば、シリコン窒化層）Ｓ１が設けられる。これにより、絶縁層（シリコン窒化層）Ｓ１上の絶縁層（例えば、シリコン酸化層）Ｓ２をエッチングする際、絶縁層（シリコン窒化層）Ｓ１下の絶縁層（シリコン酸化層）２５がエッチングされるのを防止することができる。これにより、メモリピラーＭＰと絶縁層（シリコン窒化層）Ｓ１間の高さ（シリコン酸化層の厚さ）を、所定の高さに制御することが可能となる。
詳述すると、スリットＳＴ用の溝内に絶縁層（シリコン酸化層）Ｓ２を埋め込む工程では、スリットＳＴ用の溝内に絶縁層（シリコン酸化層）Ｓ２を形成する際に、絶縁層（シリコン酸化層）２５上の絶縁層（シリコン窒化層）Ｓ１上にも、絶縁層（シリコン酸化層）Ｓ２が成膜される。その後、スリットＳＴ上、及び絶縁層（シリコン窒化層）Ｓ１上のシリコン酸化層をエッチバックするときに、絶縁層（シリコン窒化層）Ｓ１で絶縁層（シリコン酸化層）Ｓ２のエッチングがストップする。すなわち、絶縁層（シリコン窒化層）Ｓ１がエッチングストッパとして機能するので、絶縁層（シリコン窒化層）Ｓ１下の絶縁層２５がエッチングされるのを防ぐことができる。これにより、メモリピラーＭＰと絶縁層（シリコン窒化層）Ｓ１間の絶縁層の厚さを、所定の厚さに制御することが可能である。
その後、メモリピラーＭＰに接続されるコンタクトＣＰ１用の孔を形成するとき、メモリピラーＭＰと絶縁層（シリコン窒化層）Ｓ１間の絶縁層の厚さが所定の厚さになっているため、コンタクトＣＰ１用の孔を、加工のばらつきを考慮した深さまでエッチングする必要がない。この結果、コンタクトＣＰ１の形成時に生じる、例えばコンタクトＣＰ１がドレイン側選択ゲート線ＳＧＤに接続される等の不具合の発生を低減できる。
また、メモリブロック１０１（あるいは、メモリセルアレイ、メモリピラー）間に、スリット（分離領域）ＳＴが設けられる。スリットＳＴは、メモリブロック１０１間を分離する。スリットＳＴの側壁及び絶縁層２５上には、絶縁層（シリコン窒化層）Ｓ１が設けられる。後の熱処理工程において、シリコン窒化層から水素が拡散する。拡散した水素は、メモリセルトランジスタＭＴのチャネルに存在するダングリングボンドを水素終端する効果がある。よって、メモリセルトランジスタＭＴが配置されたメモリブロック１０１を絶縁層（シリコン窒化層）Ｓ１で覆うことにより、メモリセルトランジスタＭＴに生じるセル電流を改善することができる。
以上述べたように、第１実施形態によれば、半導体記憶装置の信頼性を向上させることができる。
［２］第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、メモリピラーＭＰを形成後、コンタクトＣＰ１と貫通コンタクトＣＰ３とを同一工程で形成する。第２実施形態では、第１実施形態と異なる点について主に説明する。
［２−１］半導体記憶装置の構成
第２実施形態の半導体記憶装置の平面図は図１と同様である。図１３は、第２実施形態の図１のＡ−Ａ’線に沿った断面図である。図１４は、図１のＢ−Ｂ’線に沿った断面図である。
図１３及び図１４に示すように、メモリピラーＭＰ上の絶縁層２４にコンタクトＣＰ１が設けられる。さらに、コンタクトＣＰ１上の絶縁層２５，Ｓ１，２６，２７内に、ビアＶ１が設けられる。これにより、メモリピラーＭＰは、コンタクトＣＰ１を介してビアＶ１に接続される。また、貫通コンタクトＣＰ３上の絶縁層２５，Ｓ１，２６，２７内に、ビアＶ３が設けられる。貫通コンタクトＣＰ３は、ビアＶ３に接続される。
［２−１−１］第２実施形態の主要部の構成
次に、図１５を用いて、第２実施形態の半導体記憶装置における主要部の構成を説明する。図１５は、第２実施形態の主要部の構成を示すＹ方向に沿った断面図である。ここでは、説明のために、スリットＳＴ、メモリピラーＭＰ、及び貫通コンタクトＣＰ３を並べて示している。
導電層（ソース線ＳＬ）１５上の複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３内に、メモリピラーＭＰが設けられる。メモリピラーＭＰ及び絶縁層２３上には、絶縁層２４が設けられる。メモリピラーＭＰ上の絶縁層２４内には、コンタクトＣＰ１が設けられる。
導電層１５、複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３，２４内に、貫通コンタクトＣＰ３が設けられる。すなわち、貫通コンタクトＣＰ３は、導電層１５、複数の絶縁層１６、複数の導電層１７〜２２、及び絶縁層２３，２４を貫通するように設けられる。コンタクトＣＰ１、貫通コンタクトＣＰ３、及び絶縁層２４上には、絶縁層２５が設けられる。
図１４に示したように、メモリブロック１０１間にスリットＳＴが設けられる。図１５を参照して説明すると、絶縁層１６、導電層１７〜２２、及び絶縁層２３，２４，２５の側壁に、絶縁層Ｓ１が設けられる。絶縁層Ｓ１は絶縁層２５上にも設けられる。さらに、スリットＳＴ内の絶縁層Ｓ１の側壁に、絶縁層Ｓ２が設けられる。絶縁層Ｓ１は、例えばシリコン窒化層、あるいはシリコンカーバイド（ＳｉＣ）層、金属酸化層（例えば、酸化アルミニウム層、酸化ハフニウム層）を含む。絶縁層Ｓ２は、例えばシリコン酸化層を含む。
絶縁層Ｓ１，Ｓ２上には、絶縁層２６，２７が順に設けられる。コンタクトＣＰ１上の絶縁層２５，Ｓ１，２６，２７内には、ビアＶ１が設けられる。貫通コンタクトＣＰ３上の絶縁層２５，Ｓ１，２６，２７内には、ビアＶ３が設けられる。
［２−２］半導体記憶装置の製造方法
次に、図１６〜図２２、及び１５を用いて、第２実施形態の半導体記憶装置の製造方法について説明する。図１６〜図２２は、第２実施形態の半導体記憶装置の製造方法を示す工程の断面図である。
まず、図１６に示すように、導電層１５上の複数の絶縁層１６、複数の絶縁層２８、及び絶縁層２３内にメモリピラーＭＰを形成する。続いて、ＣＶＤ法により、メモリピラーＭＰ及び絶縁層２３上に絶縁層２４を形成する。次に、ＲＩＥ法により、絶縁層２３，２４、複数の絶縁層１６、複数の絶縁層２８、及び導電層１５にコンタクト用の孔２９を空ける。さらに、ＣＶＤ法によりコンタクト用孔２９の側壁及び絶縁層２４上に絶縁層ＣＰ３ａを形成する。絶縁層ＣＰ３ａは、例えばシリコン酸化層を含む。
次に、ＲＩＥ法により、メモリピラーＭＰ上の絶縁層２４及び絶縁層ＣＰ３ａにコンタクト用の孔を空ける。続いて、コンタクト用孔２９の底、及び絶縁層２４上の絶縁層ＣＰ３ａを除去する。次に、図１７に示すように、メモリピラーＭＰ上のコンタクト用孔及びコンタクト用孔２９内に、導電層ＣＰ３ｂを形成する。導電層ＣＰ３ｂは、例えばタングステンを含む。これにより、コンタクトＣＰ１及び貫通コンタクトＣＰ３を形成する。
次に、図１８に示すように、ＣＶＤ法により、コンタクトＣＰ１、貫通コンタクトＣＰ３、及び絶縁層２４上に絶縁層２５を形成する。
次に、図１９に示すように、ＲＩＥ法により絶縁層２３〜２５、及び絶縁層（シリコン酸化層）１６と絶縁層（シリコン窒化層）２８の積層体をエッチングし、スリット用溝４０を形成する。
次に、例えば、燐酸を用いたウェットエッチングにより、スリット用溝４０を介して絶縁層（シリコン窒化層）２８を除去する。一方、絶縁層１６，２３〜２５は除去されず、残存する。これにより、絶縁層１６間に隙間が形成される。続いて、図２０に示すように、ＣＶＤ法により絶縁層１６間の隙間に導電材料、例えばタングステンを埋める。これにより、導電層（ソース側選択ゲート線ＳＧＳ）１７、導電層（ワード線ＷＬ０〜ＷＬ３）１８〜２１、及び導電層（ドレイン側選択ゲート線ＳＧＤ）２２が形成される。
次に、図２１に示すように、ＣＶＤ法により、スリット用溝４０の側壁及び絶縁層２５上に絶縁層（シリコン窒化層）Ｓ１を形成する。さらに、スリット用溝４０内を絶縁層（シリコン酸化層）Ｓ２で埋めるために、ＣＶＤ法により絶縁層Ｓ１上に絶縁層Ｓ２を成膜する。続いて、図２２に示すように、スリット用溝４０及び絶縁層Ｓ１上の絶縁層Ｓ２をエッチバックにより除去し、スリットＳＴ及び絶縁層Ｓ１上を平坦化する。
次に、図１５に示すように、ＣＶＤ法により、絶縁層Ｓ１，Ｓ２上に絶縁層２６，２７を形成する。続いて、ＲＩＥ法により、コンタクトＣＰ１上の絶縁層２５，Ｓ１，２６，２７をエッチングし、ビア用孔を空ける。さらに、貫通コンタクトＣＰ３上の絶縁層２５，Ｓ１，２６，２７をエッチングし、ビア用孔を空ける。次に、ＣＶＤ法により、ビア用孔にタングステンをそれぞれ埋める。これにより、コンタクトＣＰ１上にビアＶ１を形成し、貫通コンタクトＣＰ３上にビアＶ３を形成する。その後、ビット線、その他の配線、及び絶縁層等を形成し、半導体記憶装置の製造が終了する。
［２−３］第２実施形態の効果
第２実施形態によれば、前述した第１実施形態と同様に、半導体記憶装置の信頼性を向上させることができる。
さらに、第２実施形態では、コンタクトＣＰ１と貫通コンタクトＣＰ３を同一の工程で形成できる。このため、第１実施形態に比べて工程数を削減すことができる。その他の効果は、前述した第１実施形態と同様である。
［３］その他変形例等
前記実施形態において、「接続」は、部材間が直接接続される場合だけではなく、他の部材を介して接続される場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…シリコン基板、１１…ＣＭＯＳ回路、１２，１３…導電層、１４…絶縁層、１５…導電層（ソース線ＳＬ）、１６…絶縁層、１７…導電層（ＳＧＳ）、１８〜２１…導電層（ＷＬ０〜ＷＬ３）、２２…導電層（ＳＧＤ）、２３，２４，２５，２６，２７，２８…絶縁層、３０…セル絶縁膜、３０Ａ…ブロック絶縁膜、３０Ｂ…電荷蓄積膜、３０Ｃ…トンネル絶縁膜、３１…半導体層、３２…コア絶縁層、１００…メモリセルアレイ領域、１０１…メモリブロック、２００…引き出し領域、３００…コンタクト領域、４００…周辺回路領域、５００…メモリ回路領域、ＭＰ…メモリピラー、ＳＴ…スリット、Ｓ１，Ｓ２…絶縁層、ＣＰ１，ＣＰ２…コンタクト、ＣＰ３…貫通コンタクト、ＣＰ４…コンタクト、Ｖ１〜Ｖ５…ビア。

Claims (5)

  1. 基板の上方に設けられ、前記基板の表面と交差する第１方向に沿って複数の導電層が相互に離隔して積層された積層体と、
    前記積層体内を前記第１方向に沿って通過する複数のメモリピラーと、
    前記複数のメモリピラー上に設けられた第１絶縁層と、
    前記積層体内に前記第１方向に沿って前記メモリピラーより高い位置まで設けられ、前記積層体を前記第１方向と交差する第２方向に分離する分離領域と、
    前記第１絶縁層上及び前記分離領域の側壁に設けられた第２絶縁層と、
    を具備する半導体記憶装置。
  2. 基板の上方に設けられた複数のメモリピラーと、
    前記複数のメモリピラーの周囲に設けられ、前記基板の上方に相互に離隔して積層された複数の導電層と、
    前記複数のメモリピラー上に設けられた第１絶縁層と、
    前記複数の導電層及び前記第１絶縁層の側壁、及び前記第１絶縁層上に設けられた第２絶縁層と、
    を具備する半導体記憶装置。
  3. 前記第２絶縁層は、前記第１絶縁層上と、前記側壁とに連続して配置されている請求項１または２に記載の半導体記憶装置。
  4. 前記第１絶縁層及び分離領域はシリコン酸化層を含み、前記第２絶縁層はシリコン窒化層を含む請求項１に記載の半導体記憶装置。
  5. 前記複数のメモリピラーと前記第２絶縁層間の前記第１絶縁層内に設けられ、前記複数のメモリピラーにそれぞれ接続された複数の第１のコンタクトをさらに具備する請求項１または２に記載の半導体記憶装置。
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