TWI863441B

TWI863441B - 高壓半導體裝置

Info

Publication number: TWI863441B
Application number: TW112127116A
Authority: TW
Inventors: 賴云凱; 鄒振東; 李家豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2023-07-20
Filing date: 2023-07-20
Publication date: 2024-11-21
Also published as: TW202505761A

Abstract

一種高壓半導體裝置，包含第一導電型的基底，第一導電型的磊晶層堆疊於基底上，隔離區設置於磊晶層內，第一導電型的第一井區設置於磊晶層內，第二導電型的源極接觸區設置於第一井區內，第二導電型的汲極接觸區設置於磊晶層內，閘極電極設置於磊晶層上，且閘極電極的一部份側向延伸至隔離區上，以及深溝槽隔離結構設置於隔離區的正下方，位於閘極電極和汲極接觸區之間，且在垂直投影方向上，深溝槽隔離結構與閘極電極部份地重疊。

Description

高壓半導體裝置

本揭露係關於半導體技術，特別是關於包含橫向擴散金屬氧化物半導體元件的高壓半導體裝置。

金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)是最常被應用在積體電路中的元件，其可以作為高功率元件或高壓元件被廣泛應用於各種電源應用和電源線路中。高壓元件例如為橫向擴散金屬氧化物半導體(laterally-diffused metal-oxide semiconductor，LDMOS)場效電晶體(FET)，為了達到耐高壓的效果，可以在橫向擴散金屬氧化物半導體場效電晶體中擴大漂移區(drift region)的長度，然而，這會造成元件尺寸增加。此外，高壓元件所追求的兩個主要特性為低導通電阻(on-state resistance，Ron)和高崩潰電壓(breakdown voltage)，但是習知的橫向擴散金屬氧化物半導體元件無法完全滿足前述各種需求。

有鑑於此，本揭露提出一種包含橫向擴散金屬氧化物半導體(LDMOS)元件的高壓半導體裝置，其在位於閘極和汲極之間的隔離區正下方設置深溝槽隔離結構，以降低表面電場，並且可以在維持相同元件單元尺寸(cell size) 的條件下，降低發生在靠近閘極的隔離區角落處的碰撞電離(impact ionization)和電場強度，進而提高崩潰電壓。同時，本揭露的高壓半導體裝置還可以在維持相同崩潰電壓的條件下，縮減元件單元尺寸，進而降低導通電阻(Ron)。

根據本揭露的一實施例，提供一種高壓半導體裝置，包括基底、磊晶層、隔離區、第一井區、源極接觸區、汲極接觸區、閘極電極以及深溝槽隔離結構。基底具有第一導電型，磊晶層具有第一導電型，堆疊於基底上，隔離區設置於磊晶層內，第一井區具有第一導電型，設置於磊晶層內，源極接觸區具有第二導電型，設置於第一井區內，汲極接觸區具有第二導電型，設置於磊晶層內，閘極電極設置於磊晶層上，且閘極電極的一部份側向延伸至隔離區上，以及深溝槽隔離結構設置於隔離區的正下方，位於閘極電極和汲極接觸區之間，且在垂直投影方向上，深溝槽隔離結構與閘極電極部份地重疊。

為了讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下。

100:高壓半導體裝置

101-1:基底

101-2:磊晶層

102:埋層

103:第二井區

104:淺溝槽

105-1、105-2:隔離區

105S1:第一側

105S2:第二側

106:深溝槽

107:介電材料

109:導電部

109-1、109-2、109-3:縱向分離的部份

110:深溝槽隔離結構

111:第一摻雜頂層

112:第二摻雜頂層

113:第四井區

115:閘極電極

115P:閘極電極的一部份

117:第一井區

119:第五井區

120:第三井區

121:汲極接觸區

123:源極接觸區

125:基體接觸區

127:重摻雜區

d1:第一距離

d2:第二距離

d3:第三距離

d4:第四距離

S101、S103、S105、S107、S109、S111、S113:步驟

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。

第1圖是根據本揭露一實施例所繪示的鏡面對稱之高壓半導體裝置的右半部的剖面示意圖。

第2圖是根據本揭露另一實施例所繪示的鏡面對稱之高壓半導體裝置的右半部的剖面示意圖。

第3圖是根據本揭露又另一實施例所繪示的鏡面對稱之高壓半導體裝置的右半部的剖面示意圖。

第4圖是根據本揭露再另一實施例所繪示的鏡面對稱之高壓半導體裝置的右半部的剖面示意圖。

第5圖是根據本揭露又再另一實施例所繪示的鏡面對稱之高壓半導體裝置的右半部的剖面示意圖。

第6圖、第7圖、第8圖和第9圖是根據本揭露一實施例所繪示的高壓半導體裝置的製造方法之一些階段的剖面示意圖。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同(旋轉90度或其它方位)，用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

本揭露中所提及的「耦接」、「耦合」、「電連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至該第二部件。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於包含橫向擴散N型金屬氧化物半導體(LD-NMOS)元件的高壓半導體裝置，其在位於閘極電極和汲極接觸區之間的隔離區正下方設置深溝槽隔離(deep trench isolation，DTI)結構，以降低表面電場。深溝槽隔離結構設置於靠近閘極電極的隔離區的一部份正下方，且位於主動區邊緣和摻雜頂層之間，摻雜頂層位於隔離區正下方。本揭露之實施例的高壓半導體裝置可以在維持相同單元尺寸(cell size)的條件下，降低發生在靠近閘極電極的隔離區角落處的碰撞電離(impact ionization)和電場強度，進而提高崩潰電壓。另外，深溝槽隔離結構包含導電部，其可以電耦接至接地端或源極電極，以進一步降低電場，有利於提高崩潰電壓。此外，本揭露之實施例的高壓半導體裝置還可以在維持相同崩潰電壓的條件下，縮減元件單元尺寸，並且降低導通電阻。

第1圖是根據本揭露一實施例所繪示的鏡面對稱之高壓半導體裝置100的右半部的剖面示意圖，高壓半導體裝置100包含基底101-1和磊晶層101-2堆疊於基底101-1上，於一實施例中，磊晶層101-2具有第一導電型，例如為P型磊晶層，基底101-1可具有第一導電型，例如為P型基底，基底101-1和磊晶層101-2的組成可各自為矽(Si)、碳化矽(SiC)、氮化鋁(AlN)、氮化鎵(GaN)或其他合適的半導體材料。隔離區105-1和105-2設置於磊晶層101-2內，閘極電極115設置於磊晶層101-2上，並且閘極電極115的一部份115P側向延伸至隔離區105-1上。於一些實施例中，隔離區105-1和105-2可以是淺溝槽隔離(shallow trench isolation，STI)結構或場氧化層(field oxide，FOX)。汲極接觸區121具有第二導電型，例如為N型重摻雜區(n-type heavily doped region，N⁺)，其設置於磊晶層101-2內，且位於隔離區105-1和105-2之間，汲極接觸區121可經由層間介電層內的汲極接觸而電耦接至汲極電極(未繪示)。第一井區117具有第一導電型，例如為P型井區(p-type well，PW)，其設置於磊晶層101-2內，隔離區105-1和第一井區117分別位於閘極電極115的兩側。源極接觸區123具有第二導電型，例如為N型重摻雜區(N⁺)，其設置於第一井區117內，源極接觸區123可經由層間介電層內的源極接觸而電耦接至源極電極(未繪示)。另外，基體(bulk)接觸區125也設置於第一井區117內，基體接觸區125具有第一導電型，例如為P型重摻雜區(P⁺)，其鄰接於源極接觸區123，基體接觸區125可經由層間介電層內的導電插塞而電耦接至基體電極(未繪示)。

根據本揭露的一些實施例，高壓半導體裝置100包含深溝槽隔離(DTI)結構110，其設置於隔離區105-1的正下方，位於閘極電極115和汲極接觸區121之間，且在垂直投影方向(例如Z軸方向)上，深溝槽隔離結構110與閘極電極115部份地重疊。如第1圖所示，深溝槽隔離結構110可直接接觸隔離區105-1的一部份，並且閘極電極115的一部份115P側向延伸至隔離區105-1的此部份上。深溝槽隔離結構110包含深溝槽106設置於磊晶層101-2內，導電部109設置於深溝槽106內，介電材料107填充於深溝槽106內且包圍導電部109。於一些實施例中，導電部109的組成例如為多晶矽、金屬或其他導電材料，介電材料107的組成例如為氧化矽、氮化矽、氮氧化矽、前述之組合或其他合適的介電材料。此外，於一些實施例中，導電部109可電耦接至接地端或源極電極，以降低深溝槽隔離結構110周圍的電場。於另一些實施例中，導電部109可電耦接至閘極電極，藉此可以在順向電壓操作時，達到降低導通電阻的作用。另外，當導電部109的組成為多晶矽時，導電部109可為浮動(floating)電位。

仍參閱第1圖，高壓半導體裝置100還包含第一摻雜頂層111，其具有第一導電型，例如為P型摻雜頂層(p-type top layer，PTOP)，第一摻雜頂層111設置隔離區105-1的正下方，且位於深溝槽隔離結構110和汲極接觸區121之間。此外，高壓半導體裝置100還可包含第二摻雜頂層112，其具有第二導電型，例如為N型摻雜頂層(NTOP)，第二摻雜頂層112可設置於第一摻雜頂層111的正上方或正下方，且位於隔離區105-1的正下方。於一實施例中，第一摻雜頂層111和第二摻雜頂層112的垂直投影區域可相同，並使用相同的遮罩形成。於一些實施例中，第二摻雜頂層112的摻雜濃度可以與第一摻雜頂層111的摻雜濃度相同。藉由第一摻雜頂層111和第二摻雜頂層112的設置可以降低導通電阻(Ron)，並且提高崩潰電壓。於另一些實施例中，第二摻雜頂層112的摻雜濃度可以高於第一摻雜頂層111的摻雜濃度，以進一步降低導通電阻。

如第1圖所示，隔離區105-1具有相對的第一側105S1和第二側105S2，其中第一側105S1靠近閘極電極115，第二側105S2靠近汲極接觸區121，於一些實施例中，第一摻雜頂層111和第二摻雜頂層112的兩側均垂直切齊，並且第一摻雜頂層111和第二摻雜頂層112的一側(例如右側)靠近隔離區105-1的第二側105S2，第一摻雜頂層111和第二摻雜頂層112的另一側(例如左側)則相鄰於深溝槽隔離結構110。於此實施例中，深溝槽隔離結構110靠近隔離區105-1的第一側105S1，且遠離第一摻雜頂層111和第二摻雜頂層112，深溝槽隔離結構110與第一摻雜頂層111和第二摻雜頂層112兩者之間可相隔第一距離d1，並且深溝槽隔離結構110的底面低於第一摻雜頂層111的底面。

仍參閱第1圖，高壓半導體裝置100還包含埋層102設置於基底101-1和磊晶層101-2內，埋層102具有第二導電型，例如為N型埋層(n-type buried layer，NBL)。此外，第二井區103設置磊晶層101-2內，且位於埋層102正上方，在水平方向(例如X軸方向)上，第二井區103的側向延伸範圍相較於埋層102更廣，例如埋層102可延伸至隔離區105-1的第二側105S2，而第二井區103則延伸至另一隔離區105-2的一側。第二井區103具有第二導電型，例如為N型高壓井區(n-type high voltage well，HVNW)，第一井區117、深溝槽隔離結構110、第一摻雜頂層111、第二摻雜頂層112和汲極接觸區121均位於第二井區103內。另外，高壓半導體裝置100還包含第四井區113，其具有第一導電型，例如為P型高壓井區(HVPW)，第四井區113設置於磊晶層101-2內，與第二井區103側向分離，且位於另一隔離區105-2的外側及隔離區105-2的一部份的正下方。第五井區119設置於第四井區113 內，第五井區119具有第一導電型，例如為P型井區(PW)，重摻雜區127設置於第五井區119內，重摻雜區127具有第一導電型，例如為P型重摻雜區(P⁺)，重摻雜區127可電連接至層間介電層內的導電插塞(未繪示)，並且電耦接至互連結構中的導線(未繪示)，以提供基底電位至基底101-1。

第2圖是根據本揭露另一實施例所繪示的鏡面對稱之高壓半導體裝置100的右半部的剖面示意圖，高壓半導體裝置100包含深溝槽隔離結構110設置於隔離區105-1的正下方，深溝槽隔離結構110位於閘極電極115和汲極接觸區121之間，且在垂直投影方向(例如Z軸方向)上，深溝槽隔離結構110與閘極電極115部份地重疊。在此實施例中，深溝槽隔離結構110遠離隔離區105-1的第一側105S1，且靠近第一摻雜頂層111和第二摻雜頂層112，深溝槽隔離結構110與隔離區105-1的第一側105S1之間可相隔第二距離d2，並且深溝槽隔離結構110的底面低於第一摻雜頂層111的底面。第2圖的高壓半導體裝置100的其他部件的特徵可參閱前述第1圖的高壓半導體裝置100的相關說明，在此不再重複。

第3圖是根據本揭露又另一實施例所繪示的鏡面對稱之高壓半導體裝置100的右半部的剖面示意圖，高壓半導體裝置100包含深溝槽隔離結構110設置於隔離區105-1的正下方，深溝槽隔離結構110位於閘極電極115和汲極接觸區121之間，且在垂直投影方向(例如Z軸方向)上，深溝槽隔離結構110與閘極電極115部份地重疊。在此實施例中，深溝槽隔離結構110從靠近隔離區105-1的第一側105S1延伸至靠近第一摻雜頂層111和第二摻雜頂層112，並且深溝槽隔離結構110的底面低於第一摻雜頂層111的底面。相較於第1圖和第2圖的高壓半導體裝置100，第3圖的高壓半導體裝置100的深溝槽隔離結構110在X軸方向上具有較大的長度，可降低深溝槽隔離結構110周圍更大區域的電場。第3圖的高壓半導體裝置100的其他部件的特徵可參閱前述第1圖的高壓半導體裝置100的相關說明，在此不再重複。

第4圖是根據本揭露再另一實施例所繪示的鏡面對稱之高壓半導體裝置100的右半部的剖面示意圖，高壓半導體裝置100包含深溝槽隔離結構110設置於隔離區105-1的正下方，深溝槽隔離結構110位於閘極電極115和汲極接觸區121之間，且在垂直投影方向(例如Z軸方向)上，深溝槽隔離結構110與閘極電極115部份地重疊。在此實施例中，深溝槽隔離結構110的導電部包含縱向分離(例如Z軸方向)的複數個部份109-1、109-2和109-3，並且介電材料107包圍這些縱向分離的部份109-1、109-2和109-3，這些部份109-1、109-2和109-3可分別或共同電耦接至接地端或源極電極，以提高崩潰電壓。於一些實施例中，深溝槽隔離結構110與第一摻雜頂層111和第二摻雜頂層112兩者之間可相隔第三距離d3，深溝槽隔離結構110與隔離區105-1的第一側105S1之間可相隔第四距離d4，並且深溝槽隔離結構110的底面遠低於第一摻雜頂層111的底面，於一實施例中，第一摻雜頂層111的底面位於第二井區103中，深溝槽隔離結構110的底面則位於埋層102中。第4圖的高壓半導體裝置100的其他部件的特徵可參閱前述第1圖的高壓半導體裝置100的相關說明，在此不再重複。

第5圖是根據本揭露另一實施例所繪示的鏡面對稱之高壓半導體裝置100的右半部的剖面示意圖，高壓半導體裝置100包含深溝槽隔離結構110設置於隔離區105-1的正下方，深溝槽隔離結構110位於閘極電極115和汲極接觸區121之間，且在垂直投影方向(例如Z軸方向)上，深溝槽隔離結構110與閘極電極115部份地重疊。在此實施例中，高壓半導體裝置100還包含第三井區120設置於第二井區103內，並且深溝槽隔離結構110位於第三井區120內，第三井區120可包圍深溝槽隔離結構110。於一實施例中，第三井區120可以從靠近隔離區105-1的第一側105S1延伸至靠近第一摻雜頂層111和第二摻雜頂層112。第三井區120具有第二導電型，例如為N型井區(NW)，於一些實施例中，第三井區120的摻雜濃度高於第二井區103的摻雜濃度，且低於第二摻雜頂層112的摻雜濃度。藉由增加設置第三井區120，可以降低高壓半導體裝置100的導通電阻。此外，深溝槽隔離結構110的底面和第三井區120的底面兩者均低於第一摻雜頂層111的底面。第5圖的高壓半導體裝置100的其他部件的特徵可參閱前述第1圖的高壓半導體裝置100的相關說明，在此不再重複。

此外，在第1圖至第5圖的實施例中，以俯視角度觀看，源極接觸區123、閘極電極115和汲極接觸區121均具有環形的平面圖案，且這些環形圖案由內到外依序為源極接觸區123、閘極電極115和汲極接觸區121。另外，鏡面對稱之高壓半導體裝置100的鏡面對稱中心線在基體接觸區125。

第6圖、第7圖、第8圖和第9圖是根據本揭露一實施例所繪示的高壓半導體裝置的製造方法之一些階段的剖面示意圖。參閱第6圖，於步驟S101，首先提供基底101-1和成長於其上的磊晶層101-2，於一實施例中，基底101-1例如為P型基底，磊晶層101-2例如為P型磊晶層，且基底101-1和磊晶層101-2的組成可各自為矽(Si)或碳化矽(SiC)。接著，使用離子佈植製程和一遮罩，在基底101-1和磊晶層101-2內植入N型摻質，以形成埋層102，例如為N型埋層(NBL)。再使用離子佈植製程和另一遮罩，在磊晶層101-2內植入N型摻質，以形成第二井區103位於埋層102上，第二井區103例如為N型高壓井區(HVNW)，第二井區103的垂直投影區域可大於埋層102的垂直投影區域，並且第二井區103完全覆蓋埋層102，埋層102的摻雜濃度可高於第二井區103的摻雜濃度。於一些實施例中，埋層102的摻雜濃度例如約為5E15至1E17cm^-3，第二井區103的摻雜濃度例如約為1E15至5E16cm^-3。

繼續參閱第6圖，於步驟S103，使用光微影和蝕刻製程，在磊晶層101-2的表面蝕刻出複數個淺溝槽104，再使用另一光微影和另一蝕刻製程，在磊晶層101-2內蝕刻出深溝槽106。於一些實施例中，可先形成淺溝槽104，再形成深溝槽106，但不限於此。以俯視角度觀看，深溝槽106可具有一個環狀，且淺溝槽104 可具有內側和外側的兩個環狀，其中深溝槽106位於內側的環狀淺溝槽104正下方，可藉由形成深溝槽106的光微影和蝕刻製程，來調整後續形成的深溝槽隔離結構110與隔離區105-1的相對位置，以及調整深溝槽隔離結構110的尺寸。

接著，參閱第7圖，於步驟S105，可使用沉積或熱氧化製程，在淺溝槽104和深溝槽106內順向地形成介電材料107，介電材料107例如為氧化矽層，其中形成於深溝槽106內的介電材料107係作為深溝槽隔離結構110的一部份。然後，使用沉積製程在深溝槽106內填充導電材料，例如摻雜的多晶矽或金屬材料，以形成深溝槽隔離結構110的導電部109，並且去除位於深溝槽106以外的導電材料。

繼續參閱第7圖，於步驟S107，在一些實施例中，使用沉積製程和化學機械平坦化製程，在淺溝槽104內填充介電材料，以形成隔離區105-1和105-2，例如為淺溝槽隔離(STI)結構，其中深溝槽隔離結構110位於隔離區105-1的正下方，於一些實施例中，深溝槽隔離結構110可靠近隔離區105-1的內側邊緣，或者深溝槽隔離結構110可以與隔離區105-1的內側邊緣相隔一段距離。

然後，參閱第8圖，於步驟S109，使用離子佈植製程和一遮罩，在磊晶層101-2內植入P型摻質，以形成第四井區113，例如為P型高壓井區(HVPW)，其圍繞隔離區105-2，並且位於隔離區105-2的一部份下方。於一些實施例中，第四井區113的摻雜濃度例如約為1E16至5E17cm^-3。接著，使用離子佈植製程和另一遮罩，在第二井區103內植入P型摻質，以形成第一摻雜頂層111，例如為P型摻雜頂層(PTOP)。再使用另一離子佈植製程和相同的遮罩，在第二井區103內植入N型摻質，以形成第二摻雜頂層112，例如為N型摻雜頂層(NTOP)，使得第二摻雜頂層112和第一摻雜頂層111具有相同的垂直投影區域。第二摻雜頂層112可位於第一摻雜頂層111的上方或下方，此外，第一摻雜頂層111和第二摻雜頂層112均位於隔離區105-1的正下方，且與深溝槽隔離結構110側向分離，於一些實施例中，第一摻雜頂層111和第二摻雜頂層112可具有相同的摻雜濃度，例如約為5E16至5E17cm^-3。於另一些實施例中，第二摻雜頂層112的摻雜濃度可高於第一摻雜頂層111的摻雜濃度。

繼續參閱第8圖，於步驟S111，使用沉積、光微影和蝕刻製程，在磊晶層101-2的表面上形成閘極電極115，並且閘極電極115的一部份側向延伸至隔離區105-1的一部份上，其中位於隔離區105-1上的閘極電極115在垂直投影方向上與深溝槽隔離結構110部份地重疊。於一些實施例中，閘極電極115的組成例如為多晶矽。

接著，參閱第9圖，於步驟S113，使用離子佈植製程和一遮罩，在第二井區103內植入P型摻質，以形成第一井區117，例如為P型井區(PW)。同時，在第四井區113內植入P型摻質，以形成第五井區119，例如為P型井區(PW)。於一些實施例中，第一井區117和第五井區119可具有相同的摻雜濃度，例如約為5E16至5E17cm^-3。然後，使用另一離子佈植製程和另一遮罩，在第二井區103內植入N型摻質，以形成汲極接觸區121，例如為N型重摻雜區(N⁺)，其位於隔離區105-1和105-2之間。同時，在第一井區117內植入N型摻質，以形成源極接觸區123，例如為N型重摻雜區(N⁺)。於一些實施例中，汲極接觸區121和源極接觸區123可具有相同的摻雜濃度，例如約為5E18至5E19cm^-3。之後，使用另一離子佈植製程和另一遮罩，在第一井區117內植入P型摻質，以形成基體接觸區125，例如為P型重摻雜區(P⁺)。同時，在第五井區119內植入P型摻質，以形成重摻雜區127，例如為P型重摻雜區(P⁺)。於一些實施例中，基體接觸區125和重摻雜區127可具有相同的摻雜濃度，例如約為5E18至5E19cm^-3。根據第6圖、第7圖、第8圖和第9圖的製造方法，可完成本揭露的一些實施例的高壓半導體裝置100。

根據本揭露的一些實施例，在高壓半導體裝置的閘極電極和汲極接觸區之間的隔離區正下方設置深溝槽隔離結構，以降低表面電場，藉此可以在維持相同元件單元尺寸(cell size)的條件下，降低發生在靠近閘極電極的隔離區角落處的碰撞電離(impact ionization，I.I.)和電場強度，進而提高崩潰電壓。

相較於不包含本揭露的一些實施例的第二摻雜頂層112和深溝槽隔離結構110的高壓半導體裝置，以及不包含本揭露的一些實施例的深溝槽隔離結構110的高壓半導體裝置，在相同的元件單元間距(cell pitch)的條件下，本揭露的一些實施例的高壓半導體裝置100可以增加靜態崩潰電壓(BVoff)約26%以上，並且降低發生在隔離區105-1的第一側105S1的最大碰撞電離(impact ionization，Max.I.I.)約96%以上。此外，在維持相同的靜態崩潰電壓(BVoff)的條件下，本揭露的一些實施例的高壓半導體裝置100可以縮減元件單元間距，進而降低導通電阻(Ron)。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。