CN114823904A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 210000000746 body region Anatomy 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims description 71
- 230000004888 barrier function Effects 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 107
- 230000015556 catabolic process Effects 0.000 description 20
- 230000009286 beneficial effect Effects 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 15
- 230000005684 electric field Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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Abstract
一种半导体结构及其形成方法，其中结构包括：基底，所述基底内具有深阱区，所述深阱区具有第一导电类型；位于所述深阱区内相邻的漂移区和体区，所述体区具有第二导电类型，所述漂移区具有第一导电类型，且所述第一导电类型和第二导电类型相反；位于所述体区内的源区，且所述源区具有第一导电类型；位于所述深阱区内的漏区，所述漏区具有第一导电类型，且所述漏区的顶部低于所述源区的底部；位于部分体区表面和部分漂移区表面的栅极结构。所述半导体结构的性能得到提升。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)晶体管是一种通过平面扩散(planar diffusion)，在半导体基板表面形成横向电流路径的功率器件，常用于射频功率电路，在高压功率集成电路中，常采用高压LDMOS满足耐高压、实现功率控制等方面的要求。与传统MOS晶体管相比，LDMOS晶体管中源区和漏区之间通常设置一个轻掺杂区，被称之为漂移区。因此，当LDMOS晶体管在源区和漏区之间连接高压时，由于漂移区的杂质浓度比较低，呈高阻态，漂移区能够承受较高的电压降，所以LDMOS晶体管能够具有较高的击穿电压。
LDMOS晶体管能够与互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)工艺兼容，所以LDMOS晶体管被广泛应用于功率器件中。对于用作功率集成电路的LDMOS晶体管，导通电阻(Rdson)和击穿电压(Breakdown Voltage，BV)是衡量其器件性能的两个重要指标。
然而，现有的LDMOS晶体管的性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升横向双扩散金属氧化物半导体的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底内具有深阱区，所述深阱区具有第一导电类型；位于所述深阱区内相邻的漂移区和体区，所述体区具有第二导电类型，所述漂移区具有第一导电类型，且所述第一导电类型和第二导电类型相反；位于所述体区内的源区，且所述源区具有第一导电类型；位于所述深阱区内的漏区，所述漏区具有第一导电类型，且所述漏区的顶部低于所述源区的底部；位于部分体区表面和部分漂移区表面的栅极结构。
可选的，所述漂移区包括相对的第一侧和第二侧；所述体区与漂移区的第一侧相邻，所述漏区位于漂移区的第二侧侧壁的深阱区内。
可选的，所述基底还包括：位于部分所述深阱区内的浅阱区，所述浅阱区具有第二导电类型；所述体区和漂移区位于所述浅阱区内，且所述浅阱区与位于漂移区的第二侧侧壁的深阱区相连通。
可选的，所述漏区的顶部低于所述漂移区的底部。
可选的，还包括：位于所述深阱区内的第一插塞，所述第一插塞与所述漏区电连接，且所述第一插塞侧壁和深阱区之间具有第一隔离层。
可选的，所述第一插塞的材料包括：掺杂的多晶硅或金属，所述金属包括铜、钨、铝、钛和镍中的一种或者几种组合。
可选的，还包括：位于深阱区内和漂移区内的第二隔离层，所述深阱区暴露出所述第二隔离层表面，且所述第二隔离层的底部和第一隔离层的顶部相连。
可选的，还包括：位于深阱区内的导通区，所述第一插塞贯穿所述导通区，且所述导通区具有第一导电类型。
可选的，所述导通区的底部高于所述漏区的顶部。
可选的，所述深阱区具有第一掺杂浓度，所述导通区具有第二掺杂浓度，且所述第二掺杂浓度大于所述第一掺杂浓度。
可选的，还包括：位于所述基底表面的第二插塞，所述第二插塞与所述源区电连接。
可选的，还包括：位于漂移区表面和栅极结构的一侧侧壁表面的阻挡层，且所述栅极结构的一侧位于漂移区上；位于阻挡层上的第三插塞，且所述阻挡层位于栅极结构和第三插塞之间。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底内形成深阱区，所述深阱区具有第一导电类型；在所述深阱区内形成相邻的漂移区和体区，所述体区具有第二导电类型，所述漂移区具有第一导电类型，且所述第一导电类型和第二导电类型相反；在所述体区内形成源区，且所述源区具有第一导电类型；在所述深阱区内形成漏区，所述漏区具有第一导电类型，且所述漏区的顶部低于所述源区的底部；在部分体区表面和部分漂移区表面形成栅极结构。
可选的，所述漏区的顶部低于所述漂移区的底部。
可选的，还包括：在部分所述深阱区内形成浅阱区，所述浅阱区具有第二导电类型；所述体区和漂移区位于所述浅阱区内，且所述浅阱区与位于漂移区的第二侧侧壁的深阱区相连通。
可选的，还包括：在所述深阱区内形成与所述漏区电连接的第一插塞，且所述第一插塞侧壁和深阱区之间具有第一隔离层。
可选的，还包括：形成所述第一插塞之前，在深阱区内和漂移区内形成第二隔离层，所述深阱区暴露出所述第二隔离层表面，且所述第二隔离层的底部和第一隔离层的顶部相连。
可选的，所述第一隔离层和第二隔离层的形成方法包括：在所述深阱区和漂移区内形成第一开口；在所述第一开口内形成初始隔离层；在所述初始隔离层和深阱区内形成暴露出漏区表面的第二开口，所述第二开口底部低于所述初始隔离层底部；在所述第二开口内填充绝缘材料，低于第一开口底部的第二开口内的绝缘材料形成第一隔离层，所述第一开口内的初始隔离层和部分第二开口内的绝缘材料形成第二隔离层。
可选的，还包括：在所述基底表面形成第二插塞，且所述第二插塞与所述源区电连接。
可选的，还包括：在所述漂移区表面和栅极结构的一侧侧壁表面的阻挡层，且所述栅极结构的一侧位于漂移区上；在阻挡层形成第三插塞，且所述阻挡层位于栅极结构和第三插塞之间。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，深阱区内具有相邻的体区和漂移区，栅极结构位于所述体区表面和漂移区表面，由于所述漏区位于深阱区内，且所述漏区的顶部低于所述源区的底部，即，所述漏区沿垂直基底表面方向上的尺寸较大，从而深度较深的所述漏区与栅极结构的距离较大，所述漏区和栅极结构的距离增大有利于提高击穿电压，使得形成的半导体结构的耐高压性提高。
进一步，所述深阱区内具有浅阱区，且所述浅阱区的导电类型和深阱区的导电类型相反，且所述浅阱区与位于漂移区的第二侧侧壁的深阱区相连通，使得所述浅阱区和深阱区相接触的区域形能够形成耗尽区，所述耗尽区有利于提高器件的击穿电压，从而进一步使得形成的半导体结构的耐高压性提高。
进一步，所述漏区的顶部低于所述漂移区的底部，即，所述漏区沿垂直基底表面方向上的尺寸较大，由于所述漏区深度较深，有利于提高击穿电压，使得在减小漏区和栅极结构水平方向上的距离时，形成的半导体结构的击穿电压保持不变，从而能够满足不减小击穿电压的同时，在单位面积内形成更多数量的器件，有利于提高集成度。
进一步，所述半导体结构还包括：位于漂移区表面和栅极结构的一侧侧壁表面的阻挡层，且所述栅极结构的一侧位于漂移区上；位于阻挡层上的第三插塞，所述阻挡层位于栅极结构和第三插塞之间。在半导体器件工作时，所述栅极结构与漂移区交界的角落处、以及漂移区内具有较高的电场，通过位于阻挡层表面的第三插塞，所述第三插塞能够使栅极结构和漂移区附近较高电场重新分布，从而降低电场，进而提高形成的半导体结构的耐压性。
进一步，所述深阱区内具有导通区，所述导通区和深阱区导电类型相同，且导通区具有的第二掺杂浓度大于深阱区的第一掺杂浓度，当器件工作时，电流从漏区经过深阱区流向源区时，位于深阱区内的所述导通区的导通电阻较小，从而有利于提高导通电流，从而提高形成的半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，通过在基底内形成深阱区，在所述深阱区内形成漏区，且所述漏区的顶部低于所述源区的底部，即，所述漏区沿垂直基底表面方向上的尺寸较大，从而深度较深的所述漏区与栅极结构的距离较大，所述漏区和栅极结构的距离增大有利于提高击穿电压，使得形成的半导体结构的耐高压性提高。
附图说明
图1是一实施例中半导体结构的结构示意图；
图2至图12是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有的横向双扩散金属氧化物半导体的性能有待提升。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1是一实施例中半导体结构的结构示意图。
请参考图1，半导体结构包括：基底100，所述基底100内具有漂移区120和体区110，且所述漂移区120的导电类型和所述体区110的导电类型相反；位于基底100上的栅极结构150，部分所述栅极结构150位于所述漂移区120上，且部分所述栅极结构150位于所述体区110上；位于邻近所述栅极结构150的部分所述漂移区120表面的阻挡层160，且所述阻挡层160位于所述栅极结构150的顶部表面和侧壁表面；位于所述阻挡层160和栅极结构150一侧的漂移区120内的漏区140，位于所述栅极结构150一侧的体区110内的源区130。
上述结构中，所述阻挡层160的作用在于增加漏区140和栅极结构110之间的距离，从而提高器件的击穿电压。
然而，当器件开启时，漏区与沟道的距离仍较近，即，平行于基底表面方向上，所述漏区和和栅极结构之间的距离较近，使得形成的器件的击穿电压仍较低。
为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中半导体结构包括：位于所述基底内的深阱区，所述深阱区具有第二导电类型，且所述深阱区侧壁与所述漂移区侧壁相接触；位于所述体区内的源区，且所述源区具有第一导电类型；位于所述深阱区内的漏区，所述漏区具有第二导电类型，且所述漏区的底部低于所述漂移区的底部，深度较深的所述漏区与位于漂移区上的器件的距离较大，所述器件包括栅极结构，所述漏区和栅极结构的距离增大有利于提高击穿电压，使得形成的半导体结构的耐高压性提高。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图2，提供基底200。
所述基底200的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述基底200的材料为硅。
请继续参考图2，在所述基底200内形成深阱区210，所述深阱区210具有第一导电类型。
在本实施例中，所要形成的半导体结构为N型LDMOS，所述深阱区210的导电类型为N型。
在本实施例中，通过离子注入工艺在所述基底200内掺杂N型离子，形成所述深阱区210。
需要说明的是，所述基底200暴露出所述深阱区210表面。
在其他实施例中，所要形成的半导体结构为P型LDMOS，所述深阱区的导电类型为P型。
所述N型离子为磷离子、砷离子和锑离子中的一种或几种；P型离子为硼离子、铟离子和镓离子中的一种或几种。
在其他实施例中，所述基底和深阱区的形成方法包括：提供初始基底；在所述初始基底内形成初始第一深阱区；采用外延生长工艺，在所述初始基底表面形成初始第二深阱区，所述初始基底和初始第二深阱区形成基底，所述初始第一深阱区和初始第二深阱区形成深阱区。
请参考图3，在所述深阱区210内形成浅阱区220，所述浅阱区220具有第二导电类型。
在本实施例中，所要形成的半导体结构为N型LDMOS，所述浅阱区220的导电类型为P型。
在本实施例中，通过离子注入工艺在所述基底200内掺杂P型离子，形成所述浅阱区220。
在其他实施例中，所要形成的半导体结构为P型LDMOS，所述浅阱区的导电类型为N型。
具体的，形成所述浅阱区220的离子注入工艺的注入能量，小于形成所述深阱区210的离子注入工艺的注入能量，使得浅阱区220的深度小于深阱区210的深度。
在其他实施例中，还可以不形成所述浅阱区。
请参考图4，在所述深阱区210内形成相邻的漂移区230和体区240，所述体区240具有第二导电类型，所述漂移区230具有第一导电类型，且所述第一导电类型和第二导电类型相反。
具体的，在本实施例中，在所述浅阱区220内形成所述漂移区230和体区240。
所述漂移区220用于分隔后续所形成的漏区区域和沟道区域，从而延长半导体结构的电流通道，提高击穿电压。
所述体区230用于分隔后续所形成的源区区域和沟道区域。
所述漂移区230的形成方法包括：所述基底200表面形成第一掩膜层(图中未示出)，所述第一掩膜层用于定义漂移区220的位置和尺寸；以所述第一掩膜层为掩膜，对所述基底200进行离子注入工艺，在所述浅阱区220内形成所述漂移区230。
在本实施例中，所要形成的半导体结构为N型LDMOS，通过离子注入工艺在所述基底200内掺杂N型离子，形成所述漂移区230。
具体的，形成所述漂移区230的离子注入工艺的注入能量，小于形成所述浅阱区220的离子注入工艺的注入能量，使得漂移区230的深度小于浅阱区220的深度。
所述体区240的形成方法包括：在所述基底200表面形成第二掩膜层(图中未示出)，所述第二掩膜层用于定义体区240的位置和尺寸；以所述第二掩膜层为掩膜，对所述基底200进行离子注入工艺，在所述浅阱区220内形成所述体区240。
在本实施例中，所要形成的半导体结构为N型LDMOS，通过离子注入工艺在所述基底200内掺杂P型离子，形成所述体区240。
具体的，形成所述体区240的离子注入工艺的注入能量，小于形成所述浅阱区220的离子注入工艺的注入能量，使得体区240的深度小于浅阱区220的深度。
具体地，所述漂移区230包括相对的第一侧231和第二侧232；所述体区240与漂移区230的第一侧231相邻。
通过在所述深阱区210内形成浅阱区220，且所述浅阱区220的导电类型和深阱210区的导电类型相反，且所述浅阱区220与位于漂移区230的第二侧侧壁的深阱区210相连通，使得所述浅阱区220和深阱区210相接触的区域形能够成耗尽区A，所述耗尽区A有利于提高器件的击穿电压，从而进一步使得形成的半导体结构的耐高压性提高。
请参考图5，在部分体区240表面和部分漂移区230表面形成栅极结构250。
所述栅极结构250的形成方法包括：在基底200上形成栅极结构材料层(图中未示出)；在栅极结构材料层上形成图形化层(图中未示出)，所述图形化层覆盖部分漂移区230上和部分体区240上的栅极结构材料层；以所述图形化层为掩膜刻蚀所述栅极结构材料层，直至暴露出基底200表面，形成所述栅极结构250。
所述栅极结构250包括：栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
在本实施例中，所述栅极结构250还包括：位于栅极层顶部表面的保护层(图中未示出)，所述保护层用于保护所述栅极层的顶部表面，减少所述栅极层受到后续工艺的影响，有利于提高形成的半导体结构的性能。
请继续参考图5，在所述栅极结构250侧壁形成侧墙(图中未标示)。
所述侧墙的作用在于，一方面用于保护所述栅极结构250的侧壁表面，避免受到后续工艺的影响，从而保持形貌，提高电学性能的稳定性；另一方面，用于定位后续形成的源区和漏区的位置。
所述侧墙的形成方法包括：在所述基底200表面和栅极结构250顶部表面和侧壁表面形成侧墙材料层(图中未示出)；回刻蚀所述侧墙材料层，直至暴露出基底200表面和栅极层顶部表面，形成所述侧墙。
所述侧墙的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述侧墙的材料包括氮化硅。
请参考图6，在所述体240区内形成源区260，且所述源区260具有第一导电类型。
所述源区260的形成方法包括：以所述侧墙和栅极结构250为掩膜，对所述体区240进行离子注入，形成所述源区260。
在本实施例中，所要形成的半导体结构为N型LDMOS，所述源区260的导电类型为N型。
需要说明的是，所述基底200暴露出所述源区260顶部表面。
在本实施例中，所要形成的半导体结构为P型LDMOS，所述源区260的导电类型为P型。
请参考图7，在所述深阱区210内形成漏区270，所述漏区270具有第一导电类型，且所述漏区270的顶部低于所述源区260的底部。
在本实施例中，所述漏区270的顶部低于所述漂移区230的底部。
所述漂移区230包括相对的第一侧231和第二侧232；所述体区240与漂移区230的第一侧231相邻，所述漏区270位于漂移区230的第二侧232侧壁的深阱区210内。
所述漏区270的形成方法包括：在所述基底200上形成第三掩膜层(图中未示出)，所述第三掩膜层暴露出漂移区230的第二侧232侧壁的深阱区210表面；以所述第三掩膜层为掩膜，对所述深阱区210进行离子注入，形成所述漏区270。
通过在基底200内形成深阱区210，在所述深阱区210内形成漏区270，且所述漏区270的顶部低于所述源区260的底部，即，所述漏区270沿垂直基底200表面方向上的尺寸较大，从而深度较深的所述漏区270与位于漂移区230上形成栅极结构250的距离较大，所述漏区270和栅极结构250的距离增大有利于提高击穿电压，使得形成的半导体结构的耐高压性提高。
在本实施例中，形成所述源区260之后，形成所述漏区270。在其他实施例中，还可以形成所述源区之前，形成所述漏区。
在本实施例中，所要形成的半导体结构为N型LDMOS，所述漏区270的导电类型为N型。
请参考图8，在所述深阱区210内形成导通区280，且所述导通区280具有第一导电类型。
在本实施例中，所述导通区280的底部高于所述漏区270的顶部。
在本实施例中，所述导通区280具有第二掺杂浓度，所述深阱区270具有第一掺杂浓度，且所述第二掺杂浓度大于所述第一掺杂浓度。
所述导通区280的形成方法包括：在所述基底200上形成第四掩膜层(图中未示出)，所述第四掩膜层暴露出漂移区230的第二侧232侧壁的深阱区210表面；以所述第四掩膜层为掩膜，对所述深阱区210进行离子注入，形成所述导通区280。
通过在所述深阱区210内形成导通区280，所述导通区280和深阱区210导电类型相同，且导通区280具有的第二掺杂浓度大于深阱区210的第一掺杂浓度，当器件工作时，电流从漏区270经过深阱区210流向源区260时，位于深阱区210内的所述导通区280的导通电阻较小，从而有利于提高导通电流，从而提高形成的半导体结构的性能。
在本实施例中，所述导通区280的底部高于所述漏区270顶部。
在其他实施例中，所述导通区的底部还可以齐平或者低于所述漏区的顶部。
在其他实施例中，还可以不形成所述导通区。
接着，在所述深阱区210内形成第一隔离层；在所述深阱区210内和漂移区230内形成第二隔离层，所述深阱区210暴露出所述第二隔离层表面，且所述第二隔离层的底部和第一隔离层的顶部相连，具体形成所述第一隔离层和第二隔离层的形成过程请参考图9至图10。
请参考图9，在所述深阱区210和漂移区230内形成第一开口(图中未示出)；在所述第一开口内形成初始隔离层291。
在本实施例中，形成所述导通区280之后，在所述深阱区210和漂移区230以及导通区280内形成所述第一开口。
在本实施例中，所述初始隔离层291还位于基底200表面。
请参考图10，在所述初始隔离层291和深阱区210内形成暴露出漏区270表面的第二开口(图中未示出)，所述第二开口底部低于所述初始隔离层291底部；在所述第二开口内填充绝缘材料，低于第一开口底部的第二开口内的绝缘材料形成第一隔离层2921，所述第一开口内的初始隔离层291和部分第二开口内的绝缘材料形成第二隔离层2922。
所述第一隔离层2921的作用在于使后续形成的第一插塞的侧壁和深阱区210电隔离，从而通过第一插塞对漏区270施加电压。
所述第二隔离层2922的作用在于增加漏区280和栅极结构250之间的距离，使得所述半导体结构的工作电流的路径增长，从而提升所述半导体结构的击穿电压。
所述绝缘材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第一隔离层2921的材料为氧化硅，所述第二隔离层2922的材料为氧化硅。
在其他实施例中，还可以先形成第一隔离层，再形成第二隔离层。
在其他实施例中，还可以采用本领域常规手段形成所述第一隔离层和第二隔离层，在此不作限定。
请参考图11，在所述深阱区210内形成与所述漏区270电连接的第一插塞310，且所述第一插塞310侧壁和深阱区210之间具有所述第一隔离层2921。
所述第一插塞310侧壁和深阱区210之间具有所述第一隔离层2921，使得所述第一隔离层2921能够在第一插塞310和深阱区210之间形成隔离作用。
具体的，在本实施例中，所述深阱区210具有导通区280，所述第一插塞310还贯穿所述导通区280。
具体的，所述第一插塞310还贯穿所述第二隔离层2922。
请参考图12，在所述基底200表面形成第二插塞320，且所述第二插塞320与所述源区260电连接。
所述源区260通过所述第二插塞320与外围电路实现电连接。
请继续参考图12，在所述漂移区230表面和栅极结构250的一侧侧壁表面形成阻挡层331，且所述栅极结构250的一侧位于漂移区230上；在所述阻挡层上形成第三插塞330，且所述阻挡层331位于栅极结构250和第三插塞330之间。
在其他实施例中，还可以不形成所述阻挡层和位于阻挡层上的第三插塞。
通过在漂移区230表面和栅极结构250的一侧侧壁表面的阻挡层331，且所述栅极结构250的一侧位于漂移区230上；在所述阻挡层331上形成第三插塞330，所述阻挡层331位于栅极结构250和第三插塞330之间。在半导体器件工作时，所述栅极结构250与漂移区230交界的角落处、以及漂移区230内具有较高的电场，通过位于阻挡层331表面的第三插塞330，所述第三插塞330能够使栅极结构250和漂移区230附近较高电场重新分布，从而降低电场，进而提高形成的半导体结构的耐压性。
在本实施例中，所述半导体结构的形成方法还包括：在所述基底200表面形成第四插塞340，且所述第四插塞340与所述第一插塞310电连接。
所述漏区270通过所述第一插塞310和第四插塞340与外围电路实现电连接。
相应的，本发明实施例还提供一种半导体结构，请继续参考图12，包括：基底200，所述基底200内具有深阱区210，所述深阱区210具有第一导电类型；位于所述深阱区210内相邻的漂移区230和体区240，所述体区240具有第二导电类型，所述漂移区230具有第一导电类型，且所述第一导电类型和第二导电类型相反；位于所述体区240内的源区260，且所述源区260具有第一导电类型；位于所述深阱区210内的漏区270，所述漏区270具有第一导电类型，且所述漏区270的顶部低于所述源区260的底部；位于部分体区240表面和部分漂移区230表面的栅极结构250。
所述深阱区210内具有相邻的体区240和漂移区230，栅极结构250位于所述体区240表面和漂移区230表面，由于所述漏区270位于深阱区210内，且所述漏区270的顶部低于所述源区260的底部，即，所述漏区270沿垂直基底200表面方向上的尺寸较大，从而深度较深的所述漏区270与栅极结构250的距离较大，所述漏区270和栅极结构250的距离增大有利于提高击穿电压，使得形成的半导体结构的耐高压性提高。
以下结合附图进行详细说明。
具体的，所述漂移区230包括相对的第一侧231(图4中所示)和第二侧232(图4中所示)；所述体区240与漂移区230的第一侧231相邻，所述漏区270位于漂移区230的第二侧231侧壁的深阱区210内。
在本实施例中，所述基底200还包括：位于部分所述深阱区210内的浅阱区220，所述浅阱区220具有第二导电类型；所述体区240和漂移区230位于所述浅阱区220内，且所述浅阱区220与位于漂移区230的第二侧232侧壁的深阱区210相连通。
由于所述深阱区210内具有浅阱区220，且所述浅阱区220的导电类型和深阱区210的导电类型相反，且所述浅阱区220与位于漂移区230的第二侧232侧壁的深阱区210相连通，使得所述浅阱210区和深阱区220相接触的区域形能够形成耗尽区A(图4中所示)，所述耗尽区A有利于提高器件的击穿电压，从而进一步使得形成的半导体结构的耐高压性提高。
在本实施例中，所述漏区270的顶部低于所述漂移区230的底部。
所述漏区270的顶部低于所述漂移区230的底部，即，所述漏区270沿垂直基底200表面方向上的尺寸较大，由于所述漏区270深度较深，有利于提高击穿电压，使得在减小漏区270和栅极结构250水平方向上的距离时，形成的半导体结构的击穿电压保持不变，从而能够满足不减小击穿电压的同时，在单位面积内形成更多数量的器件，有利于提高集成度。
在本实施例中，所述半导体结构还包括：位于所述深阱区210内的第一插塞310，所述第一插塞310与所述漏区270电连接，且所述第一插塞270侧壁和深阱区210之间具有第一隔离层2921。
所述第一插塞310的材料包括：掺杂的多晶硅或金属，所述金属包括铜、钨、铝、钛和镍中的一种或者几种组合。
在本实施例中，所述第一插塞310的材料为多晶硅。在其他实施例中，所述第一插塞的材料为钨。
在本实施例中，所述半导体结构还包括：位于深阱区210内和漂移区230内的第二隔离层2922，所述深阱区210暴露出所述第二隔离层2922表面，且所述第二隔离层2922的底部和第一隔离层2921的顶部相连。
具体的，所述第一插塞310还贯穿所述第二隔离层2922。
在本实施例中，所述半导体结构还包括：位于深阱区210内的导通区280，所述第一插塞310贯穿所述导通区280，且所述导通区280具有第一导电类型。
具体的，所述导通区280的底部高于所述漏区270的顶部。
在本实施例中，所述深阱区210具有第一掺杂浓度，所述导通区280具有第二掺杂浓度，且所述第二掺杂浓度大于所述第一掺杂浓度。
所述深阱区210内具有导通区280，所述导通区280和深阱区210导电类型相同，且导通区280具有的第二掺杂浓度大于深阱区210的第一掺杂浓度，当器件工作时，电流从漏区270经过深阱区210流向源区260时，位于深阱区210内的所述导通区280的导通电阻较小，从而有利于提高导通电流，从而提高形成的半导体结构的性能。
在本实施例中，所述半导体结构还包括：位于所述基底200表面的第二插塞320，所述第二插塞320与所述源区260电连接。
在本实施例中，所述半导体结构还包括：位于漂移区230表面和栅极结构250的一侧侧壁表面的阻挡层331，且所述栅极结构250的一侧位于漂移区230上；位于阻挡层331上的第三插塞330，且所述阻挡层331位于栅极结构250和第三插塞330之间。
所述半导体结构还包括：位于漂移区230表面和栅极结构250的一侧侧壁表面的阻挡层331、以及位于阻挡层331上的第三插塞330。在半导体器件工作时，所述栅极结构250与漂移区230交界的角落处、以及漂移区230内具有较高的电场，通过位于阻挡层331表面的第三插塞330，所述第三插塞330能够使栅极结构250和漂移区230附近较高电场重新分布，从而降低电场，进而提高形成的半导体结构的耐压性。
在本实施例中，所述半导体结构还包括：位于所述基底200表面的第四插塞340，且所述第四插塞340与所述第一插塞310电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有深阱区，所述深阱区具有第一导电类型；
位于所述深阱区内相邻的漂移区和体区，所述体区具有第二导电类型，所述漂移区具有第一导电类型，且所述第一导电类型和第二导电类型相反；
位于所述体区内的源区，且所述源区具有第一导电类型；
位于所述深阱区内的漏区，所述漏区具有第一导电类型，且所述漏区的顶部低于所述源区的底部；
位于部分体区表面和部分漂移区表面的栅极结构。
2.如权利要求1所述的半导体结构，其特征在于，所述漂移区包括相对的第一侧和第二侧；所述体区与漂移区的第一侧相邻，所述漏区位于漂移区的第二侧侧壁的深阱区内。
3.如权利要求2所述的半导体结构，其特征在于，所述基底还包括：位于部分所述深阱区内的浅阱区，所述浅阱区具有第二导电类型；所述体区和漂移区位于所述浅阱区内，且所述浅阱区与位于漂移区的第二侧侧壁的深阱区相连通。
4.如权利要求1所述的半导体结构，其特征在于，所述漏区的顶部低于所述漂移区的底部。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述深阱区内的第一插塞，所述第一插塞与所述漏区电连接，且所述第一插塞侧壁和深阱区之间具有第一隔离层。
6.如权利要求5所述的半导体结构，其特征在于，所述第一插塞的材料包括：掺杂的多晶硅或金属，所述金属包括铜、钨、铝、钛和镍中的一种或者几种组合。
7.如权利要求5所述的半导体结构，其特征在于，还包括：位于深阱区内和漂移区内的第二隔离层，所述深阱区暴露出所述第二隔离层表面，且所述第二隔离层的底部和第一隔离层的顶部相连。
8.如权利要求5所述的半导体结构，其特征在于，还包括：位于深阱区内的导通区，所述第一插塞贯穿所述导通区，且所述导通区具有第一导电类型。
9.如权利要求8所述的半导体结构，其特征在于，所述导通区的底部高于所述漏区的顶部。
10.如权利要求8所述的半导体结构，其特征在于，所述深阱区具有第一掺杂浓度，所述导通区具有第二掺杂浓度，且所述第二掺杂浓度大于所述第一掺杂浓度。
11.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述基底表面的第二插塞，所述第二插塞与所述源区电连接。
12.如权利要求1所述的半导体结构，其特征在于，还包括：位于漂移区表面和栅极结构的一侧侧壁表面的阻挡层，且所述栅极结构的一侧位于漂移区上；位于阻挡层上的第三插塞，且所述阻挡层位于栅极结构和第三插塞之间。
13.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底内形成深阱区，所述深阱区具有第一导电类型；
在所述深阱区内形成相邻的漂移区和体区，所述体区具有第二导电类型，所述漂移区具有第一导电类型，且所述第一导电类型和第二导电类型相反；
在所述体区内形成源区，且所述源区具有第一导电类型；
在所述深阱区内形成漏区，所述漏区具有第一导电类型，且所述漏区的顶部低于所述源区的底部；
在部分体区表面和部分漂移区表面形成栅极结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述漏区的顶部低于所述漂移区的底部。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在部分所述深阱区内形成浅阱区，所述浅阱区具有第二导电类型；所述体区和漂移区位于所述浅阱区内，且所述浅阱区与位于漂移区的第二侧侧壁的深阱区相连通。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述深阱区内形成与所述漏区电连接的第一插塞，且所述第一插塞侧壁和深阱区之间具有第一隔离层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一插塞之前，在深阱区内和漂移区内形成第二隔离层，所述深阱区暴露出所述第二隔离层表面，且所述第二隔离层的底部和第一隔离层的顶部相连。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一隔离层和第二隔离层的形成方法包括：在所述深阱区和漂移区内形成第一开口；在所述第一开口内形成初始隔离层；在所述初始隔离层和深阱区内形成暴露出漏区表面的第二开口，所述第二开口底部低于所述初始隔离层底部；在所述第二开口内填充绝缘材料，低于第一开口底部的第二开口内的绝缘材料形成第一隔离层，所述第一开口内的初始隔离层和部分第二开口内的绝缘材料形成第二隔离层。
19.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述基底表面形成第二插塞，且所述第二插塞与所述源区电连接。
20.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在所述漂移区表面和栅极结构的一侧侧壁表面的阻挡层，且所述栅极结构的一侧位于漂移区上；在阻挡层形成第三插塞，且所述阻挡层位于栅极结构和第三插塞之间。
Priority Applications (1)
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