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TWI825561B - 電晶體及其形成方法 - Google Patents

電晶體及其形成方法 Download PDF

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TWI825561B
TWI825561B TW111102299A TW111102299A TWI825561B TW I825561 B TWI825561 B TW I825561B TW 111102299 A TW111102299 A TW 111102299A TW 111102299 A TW111102299 A TW 111102299A TW I825561 B TWI825561 B TW I825561B
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liner
oxide liner
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禮修 馬
馬可 范 達爾
喬治奧斯 韋理安尼堤斯
荷爾本 朵爾伯斯
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台灣積體電路製造股份有限公司
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Abstract

在本發明實施例中，形成電晶體的方法可包括：以正向 順序或反向順序在基底上形成閘極、半導體金屬氧化物襯層、閘極介電層以及主動層。所述半導體金屬氧化物襯層包含作為氫阻障材料的薄半導體金屬氧化物材料。

Description

電晶體及其形成方法
本發明實施例是有關於一種電晶體及其形成方法。
已經開發了多種電晶體結構以滿足各種設計規範。由氧化物半導體製成的薄膜電晶體(TFT)可以在低溫度下加工且因此不會損害已製作的裝置，故TFT對於後段製程(BEOL)整合來說是一個具有吸引力的選擇。舉例來說，其製造條件和技術不會損害在前段製程(FEOL)和中段製程(MEOL)中已製作的裝置。
根據本發明的一實施例，一種電晶體包括：閘極，位於基底上；平面半導體金屬氧化物襯層，接觸所述閘極的表面；閘極介電層，接觸所述平面半導體金屬氧化物襯層的表面；主動層，接觸所述閘極介電層；以及源極和汲極，位於所述主動層的端部分。
根據本發明的一實施例，一種電晶體包括：主動層，位 於基底上；閘極介電層，接觸所述主動層的表面；源極和汲極，位於所述主動層的端部分上；共形半導體金屬氧化物襯層，接觸所述閘極介電層；以及閘極，嵌入所述共形半導體金屬氧化物襯層中。
根據本發明的一實施例，一種形成電晶體的方法包括：以正向順序或反向順序在基底上形成閘極、半導體金屬氧化物襯層、閘極介電層以及主動層，其中所述半導體金屬氧化物襯層包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料；以及在所述主動層的端部分上形成源極和汲極。
8:基底
9:半導體材料層
10,10L,30,30L,752:閘極介電層
11,39:閘極空腔
12:字元線
13,31,117:共形半導體金屬氧化物襯層
13L,31L:連續半導體金屬氧化物襯層
13’:管狀半導體金屬氧化物襯層
15,35,754:閘極
17,71:平面半導體金屬氧化物襯層
20:主動層
20L:連續主動層
40,48,140:介電層
42,108:絕緣層
51:源極空腔
52,732:源極
53:源極金屬襯層
54:源極金屬填充材料部分
56,738:汲極
57:汲極金屬襯層
58:汲極金屬填充材料部分
59:汲極空腔
70:上介電材料層
72:源極接觸通孔結構
75:閘極接觸通孔結構
76:汲極接觸通孔結構
100:記憶體陣列區域
111:主體接觸空腔
112:主體偏置線
115:主體接觸通孔結構
126:第一電極
128:金屬晶種層
142:結構
146:穿隧阻障層
148:自由磁化層
150:記憶體單元
158:第二電極
200:周邊區
601:第一介電材料層
610:第一內連線層級介電材料層
612:裝置接觸通孔結構
618:第一金屬線結構
620:第二內連線層級介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
632:第二金屬通孔結構
635:絕緣矩陣層
637:第三線層級介電層
638:第三金屬線結構
640:第四互連線層級介電層
648:第四金屬線
650:第五互連線層級介電層
652:第四金屬通孔結構
658:第五金屬線結構
700:CMOS電路
701:場效電晶體
720:淺溝渠隔離結構
735:半導體通道
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
756:介電閘極間隙壁
758:閘極帽介電
5110,5120,5130,5210,5220,5230,5310,5320:步驟
B,C:垂直平面
hd1:第一水平方向
hd2:第二水平方向
在結合隨附圖式閱讀以下詳細描述時會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見而任意增大或減小各種特徵的尺寸。
圖1是根據本揭露的實施例的第一示例性結構的垂直剖面圖，其為形成互補金屬氧化物半導體(CMOS)電晶體、在下層級介電材料層中的第一金屬內連線結構以及隔離介電層之後的結構。
圖2A是根據本揭露的第一實施例的形成主體偏置線之後的第一示例性結構的區域的俯視圖。
圖2B是沿圖2A的垂直平面B-B'的第一示例性結構的垂直剖 面圖。
圖2C是沿圖2A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖3A是根據本揭露的第一實施例的形成絕緣層和主體接觸空腔之後的第一示例性結構的區域的俯視圖。
圖3B是沿圖3A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖3C是沿圖3A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖4A是根據本揭露的第一實施例的形成主體接觸通孔結構之後的第一示例性結構的區域的俯視圖。
圖4B是沿圖4A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖4C是沿圖4A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖5A是根據本揭露的第一實施例的形成連續主動層和頂部閘極介電層之後的第一示例性結構的區域的俯視圖。
圖5B是沿圖5A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖5C是沿圖5A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖6A是根據本揭露的第一實施例的形成頂部閘極介電層和 主動層的堆疊之後的第一示例性結構的區域的俯視圖。
圖6B是沿圖6A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖6C是沿圖6A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖7A是根據本揭露的第一實施例的形成介電層之後的第一示例性結構的區域的俯視圖。
圖7B是沿圖7A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖7C是沿圖7A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖8A是根據本揭露的第一實施例的形成源極空腔和汲極空腔之後的第一示例性結構的區域的俯視圖。
圖8B是沿圖8A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖8C是沿圖8A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖9A是根據本揭露的第一實施例的形成源極和汲極之後的第一示例性結構的區域的俯視圖。
圖9B是沿圖9A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖9C是沿圖9A的垂直平面C-C'的第一示例性結構的垂直剖 面圖。
圖10A是根據本揭露的第一實施例的形成閘極空腔之後的第一示例性結構的區域的俯視圖。
圖10B是沿圖10A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖10C是沿圖10A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖11A是根據本揭露的第一實施例的形成連續半導體金屬氧化物襯層之後的第一示例性結構的區域的俯視圖。
圖11B是沿圖11A的垂直平面B-B'的第一示例性結構的垂直剖面圖。
圖11C是沿圖11A的垂直平面C-C'的第一示例性結構的垂直剖面圖。
圖12A是根據本揭露的第一實施例的形成共形半導體金屬氧化物襯層和閘極之後的第一示例性結構的區域的俯視圖。
圖12B是沿圖12A的垂直平面B-B'的第一示例性結構的替代架構的垂直剖面圖。
圖12C是沿圖12A的垂直平面C-C'的第一示例性結構的替代架構的垂直剖面圖。
圖13A是根據本揭露的第一實施例的形成上介電材料層和上層級金屬內連線結構之後的第一示例性結構的區域的俯視圖。
圖13B是沿圖13A的垂直平面B-B'的第一示例性結構的替代 架構的垂直剖面圖。
圖13C是沿圖13A的垂直平面C-C'的第一示例性結構的替代架構的垂直剖面圖。
圖14A是根據本揭露的第二實施例的第二示例性結構的區域的部分的俯視圖。
圖14B是沿圖14A的垂直平面B-B'的第二示例性結構的垂直剖面圖。
圖14C是沿圖14A的垂直平面C-C'的第二示例性結構的垂直剖面圖。
圖15A是根據本揭露的第三實施例的形成字元線、絕緣層、閘極空腔和連續半導體金屬氧化物襯層之後的第三示例性結構的區域的部分的俯視圖。
圖15B是沿圖15A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖15C是沿圖15A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖16A是在根據本揭露的第三實施例的形成閘極之後第三示例性結構的區域的俯視圖。
圖16B是沿圖16A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖16C是沿圖16A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖17A是根據本揭露的第三實施例的形成平面半導體金屬氧化物襯層、閘極介電層和連續主動層之後的第三示例性結構的區域的俯視圖。
圖17B是沿圖17A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖17C是沿圖17A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖18A是根據本揭露的第三實施例的形成平面半導體金屬氧化物襯層、閘極介電層和主動層的堆疊之後的第三示例性結構的區域的俯視圖。
圖18B是沿圖18A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖18C是沿圖18A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖19A是根據本揭露的第三實施例的形成介電層之後的第三示例性結構的區域的俯視圖。
圖19B是沿圖19A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖19C是沿圖19A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖20A是根據本揭露的第三實施例形成的源極空腔和汲極空腔之後的第三示例性結構的區域的俯視圖。
圖20B是沿圖20A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖20C是沿圖20A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖21A是根據本揭露的第三實施例的形成源極和汲極之後的第三示例性結構的區域的俯視圖。
圖21B是沿圖21A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖21C是沿圖21A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖22A是根據本揭露的第三實施例的形成上介電材料層和上層級金屬內連線結構之後的第三示例性結構的區域的俯視圖。
圖22B是沿圖22A的垂直平面B-B'的第三示例性結構的垂直剖面圖。
圖22C是沿圖22A的垂直平面C-C'的第三示例性結構的垂直剖面圖。
圖23A是根據本揭露的第四實施例的形成平面半導體金屬氧化物襯層之後的第四示例性結構的區域的部分的俯視圖。
圖23B是沿圖23A的垂直平面B-B'的第四示例性結構的垂直剖面圖。
圖23C是沿圖23A的垂直平面C-C'的第四示例性結構的垂直剖面圖。
圖24A是根據本揭露的第四實施例的形成上介電材料層和上層級金屬內連線結構之後的第四示例性結構的區域的俯視圖。
圖24B是沿圖24A的垂直平面B-B'的第四示例性結構的垂直剖面圖。
圖24C是沿圖24A的垂直平面C-C'的第四示例性結構的垂直剖面圖。
圖25A是根據本揭露的第四實施例的形成平面半導體金屬氧化物襯層、閘極介電層和主動層的堆疊之後的第四示例性結構的替代架構的部分的俯視圖。
圖25B是沿圖25A的垂直平面B-B'的第四示例性結構的垂直剖面圖。
圖25C是沿圖25A的垂直平面C-C'的第四示例性結構的垂直剖面圖。
圖26A是根據本揭露的第四實施例的形成上介電材料層和上層級金屬內連線結構之後的第四示例性結構的替代架構的區域的俯視圖。
圖26B是沿圖26A的垂直平面B-B'的第四示例性結構的垂直剖面圖。
圖26C是沿圖26A的垂直平面C-C'的第四示例性結構的垂直剖面圖。
圖27A是根據本揭露的第五實施例的形成管狀半導體金屬氧化物襯層之後的第五示例性結構的區域的部分的俯視圖。
圖27B是沿圖27A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖27C是沿圖27A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖28A是根據本揭露的第五實施例的形成閘極之後的第五示例性結構的區域的俯視圖。
圖28B是沿圖28A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖28C是沿圖28A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖29A是根據本揭露的第五實施例的形成平面半導體金屬氧化物襯層、閘極介電層和連續主動層的堆疊之後的第五示例性結構的區域的俯視圖。
圖29B是沿圖29A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖29C是沿圖29A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖30A是根據本揭露的第五實施例的形成平面半導體金屬氧化物襯層、閘極介電層和主動層的堆疊之後的第五示例性結構的區域的俯視圖。
圖30B是沿圖30A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖30C是沿圖30A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖31A是根據本揭露的第五實施例的形成介電層、源極空腔和汲極空腔之後的第五示例性結構的區域的俯視圖。
圖31B是沿圖31A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖31C是沿圖31A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖32A是根據本揭露的第五實施例的形成源極和汲極之後的第五示例性結構的區域的俯視圖。
圖32B是沿圖32A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖32C是沿圖32A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖33A是根據本揭露的第五實施例的形成上介電材料層和上層級金屬內連線結構之後的第五示例性結構的區域的俯視圖。
圖33B是沿圖33A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖33C是沿圖33A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖34A在根據本揭露的第五實施例的形成平面半導體金屬氧化物襯層、閘極介電層和主動層的堆疊之後的第五示例性結構的 替代架構的部分的部分的俯視圖。
圖34B是沿圖34A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖34C是沿圖34A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖35A是根據本揭露的第五實施例的形成上介電材料層和上層級金屬內連線結構之後的第五示例性結構的替代架構的區域的俯視圖。
圖35B是沿圖35A的垂直平面B-B'的第五示例性結構的垂直剖面圖。
圖35C是沿圖35A的垂直平面C-C'的第五示例性結構的垂直剖面圖。
圖36A是根據本揭露的第六實施例的形成閘極之後的第六示例性結構的區域的部分的俯視圖。
圖36B是沿圖36A的垂直平面B-B'的第六示例性結構的垂直剖面圖。
圖36C是沿圖36A的垂直平面C-C'的第六示例性結構的垂直剖面圖。
圖37A是根據本揭露的第六實施例的形成平面半導體金屬氧化物襯層、閘極介電層和連續主動層之後的第六示例性結構的區域的俯視圖。
圖37B是沿圖37A的垂直平面B-B'的第六示例性結構的垂直 剖面圖。
圖37C是沿圖37A的垂直平面C-C'的第六示例性結構的垂直剖面圖。
圖38A是根據本揭露的第六實施例的形成平面半導體金屬氧化物襯層、閘極介電層和主動層的堆疊之後的第六示例性結構的區域的俯視圖。
圖38B是沿圖38A的垂直平面B-B'的第六示例性結構的垂直剖面圖。
圖38C是沿圖38A的垂直平面C-C'的第六示例性結構的垂直剖面圖。
圖39A是根據本揭露的第六實施例的形成源極空腔和汲極空腔之後的第六示例性結構的區域的俯視圖。
圖39B是沿圖39A的垂直平面B-B'的第六示例性結構的垂直剖面圖。
圖39C是沿圖39A的垂直平面C-C'的第六示例性結構的垂直剖面圖。
圖40A是根據本揭露的第六實施例的形成源極和汲極之後的第六示例性結構的區域的俯視圖。
圖40B是沿圖40A的垂直平面B-B'的第六示例性結構的垂直剖面圖。
圖40C是沿圖40A的垂直平面C-C'的第六示例性結構的垂直剖面圖。
圖41A是根據本揭露的第六實施例的形成上介電材料層和上層級金屬內連線結構之後的第六示例性結構的區域的俯視圖。
圖41B是沿圖41A的垂直平面B-B'的第六示例性結構的垂直剖面圖。
圖41C是沿圖41A的垂直平面C-C'的第六示例性結構的垂直剖面圖。
圖42是根據本揭露的實施例的形成記憶體單元之後的示例性結構的垂直剖面圖。
圖43是根據本揭露的第七實施例的第七示例性結構的垂直剖面圖。
圖44是根據本揭露的第八實施例的第八示例性結構的垂直剖面圖。
圖45是根據本揭露的第九實施例的第九示例性結構的垂直剖面圖。
圖46是根據本揭露的第十實施例的第十示例性結構的垂直剖面圖。
圖47是根據本揭露的第十一實施例的第十一示例性結構的垂直剖面圖。
圖48是根據本揭露的第十二實施例的第十二示例性結構的垂直剖面圖。
圖49是根據本揭露的第十三實施例的第十三示例性結構的垂直剖面圖。
圖50是根據本揭露的第十四實施例的第十四示例性結構的垂直剖面圖。
圖51是說明用於製造本揭露的半導體裝置的第一示例性處理步驟的第一流程圖。
圖52是說明用於製造本揭露的半導體裝置的第二示例性處理步驟的第二流程圖。
圖53是說明用於製造本揭露的半導體裝置的普遍性處理步驟的第三流程圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例是為了簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在......之下」、 「在......下方」、「下部」、「在......上方」、「上部」以及類似術語的空間相對術語來描述如諸圖中所示出的一個部件或特徵與另一部件或特徵的關係。除了諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或以其他定向旋轉)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
大致而言，本揭露的結構和方法可用於形成包括電晶體的半導體結構，電晶體例如是薄膜電晶體，其包括位於閘極和閘極介電層之間的半導體金屬氧化物襯層。諸如氧化銦鎵鋅的半導體金屬氧化物材料為薄膜電晶體(TFT)的新興通道材料，薄膜電晶體可製造為用於非核心邏輯開關功能的後段製程(BEOL)結構。具有高功函數的金屬閘極材料可用於增強通道中的電場並提供更好的靜電控制，從而增加薄膜電晶體的閾值電壓。由於通道中的高度氫擴散會導致通道中的本徵和非本徵摻雜劑，因此使用金屬閘極材料所致的閾值電壓增加可能受限在從0.1V至0.3V的範圍內。根據本揭露的一個方面，公開了使用半導體金屬氧化物襯層作為阻障層的閘極堆疊，其可以用來降低從閘極到通道的氫擴散，並有效地增加電晶體的閾值電壓。
參考圖1，示出了根據本揭露的第一實施例的第一示例性結構。第一示例性結構包括基底8，其可以是半導體基底，例如市售的矽基底。基底8可以至少在其上部部分處包括半導體材料層9。半導體材料層9可以是塊狀半導體基底的表面部分，或者可以 是絕緣體上半導體(SOI)基底的頂部半導體層。在一實施例中，半導體材料層9包括單晶半導體材料，例如單晶矽。在一實施例中，基底8可以包括含單晶矽材料的單晶矽基底。
包括例如氧化矽的介電材料的淺溝渠隔離結構720可以形成在半導體材料層9的上部部分中。例如p型井和n型井的合適摻雜半導體井可以形成在每個區域內，所述區域側向地被淺溝渠隔離結構720的部分環繞。場效電晶體701可以形成在半導體材料層9的頂面上。舉例來說，每個場效電晶體701可以包括源極732、汲極738、包括在源極732和汲極738之間延伸的基底8的表面部分的半導體通道735和閘極結構750。半導體通道735可以包括單晶半導體材料。每個閘極結構750可以包括閘極介電層752、閘極754、閘極帽介電758和介電閘極間隙壁756。源極側金屬半導體合金區域742可以形成在每個源極732上，並且汲極側金屬半導體合金區域748可以形成在每個汲極738上。
第一示例性結構可以包括隨後鐵電記憶體單元陣列將形成於其中的記憶體陣列區域100。第一示例性結構還可以包括周邊區域200，其中提供了用於鐵電記憶體裝置陣列的金屬佈線。一般來說，CMOS電路700中的場效電晶體701可以通過相應金屬內連線結構組電性連接到相應鐵電記憶體單元的電極。
周邊區域200中的裝置(例如場效電晶體701)可以提供操作隨後形成的鐵電記憶體單元陣列的功能。具體地，周邊區域中的裝置可以配置為控制鐵電記憶體單元陣列中的程式化操作、 抹除操作和感測(讀取)操作。舉例來說，周邊區域中的裝置可以包括感測電路和/或程式化電路。在半導體材料層9的頂面上形成的裝置可以包括互補金屬氧化物半導體(CMOS)電晶體和可選的附加的半導體裝置(如電阻器、二極體、電容器等)，其統稱為CMOS電路700。
CMOS電路700中的一個或多個場效電晶體701中可以包括半導體通道735，半導體通道735包含基底8中的部分半導體材料層9。如果半導體材料層9包括如單晶矽的單晶半導體材料，則CMOS電路700中每個場效電晶體701的半導體通道735可能包括如單晶矽通道的單晶半導體通道。在一實施例中，CMOS電路700中的多個場效電晶體701可以包括相應的節點，其隨後會電性連接到隨後要形成的相應鐵電記憶體單元的節點。舉例來說，CMOS電路700中的多個場效電晶體701可包括相應的源極732或相應的汲極738，其隨後會電性連接到隨後要形成的相應鐵電記憶體單元的節點。
在一實施例中，CMOS電路700可以包括程式化控制電路，其被配置為控制用於程式化相應的鐵電記憶體單元控制一組場效電晶體701中的閘極電壓，和被配置為控制隨後形成的薄膜電晶體的閘極電壓。在此實施例中，程式化控制電路可以被配置為提供第一程式化脈波與第二程式化脈波，所述第一程式化脈波將所選鐵電記憶體單元中的相應鐵電介電材料層程式化成第一極化狀態，在所述第一極化狀態中，鐵電介電材料層中的電性極化 朝向所選鐵電記憶體單元的第一電極，所述第二程式化脈波將所選鐵電記憶體單元中的鐵電介電材料層程式化成第二極化狀態，在所述第二極化狀態中，鐵電介電材料層中的電性極化朝向所選鐵電記憶體單元的第二電極。
在一實施例中，基底8可以包括單晶矽基底，並且場效電晶體701可以包括單晶矽基底中作為半導體通道的相應部分。如本文所用，“半導體”元件是指具有再從1.0x10-6S/cm至1.0x105S/cm的範圍內的導電性的元件。如本文所用，“半導體材料”是指在不存在電性摻雜劑的情況下具有從1.0x10-6S/cm至1.0x105S/cm的範圍內的導電性的材料，並且在以適當電性摻雜劑摻雜後能夠產生具有從1.0S/cm到1.0x105S/cm的範圍內的導電性的摻雜材料。
根據本揭露的一方面，場效電晶體701可以隨後電性連接至存取電晶體的汲極和閘極，所述存取電晶體形成在場效電晶體701上方且包括半導體金屬氧化物板材。在一實施例中，場效電晶體701的子集隨後可以電性連接到汲極和閘極中的至少一者。舉例來說，場效電晶體701可以包括被配置為通過隨後要形成的下層級金屬內連線結構的第一子集施加第一閘極電壓到第一字元線的第一字元線驅動器，以及包括被配置為通過下層級金屬內連線結構的第二子集施加第二閘極電壓到第二字元線的第二字元線驅動器。此外，場效電晶體701可以包括配置為施加位元線偏壓至隨後形成的位元線的位元線驅動器，以及包括配置為在讀 取操作期間檢測流經位元線的電流的感測放大器。
在介電材料層內形成的各種金屬內連線結構可隨後形成在基底8和其上的半導體裝置(例如場效電晶體701)上。在說明性示例中，介電材料層可以包括例如可為圍繞連接到源極和汲極的接觸窗結構的層的第一介電材料層601(有時稱為接觸窗層級介電材料層601)、第一內連線層級介電材料層610和第二內連線層級介電材料層620。金屬內連線結構可以包括形成在第一介電材料層601中的裝置接觸通孔結構612且接觸CMOS電路700中的相應元件、形成在第一內連線層級介電材料層610中的第一金屬線結構618、形成在第二內連線層級介電材料層620的下部部分中的第一金屬通孔結構622以及形成在第二內連線層級介電材料層620的上部部分中的第二金屬線結構628。
介電材料層601、610、620中的每一個可以包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變異體或其組合。金屬內連線結構612、618、622、628中的每一個可以包括至少一導電材料，其可以是金屬襯層(例如金屬氮化物或金屬碳化物)和金屬填充材料的組合。每個金屬襯層可以包括TiN、TaN、WN、TiC、TaC和WC，並且每個金屬填充物材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。也可以使用在本揭露的預期範圍內的其他合適的金屬襯層和金屬填充物材料。在一實施例中，第一金屬通孔結構622和第二金屬線結構628可以通過雙重鑲嵌製程形成 為一體成形的線和通孔結構。介電材料層601、610、620在本文中被稱為下下(lower-lower-)層級介電材料層。在下層級介電材料層中形成的金屬內連線結構612、618、622、628在本文中被稱為下層級金屬內連線結構。
雖然使用其中記憶體單元陣列可以形成在第二線和通孔層級介電材料層620上的實施例描述了本揭露，但在本文中明確地涵蓋了其中記憶體單元陣列可以形成在不同的金屬內連線層級處的實施例。
電晶體(例如薄膜電晶體)陣列和鐵電記憶體單元陣列可隨後沉積在其中已形成有金屬內連線結構612、618、622、628的介電材料層601、610、620上。在形成電晶體陣列或鐵電記憶體單元陣列之前形成的所有介電材料層的組合統稱為下層級介電材料層601、610、620。在下層級介電材料層601、610、620內形成的所有金屬內連線結構的組合在本文中被稱為第一金屬內連線結構612、618、622、628。一般來說，形成在至少一下層級介電材料層601、610、620內的第一金屬內連線結構612、618、622、628可以形成在位於基底8中的半導體材料層9上。
根據本揭露的一方面，電晶體(例如，薄膜電晶體(TFT))可以隨後形成在金屬內連線層級中，該金屬內連線層級覆蓋包含下層級介電材料層601、610、620和第一金屬內連線結構612、618、622、628的金屬內連線層級。在一實施例中，可以在下層級介電材料層601、610、620上形成具有均勻厚度的平面介電材料 層。平面介電材料層在本文中被稱為絕緣基質層635。絕緣基質層635包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃或多孔的介電材料，並且可以由化學氣相沉積來沉積。絕緣基質層635的厚度可以在從20奈米到300奈米的範圍內，但也可以使用更小和更大的厚度。
一般來說，其中包含金屬內連線結構(例如第一金屬內連線結構612、618、622、628)的內連線層級介電層(例如下層級介電材料層601、610、620)可以形成在半導體裝置上。絕緣基質層635可以形成在內連線層級介電層上。
參考圖2A-圖2C，繪示了第一示例性結構的區域內的單元裝置區域。單元裝置區域對應於隨後形成電晶體的區域。可選地，可以在每個單元裝置區域中形成主體偏置線112。在該實施例、線溝槽中可以在絕緣基質層635的上部部分中形成，並且可以填充至少一種金屬材料以形成主體偏置線112。在一實施例中，至少一金屬填充物材料可以包括包含金屬阻障材料的金屬襯層和包含金屬填充物材料的金屬填充物材料層的組合。金屬襯層可以包括金屬阻障材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可以由物理氣相沉積或化學氣相沉積來沉積。金屬襯層的厚度可以在從1奈米到30奈米的範圍內，但也可以使用更小和更大的厚度。金屬填充物材料層可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金、和/或其組合。可以執行平坦化製程，例如化學機械研磨(化學機械研磨)製程，以去除覆蓋在包括絕緣基質層 635的頂面的水平面上的部分的金屬襯層和金屬填充材料層。至少一金屬材料的每個剩餘部分包括主體偏置線112，其隨後可用於電偏置薄膜電晶體的主體(即通道)。主體偏置線112可以沿第一水平方向hd1或沿第二水平方向hd2側向地延伸。主體偏置線112的高度可在從10奈米至300奈米的範圍內，例如從30奈米至100奈米的範圍內，但也可使用更小和更大的高度。
參考圖3A-圖3C，可以在絕緣基質層635上沉積絕緣層42。絕緣層42包括絕緣材料，例如未摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、氧氮化矽、氮化矽、矽碳化物氮化物、有機矽酸鹽玻璃或其組合或堆疊。絕緣層42的厚度可在從10奈米至300奈米的範圍內，例如從30奈米至100奈米的範圍內，但也可使用更小和更大的厚度。
例如通過在絕緣層42上施加和圖案化光阻層以在光阻層中形成開口，並通過以圖案化的光阻層作為蝕刻罩幕而執行各向異性蝕刻製程將開口的圖案轉移到絕緣層42，可以任選地在每個單元裝置區域內可選地形成主體接觸空腔111。主體偏置線112的頂面可以在每個主體接觸空腔111的底部處實體暴露。光阻層可以隨後例如是經由灰化而被去除。
參考圖4A-圖4C，每個主體接觸空腔111可填充有至少一種金屬材料，以在其中形成主體接觸通孔結構115。在一實施例中，至少一金屬填充物材料可以包括包含金屬阻障材料的金屬襯層和包含金屬填充物材料的金屬填充物材料層的組合。金屬襯層 可以包括金屬阻障材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且並且可以由物理氣相沉積或化學氣相沉積來沉積。金屬襯層的厚度可以在從1奈米到30奈米的範圍內，但也可以使用更小和更大的厚度。金屬填充物材料層可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金、和/或其組合。可以執行平坦化製程，例如化學機械研磨(化學機械研磨)製程，以去除覆蓋在包括絕緣層42的頂面的水平面上的部分的金屬襯層和金屬填充材料層。至少一金屬材料的每個剩餘部分包括主體接觸通孔結構115，其隨後可用於電偏置薄膜電晶體的主體(即通道)。每個主體接觸通孔結構115的頂面可以與絕緣層42的頂面在同一平面內。
參考圖5A-圖5C，連續主動層20L和閘極介電層30L可以是依序地沉積在主體接觸通孔結構115和絕緣層42上。在一實施例中，半導體材料包括一種材料，此材料在以適當電性摻雜劑(可以是p型摻雜劑或n型摻雜劑)摻雜後能夠產生具有1.0S/cm到1.0x105S/cm範圍內的導電性。可用於連續主動層20L的示例性半導體材料包括但不限於氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦(例如鎢-摻雜氧化銦)、摻雜氧化鎘和從中衍生的各種其他摻雜變異體。其他合適的半導體材料在本揭露的預期範圍內。在一實施例中，連續主動層20L的半導體材料可以包括氧化銦鎵鋅。
連續主動層20L可包括多晶半導體材料或可隨後退火成具有更大平均顆粒尺寸的多晶半導體材料的非晶半導體材料。連 續主動層20L可由物理氣相沉積來沉積，但也可使用其他合適的沉積製程。連續主動層20L的厚度可在從1奈米至100奈米的範圍內，例如從2奈米至50奈米和/或從3奈米至20奈米的範圍內，但也可使用更小和更大的厚度。
閘極介電層30L可以通過在連續主動層20L上沉積至少一閘極介電層材料而形成。閘極介電層材料可包括但不限於氧化矽、氧氮化矽、高介電常數介電金屬氧化物(例如氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等)或其堆疊。其他合適的介電材料在本揭露的預期範圍內。閘極介電層材料可由原子層沉積或化學氣相沉積來沉積，但也可使用其他合適的沉積製程。閘極介電層30L的厚度可在從1奈米至15奈米的範圍內，例如從2奈米至6奈米的範圍內，但也可使用更小和更大的厚度。
參考圖6A-圖6C，光阻層(未示出)可以施加在閘極介電層30L上，並且可通過微影圖案化以形成離散圖案化的光阻材料部分。光阻層的每個圖案化部分可以位於單元裝置區域中的相應者的區域內。光阻層的每個圖案化部分的區域可以定義隨後從連續主動層20L圖案化而來的半導體金屬氧化物部分的區域。在一實施例中，光阻層的每個圖案化部分可以具有矩形或圓角矩形的水平橫截面形狀。
光阻層中的圖案可以通過執行各向異性蝕刻製程轉移至閘極介電層30L和連續主動層20L。閘極介電層30L中的圖案化 部分包括閘極介電層30。連續主動層20L的圖案化部分包括主動層20，其可以包括整體具有均勻厚度的半導體金屬氧化物板材。每個層堆疊20、30內的主動層20和閘極介電層30的側壁可以垂直重合，即可以位於相同的垂直平面內。光阻層可以隨後例如是經由灰化而被去除。
在一實施例中，每個主動層20可以具有矩形或圓角矩形的水平橫截面形狀。在一實施例中，每個主動層20沿第一水平方向hd1可具有從60奈米至1,000奈米範圍內的側向的尺寸，例如從100奈米至300奈米範圍內的側向的尺寸，但也可使用更小或更大的側向的尺寸。在一實施例中，每個主動層20沿第二水平方向hd2可具有從20奈米至500奈米範圍內的側向的尺寸，例如從40奈米至250奈米範圍內的側向的尺寸，但也可使用更小和更大的側向的尺寸。每個主動層20中沿第一水平方向hd1的側向的尺寸與沿第二水平方向hd2的側向的尺寸的比率可以在從0.5到4的範圍內，例如從1到2的範圍內，但是也可以使用更小和更大的比率。
根據本揭露中的各種實施例，可以在基底8上以正向順序或以反向順序依序(舉例來說，沿垂直方向的空間順序)形成閘極、半導體金屬氧化物襯層、閘極介電層30和主動層20。在圖6A-圖6C所示的第一示例性結構中，主動層20和閘極介電層30可以從底部到頂部形成，並且半導體金屬氧化物襯層和閘極可以在隨後的處理步驟中形成。主體接觸通孔結構115可能接觸主動 層20的表面。
參考圖7A-圖7C，可以在閘極介電層30上沉積介電層48。介電層48也稱為電極層級介電層。介電層48包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、氧氮化矽、氧氮化矽或它們的堆疊。可選地，介電層48可以被平坦化以提供平坦頂面。絕緣層42和介電層48的組合在此被稱為薄膜電晶體層級(TFT層級)介電層40，即位於薄膜電晶體的層級處的介電層。介電層48可以包括與絕緣層42的介電材料相同的介電材料，或者可以包括與絕緣層42的介電材料不同的介電材料。從閘極介電層30向上測量的介電層48的厚度可以在從1奈米到1,000奈米的範圍內，例如從10奈米到500奈米的範圍內，和/或從100奈米到300奈米的範圍內，儘管也可以使用更小和更大的厚度。
參考圖8A-圖8C，光阻層(未示出)可以施加在TFT級介電層40上，並且可以被微影圖案化以在其中形成離散開口。光阻層中的開口圖案包含上覆主動層20的端部分的一對開口。光阻層中的離散開口圖案可以由各向異性蝕刻製程轉移至介電層48和閘極介電層30以形成源極空腔51和汲極空腔59。源極空腔51和汲極空腔59之間的側向間距可能大於主體接觸通孔結構115沿第一水平方向hd1的寬度。各向異性蝕刻製程可能對主動層20的材料有選擇性。然而，由於用於形成源極空腔51和汲極空腔59的各向異性蝕刻製程的有限選擇性，主動層20的表面可能會垂直 凹陷在源極空腔51和汲極空腔59下方。垂直凹部距離可以在從0.1奈米到6奈米的範圍內，例如從0.3奈米到3奈米的範圍內，但是也可以使用更小和更大的垂直凹部距離。光阻層可以隨後例如是經由灰化而被去除。
參考圖9A-圖9C，至少一導電材料可以沉積在空腔51、59中和TFT級介電層40上。至少一導電材料可以包括金屬襯層材料和金屬填充材料。金屬襯層材料可包括導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC和/或WC。金屬襯層的厚度可以在從1奈米到100奈米的範圍內，例如從3奈米到30奈米的範圍內，但也可以使用更小和更大的厚度。金屬填充物材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金、和/或其組合。也可以使用在本揭露的預期範圍內的其他合適的材料。
可以通過平坦化製程從包括TFT級介電層40的頂面的水平面上方去除至少一導電材料的多餘部分，平坦化製程可以使用化學機械研磨製程和/或凹部蝕刻製程。可以使用其他合適的平坦化製程。填充源極空腔51的至少一導電材料的每個剩餘部分構成源極52。填充汲極空腔59的至少一導電材料的每個剩餘部分構成汲極56。
在一實施例中，每個源極52可以包括為金屬襯層材料的剩餘部分的源極金屬襯層53和為金屬填充物材料的剩餘部分的源極金屬填充材料部分54。每個汲極56可以包括為金屬襯層材料的剩餘部分的汲極金屬襯層57和為金屬填充物材料的剩餘部分的汲 極金屬填充材料部分58。源極金屬填充材料部分54和汲極金屬填充材料部分58的高度可以在從1奈米至1,000奈米的範圍內，例如從10奈米至300奈米的範圍內，和/或從30奈米至100奈米的範圍內，但也可使用更小和更大的高度。
一般來說，源極52和汲極56可以形成在主動層20的相應表面段上的閘極介電層30中。源極52和汲極56可以形成在主動層20的周邊部分上，並且通過閘極15彼此側向地間隔開。源極52接觸主動層20的第一端部分，汲極56接觸主動層20的第二端部分。
在一實施例中，閘極介電層30側向地在源極52和汲極56的側壁之間延伸以及接觸源極52和汲極56的側壁。介電層48側向地環繞著主動層20、源極52以及汲極56並接觸閘極介電層30的整個頂面。在一實施例中，源極52和汲極56的頂面位於與介電層的頂面相同的水平面內。
參考圖10A-圖10C，可以通過在每個單元裝置區域內將上覆主動層20的中間部分的介電層48的部分凹陷來形成閘極空腔39。舉例來說，光阻層(未示出)可以施加在介電層48上，並且可以被微影圖案化以形成開口，該開口上覆位於每個單元裝置區域內的源極52和汲極56之間的主動層20的部分。可以執行各向異性蝕刻製程以對位於光阻層中的開口之下的介電層48的部分蝕刻。舉例來說，若介電層48包含氧化矽且若閘極介電層30包含介電金屬氧化物材料，則各向異性蝕刻製程可以對閘極介電層 30的介電金屬氧化物材料具有蝕刻氧化矽選擇性。閘極空腔39可以形成在光阻層中的每個開口下方。閘極介電層30的頂面物理暴露在每個閘極空腔39的底部處。光阻層可以隨後例如是經由灰化而被去除。
參考圖11A-圖11C，連續半導體金屬氧化物襯層31L可以經由在每個閘極空腔39中和介電層48的頂面上共形沉積半導體金屬氧化物材料而沉積。連續半導體金屬氧化物襯層31L的半導體金屬氧化物材料可以使用任何可以用於主動層20的材料。在一實施例中，連續半導體金屬氧化物襯層31L的半導體金屬氧化物材料可以包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦(例如鎢-摻雜氧化銦)的材料組成)以及摻雜氧化鎘的材料和/或可以基本上由選自上述材料的材料所組成。連續半導體金屬氧化物襯層31L可以由原子層沉積而沉積。
連續半導體金屬氧化物襯層31L可具有從0.1奈米至3奈米的範圍內的厚度，例如從0.2奈米至2奈米的範圍內的厚度，和/或從0.3奈米至1奈米的範圍內的厚度。一般來說，連續半導體金屬氧化物襯層31L可以足夠薄，使得接近閘極的連續半導體金屬氧化物襯層31L的部分的整體吸收足夠量的氫原子並變成高度導電性，並可以足夠厚，以便連續半導體金屬氧化物襯層31L可以有效地阻斷氫擴散。據信至少0.1奈米(優選至少0.3奈米)的厚度對於連續半導體金屬氧化物襯層31L的半導體金屬氧化物材 料能有效地作為氫阻障結構是必要的。此外，據信不超過3奈米和較佳不超過2奈米和/或1奈米的厚度對於由周圍介電材料部分(例如氧化矽)吸收足量的氫原子而言是有利的，以確保連續半導體金屬氧化物襯層31L變為高度導電性。
一般來說，主動層20可能比連續半導體金屬氧化物襯層31L厚。在一實施例中，主動層20的厚度至少是連續半導體金屬氧化物襯層31L的厚度的三倍，例如至少六倍並且優選地至少十倍。厚度至少是連續半導體金屬氧化物襯層31L的三倍的主動層20確保主動層20的半導體金屬氧化物材料的導電性處於最佳半導體狀態，而連續半導體金屬氧化物襯層31L的導電性高於主動層20的材料的導電性。此外，在連續半導體金屬氧化物襯層31L的材料具有高導電性的實施例中，可以避免主動層20和隨後形成的閘極之間的有效介電厚度的增加。
參考圖12A-圖12C，至少一導電材料可以沉積在閘極空腔39的剩餘容積中和介電層48上。至少一導電材料可以包括可選的金屬襯層材料和金屬填充材料。可選的金屬襯層材料(如果存在)可包括導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC和/或WC。金屬襯層的厚度可以在從1奈米到100奈米的範圍內，例如從3奈米到10奈米的範圍內，但是也可以使用更小和更大的厚度。金屬填充物材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiAl、Pt、本領域已知的其他高功函數金屬、其合金、和/或其組合。也可以使用在本揭露的預期範圍內的其他 合適的材料。
上覆在包括介電層48的頂面的水平面上的至少一導電材料的部分和連續半導體金屬氧化物襯層31L的部分可以被平坦化製程去除，平坦化製程可以使用化學機械研磨製程和/或凹部蝕刻製程。可以使用其他合適的平坦化製程。填充閘極空腔39的至少一導電材料的每個剩餘的部分構成閘極35。連續半導體金屬氧化物襯層31L的每個剩餘部分構成半導體金屬氧化物襯層，其可以是共形地形成在閘極空腔39的側壁上，並且在本文中被稱為共形半導體金屬氧化物襯層31。
共形半導體金屬氧化物襯層31包括與閘極介電層30的平面頂面接觸的平面部分，以及與平面部分的周緣鄰接並與介電層48的表面(即，側壁)接觸的管狀部分。管狀部分具有彼此相鄰的垂直外側壁組合，以及彼此相鄰且從垂直外側壁組合向內側向偏移一段偏移距離的內側壁組合，其中偏移距離可能與共形半導體金屬氧化物襯層31的厚度相同。閘極35可以形成在共形半導體金屬氧化物襯層31上。
在一實施例中，介電層48可能位於閘極介電層30和主動層20上。源極52和汲極56可以位於主動層20的端部分上並且可以嵌入介電層48中。共形半導體金屬氧化物襯層31接觸閘極介電層30，並嵌入在介電層48中。
參考圖13A-圖13C，可以在介電層48上沉積上介電材料層70。上介電材料層70包括介電材料，例如未摻雜的矽酸鹽玻 璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、氮化矽、矽碳化物氮化物、氧氮化矽或其組合，並且可以具有從50奈米至600奈米的範圍內的厚度，例如100奈米至300奈米的範圍內的厚度，儘管也可以使用較小和較大的厚度。上層級金屬內連線結構72、75、76可以形成在上介電材料層70中。上層級金屬內連線結構72、75、76可以包括通過執行兩個單鑲嵌金屬圖案化步驟依序地形成的金屬通孔結構和金屬線結構，或者可以包括通過執行雙鑲嵌金屬圖案化步驟形成的一體成形的金屬線和通孔結構。在一實施例中，上層級金屬內連線結構72、75、76可以包括與源極52接觸的源極接觸通孔結構72、與汲極56接觸的汲極接觸通孔結構76和與閘極35接觸的閘極接觸通孔結構75。
參考圖14A-圖14C，源極52，根據本揭露的第二實施例的第二示例性結構可以通過在沉積上介電材料層70之前在介電層48的頂面和源極52、汲極56、閘極35和共形半導體金屬氧化物襯層31的頂面上直接形成附加的半導體金屬氧化物襯層而衍生自頂面圖13A-圖13C的第一示例性結構。附加的半導體金屬氧化物襯層是平面(即，包括完全位於水平面內的平面頂面和完全位於另一個水平面內的平面底面)，並且在本文中被稱為平面半導體金屬氧化物襯層71。
平面半導體金屬氧化物襯層71可包括可用於共形半導體金屬氧化物襯層31的任何材料。平面半導體金屬氧化物襯層71的材料可以與共形半導體金屬氧化物襯層31的材料相同或不同。 平面半導體金屬氧化物襯層71的厚度可以在從0.1奈米至3奈米的範圍內，例如從0.2奈米至2奈米的範圍內，和/或從0.3奈米至1奈米的範圍內。對於連續半導體金屬氧化物襯層31L的厚度考量可以應用於平面半導體金屬氧化物襯層71的厚度。可選地，可以在上介電材料層70的沉積之前圖案化平面半導體金屬氧化物襯層71，使得平面半導體金屬氧化物襯層71的每個圖案化部分覆蓋下伏共形半導體金屬氧化物襯層31的整個區域。
在一實施例中，平面半導體金屬氧化物襯層71平行於主動層20和閘極介電層30之間的介面水平延伸，且接觸閘極35中不與共形半導體金屬氧化物襯層31接觸的平面表面。閘極35的所有側壁和底面可能接觸共形半導體金屬氧化物襯層31。
在一實施例中，平面半導體金屬氧化物襯層71包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料和/或基本上由上述材料組成。在一實施例中，平面半導體金屬氧化物襯層71的厚度在從0.1奈米到3奈米的範圍內，且主動層20的厚度至少是平面半導體金屬氧化物襯層71的厚度的3倍。共形半導體金屬氧化物襯層31的垂直延伸部分(即管狀部分)的頂面接觸平面半導體金屬氧化物襯層71的底面。
在一實施例中，閘極35可能嵌入例如介電層48的介電材料部分，平面半導體金屬氧化物襯層17可能接觸介電材料部分(例如介電層48)的第一表面，以及閘極介電層30接觸介電材料 部分(例如介電層48的側壁)的第二表面。
參考圖15A-圖15C，示出了根據本揭露的第三實施例的在形成字元線12、絕緣層42、閘極空腔11和連續半導體金屬氧化物襯層13L之後的第三示例性結構。字元線12可以通過與上述主體偏置線112相同的方式形成。然而，雖然主體偏置線112可以獨立地用於電偏置主動層20的通道區域，但是字元線12可以隨後用於電偏置隨後形成的閘極。字元線12可以側向地沿例如第一水平方向hd1和第二水平方向hd2等任何水平方向延伸。閘極空腔11可以通過與主體接觸空腔111相同的方式形成(參見上面的圖3A-圖3C)。然而，可以選擇閘極空腔11的側向的尺寸，使得閘極空腔11沿著垂直於通道方向的方向(即，在隨後形成的主動區域中流動的電流方向)側向地延伸穿過隨後形成的主動區域。
連續半導體金屬氧化物襯層13L可以具有與上述連續半導體金屬氧化物襯層31L相同的材料組成物和相同的厚度，並且可以由諸如原子層沉積製程的共形沉積製程形成。對於連續半導體金屬氧化物襯層13L的厚度範圍考量與對於連續半導體金屬氧化物襯層31L的厚度範圍考量相同。
參考圖16A-圖16C，至少一導電材料可以沉積在閘極空腔11的剩餘容積中和絕緣層42上。至少一導電材料可以包括可選的金屬襯層材料和金屬填充材料。任選的金屬襯層材料(如果存在)可包括導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC和/或WC。金屬襯層的厚度可以在從1奈米到100 奈米的範圍內，例如從3奈米到10奈米的範圍內，但是也可以使用更小和更大的厚度。金屬填充物材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiAl、Pt、本領域已知的其他高功函數金屬、其合金、和/或其組合。也可以使用在本揭露的預期範圍內的其他合適的材料。
上覆在包括絕緣層42的頂面的水平面上的至少一導電材料的部分和連續半導體金屬氧化物襯層13L的部分可以被平坦化製程去除，平坦化製程可以使用化學機械研磨製程和/或凹部蝕刻製程。可以使用其他合適的平坦化製程。填充閘極空腔11的至少一導電材料的每個剩餘的部分構成閘極15。連續半導體金屬氧化物襯層13L的每個剩餘部分構成半導體金屬氧化物襯層，其可以是共形地形成在閘極空腔11的側壁上，並且在本文中被稱為共形半導體金屬氧化物襯層13。
共形半導體金屬氧化物襯層13包括與字元線12的平面頂面接觸的平面部分，以及與平面部分的周緣鄰接並與絕緣層42的表面(即，側壁)接觸的管狀部分。管狀部分具有彼此相鄰的垂直外側壁組合，以及彼此相鄰且從垂直外側壁組合向內側向偏移一段偏移距離的內側壁組合，其中偏移距離可能與共形半導體金屬氧化物襯層13的厚度相同。閘極15可以形成在共形半導體金屬氧化物襯層13上。
在一實施例中，共形半導體金屬氧化物襯層13可以形成在閘極空腔11的底面和側壁上，閘極15可以形成在絕緣層42內 的共形半導體金屬氧化物襯層13上。共形半導體金屬氧化物襯層13、閘極15和絕緣層42中的頂面可以位於相同的水平面內。閘極15的所有側壁和底面可能接觸共形半導體金屬氧化物襯層13。
參考圖17A-圖17C，平面半導體金屬氧化物襯層17可以隨後沉積在共形半導體金屬氧化物襯層13、閘極15和絕緣層42的頂面上。平面半導體金屬氧化物襯層17可包括可用於共形半導體金屬氧化物襯層13的任何材料。平面半導體金屬氧化物襯層17的材料可以與共形半導體金屬氧化物襯層13的材料相同或不同。平面半導體金屬氧化物襯層17的厚度可以在從0.1奈米至3奈米的範圍內，例如從0.2奈米至2奈米的範圍內，和/或從0.3奈米至1奈米的範圍內。對於連續半導體金屬氧化物襯層13L的厚度考量可以應用於平面半導體金屬氧化物襯層17的厚度。可選地，平面半導體金屬氧化物襯層17可以被圖案化，使得平面半導體金屬氧化物襯層17的每個圖案化部分覆蓋下伏共形半導體金屬氧化物襯層13的整個區域。
在一實施例中，平面半導體金屬氧化物襯層17包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料和/或基本上由上述材料組成。在一實施例中，平面半導體金屬氧化物襯層17厚度在從0.1奈米到3奈米的範圍內。共形半導體金屬氧化物襯層13的垂直延伸部分(即管狀部分)的頂面接觸平面半導體金屬氧化物襯層17的底面。
閘極介電層10L可以直接沉積在平面半導體金屬氧化物襯層17的頂面上。閘極介電層10L可以具有與上述閘極介電層30L相同的材料組成物和相同的厚度。
隨後可以在平面半導體金屬氧化物襯層17上沉積連續主動層20L。連續主動層20L可以具有與上述相同的材料組成物和相同的厚度。連續主動層20L的厚度至少是平面半導體金屬氧化物襯層17的厚度的三倍。連續主動層20L的厚度可以至少是共形半導體金屬氧化物襯層13的厚度的三倍。
參考圖18A-圖18C，光阻層(未示出)可以施加在連續主動層20L上，並且可通過微影圖案化以形成離散圖案化的光阻材料部分。光阻層的每個圖案化部分可以位於單元裝置區域中的相應者的區域內。光阻層的每個圖案化部分的區域可以定義隨後從連續主動層20L圖案化而來的半導體金屬氧化物部分的區域。在一實施例中，光阻層的每個圖案化部分可以具有矩形或圓角矩形的水平橫截面形狀。
光阻層中的圖案可以通過執行各向異性蝕刻製程轉移至連續主動層20L、閘極介電層10L和可選的平面半導體金屬氧化物襯層17。連續主動層20L的圖案化部分包括主動層20，其可以包括具有均勻厚度的半導體金屬氧化物板材。閘極介電層10L中的圖案化部分包括閘極介電層10。平面半導體金屬氧化物襯層17可能會或可能不會被各向異性蝕刻製程圖案化。每個層堆疊20、10、17內的主動層20和閘極介電層10的側壁可以垂直重合，即 可以位於相同的垂直平面內。在平面半導體金屬氧化物襯層17被圖案化的實施例中，平面半導體金屬氧化物襯層17的側壁可以與主動層20和閘極介電層10的側壁垂直重合。光阻層可以隨後例如是經由灰化而被去除。
在一實施例中，每個主動層20可以具有矩形或圓角矩形的水平橫截面形狀。在一實施例中，每個主動層20沿第一水平方向hd1可具有從60奈米至1,000奈米的範圍內的側向的尺寸，例如從100奈米至300奈米的範圍內的側向的尺寸，但也可使用更小或更大的側向的尺寸。在一實施例中，每個主動層20沿第二水平方向hd2可具有從20奈米至500奈米的範圍內的側向的尺寸，例如從40奈米至250奈米的範圍內的側向的尺寸，但也可使用更小和更大的側向的尺寸。每個主動層20沿第一水平方向hd1的側向的尺寸與沿第二水平方向hd2的側向的尺寸的比率可以在從0.5到4的範圍內，例如從1到2的範圍內，但是也可以使用更小和更大的比率。
根據本揭露中的各種實施例，可以在基底8上以正向順序或反向順序依序(舉例來說，沿垂直方向的空間順序)形成閘極15、例如平面半導體金屬氧化物襯層17的半導體金屬氧化物襯層、閘極介電層10和主動層20。在第三示例性結構中，順序是正向順序。
在一實施例中，平面半導體金屬氧化物襯層17包括水平表面，所述水平表面接觸閘極介電層10的整個水平表面(例如頂 面)。在一實施例中，字元線12可以接觸閘極15的底面，並且在平面圖中，字元線12的沿縱向方向的側向範圍可以大於主動層20的沿縱向方向(例如通道方向)的側向範圍.
參考圖19A-圖19C，可以執行圖7A-圖7C的處理步驟以形成介電層48。
參考圖20A-圖20C，可以執行圖8A-8C的處理步驟以在每個單元裝置區域內形成源極空腔51和汲極空腔59。
參考圖21A-圖21C，可以執行圖9A-圖9C的處理步驟以在每個單元裝置區域內形成源極52和汲極56。
參考圖22A-圖22C，可以執行圖13A-圖13C的處理步驟以形成上介電材料層70和上層級金屬內連線結構72、76。上層級金屬內連線結構72、76可以包括通過執行兩個單鑲嵌金屬圖案化步驟依序地形成的金屬通孔結構和金屬線結構，或者可以包括通過執行雙鑲嵌金屬圖案化步驟形成的一體成形的金屬線和通孔結構。在一實施例中，上層級金屬內連線結構72、76可以包括與源極52接觸的源極接觸通孔結構72和與汲極56接觸的汲極接觸通孔結構76。
參考圖23A-圖23C，根據本揭露的第四實施例的第四示例性結構可以衍生自圖16A-圖16C的第三示例性結構，其通過執行圖17A-圖17C的處理步驟的子集在閘極15上形成平面半導體金屬氧化物襯層17，以及隨後圖案化平面半導體金屬氧化物襯層17使得圖案化的平面半導體金屬氧化物襯層17覆蓋閘極15和共 形半導體金屬氧化物襯層13的整個區域而形成。
參考圖24A-圖24C，可以通過執行圖17A-圖17C的處理步驟的剩餘組合來形成閘極介電層10L和連續主動層20L。圖18A-圖18C、圖19A-圖19C、圖20A-圖20C、圖21A-圖21C和圖22A-圖22C的處理步驟可以隨後被執行以提供圖24A-圖24C中所示的第四示例性結構。
參考圖25A-圖25C，根據本揭露的第四實施例的第四示例結構的替代架構可以衍生自圖18A-圖18C中所示的第三示例結構，其通過調整各向異性蝕刻製程來避免平面半導體金屬氧化物襯層17的圖案化。在該實施例中，蝕刻閘極介電層10L的各向異性蝕刻製程步驟的化學性質可以被調整成對平面半導體金屬氧化物襯層17的材料具有選擇性，並且各向異性蝕刻製程可以在閘極介電層10L的圖案化之後終止，而不會圖案化平面半導體金屬氧化物襯層17。
參考圖26A-圖26C，圖19A-圖19C、圖20A-圖20C、圖21A-圖21C和圖22A-圖22C的處理步驟可以隨後被執行以提供所示出的第四示例性結構的替代架構。在該架構中，平面半導體金屬氧化物襯層17可以包括在平面圖(即，沿與基底8的頂面垂直的方向的視圖)中側向地延伸到主動層的周緣之外的區域。一般來說，平面半導體金屬氧化物襯層17包括水平表面(例如頂面)，其接觸閘極介電層10的整個水平表面(例如底面)。在一實施例中，閘極15嵌入介電材料部分(如絕緣層42)，平面半導體金屬 氧化物襯層17接觸介電材料部分的表面(如絕緣層42的頂面)。閘極介電層10可以經由平面半導體金屬氧化物襯層17與介電材料部分(例如絕緣層42)垂直間隔開。
參考圖27A-圖27C，根據本揭露的第五實施例的第五示例性結構可以衍生自圖15A-圖15C中所示的第三示例性結構，其通過執行蝕刻連續半導體金屬氧化物襯層13L的水平延伸部分的各向異性蝕刻製程而形成。連續半導體金屬氧化物襯層13L的管狀垂直延伸部分保留在每個閘極空腔11的側壁上。連續半導體金屬氧化物襯層13L的管狀垂直延伸部分在本文中被稱為管狀半導體金屬氧化物襯層13’。一般來說，閘極空腔11可以形成在絕緣層42的上部部分中，管狀半導體金屬氧化物襯層13’可以通過沉積和各向異性地蝕刻連續半導體金屬氧化物襯層13L而形成在閘極空腔11的側壁上。
參考圖28A-圖28C，可以執行圖16A-圖16C的處理步驟以在閘極空腔11的剩餘容積中形成閘極15。閘極15的底面可能接觸下伏字元線12的頂面。絕緣層42、管狀半導體金屬氧化物襯層13’和閘極15的頂面可以形成在相同的水平面內。
參考圖29A-圖29C，可以執行圖17A-圖17C的處理步驟，以依序形成平面半導體金屬氧化物襯層17、閘極介電層10L和連續主動層20L。平面半導體金屬氧化物襯層17可以直接形成在管狀半導體金屬氧化物襯層13’的頂面上。在一實施例中，管狀半導體金屬氧化物襯層13’側向地環繞閘極15。管狀半導體金 屬氧化物襯層13’的底面的內周緣與閘極15的底面的周緣重合，管狀半導體金屬氧化物襯層13’的頂面接觸平面半導體金屬氧化物襯層17的底面。
參考圖30A-圖30C，可以執行圖18A-圖18C的處理步驟以形成平面半導體金屬氧化物襯層17、閘極介電層10和主動層20的堆疊。一般來說，平面半導體金屬氧化物襯層17可以如上所述被圖案化或可以不被圖案化。此外，平面半導體金屬氧化物襯層17可以被圖案化以在閘極介電層10L的沉積之前覆蓋閘極15和管狀半導體金屬氧化物襯層13’的區域。
參考圖31A-圖31C，可以執行圖19A-圖19C的處理步驟以形成介電層48，並且可以執行圖20A-圖20C的處理步驟以形成源極空腔51和汲極空腔59。
參考圖32A-圖32C，可以執行圖21A-圖21C的處理步驟以形成源極52和汲極56。
參考圖33A-圖33C，可以執行圖22A-圖22C的處理步驟以形成上介電材料層70和上層級金屬內連線結構72、76。
參考圖34A-圖34C，根據本揭露的第五實施例的第五示例結構的替代架構可以衍生自圖30A-圖30C的第五示例結構，其通過調整各向異性蝕刻製程來避免平面半導體金屬氧化物襯層17的圖案化。在該實施例中，蝕刻閘極介電層10L的各向異性蝕刻製程步驟的化學性質可以被調整成對平面半導體金屬氧化物襯層17的材料具有選擇性，並且各向異性蝕刻製程可以在閘極介電層 10L的圖案化之後終止，而不會圖案化平面半導體金屬氧化物襯層17。
參考圖35A-圖35C，圖19A-圖19C、圖20A-圖20C、圖21A-圖21C和圖22A-圖22C的處理步驟可以隨後被執行以提供所示出的第五示例性結構的替代架構。在該架構中，平面半導體金屬氧化物襯層17可以包括在平面圖(即，沿與基底8的頂面垂直的方向的視圖)中側向地延伸到主動層的周緣之外的區域。一般來說，平面半導體金屬氧化物襯層17包括水平表面(例如頂面)，其接觸閘極介電層10的整個水平表面(例如底面)。在一實施例中，閘極15嵌入介電材料部分(如絕緣層42)，平面半導體金屬氧化物襯層17接觸介電材料部分的表面(如絕緣層42的頂面)。閘極介電層10可以經由平面半導體金屬氧化物襯層17與介電材料部分(例如絕緣層42)垂直間隔開。
參考圖36A-圖36C，根據本揭露的第六實施例的第六示例性結構可以衍生自圖16A-圖16C中所示的第三示例性結構，其通過省略在圖15A-圖15C的處理步驟處形成連續半導體金屬氧化物襯層13L而形成。因此，圖16A-圖16C中所示的共形半導體金屬氧化物襯層13不會形成在圖36A-圖36C中所示的第六示例結構中。閘極15可以直接形成在字元線12的頂面上和直接形成在絕緣層42的側壁上。
參考圖37A-圖37C，可以執行圖17A-圖17C的處理步驟以依序地沉積平面半導體金屬氧化物襯層17、閘極介電層10L和 連續主動層20L。
參考圖38A-圖38C，可以執行圖18A-圖18C的處理步驟以在每個單元裝置區域內形成平面半導體金屬氧化物襯層17、閘極介電層10和主動層20的堆疊。平面半導體金屬氧化物襯層17可以或可以不使用與主動層20相同的圖案進行圖案化。或者，平面半導體金屬氧化物襯層17可以在閘極介電層10L的沉積之前被圖案化成覆蓋閘極15的整個區域的圖案。
參考圖39A-圖39C，可以執行圖19A-圖19C的處理步驟以形成介電層48，並且可以執行圖20A-圖20B的處理步驟以形成源極空腔51和汲極空腔59。
參考圖40A-圖40C，可以執行圖21A-圖21B的處理步驟以在每個單元裝置區域內形成源極52和汲極56。
參考圖41A-圖41C，可以執行圖22A-圖22C的處理步驟以形成上介電材料層70和上層級金屬內連線結構72、76。
參考圖42，示出了示例性結構，其可以通過隨後在其上形成附加的結構而衍生自任一個前述示例性結構。舉例來說，可以在形成源極52和汲極56的同時、之前或之後在第二金屬線結構628中的相應一者上形成穿過TFT級介電層40和絕緣間隙壁層635的第二金屬通孔結構632。
介電層(這裡稱為第三線層級介電層637)可以沉積在TFT級介電層40上。第三金屬線結構638可以形成在第三線層級介電層637中，所述第三線層級介電層637位於嵌入TFT級介電 層40內的相應金屬結構(如源極52、汲極56、閘極35、15)上。
嵌入附加的介電層中的附加的金屬內連線結構可隨後形成在薄膜電晶體和第三線層級介電層637上。在說明性示例中，介電層可以例如包括第四內連線層級介電層640、第五內連線層級介電層650等。附加的金屬內連線結構可以包括嵌入第四內連線層級介電層640中的第三金屬通孔結構(未示出)和第四金屬線648、嵌入第五內連線層級介電層650中的第四金屬通孔結構652和第五金屬線結構658等。
任選地，記憶體單元150可以形成在薄膜電晶體下方、上方或與薄膜電晶體相同層級處。在其中電晶體形成為二維周期性陣列的實施例中，記憶體單元150可以形成為記憶體單元150的二維周期性陣列。每個記憶體單元150可包括磁性穿隧接面、鐵電穿隧接合、相變記憶體材料或空位調製導電氧化物材料部分。此外，每個記憶體單元150可以包括包含金屬材料的第一電極126和包含金屬材料並保護記憶體單元150的下伏資料存儲部分的第二電極158。在第一電極126(即底部電極)和第二電極158(即頂部電極)之間提供記憶體元件。
在說明性示例中，在其中記憶體單元150包括磁性穿隧接面的實施例中，記憶體單元150可以包括層堆疊，層堆疊從底部到頂部包括第一電極126、促進上覆材料層結晶生長的金屬晶種層128、合成反鐵磁體(SAF)結構142、穿隧阻障層146、自由磁化層148和第二電極158。雖然使用其中薄膜電晶體用作記憶體單元 150的存取電晶體的實施例來描述本揭露，但在本文中明確地涵蓋了薄膜電晶體可以用作邏輯裝置、用於記憶體陣列的周邊電路的元件或用於任何其他半導體電路的實施例。
在一實施例中，基底8可以包括單晶矽基底。嵌入下層級金屬內連線結構612、618、622、628的下層級介電層601、610、620可能位於單晶矽基底和絕緣層42之間。包括作為通道的單晶矽基底的相應部分的場效電晶體701可以嵌入在下層級介電層601、610、620中，並且可以是電性連接到閘極15、35、源極52和汲極56中的至少一者。
雖然描述了其中本揭露的薄膜電晶體用作記憶體單元150的存取電晶體的實施例，但在本文中明確地涵蓋了本揭露的薄膜電晶體在邏輯電路中用作邏輯裝置的實施例。
一般來說，本揭露中的各種實施例可用於以正向空間順序或反向空間順序(即由下往上或由上往下或從一側到另一側)在基底8上形成閘極15或35、半導體金屬氧化物襯層17或31、閘極介電層10或30和主動層20。半導體金屬氧化物襯層17或31包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料，並且具有上述特性。
圖43是根據本揭露的第八實施例的第七示例性結構的垂直剖面圖。在第七示例性結構中，閘極15可位於絕緣層108內，其可位於基底8內或基底8上。源極52和汲極56可以通過在主 動層20上沉積和圖案化至少一金屬材料而形成。
圖44是根據本揭露的第八實施例的第八示例性結構的垂直剖面圖。在第八示例性結構中，閘極介電層30、共形半導體金屬氧化物襯層31和閘極35可以通過沉積包括閘極介電層(例如上述閘極介電層30L)、連續半導體金屬氧化物襯層(例如上述連續半導體金屬氧化物襯層31L)和至少一金屬閘極材料的層堆疊和圖案化層堆疊來形成。
圖45是根據本揭露的第九實施例的第九示例性結構的垂直剖面圖。在第九示例性結構中，可以在閘極15上形成具有與上述平面半導體金屬氧化物襯層17相同的材料組成物和相同厚度範圍的共形半導體金屬氧化物襯層117。閘極介電層10可以形成在共形半導體金屬氧化物襯層117上，主動層20可以通過共形地沉積和圖案化化合物半導體材料(例如半導體金屬氧化物材料)來形成。源極52和汲極56可以通過在主動層20的端部分上沉積和圖案化至少一金屬材料而形成。
圖46是根據本揭露的第十實施例的第十示例性結構的垂直剖面圖。在第十示例性結構中，源極52和汲極56形成在絕緣層108的頂面上，其可以位於基底8內或基底8上。可以在源極52和汲極56上並橫跨源極52和汲極56形成主動層20，並且可以依序形成閘極介電層30、共形半導體金屬氧化物襯層31和閘極35。
圖47是根據本揭露的第十一實施例的第十一示例性結構 的垂直剖面圖。通過顛倒主動層20與源極52和汲極56的組合之間的形成順序，可以從第九示例性結構衍生出第十一示例性結構。
圖48是根據本揭露的第十二實施例的第十二示例性結構的垂直剖面圖。通過顛倒主動層20與源極52和汲極56的組合之間的形成順序，可以從第九示例性結構衍生出第十一示例性結構。
圖49是根據本揭露的第十三實施例的第十三示例性結構的垂直剖面圖。第十一示例性結構可以通過形成閘極介電層30(也稱為頂部閘極介電層)、共形半導體金屬氧化物襯層31(也稱為頂部共形半導體金屬氧化物襯層)和閘極35(也稱為頂部閘極)而衍生自第九示例性結構。閘極15被稱為底部閘極，共形半導體金屬氧化物襯層117被稱為底部共形半導體金屬氧化物襯層。閘極介電層10被稱為底部閘極介電層。第十三示例性結構包括雙閘極架構中的薄膜電晶體。
圖50是根據本揭露的第十四實施例的第十四示例性結構的垂直剖面圖。第十四示例性結構可以通過形成絕緣層108來形成，其可以位於基底8內或基底8上。介電層140可以被沉積和圖案化，使得介電層140的側壁覆蓋在絕緣層108上。至少一金屬材料可以被各向異性地沉積和圖案化以形成源極52和汲極56。源極52和汲極56中的一個形成在介電層140的水平頂面上，源極52和汲極56中的另一個形成在絕緣層108的水平頂面上。介電層140的垂直側壁在源極52和汲極56之間延伸。主動層20可以形成在源極52和汲極56之間的介電層140的垂直側壁上。 閘極介電層30、共形半導體金屬氧化物襯層31和閘極35是在主動層20的垂直延伸的部分上依序形成。
參考圖51，第一流程繪示了第一示例性的處理步驟，其用於製造本揭露的半導體裝置。參考步驟5110和圖1-圖6C、圖44、圖46和圖48-圖50，可以在基底8或108上形成主動層20。參考步驟5120和圖7A-圖9C、圖44、圖46和圖48-圖50，可以在主動層20的端部分上形成源極52和汲極56。參考步驟5130和圖10A-圖14C、圖44、圖46和圖48-圖50，可以在主動層20上形成半導體金屬氧化物襯層31和/或71和閘極35。
參考圖52，第二流程圖說明了第二示例性的處理步驟，其用於製造和本揭露的半導體裝置。參考步驟5210和圖1、圖15A-圖17C、圖23A-圖23C、圖25A-圖25C、圖27A-圖30C、圖34A-圖34C、圖36A-圖38C、圖43、圖45、圖47以及圖49，閘極15和半導體金屬氧化物襯層13、13'、17和/或117可以形成在基底8或108上。參考步驟5220和圖17A-圖17C、圖24A-圖24C、圖25A-圖25C、圖30A-圖30C、圖34A-圖34C、圖38A-圖38C、圖43、圖45、圖47和圖49，可以形成閘極介電層10和主動層20。參考步驟5230和圖18A-圖22C、圖24A-圖24C、圖26A-圖26C、圖31A-圖33C、圖35A-圖35C、圖39A-圖41C、圖43、圖45、圖47和圖49，可以在主動層20的端部分上形成源極52和汲極56。
參考圖53，第三流程圖說明了一般處理步驟，其用於製 造本揭露的半導體裝置。參考步驟5310和圖1-圖6C、圖15A-圖17C、圖23A-圖25C、圖27A-圖30C、圖34A-圖34C、圖36A-圖38C和圖43-圖50，閘極15或35、半導體13'、17、117、31和/或71、閘極介電層10和/或30和主動層20可以通過正向順序或反向順序(即由下往上或由上往下或通常從一個空間區域到另一個空間區域)形成在基底8或108上。半導體金屬氧化物襯層13、13'、17、117、31和/或71包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料。參考步驟5320和圖10A-圖14C、圖18A-圖22C、圖24A-圖24C、圖26A-圖26C、圖31A-圖33C、圖35A-圖35C、圖39A-圖41C和圖43-圖50，可以在主動層20的端部分上形成源極52和汲極56。
參考所有附圖並根據本揭露中的各種實施例，提供電晶體(例如薄膜電晶體)，其可包括：位於基底8或108上的閘極15或35；接觸閘極15或35的表面的平面半導體金屬氧化物襯層17或71；接觸平面半導體金屬氧化物襯層17或71的表面的閘極介電層10或30；接觸閘極介電層10或30的主動層20；以及位於主動層20的端部分上的源極52和汲極56。
在一實施例中，平面半導體金屬氧化物襯層17或71包括選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料。在一實施例中，平面半導體金屬氧化物襯層17或71具有具有在 從0.1奈米到3奈米的範圍內的厚度；並且主動層20的厚度至少是平面半導體金屬氧化物襯層17或71的所述厚度的三倍。
在一實施例中，平面半導體金屬氧化物襯層17或71的水平表面接觸閘極介電層10或30的整個水平表面。在一實施例中，平面半導體金屬氧化物襯層17或71包括在平面圖(例如沿著垂直於基底8或108的頂面的方向的俯視圖)中側向地延伸到所述主動層20的周緣之外的區域。
在一實施例中，平面半導體金屬氧化物襯層17或71包括與主動層20的側壁垂直重合的側壁。在一實施例中，閘極15或35嵌入在介電材料部分(例如絕緣層42或介電層48)中，而平面半導體金屬氧化物襯層17或71接觸介電材料部分的第一表面。在一實施例中，閘極介電層30可以接觸介電材料部分(包括介電層48)的第二表面。
在一實施例中，電晶體可以包括側向地環繞閘極並接觸閘極15或35的底面的共形半導體金屬氧化物襯層13或31。共形半導體金屬氧化物襯層13或31的垂直延伸部分的頂面接觸平面半導體金屬氧化物襯層17或71的底面。
在一實施例中，電晶體可以包括側向地圍繞閘極15的管狀半導體金屬氧化物襯層13’。管狀半導體金屬氧化物襯層13’的底面的內周緣與閘極15的底面的周緣重合，並且管狀半導體金屬氧化物襯層13’的頂面接觸平面半導體金屬氧化物襯層17的底面。
在一實施例中，電晶體可以包括在閘極15下方且電性連接到閘極15的字元線12，且在平面圖中，字元線12沿著縱向方向的側向範圍大於沿著主動層20的縱向方向(例如通道方向，例如第一水平方向hd1)的主動層20的側向範圍。
根據本揭露中的另一方面和本揭露中的各種實施例，提供電晶體(例如薄膜電晶體)，其可以包括：位於基底8或108上的主動層20；接觸主動層20的表面的閘極介電層10或30；位於主動層20的端部分上的源極52和汲極56；接觸閘極介電層10或30的共形半導體金屬氧化物襯層13、117、31；以及嵌入共形半導體金屬氧化物襯層13、117、31中的閘極15或35。源極52和汲極56可以嵌入介電層48中。共形半導體金屬氧化物襯層13、117、31可以嵌入介電材料部分中，該介電材料部分可以是介電層48的部分或在介電層48之下的絕緣層42的部分。
在一實施例中，共形半導體金屬氧化物襯層31可以包括：接觸閘極15或35的底面的平面部分；鄰接平面部分的周緣並接觸閘極15或35的側壁的管狀部分。
在一實施例中，電晶體可以包括平面半導體金屬氧化物襯層17或71，平面半導體金屬氧化物襯層平行於主動層20和閘極介電層10或30之間的介面延伸，並且與不與共形半導體金屬氧化物襯層13、117、31接觸的閘極15或35的平面表面接觸。
在一實施例中，共形半導體金屬氧化物襯層13、117、31可以包括選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦 錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料。
在一實施例中，電晶體可以包括：側向地圍繞主動層20、源極52和汲極56的介電層48；接觸源極52的源極接觸通孔結構72；和接觸汲極56的汲極接觸通孔結構76。
根據本揭露的一方面，本揭露的半導體金屬氧化物襯層可用於各種類型的後段製程薄膜電晶體，例如平面底部閘極薄膜電晶體、平面頂部閘極薄膜電晶體、鰭狀薄膜電晶體和奈米片薄膜電晶體。半導體金屬氧化物襯層的半導體金屬氧化物材料可以與主動層的半導體金屬氧化物材料相同或不同。本揭露的半導體金屬氧化物襯層吸收氫原子(可能由用於沉積閘極的金屬材料的沉積製程所產生)，並阻止氫原子擴散到例如主動層的鄰近層。
一般來說，本揭露的半導體金屬氧化物襯層用作擴散阻障物，並且可以具有間隙壁形狀、框架形狀、平坦形狀、U形或可以由下伏材料和半導體金屬氧化物襯層的材料的沉積和圖案化的結合而形成的各種其他形狀。半導體金屬氧化物襯層可以形成在閘極的金屬閘極材料上或周圍，並且可以包覆閘極或不包覆閘極。半導體金屬氧化物襯層可以接觸閘極介電層，其可以包括高介電常數介電金屬氧化物材料。本揭露的半導體金屬氧化物襯層可以控制從金屬閘極擴散至主動層的通道的氣態物質(包括氫)，並提供增強的通道控制。此外，薄膜電晶體的效能可以通過本揭露的半導體金屬氧化物襯層所提供的較高功函數而增強。半導體 金屬氧化物襯層可以是超薄的，並且可以具有從0.1奈米至3奈米的範圍內的厚度。用於形成本揭露的半導體金屬氧化物襯層的製程與後段製程處理步驟相容，並且可用於形成薄膜電晶體的二維陣列或薄膜電晶體的三維陣列。
在說明性示例中，當使用氧化矽作為絕緣材料部分時，用作半導體金屬氧化物襯層的氧化銦(In2O3)可以提供約5.0eV的高功函數。當以氧化銦鋅作為半導體金屬氧化物襯層且由鉬組成的閘極時，可以實現約5.23eV的功函數。因此，本揭露的半導體金屬氧化物襯層可以通過捕獲氫和阻斷氫的擴散而對薄膜電晶體提供穩定高功函數。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於執行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
5310,5320:步驟

Claims (10)

  1. 一種電晶體，包括：閘極，位於基底上；平面半導體金屬氧化物襯層，接觸所述閘極的表面；閘極介電層，接觸所述平面半導體金屬氧化物襯層的表面；主動層，接觸所述閘極介電層；以及源極和汲極，位於所述主動層的端部分。
  2. 如請求項1所述的電晶體，其中所述平面半導體金屬氧化物襯層包括選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料。
  3. 如請求項1所述的電晶體，其中：所述平面半導體金屬氧化物襯層具有在從0.1奈米到3奈米的範圍內的厚度；以及所述主動層的厚度至少是所述平面半導體金屬氧化物襯層的所述厚度的三倍。
  4. 如請求項1所述的電晶體，其中所述平面半導體金屬氧化物襯層的水平表面接觸所述閘極介電層的整個水平表面。
  5. 如請求項1所述的電晶體，進一步包括側向地環繞所述閘極並接觸所述閘極的底面的共形半導體金屬氧化物襯層，其中所述共形半導體金屬氧化物襯層的垂直延伸部分的頂面接觸所述平面半導體金屬氧化物襯層的底面。
  6. 如請求項1所述的電晶體，進一步包括側向地圍繞所述閘極的管狀半導體金屬氧化物襯層，其中所述管狀半導體金屬 氧化物襯層的底面的內周緣與所述閘極的底面的周緣重合，並且所述管狀半導體金屬氧化物襯層的頂面接觸所述平面半導體金屬氧化物襯層的底面。
  7. 一種電晶體，包括：主動層，位於基底上；閘極介電層，接觸所述主動層的表面；源極和汲極，位於所述主動層的端部分上；共形半導體金屬氧化物襯層，接觸所述閘極介電層；以及閘極，嵌入所述共形半導體金屬氧化物襯層中。
  8. 如請求項7所述的電晶體，其中所述共形半導體金屬氧化物襯層包括：平面部分，接觸所述閘極的底面；以及管狀部分，鄰接所述平面部分的周緣並接觸所述閘極的側壁。
  9. 一種形成電晶體的方法，包括：以正向順序或反向順序在基底上形成閘極、半導體金屬氧化物襯層、閘極介電層以及主動層，其中所述半導體金屬氧化物襯層包含選自氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、摻雜氧化鋅、摻雜氧化銦以及摻雜氧化鎘的材料；以及在所述主動層的端部分上形成源極和汲極。
  10. 如請求項9所述的所述方法，其中：所述閘極形成於絕緣層內；以及所述半導體金屬氧化物襯層形成在所述閘極的頂面和所述絕緣層的頂面上。
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