TW201903956A

TW201903956A - 具有帶錐形氧化物厚度的多晶矽填充渠溝的功率元件

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Publication number: TW201903956A
Application number: TW106118637A
Authority: TW
Inventors: 穆罕默德恩達維希; 軍曾; 蘇世宗
Original assignee: 馬克斯半導體股份有限公司
Priority date: 2017-06-06
Filing date: 2017-06-06
Publication date: 2019-01-16

Abstract

在一個具體實施例中，功率金氧半導體場效電晶體(power MOSFET)垂直地傳導電流。底部電極可能連接至正電壓，而頂部電極可能連接至低電壓，例如接地負載。閘極和/或場板(例如多晶矽)係在渠溝內。該渠溝具有使該多晶矽與該等矽壁面隔離的錐形氧化物層。該氧化物接近該渠溝之底部比接近該頂部更厚，以提高該崩潰電壓。該錐形氧化物藉由將氮植入該等渠溝壁面中以形成錐形氮摻雜物濃度而形成。這在退火之後形成錐形氮化矽層。該錐形氮化矽在後續氧化步驟中可變地抑制氧化物生長。

Description

具有帶錐形氧化物厚度的多晶矽填充渠溝的功率元件

本申請案主張來自轉讓給本受讓人且併入文中作為參考於2015年9月14日Richard A. Blanchard等人所申請的美國臨時專利申請序號62/218,375，以及於2015年9月8日Richard A. Blanchard等人所申請的美國臨時專利申請序號62/215,563的優先權。

本發明係關於渠溝式閘極元件，例如某些垂直或橫向金氧半閘元件(MOS-gated devices)，尤其係關於用於形成具有錐形氧化物厚度的渠溝的技術，其中該氧化物接近該渠溝之底部較厚，以提高崩潰電壓並降低電容。該錐形氧化物也可用於渠溝式場板。

使用渠溝閘極的垂直金氧半導體場效電晶體(MOSFET)由於其相對較厚、低摻雜物濃度的漂移層在截止狀態下可實現高崩潰電壓，因此普遍用在高電壓、高功率電晶體。通常，該MOSFET包括一高度摻雜n型基板、一厚的低摻雜物濃度n型漂移區、在該漂移區中形成的一p型主體、在該主體之頂部的一n型源極，以及藉由薄閘極氧化物與該通道區隔開的一垂直(渠溝式)閘極。源極電極在該頂端表面上形成，且汲極電極在該基板之底面上形成。當該閘極相對於該源極足夠正值時，在該n型源極與該n型漂移區之間的p型主體中的垂直區反轉，以在該源極與汲極之間產生導電路徑或通道。

在該MOSFET之截止狀態下，當該閘極至該源極短路或在負偏壓時，該漂移區耗盡，且高崩潰電壓(例如超過600伏)可維持在該源極與汲極之間。不過，由於該厚漂移區之所需低摻雜，因此該導通電阻受損。提高該漂移區之摻雜減少該導通電阻，但是降低該崩潰電壓。

此類慣用垂直MOSFET使用帶實質上平行相對側面的渠溝，其中薄閘極氧化物生長在該等渠溝壁面上。該氧化物沿著該等壁面具有實質上等同厚度。該渠溝隨後用摻雜的多晶矽填充，以形成該閘極。該等填充渠溝也可能用作場板，以提供更均勻的電場分布。

Kenya Kobayashi等人標題為「旨在實現最終結構的100V等級多個階梯形氧化物場板渠溝MOSFET (MSO-FP-MOSFET) (100V Class Multiple Stepped Oxide Field Plate Trench MOSFET (MSO-FP-MOSFET) Aimed to Ultimate Structure Realization)」(第27屆功率半導體元件與積體電路國際研討會論文集第141至144頁)的論文說明具有可變厚度氧化物層的渠溝，其中該氧化物朝向該渠溝之底部較厚。該等渠溝隨後用摻雜的多晶矽填充。圖1從此論文再現，顯示具有n+汲極12 (其可為該基板)、一般係矩形渠溝16的n-漂移區14、襯裡渠溝16的錐形氧化物18、形成閘極20的摻雜多晶矽、p-主體22、在p-主體22上面的n+源極24、連接至n+源極24和p-主體22的頂部源極金屬層25以及使閘極20與源極金屬層25隔離的氧化物26的垂直MOSFET。閘極金屬電極(未顯示)連接至閘極20。在一般操作中，正電壓施加於汲極12，且負載之一個端子連接至源極金屬層25。該負載之另一個端子接地。當閘極20偏壓至該臨界位準以上時，p-主體22反轉，以在源極24與汲極12之間垂直地傳導電流。當閘極20至源極金屬層25短路時，厚漂移區14支持該電場。對良好崩潰電壓而言需要相對較低摻雜的漂移區14，但是提高導通電阻。當閘極20至源極金屬層25短路時，它們用作場板，如以下所說明。

藉由接近渠溝16之底部提供較厚的氧化物18，其中該電場在該MOSFET截止時最高，該氧化物隔離層相較於慣用薄閘極氧化物可耐受較高電壓場。該氧化物接近在該通道區(p-主體)旁邊的渠溝16之頂部很薄。接地閘極20作用如同場板，以藉由橫向耗盡漂移區14而在漂移區14中均勻地分布該電場，這提高該崩潰電壓。換言之，在渠溝16之間的漂移區14 (在該台面中)中的耗盡區更均勻。

Kobayashi論文說明在渠溝16中的氧化物如何藉由在該渠溝中連續生長新氧化物層，並將每層新氧化物層蝕刻回不同深度而逐漸變薄，因此在每次蝕刻之後剩餘的該等較舊氧化物層在該等不同深度加至該氧化物層之整體厚度。此製程非常耗時，且實際上僅可用於形成僅具有幾個階梯形厚度的氧化物層。

對形成沒有Kobayashi論文所說明的技術之該等缺點的渠溝中的錐形氧化物而言，需要新技術。

文中說明各種技術，其用於產生隔離在矽、碳化矽(SiC)或其他含矽晶圓中所形成渠溝之該等壁面的錐形(包括階梯形)氧化物層。該渠溝隨後用導電材料(例如摻雜的多晶矽)填充。該填充的渠溝可能係用於透過垂直電晶體或其他元件控制該電流的閘極，或用作場板以提高崩潰電壓。

在一個具體實施例中，渠溝在矽晶圓中形成，其中該渠溝具有垂直或朝向該渠溝之底部向內傾斜的側壁。然後，將氮植入該等壁面中以沿著該等壁面產生錐形氮摻雜物濃度，其中該摻雜物濃度隨著進入該渠溝的深度而降低。藉由在該植入製程期間變化該氮植入之角度，達成該摻雜物濃度之平滑或階梯形錐形。

該氮在退火步驟期間與該矽化學鍵結，以形成錐形層之氮化矽。該氮化物以比矽更低許多的速率氧化。因此，在氧化步驟期間，接近該渠溝之底部的氧化物生長比接近該渠溝之頂部更高許多，從而在該通道區接近該渠溝之底部產生相對較厚的氧化物，而在接近該渠溝之頂部產生相對較薄的氧化物。

該渠溝隨後用摻雜的多晶矽填充，以形成閘極或場板或閘極和場板之組合。

所形成的元件可能係垂直或橫向MOSFET、絕緣閘極雙極性電晶體(IGBT)、閘流體(thyristor)或其他可控制元件。

在一個具體實施例中，該基板具有形成汲極(連接至正電壓)的底部n+表面、厚n-漂移區、能形成通道區的p-井/主體以及在該p-井/主體中的n+源極(連接至負載)。若能形成該通道區的主體部分係垂直，則沿著該主體區的填充渠溝可用作垂直閘極，以反轉該主體區並在該源極與汲極之間形成垂直導電路徑(通道)。當該電晶體截止時，藉由將該閘極接地，該閘極作用如同場板以改進該崩潰電壓。

或者，頂部平面閘極可能上覆在該p-井/主體中的橫向通道區，且該填充渠溝圍繞該p-井/主體以形成場板環(電連接至該源極)，其在該電晶體截止時可更均勻的分布該電場以提高崩潰電壓。

在任一具體實施例中，在該渠溝之底部的較厚氧化物比接近該渠溝之頂部的較薄氧化物能更好的耐受更高的電壓。因此，該崩潰電壓提高。寄生電容也藉由該較厚氧化物而減少，因此截止時間減少。接近該渠溝之頂部的薄氧化物可沿著該通道區，因此該等閘極特性(例如臨界電壓)不會受到在該渠溝之底部的較厚氧化物影響。

崩潰電壓提高25%可使用此項技術達成。

據此，在該渠溝中的錐形氧化物以相較於該Kobayashi論文所說明的技術更快且更可控制的方式形成，從而實現該氧化物之更平滑錐形。

在依據本發明所形成的垂直MOSFET之一個範例中，該起始基板係n+或n++型。該基板可以係可生長氧化物的矽、SiC或含矽的另一種材料。該晶圓將用於同時形成稍後被分割的許多MOSFET。此類MOSFET通常將係高功率類型，例如可耐受600伏者。相對較厚的n-漂移層隨後磊晶地生長在該基板上面，其中該摻雜物濃度和厚度依該所需崩潰電壓而定。

圖2至圖22例示對應於單一電晶體區域(或單體)的晶圓之小部分。

圖2例示在該晶圓之頂端表面31上所蝕刻的渠溝30。渠溝30可在任何p-井和n+源極之前形成，以在那些區域中限制摻雜物之擴散。

圖案化圖罩32 (例如氮化物、氧化物或光阻)暴露即將形成渠溝30的該等矽面積。

在圖2之範例中，渠溝30使用各向異性蝕刻(例如活性離子蝕刻(RIE))進行蝕刻，以具有錐形側面。錐形側面能使氮隨著沿著該等渠溝側壁的錐形摻雜物濃度更容易地植入，如稍後將進行說明。該等渠溝之該等深度通常將係數微米，並延伸至該MOSFET之漂移區中。形成渠溝之傾斜側壁係眾所周知。一些可能的技術包括在該電漿蝕刻製程期間變化該溫度、壓力和添加物，如在併入文中作為參考的Robert Carlile等人的論文「在帶可控制側壁角度的矽中的渠溝蝕刻(Trench Etches in Silicon with Controllable Sidewall Angles)」(1988年《電化學學會期刊》(Journal of the Electrochemical Society))中所說明。用於形成該等傾斜側壁的替代性製程在併入文中作為參考的美國專利編號5,945,352中進行說明。用於形成傾斜側壁的替代性製程涉及在該蝕刻製程期間，相對於該等入射激發離子(例如氬)傾斜該晶圓。可使用其他技術。

在一個具體實施例中，該等側壁相對於該渠溝之中心線呈5至20度之角度。

在圖3中，執行氮植入33(例如用3×10E15離子-cm^-2 之劑量)，以正好在該等渠溝側壁之表面下方植入氮離子34。該植入在一定角度範圍內進行，以使渠溝30之該等頂部部分相較於渠溝30之該等底部部分具有更高的氮摻雜物濃度。該晶圓隨後在氬氣氛下進行退火(例如超過1000°C)，以沿著該等側壁形成錐形氮化矽層。

將氮植入矽表面中以抑制氧化物生長(例如用於形成嵌埋氮化物層和用於產生氧化物圖罩層)已習知，並在併入文中作為參考的K. Schott等人標題「藉由低劑量氮植入阻擋矽氧化(Blocking of Silicon Oxidation by Low-Dose Nitrogen Implantation)」(1988年《應用物理》(Appl. Phys.) A 45，第73-76頁)的論文中進行說明。植入氮對申請人之知識而言，尚未用於在用於MOSFET的渠溝中產生錐形氧化物厚度。

提供傾斜側壁能更佳的使該晶圓之傾斜將該等側壁之變化面積暴露於該等氮離子。該傾斜可平滑地變化或可為階梯形。

如圖4所示，該晶圓隨後在約1020°C之氧化溫度下受到乾氧氣氛達生長錐形氧化物36所需時間，例如約300分鐘。在所示範例中，氧化物36在渠溝30之底部具有約175nm之最大厚度，在渠溝30之頂部(在最大氮濃度處)下降至僅約10nm，其中該薄氧化物鄰接通道區。

圖5-7例示用於形成階梯形氧化物的簡化技術，其中渠溝40具有垂直側壁。顯示n+基板42和n-漂移區44。在圖5中，氮植入33以第一角度進行，這實質上防止在渠溝40中一定深度以下植入氮。圖6顯示使用相反植入角度植入該相反側壁中。可能需要四個或更多個不同角度的植入，以在該渠溝之所有側壁中皆植入氮。在該退火和氧化之後，在圖7中所得到的氧化物包含一厚氧化物層45，其接近渠溝40之底部；以及一較薄氧化物層46，其接近渠溝40之頂部。可使用附加植入角度，以形成更多階梯形氧化物厚度或甚至平滑錐形。

圖8A例示經歷氮植入33的暴露渠溝40A，而另一渠溝40B藉由光阻47遮罩。

圖8B顯示在移除光阻47之後的圖8A之基板，接著係退火步驟和氧化步驟。假設該氮已均勻地植入渠溝40A之該等壁面中。結果，在渠溝40A中的氧化物48比在渠溝40B中的氧化物49更薄許多。在某些應用中，所需係在同一晶粒的渠溝中具有不同氧化物厚度，例如其中該等渠溝進行不同功能或暴露於不同電場。

圖9係圖8A之變化例，其中氮植入33 (圖8A)對渠溝40A之該等相反側壁以相對較淺傾斜角度進行，因此渠溝40A之底部在退火步驟之後不含或含有一點氮化矽。在氧化步驟之後，在渠溝40A之較高部分的氧化物50比在渠溝40A之底部的氧化物51更薄許多。

文中所說明的該等製程在該等渠溝中熱生長氧化物，因為該所生長的氧化物受到在該渠溝中的氮化矽影響。在另一個具體實施例中，複合的熱生長錐形氧化物和沉積氧化物(例如使用用於該沉積的化學氣相沉積(CVD)製程)在該渠溝中形成。該所沉積的氧化物不會受到該氮化物影響，並可形成同樣厚度層。若該所生長的氧化物係錐形，則該所得到的複合氧化物將係錐形。

圖10例示可能使用文中所說明的該等錐形氧化物技術形成的一個可能的元件。在圖10中，帶有錐形氧化物36的渠溝30用導電摻雜多晶矽52填充，以形成用於MOSFET或IGBT的垂直閘極。假設n-通道MOSFET形成，則基板42 (汲極)係n+型，而漂移區44係n-型。p-井54伴隨p+接觸區56和n+源極58在該頂端表面上形成。源極金屬層60 (源極電極)接觸p+接觸區56和n+源極58。汲極金屬層61 (汲極電極)接觸基板42之底部。基板42可在形成汲極金屬層61之前變薄。閘極金屬(未顯示)接觸在該等渠溝中的多晶矽52。假設該汲極連接至正電壓而該源極連接至較低電壓，則施加足夠正電壓於該閘極將反轉在緊鄰該閘極的區域中的p-井54，以產生垂直電流路徑。在該通道區旁邊的薄氧化物允許低臨界電壓。當該MOSFET在其截止狀態下時，在該接地閘極(用作場板)橫向地耗盡漂移區44的同時，接近渠溝30之底部較厚許多的氧化物耐受在漂移區44中的高電場深，以提高該MOSFET之崩潰電壓。

若基板42係p+型，則形成垂直PNP雙極性電晶體，其藉由施加該臨界電壓於該閘極而接通。由於該MOSFET動作的電流之初始流動接通該PNP電晶體，以在該頂部p型射極與該底部p型集極之間傳導電流。該結構係IGBT。

填充該渠溝的多晶矽也可用作專用場板。圖11例示渠溝30，其中該底部多晶矽部分形成場板62。場板62可連接至該源極，或係浮接。氧化物層63隨後為了隔離而在場板62上面形成，然後渠溝30之其餘部分用多晶矽部分填充，其連接至該閘極金屬以用作用於該MOSFET或IGBT的閘極64。若閘極64在該截止狀態下至該源極短路，則閘極64也用作場板。該場板在該元件截止時橫向地耗盡n型層44，以提高該崩潰電壓。

在另一個具體實施例中，渠溝式閘極和渠溝式場板可分開形成，其中該渠溝式場板圍繞該電晶體或單體。用於形成該渠溝式閘極和渠溝式場板的該等製程可能係相同，因此它們可同時形成。

圖12至圖22例示MOSFET，其中渠溝30/40具有傾斜側壁或垂直側壁。在任一情況下，錐形氧化物皆在該等渠溝中形成，且該等渠溝隨後用導電多晶矽(或其他導電材料)填充。在該等範例中，該主要通道區在該晶圓之頂端表面上，且該通道區藉由橫向閘極70而反轉。

在圖12至圖19、圖21和圖22中，在渠溝30/40中的多晶矽僅用作場板72。渠溝30/40形成得比p-井54更深許多，以使該多晶矽進行其作為場板的功能。場板72可能至源極金屬層60或至閘極70短路，或可能係浮接。場板72圍繞該MOSFET單體並延展該電場，以提高該崩潰電壓。場板之功能係眾所周知。

圖12係在並行所連接相同相連單體之陣列中的單一垂直雙擴散金氧半導體(DMOS)電晶體單體(其可為條帶之一部分)之剖面圖。p+接觸區74接觸源極金屬層60。橫向閘極70包括一垂直延伸部76，其強化相鄰n-層78以降低導通電阻。介電體80 (例如氧化物)隔離源極金屬層60。

在圖12中，所示單體之寬度約5-15微米。該單體可具有超過600伏的崩潰電壓，且在相同單體之陣列中的單體數量決定該電流處理能力，例如20安培。單體之陣列可能呈條帶、正方形、六邊形或其他已習知形狀。

在一個一般應用中，底部汲極金屬層61連接至正電壓供應，而頂部源極金屬層60連接至負載之一個端子。該負載之另一個端子接地。當大於該臨界電壓的正電壓施加於閘極70時，p-井54之頂端表面反轉以透過p-井54產生橫向導電路徑。此外，電子在緊鄰閘極70之垂直延伸部76的n-層78中積聚，以延展該電流並降低n-層78之導通電阻。結果，電流在源極金屬層60與汲極金屬層61之間傳導。

閘極70之垂直延伸部76可在p-井54下方延伸，但是在藉由將垂直延伸部76延伸更深入渠溝30/40而減少該閘極-汲極電容(藉由減少其表面面積)與減少導通電阻之間有權衡利弊。

在該截止狀態下，場板72橫向地耗盡比下層n-漂移區44更高度摻雜的n-漂移區78，以提高該崩潰電壓。由於n-漂移區78變得耗盡，底部n-漂移區44可達成較薄，因此導通電阻減少。整個n-漂移區78較佳為在崩潰開始時完全耗盡。n-漂移區44較佳為也在崩潰之開始時完全耗盡。

該橫向DMOS電晶體部分、n層78之較高摻雜、閘極70之垂直延伸部76和n-漂移區44之減少厚度之組合，相較於該先前技術減少該導通電阻。

若該等MOSFET內部PN二極體變成正向偏壓隨後反向偏壓，則垂直場板72 (連接至該源極)之效用也加速該切換時間。

在閘極70下方且沿著閘極70之垂直延伸部76的閘極氧化物82之厚度，比隔離場板72的氧化物36更薄許多。由於接近n-漂移區78之頂部的電場比接近n-漂移區78之底部的電場更少許多，因此該氧化物接近該MOSFET之頂部可較薄，而未減少該崩潰電壓。

閘極70之垂直延伸部76之效用(沿著該側壁積聚電子)允許減少該p-井至渠溝間隔，從而實現減少該單體間距和主動區域，同時仍然導致較低的導通電阻，這導致較低的Rsp。該間隔可舉例來說少於該p-井接面深度之0.1至0.5。場板72可電連接至閘極70或源極金屬層60，或可以係浮接。將場板72連接至源極金屬層60提供較低的閘極-汲極電容或較低的閘極-汲極電荷Qgd，而將場板72連接至閘極70由於當閘極70偏壓至正電壓時沿著該等渠溝側壁之較長長度產生電子積聚層，因此導致較低的導通電阻。

渠溝30/40可能2-20微米深。渠溝30/40之寬度(介於相鄰單體之間)可能1-2微米。p-井54深度可能約2.5微米。n-漂移區78和n-漂移區44之該等厚度基於該所需崩潰電壓決定，並可使用模擬決定。

若該單體係封閉單體(例如六邊形或正方形)，則閘極70之垂直延伸部76和垂直場板72圍繞n-漂移區78。若該單體係條帶，則閘極70之垂直延伸部76和垂直場板72沿著n-漂移區78之長度延伸。

圖13顯示類似於圖12之具體實施例的另一個具體實施例，但是在渠溝30/40下方帶有自對準p-屏蔽區90。在該截止狀態下，該元件反向偏壓，且p-屏蔽區90降低在渠溝30/40下方的電場，由於p-屏蔽90在崩潰之前完全耗盡，這導致較高的崩潰電壓。p-屏蔽區90也用於橫向地耗盡n-漂移區78，以進一步提高該崩潰電壓。p-屏蔽區90可以係浮接，但是若要將該元件從該截止狀態切換為接通，則來自介於p-屏蔽區90與n-漂移區78和44之間的耗盡層的寄生電容必須放電。因此，較佳為經由p-井54和在該晶粒(未顯示)之某些位置上的p型連接區將p-屏蔽區90連接至源極金屬層60。p-屏蔽區90至源極金屬層60之連接提供使電流放電該電容的路徑，並改進在將該元件從該截止切換為該接通狀態期間的切換延遲。

圖14顯示類似於圖13之具體實施例的另一個具體實施例，但是帶有p和n電荷平衡行94和95以降低該Rsp。n行95比n-層78更高度摻雜，因此有助於減少導通電阻。n和p行94/95在該裝置截止時耗盡，且較佳為在崩潰開始時完全耗盡。

圖15顯示類似於圖14之具體實施例的另一個具體實施例，但是帶有圍繞p-井54之邊緣並延伸至該渠溝側壁的自對準強化n-表面區98 (n-Surf)。n-表面區98具有高於n-層78的摻雜濃度。閘極70之垂直延伸部76在n-表面區98中積聚電子，以進一步降低其導通電阻。因此，n-表面區98提供較低的導通電阻和較好的電流延展。較佳為p-屏蔽90及p和n行94/95在突崩潰開始時完全耗盡。

圖16顯示類似於圖15之具體實施例的另一個具體實施例，但是帶有多層之p和n電荷平衡行94/95、94A/95A。藉由將該等p和n行形成為多個「薄」層，有較少的橫向摻雜物延展，因此該等行可更精確地形成。應注意較低的p-行94A如何由於該附加熱預算而比較高的p-行94更寬。可形成超過兩層之p和n行。較佳為p-屏蔽90、n-行95、p-行94、n-漂移區78和n-漂移區44在突崩潰開始時完全耗盡。

圖17顯示類似於圖15之具體實施例的另一個具體實施例，但是帶有L形閘極70以使閘極70之重疊減至最小，以及用於較低閘極-汲極電容的場板72以提高切換速度。

圖18顯示圖17之具體實施例，但是透過不同剖面，從而顯示場板72電連接至源極金屬層60的面積。在其他具體實施例中，場板72可連接至閘極70 (這將提高電容)，或浮接。

圖19顯示類似於圖13之具體實施例的另一個具體實施例，但是帶有p-連接區100，其將p-屏蔽區90電連接至p-井54和源極金屬層60以提高切換速度的。

如在該等其他具體實施例中，閘極70之垂直延伸部76可延伸任何距離至渠溝30/40中，包括在p-井54下方。

在圖20中，該橫向閘極多晶矽連接至填充渠溝30/40的多晶矽，因此該渠溝多晶矽在該MOSFET截止時在0伏，假設該閘極在該截止狀態下至該源極短路。因而，該渠溝多晶矽在該截止狀態下用作場板72，但是由於在接近該通道區的渠溝中的薄(錐形)氧化物36，因此在該接通狀態下有助於沿著在n-表面區98中的渠溝側壁積聚電子。由於該電壓接近渠溝30/40之頂部較少許多，因此接近渠溝30/40之頂部(在p-井54對面)的氧化物36之厚度可以比接近該渠溝底部之厚度更少許多。

圖21和圖22顯示帶有聯接渠溝30/40側壁的p-井區54的具體實施例，因此在閘極70正下方沒有n-漂移區78之表面。此元件具有較長的複合橫向和垂直通道，其中該通道之一部分係平面而另一部分係垂直。閘極70之該等水平和垂直部分皆用於反轉在p-井54中的區域。此結構減少該閘極-汲極電容並減少該單體間距，同時也減少該特定導通電阻。圖21和圖22之該等裝置具有較長的通道長度，而未提高該主動區域。這些元件可具有較淺的接面深度，並能提供較低的通道漏電流和較低的飽和電流以及較寬的安全操作面積(Safe operation area，SOA)。該較長的通道也可降低該寄生NPN電晶體之增益，以藉由防止二次崩潰而改進該元件之耐用性。垂直場板72可能連接至源極金屬層60或至閘極70，或浮接。

圖22顯示未重疊場板72以減少電容的閘極70。

在其他具體實施例中，該等垂直MOSFET之閘極可為渠溝式閘極，例如圖10所示，且分開的場板72圍繞該單體，包括該渠溝式閘極。該渠溝式閘極可形成為條帶或形成封閉閘極。該渠溝式閘極隨後將反轉垂直通道以傳導垂直電流。

圖23A係橫向MOSFET之兩個單體之俯視圖，而圖23B係沿著圖23A之線A-A的MOSFET之剖面圖，從而顯示單一單體之一部分。所有單體皆並行連接。該MOSFET從在併入文中作為參考的授予Richard Blanchard的美國專利編號7,704,842中所說明的MOSFET改造。該先前技術MOSFET修改為具有該錐形氧化物。

在圖23A和圖23B中，該橫向MOSFET包括一n+汲極102；一n-漂移區104；一p-主體區106；一n+源極區108；一隔離閘極110，其上覆p-主體區106之區域以反轉該區域以產生導電通道；以及渠溝108，其含有沿著n-漂移區104延伸的導電多晶矽111。在渠溝108中的多晶矽111連接至閘極110。熱生長的氧化物112會沿著渠溝108排列。基板114係p型。

在一個具體實施例中，高電壓施加於n+汲極區102，而n+源極區108和p-主體區106耦合於低電壓，例如耦合於負載之一個端子，其中該負載之另一個端子接地。當閘極110足夠正偏壓時，電流經由該通道在n+源極區108與n+汲極區102之間流動。

在該MOSFET之接通狀態下，在渠溝108中的正偏壓多晶矽111沿著在漂移區104中的渠溝108之該等壁面積聚電子，以減少漂移區104之有效電阻，以減少該MOSFET之整體導通電阻。

當該MOSFET截止時，例如當閘極110和多晶矽111接地時，跨汲極區102和接近汲極區102的接地多晶矽111有高電壓。據此，沿著渠溝108的氧化物112隨著渠溝108靠近汲極102而變得較厚，以耐受該高電壓。氧化物112可以接近源極區108達成很薄。較薄的氧化物更有效地沿著漂移區104積聚電子，因此係所需。

錐形氧化物112使用導致更高濃度之氮化矽以更接近源極區108形成的傾斜氮植入形成。此類傾斜可關於該晶圓之頂端表面並相對於渠溝108之方向，以使該植入一般朝向渠溝108之左端引導。可使用多個傾斜角度或連續傾斜變化。

因此，較高的崩潰電壓用較厚的氧化物112達成，而效率和導通電阻藉由較薄的氧化物112而改進。

該等所揭示特徵任一者皆可在MOSFET、IGBT或其他垂直元件中以任何組合結合，以為了特定應用而達成該特徵之該等特定效益。

儘管本發明之特定具體實施例已顯示並進行說明，但是熟習此項技術者應可顯而易見，可做出變化例和修飾例而不悖離本發明更廣義的態樣，因此，所附諸申請專利範圍係欲在其範疇內涵蓋如落入本發明之真實精神與範疇內的所有此類變化例和修飾例。

12‧‧‧n+汲極；汲極

14、104‧‧‧n-漂移區；漂移區

16‧‧‧矩形渠溝；渠溝

18、112‧‧‧錐形氧化物；氧化物

20‧‧‧閘極

22‧‧‧p-主體

24‧‧‧n+源極；源極

25、60‧‧‧頂部源極金屬層；源極金屬層

26‧‧‧氧化物

30、40、40B‧‧‧渠溝

31‧‧‧頂端表面

32‧‧‧圖案化圖罩

33‧‧‧氮植入

34‧‧‧氮離子

36‧‧‧錐形氧化物；氧化物；薄(錐形)氧化物

40A‧‧‧暴露渠溝；渠溝

42‧‧‧n+基板；基板

44‧‧‧n-漂移區；漂移區；n型層

45‧‧‧厚氧化物層

46‧‧‧較薄氧化物層

47‧‧‧光阻

48、49、50、51‧‧‧氧化物

52‧‧‧導電摻雜多晶矽；多晶矽

54‧‧‧p-井；p-井區

56、74‧‧‧p+接觸區

58‧‧‧n+源極

61‧‧‧汲極金屬層；底部汲極金屬層

62‧‧‧場板

63‧‧‧氧化物層

64‧‧‧閘極

70‧‧‧橫向閘極；閘極；L形閘極

72‧‧‧場板；垂直場板

76‧‧‧垂直延伸部

78‧‧‧n-層；n-漂移區；n層

80‧‧‧介電體

90‧‧‧自對準p-屏蔽區；p-屏蔽區；p-屏蔽

94、94A‧‧‧p電荷平衡行；p行；p-行

95、95A‧‧‧n電荷平衡行；n行；n-行

98‧‧‧自對準強化n-表面區(n-Surf)；n-表面區

100‧‧‧p-連接區

102‧‧‧n+汲極；n+汲極區；汲極區；汲極

106‧‧‧p-主體區

108‧‧‧n+源極區；渠溝；源極區

110‧‧‧隔離閘極；閘極

111‧‧‧導電多晶矽；多晶矽

114‧‧‧基板

[圖1]係從該Kobayashi論文再現的垂直MOSFET之一部分之剖面圖。 [圖2]係生長在矽基板上面的磊晶層之頂部部分之剖面圖，其中形成具有錐形側面的渠溝。該渠溝最終可用於閘極或場板。 [圖3]例示在氮離子植入步驟和退火步驟(以形成氮化矽)之後的渠溝，其中該氮摻雜物濃度隨著進入該渠溝的深度而逐漸變淡下降。該錐形可以係平滑或階梯形。 [圖4]例示在該晶圓受到氧化步驟以沿著該渠溝之該等壁面生長氧化物之後的渠溝，其中該氮化物抑制氧化物生長，從而導致該氧化物厚度逐漸變薄。 [圖5]例示相對於渠溝之垂直壁面，以角度植入以達成錐形植入的氮(N₂ )離子。 [圖6]例示與圖7之角度相反，以角度植入以在該等相反側壁中達成錐形植入的氮(N₂ )離子。該等氮劑量可與在圖5中相同或不同。 [圖7]例示在圖5和圖6之渠溝中所生長的高度階梯形、但是錐形的氧化物。可使用附加氮植入角度以提高階梯之數量或使該氧化物呈平滑錐形。 [圖8A]例示在將氮植入在同一基板上的另一渠溝中的同時，遮罩渠溝的光阻。 [圖8B]例示在該光阻去除之後和在氧化步驟之後的圖8A之基板，顯示在該氮摻雜的渠溝中的氧化物生長減少。 [圖9]例示圖8A之基板之變化例，其中該氮以更極端傾斜角度植入，從而導致指稱為階梯形氧化物的厚底部氧化物和較薄較高氧化物。 [圖10]係使用該填充渠溝作為閘極的垂直MOSFET或IGBT之具體實施例之剖面圖，其中該渠溝包括一錐形氧化物。 [圖11]係接近該渠溝之頂部使用該填充渠溝作為閘極而接近該渠溝之底部使用該填充渠溝作為場板的垂直MOSFET或IGBT之具體實施例之剖面圖，其中該閘極部分和該場板部分藉由氧化物層而隔開。 [圖12]至[圖19]、[圖21]和[圖22]係MOSFET之剖面圖，其中橫向閘極用於控制該電流，且其中渠溝式場板用於塑形該電場以提高該崩潰電壓。該場板可連接至該源極或至該閘極，或浮接。 [圖20]係MOSFET之剖面圖，其中橫向閘極主要用於控制該電流，且其中渠溝式垂直閘極強化該通道區之垂直部分以進一步控制該電流並減少導通電阻。在該截止狀態下，該渠溝式閘極用作場板。 [圖23A]係使用帶有錐形氧化物的渠溝的橫向MOSFET之俯視圖。 [圖23B]係沿著線A-A的圖23A之MOSFET之剖面圖。

Claims

一種形成半導體元件之方法包含：提供一含矽基板，其具有一頂端表面；在該基板之頂端表面上面磊晶地生長至少一層第一層；將一第一渠溝蝕刻入該至少一層第一層中至一第一深度；以複數角度將氮離子植入該第一渠溝之至少側壁中，以沿著該等側壁產生一錐形氮摻雜物濃度；將該等側壁退火，以沿著該等側壁形成一錐形厚度之氮化矽；將該等側壁氧化，以沿著該等側壁形成二氧化矽，其中該二氧化矽之一厚度由於可變地抑制該二氧化矽之生長的氮化矽之錐形厚度而沿著該等側壁逐漸變薄；用一導電材料至少部分地填充該第一渠溝；形成上覆該至少一層第一層的一第一電極；以及形成一第二電極，其中電流在該元件接通時在該第一電極與第二電極之間傳導。
如申請求項1所述之方法，其中該錐形氮摻雜物濃度包含一階梯形氮摻雜物濃度，其沿著該等側壁逐漸變淡。
如請求項1所述之方法，其中該錐形氮摻雜物濃度包含一實質上平滑氮摻雜物濃度，其沿著該等側壁逐漸變淡。
如請求項1所述之方法，其中該第二電極接觸該基板之一底面，且其中在該第一渠溝內的導電材料在一垂直電晶體中形成一場板。
如請求項1所述之方法，其中該第二電極接觸該基板之一底面，且其中在該第一渠溝內的導電材料在一垂直電晶體中形成一閘極。
如請求項1所述之方法，其中該第二電極接觸該基板之一底面，且其中在該第一渠溝內的導電材料在一垂直電晶體中形成一場板，且該場板電連接至該第一電極。
如請求項1所述之方法，其中該第二電極接觸該基板之一底面，且其中在該第一渠溝內的導電材料在一垂直電晶體中形成一場板，且該場板浮接。
如請求項1所述之方法，其中該第二電極接觸該基板之一底面，且其中在該第一渠溝內的導電材料在一垂直電晶體中形成一場板，且該場板電連接至一閘極。
如請求項1所述之方法，其中植入氮離子之步驟包含植入氮離子，以使沿著該等側壁的氮摻雜物濃度從該第一渠溝之一底部至該第一渠溝之一頂部提高，以產生一錐形氮摻雜物濃度，且其中氧化該等側壁之步驟包含氧化該等側壁，以使接近該渠溝之底部的二氧化矽實質上比接近該渠溝之頂部的二氧化矽更厚。
如請求項1所述之方法，其中該第二電極係上覆該至少一層第一層形成，且該元件係包括一源極區和一汲極區的一短通道橫向金氧半導體場效電晶體(MOSFET)，其中該第一渠溝係沿著介於於源極區與該汲極區之間的一漂移區形成，其中植入氮離子之步驟包含植入氮離子，以使沿著該等側壁的一氮摻雜物濃度從緊鄰該源極區至緊鄰該汲極區提高，以產生該錐形氮摻雜物濃度，且其中氧化該等側壁之步驟包含氧化該等側壁，以使緊鄰該汲極區的二氧化矽實質上比緊鄰該源極區的二氧化矽更厚。
如請求項10所述之方法更包含緊鄰一主體區形成一閘極，以在該元件接通時透過該主體區產生一導電通道，其中填充該第一渠溝的導電材料電連接至該閘極，以沿著該漂移區積聚載子，以在該元件接通時減少導通電阻。
如請求項1所述之方法，其中該第一渠溝具有傾斜側壁。
如請求項1所述之方法，其中該第一渠溝具有實質上平行的側壁。
如請求項1所述之方法更包含：將一第二渠溝蝕刻入該至少一層第一層中；將氮離子植入該第二渠溝之至少側壁中，以使沿著該第二渠溝之該等側壁的一氮摻雜物濃度從該第二渠溝之一底部至該第二渠溝之一頂部提高，以產生一錐形氮摻雜物濃度；將該第二渠溝之該等側壁退火，以沿著該等側壁形成一錐形厚度之氮化矽；將該第二渠溝之該等側壁氧化，以沿著該等側壁形成二氧化矽，其中該二氧化矽之一厚度沿著該第二渠溝之該等側壁逐漸變薄，以使接近該第二渠溝之底部的二氧化矽實質上比接近該第二渠溝之頂部的二氧化矽更厚；以及用該導電材料至少部分地填充該第二渠溝；其中在該第一渠溝中的導電材料形成一垂直電晶體之一閘極，且在該第二渠溝中的導電材料形成一場板。
如請求項1所述之方法，其中用該導電材料至少部分地填充該第一渠溝之步驟包含：用該導電材料部分地填充該第一渠溝，以形成一第一導電材料部分；在該第一導電材料部分上面形成二氧化矽；以及用該導電材料填充該第一渠溝，以形成與該第一導電部分隔離的一第二導電材料部分，其中該第二導電材料部分形成用於一垂直電晶體的一閘極，且該第一導電材料部分形成一場板。
如請求項1所述之方法，其中該至少一層第一層具有一第一導電類型，該方法更包含：在該至少一層第一層中形成具有一第二導電類型的一井區；以及在該井區中形成具有該第一導電類型的一第一區，其中一通道區係在該第一區之一邊緣與該井區之一邊緣之間形成，其中該半導體元件係一垂直電晶體。
如請求項1所述之方法，其中至少部分地填充該第一渠溝的導電材料係一閘極，其在電偏壓以導致一電流在該第一電極與該第二電極之間流動時反轉一區域。
如請求項1所述之方法，其中該基板係矽。
如請求項1所述之方法，其中係碳化矽(SiC)。
一種半導體元件包含：一含矽基板，其具有一頂端表面；至少一層第一層，其在該基板之頂端表面上面磊晶地生長；一第一渠溝，其蝕刻入該至少一層第一層中至一第一深度，該第一渠溝具有側壁，該等側壁包含一錐形氮化矽層，該等側壁由於可變地抑制該二氧化矽層之生長的錐形氮化矽層而更包含一錐形二氧化矽層；一導電材料，其至少部分地填充該第一渠溝；一第一電極，其上覆該至少一層第一層；以及一第二電極，其中電流在該元件接通時在該第一電極與第二電極之間傳導。
如請求項20所述之元件，其中該導電材料形成一垂直電晶體之一垂直閘極。
如請求項20所述之元件，其中該導電材料形成一垂直電晶體之一場板。
如請求項20所述之元件，其中沿著該等側壁的氮化矽層之一厚度接近該第一渠溝之一頂部較厚，而接近該第一渠溝之一底部較薄，且其中沿著該等側壁的二氧化矽層之一厚度由於可變地抑制該二氧化矽層之生長的錐形氮化矽層而實質上接近該第一渠溝之一底部較厚，而接近該渠溝之頂部較薄。