TWI855679B

TWI855679B - 記憶裝置

Info

Publication number: TWI855679B
Application number: TW112117313A
Authority: TW
Inventors: 永嶋賢史
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-08-01
Filing date: 2023-05-10
Publication date: 2024-09-11
Also published as: TW202407983A; CN117500276A; JP2024019886A; US20240040785A1

Abstract

實施形態提供一種提高良率之記憶裝置。實施形態之記憶裝置具備：第1導電體層及第2導電體層，其等相互隔開排列於第1方向；記憶體導柱，其於第1方向觀察下第2導電體層與第1導電體層重疊之區域中，於第1方向延伸，與第1導電體層交叉之第1部分作為第1記憶胞發揮功能，與第2導電體層交叉之第2部分作為第2記憶胞發揮功能；第1絕緣構件，其於第1方向觀察下第2導電體層不與第1導電體層重疊之區域中，設置於第1導電體層與第2導電體層之間；及第2絕緣構件，其於第1方向觀察下與第1絕緣構件重疊之區域中，以與第1導電體層交叉之方式於第1方向延伸。第2絕緣構件之上端與第1絕緣構件之下端隔開。

Description

記憶裝置

作為可非揮發性記憶資料之記憶裝置，已知有NAND(Not-AND：與非)快閃記憶體。於如該NAND快閃記憶體般之記憶裝置中，為了高集成化、大容量化而採用3維之記憶體構造。

作為可非揮發性記憶資料之記憶裝置，已知有NAND(Not-AND)快閃記憶體。於如該NAND快閃記憶體般之記憶裝置中，為了高積體化、大容量化而採用3維之記憶體構造。

本發明所欲解決之問題在於提供一種可提高良率之記憶裝置。

實施形態之記憶裝置具備第1導電體層及第2導電體層、記憶體導柱、第1絕緣構件、及第2絕緣構件。上述第1導電體層及上述第2導電體層相互隔開排列於第1方向。上述記憶體導柱於上述第1方向觀察下上述第2導電體層與上述第1導電體層重疊之區域中，於上述第1方向延伸，與上述第1導電體層交叉之第1部分作為第1記憶胞發揮功能，與上述第2導電體層交叉之第2部分作為第2記憶胞發揮功能。上述第1絕緣構件於上述第1方向觀察下上述第2導電體層不與上述第1導電體層重疊之區域中，設置於上述第1導電體層與上述第2導電體層之間。上述第2絕緣構件於上述第1方向觀察下與上述第1絕緣構件重疊之區域中，以與上述第1導電體層交叉之方式於上述第1方向延伸。上述第2絕緣構件之上端與上述第1絕緣構件之下端隔開。

1:記憶體系統

2:記憶體控制器

3:記憶裝置

10:記憶胞陣列

11:指令暫存器

12:位址暫存器

13:定序器

14:驅動器模組

15:列解碼器模組

16:感測放大器模組

20:半導體基板

21~27:導電體層

30~39:絕緣體層

40:核心膜

41:半導體膜

42:積層膜

43:隧道絕緣膜

44:電荷蓄積膜

45:阻擋絕緣膜

51:半導體層

52:絕緣體層

53:犧牲層

54:絕緣體層

55:半導體層

56:犧牲層

57:犧牲層

58:犧牲層

59:抗蝕劑層

60:絕緣體層

61:犧牲層

62:絕緣體層

63:犧牲層

64:犧牲層

65:犧牲層

66:抗蝕劑層

67:絕緣體層

ADD:位址資訊

BAd:區塊位址

BHR:底部

BL0~BLm:位元線

BL:位元線

BLK:區塊

BLK0~BLKn:區塊

BLKe:區塊

BLKo:區塊

BMP:底部

CC:接點

CAd:行位址

CM:餘裕

CM’:餘裕

CMD:指令

CU:單元組

CV:接點

DAT:資料

H0~H9:孔

HA1:引出區域

HA2:引出區域

HR:支持導柱

HRa:支持導柱

HRb:支持導柱

HRc:支持導柱

HRc’:支持導柱

JHR:結合部

JMP:結合部

LHR:下部

LI:接點

LMP:下部

MA:記憶體區域

MP:記憶體導柱

MT0~MT7:記憶胞電晶體

NS:NAND串

PAd:頁面位址

SGD:選擇閘極線

SGD0~SGD4:選擇閘極線

SGS:選擇閘極線

SHE:構件

SL:源極線

SLT:構件

SP:間隔件

ST1:選擇電晶體

ST2:選擇電晶體

SU0~SU4:串單元

UHR:上部

UMP:上部

VO:空隙

WL0~WL7:字元線

圖1係顯示包含實施形態之記憶裝置之記憶體系統之構成之方塊圖。

圖2係顯示實施形態之記憶裝置具備之記憶胞陣列之電路構成之一例之電路圖。

圖3係顯示包含實施形態之記憶裝置具備之記憶胞陣列之區域之平面布局之一例之俯視圖。

圖4係顯示實施形態之記憶裝置之記憶體區域之詳細平面布局之一例之俯視圖。

圖5顯示實施形態之記憶裝置之記憶體區域之剖面構造之一例，且為沿圖4之V-V線之剖視圖。

圖6顯示實施形態之記憶裝置之記憶體導柱之剖面構造之一例，且為沿圖5之VI-VI線之剖視圖。

圖7係顯示實施形態之記憶裝置之引出區域之詳細平面布局之一例之俯視圖。

圖8顯示實施形態之記憶裝置之引出區域之剖面構造之一例，且為沿圖7之VIII-VIII線之剖視圖。

圖9係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖10係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖11係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖12係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖13係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖14係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖15係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖16係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖17係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖18係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖19係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖20係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖21係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖22係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖23係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖24係顯示實施形態之記憶裝置之製造中途之剖面構造之一例之剖視圖。

圖25係顯示實施形態之記憶裝置之平台區域之接點之餘裕之例之俯視圖。

圖26係顯示比較例之記憶裝置之平台區域之接點之餘裕之例之俯視圖。

圖27係顯示實施形態之記憶裝置之引出區域之剖面構造之一例之剖視圖。

以下，參照圖式就實施形態進行說明。圖式之尺寸及比率未必與現實相同。

另，於以下之說明中，對具有大致相同功能及構成之構成要件標注相同符號。於特別區分具有同樣之構成之要件彼此之情形時，有對相同符號之末尾附加互不相同之文字或數字之情形。

1.構成

1.1 記憶體系統

圖1係用於說明實施形態之記憶體系統之構成之方塊圖。記憶體系統係以連接於外部之主機(未圖示)之方式構成之記憶裝置。記憶體系統為例如SD^TM卡般之記憶卡、UFS(universal flash storage：通用快閃存儲裝置)、SSD(solid state drive：固態硬碟機)。記憶體系統1包含記憶體控制器2及記憶裝置3。

記憶體控制器2由例如SoC(system-on-a-chip：片上系統)般之積體電路構成。記憶體控制器2基於來自主機之請求，控制記憶裝置3。具體而言，例如記憶體控制器2將自主機請求寫入之資料寫入記憶裝置3。又，記憶體控制器2自記憶裝置3讀出自主機請求讀出之資料並將其發送至主機。

記憶裝置3係非揮發性記憶資料之記憶體。記憶裝置3為例如NAND快閃記憶體。

記憶體控制器2與記憶裝置3之通信依據例如SDR(single data rate：單倍資料速率)介面、切換DDR(double data rate：雙倍資料速率)介面、或ONFI(Open NAND flash interface：開放NAND快閃記憶體介面)。

1.2 記憶裝置

接著，參照圖1所示之方塊圖，就實施形態之記憶裝置之內部構成進行說明。記憶裝置3具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。

記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係可非揮發性記憶資料之複數個記憶胞之集合，例如作為資料之抹除單位使用。又，於記憶胞陣列10設置複數個位元線及複數個字元線。各記憶胞與例如1個位元線與1個字元線建立關聯。稍後對記憶胞陣列10之詳細構成進行敘述。

指令暫存器11記憶記憶裝置3自記憶體控制器2接收到之指令CMD。指令CMD包含例如使定序器13執行讀出動作、寫入動作、抹除動作等之命令。

位址暫存器12記憶記憶裝置3自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD包含例如區塊位址BAd、頁面位址PAd、及行位址CAd。例如，區塊位址BAd、頁面位址PAd、及行位址CAd分別用於選擇區塊BLK、字元線、及位元線。

定序器13控制記憶裝置3全體之動作。例如，定序器13基於記憶於指令暫存器11之指令CMD控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。

驅動器模組14產生讀出動作、寫入動作、抹除動作等使用之電壓。且，驅動器模組14基於例如記憶於位址暫存器12之頁面位址PAd，對與選擇之字元線對應之信號線施加產生之電壓。

列解碼器模組15基於記憶於位址暫存器12之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。且，列解碼器模組15將例如施加於與選擇之字元線對應之信號線之電壓傳送至選擇之區塊BLK內之選擇之字元線。

感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶胞中記憶之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器2。

1.3 記憶胞陣列之電路構成

圖2係顯示實施形態之記憶裝置具備之記憶胞陣列之電路構成之一例之電路圖。於圖2中，顯示記憶胞陣列10所含之複數個區塊BLK中之1個區塊BLK。如圖2所示，區塊BLK包含例如5個串單元SU0~SU4。

各串單元SU包含與位元線BL0~BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS包含例如記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包含控制閘極及電荷蓄積膜，非揮發性記憶資料。選擇電晶體ST1及ST2各者使用於各種動作時之串單元SU選擇。

於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。

於同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別連接於字元線WL0~WL7。串單元SU0~SU4內之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD4。複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。

對位元線BL0~BLm分配各不相同之行位址。各位元線BL由複數個區塊BLK間被分配相同之行位址之NAND串NS共用。字元線WL0~WL7各者按照每個區塊BLK設置。源極線SL例如於複數個區塊BLK間共用。

於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合稱為例如單元組CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之單元組CU之記憶容量定義為「1頁資料」。單元組CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。

另，實施形態之記憶裝置3具備之記憶胞陣列10之電路構成不限定於以上說明之構成。例如，各區塊BLK包含之串單元SU之個數可設計為任意個數。各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。

1.4 記憶胞陣列之構造

以下，就實施形態之記憶裝置具備之記憶胞陣列之構造之一例進行說明。另，於以下參照之圖式中，X方向對應於字元線WL之延伸方向。Y方向對應於位元線BL之延伸方向。XY平面對應於記憶裝置3之形成所使用之半導體基板20之表面。Z方向(對應於第1方向)對應於相對於XY平面之鉛直方向。於俯視圖中，為容易觀察圖式而適當附加陰影線。附加於俯視圖之陰影線未必與附加有陰影線之構成要件之素材或特性存在關聯。於剖面圖中，為容易觀察圖式，適當省略構成之圖示。

1.4.1 平面布局之概要

圖3係顯示實施形態之記憶裝置具備之記憶胞陣列之平面布局之一例之俯視圖。於圖3中，顯示與4個區塊BLK0~BLK3對應之區域。如圖3所示，記憶胞陣列10之平面布局例如於X方向上，分割為記憶體區域MA、以及引出區域HA1及HA2。又，記憶胞陣列10包含複數個構件SLT及 SHE。

記憶體區域MA配置於引出區域HA1與引出區域HA2之間。記憶體區域MA係包含複數個NAND串NS之區域。引出區域HA1及HA2各者為使用於積層配線(例如，字元線WL0~WL7、以及選擇閘極線SGD及SGS)、與列解碼器模組15之間之連接之區域。

複數個構件SLT分別於X方向延伸，排列於Y方向。各構件SLT於相鄰之區塊BLK之間之邊界區域中，於X方向橫穿記憶體區域MA以及引出區域HA1及HA2。又，各構件SLT具有例如嵌入有絕緣體或板狀接點之構造。且，各構件SLT將介隔該構件SLT相鄰之積層配線分斷。

複數個構件SHE分別於X方向延伸，排列於Y方向。於本例中，於相鄰之構件SLT間之各者配置有4個構件SHE。各構件SHE於X方向橫穿記憶體區域MA。各構件SHE之兩端分別包含於引出區域HA1及HA2。又，各構件SHE具有例如嵌入有絕緣體之構造。且，各構件SHE將介隔該構件SHE相鄰之選擇閘極線SGD分斷。

於以上說明之記憶胞陣列10之平面布局中，由構件SLT劃分之區域各者對應於1個區塊BLK。又，藉由構件SLT及SHE劃分之區域各者對應於1個串單元SU。且，記憶胞陣列10中，於Y方向重複配置例如圖3所示之布局。

另，實施形態之記憶裝置3具備之記憶胞陣列10之平面布局不限定於以上說明之布局。例如，配置於相鄰之構件SLT之間之構件SHE之個數可設計為任意個數。形成於相鄰之構件SLT之間之串單元SU之個數可基於配置於相鄰之構件SLT之間之構件SHE之個數變更。

1.4.2 記憶體區域

(平面布局)

圖4係顯示實施形態之記憶裝置之記憶體區域MA之詳細平面布局之一例之俯視圖。於圖4中，顯示包含1個區塊BLK(即串單元SU0~SU4)之區域、與夾著該區塊之2個構件SLT。如圖4所示，於記憶體區域MA中記憶胞陣列10包含複數個記憶體導柱MP、複數個接點CV、及複數個位元線BL。又，各構件SLT包含接點LI及間隔件SP。

記憶體導柱MP各者作為例如1個NAND串NS發揮功能。複數個記憶體導柱MP於相鄰之2個構件SLT之間之區域，例如以24行之交錯狀配置。且，例如，自紙面之上側數起，1個構件SHE與第5行之記憶體導柱MP、第10行之記憶體導柱MP、第15行之記憶體導柱MP、及第20行之記憶體導柱MP各者重疊。

複數個位元線BL分別於Y方向延伸，排列於X方向。各位元線BL按照每個串單元SU，以與至少1個記憶體導柱MP重疊之方式配置。於圖4之例中，顯示2個位元線BL以與1個記憶體導柱MP重疊之方式配置之情形。與記憶體導柱MP重疊之複數個位元線BL中之1個位元線BL、與對應之1個記憶體導柱MP之間經由接點CV電性連接。

例如，省略與構件SHE接觸之記憶體導柱MP、與位元線BL之間之接點CV。換言之，省略與不同之2條選擇閘極線SGD相接之記憶體導柱MP與位元線BL之間之接點CV。相鄰之構件SLT之間之記憶體導柱MP或構件SHE等之個數及配置不限定於使用圖4說明之構成，可適當變更。與各記憶體導柱MP重疊之位元線BL之個數可設計為任意個數。

接點LI為於XZ平面內擴展之導電體。間隔件SP係設置於接點LI之側面之絕緣體。換言之，接點LI於俯視下由間隔件SP包圍。

(剖面構造)

圖5顯示實施形態之記憶裝置之記憶體區域MA之剖面構造之一例，且為沿圖4之V-V線之剖視圖。如圖5所示，記憶胞陣列10進而包含半導體基板20、導電體層21~26、及絕緣體層30~37。

半導體基板20為例如P型半導體。於半導體基板20之上表面上，設置絕緣體層30。半導體基板20及絕緣體層30包含未圖示之電路。半導體基板20及絕緣體層30所含之電路對應於列解碼器模組15或感測放大器模組16等。於絕緣體層30之上表面上，設置導電體層21(對應於第3導電體層)。

導電體層21為例如沿XY平面擴展之板狀導電體。導電體層21作為源極線SL使用。導電體層21包含例如摻雜有磷之矽。

於導電體層21之上表面上，依序積層絕緣體層31及導電體層22。導電體層22形成為例如沿XY平面擴展之板狀。導電體層22作為選擇閘極線SGS使用。導電體層22包含例如鎢。絕緣體層31包含例如氧化矽。

於導電體層22之上表面上，依序交替積層絕緣體層32及導電體層23(對應於第1導電體層)。導電體層23形成為例如沿XY平面擴展之板狀。積層之複數個導電體層23自半導體基板20側起依序分別作為字元線WL0~WL3使用。導電體層23包含例如鎢。絕緣體層32包含例如氧化矽。

於最上層之導電體層23之上表面上，設置絕緣體層33。絕緣體層33之膜厚厚於絕緣體層32。絕緣體層33包含例如氧化矽。

於絕緣體層33之上表面上，依序交替積層絕緣體層34與導電體層24(對應於第2導電體層)。導電體層24形成為例如沿XY平面擴展之板狀。積層之複數個導電體層24自半導體基板20側起依序分別作為字元線WL4~WL7使用。導電體層24包含例如鎢。絕緣體層34包含例如氧化矽。

於最上層之導電體層24之上表面上，依序積層絕緣體層35、導電體層25、及絕緣體層36。導電體層25形成為例如沿XY平面擴展之板狀。導電體層25作為選擇閘極線SGD使用。導電體層25包含例如鎢。絕緣體層35及36包含例如氧化矽。

於絕緣體層36之上表面上，介隔絕緣體層37設置導電體層26。導電體層26形成為例如於Y方向延伸之線狀，作為位元線BL使用。即，於未圖示之區域中，複數個導電體層26排列於X方向。導電體層26包含例如銅。絕緣體層37覆蓋導電體層26之上方。絕緣體層37包含例如氧化矽。

各記憶體導柱MP包含底部BMP(對應於第4部分)、下部LMP(對應於第1部分)、結合部JMP(對應於第3部分)、及上部UMP(對應於第2部分)。底部BMP設置於導電體層21內。下部LMP連接於底部BMP之上端，以與導電體層22及23交叉之方式於Z方向延伸。結合部JMP連接於下部LMP之上端，設置於絕緣體層33內。上部UMP連接於結合部JMP之上端，以與導電體層24及25交叉之方式於Z方向延伸。上部UMP之上端與絕緣體層36之上表面對齊。

以XY平面將底部BMP切斷之剖面積(XY剖面積)大於下部LMP之下端之XY剖面積。結合部JMP之XY剖面積大於下部LMP之上端之XY剖面積、及上部UMP之下端之XY剖面積。

底部BMP之側面與下部LMP之側面之延長線係相互偏移而不一致。結合部JMP之側面與下部LMP之側面之延長線、以及上部UMP 之側面之延長線係相互偏移而不一致。此種側面之偏移不限於圖5所示之YZ剖面內，於包含Z方向之任意剖面中亦產生。

又，各記憶體導柱MP包含例如核心膜40、半導體膜41、及積層膜42。核心膜40於Z方向延伸。例如，核心膜40之上端位於較導電體層25上層，核心膜40之下端位於與導電體層21相同之層。半導體膜41覆蓋核心膜40之周圍。於底部BMP中，半導體膜41之側面與導電體層21相接。積層膜42除半導體膜41與導電體層21接觸之部分以外，覆蓋半導體膜41之側面及底面。核心膜40包含例如氧化矽等絕緣體。半導體膜41包含例如矽。

記憶體導柱MP與導電體層22交叉之部分，作為選擇電晶體ST2發揮功能。記憶體導柱MP與1個導電體層23或1個導電體層24交叉之部分，作為1個記憶胞電晶體MT發揮功能。記憶體導柱MP與導電體層25交叉之部分，作為選擇電晶體ST1發揮功能。

於記憶體導柱MP內之半導體膜41之上表面，設置柱狀之接點CV。圖示之區域中，於藉由構件SLT及SHE劃分之各剖面區域中，顯示分別與2個記憶體導柱MP中之1個記憶體導柱MP對應之1個接點CV。記憶體區域MA中，於不與構件SHE重疊，且未與接點CV連接之記憶體導柱MP中，於未圖示之區域中，連接對應之接點CV。

1個導電體層26，即1個位元線BL與接點CV之上表面相接。1個導電體層26係於藉由構件SLT及SHE劃分之各空間中與1個接點CV相接。即，於導電體層26各者，設置於相鄰之構件SLT及SHE之間之記憶體導柱MP、與設置於相鄰之2個構件SHE之間之記憶體導柱MP電性連接。

構件SLT將導電體層22~25分離。構件SLT內之接點LI沿間隔件SP設置。接點LI之上端位於導電體層25與導電體層26之間之層。接點LI之下端與導電體層21相接。間隔件SP設置於接點LI與導電體層22~25之間。接點LI與導電體層22~25之間藉由間隔件SP隔開及絕緣。

構件SHE將導電體層25分離。構件SHE之上端位於導電體層25與導電體層26之間之層。構件SHE之下端位於最上層之導電體層24與導電體層25之間之層。構件SHE包含例如氧化矽等絕緣體。構件SHE之上端與構件SLT之上端可對齊，亦可不對齊。又，構件SHE之上端與記憶體導柱MP之上端可對齊，亦可不對齊。又，各導電體層22~25可取任意個數。例如，於設置複數個導電體層25之情形時，構件SHE之下端位於最上層之導電體層24與最下層之導電體層25之間。即，構件SHE之下端根據導電體層25之數量而變深。

圖6顯示實施形態之記憶裝置之記憶體導柱之剖面構造之一例，且為沿圖5之VI-VI線之剖視圖。更具體而言，圖6顯示與XY平面平行且包含導電體層23之層中之記憶體導柱MP之剖面構造。如圖6所示，積層膜42包含例如隧道絕緣膜43、電荷蓄積膜44、及阻擋絕緣膜45。

於包含導電體層23之剖面中，核心膜40設置於例如記憶體導柱MP之中央部。半導體膜41包圍核心膜40之側面。隧道絕緣膜43包圍半導體膜41之側面。電荷蓄積膜44包圍隧道絕緣膜43之側面。阻擋絕緣膜45包圍電荷蓄積膜44之側面。導電體層23包圍阻擋絕緣膜45之側面。

半導體膜41作為記憶胞電晶體MT0~MT7以及選擇電晶體ST1及ST2之通道(電流路徑)使用。隧道絕緣膜43及阻擋絕緣膜45各者包含例如氧化矽。電荷蓄積膜44具有蓄積電荷之功能，包含例如氮化矽。藉此，各記憶體導柱MP可作為1個NAND串NS發揮功能。

1.4.3 引出區域

(平面布局)

於實施形態之記憶裝置3中，引出區域HA1中之偶數編號之區塊BLK之構造與引出區域HA2中之奇數編號之區塊BLK之構造類似。又，引出區域HA2中之偶數編號之區塊BLK之構造與引出區域HA1中之奇數編號之區塊BLK之構造類似。

具體而言，例如引出區域HA2中之區塊BLK0之平面布局與使引出區域HA1中之區塊BLK1之構造於X方向及Y方向各者反轉之布局同樣。引出區域HA2中之區塊BLK1之平面布局與使引出區域HA1中之區塊BLK0之構造於X方向及Y方向之各者反轉之布局同樣。以下，將偶數編號之區塊BLK稱為“BLKe”，將奇數編號之區塊BLK稱為“BLKo”。

圖7係顯示實施形態之記憶裝置之引出區域之詳細平面布局之一例之俯視圖。於圖7中，除引出區域HA1中相鄰之區塊BLKe及BLKo所對應之區域以外，亦顯示附近之記憶體區域MA之一部分。以下，基於圖7所示之引出區域HA1中之區塊BLKe及BLKo之平面布局，就引出區域HA1及HA2中之區塊BLK之平面布局進行說明。

如圖7所示，於引出區域HA1中，選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD各者具有不與積層配線中之上層之配線層(導電體層)重疊之部分(平台部分)。又，引出區域HA1中記憶胞陣列10包含複數個接點CC、及複數個支持導柱HR。

引出區域HA1中不與上層之配線層重疊之部分之形狀與階梯(step)、梯台(terrace)、緣石(rimstone)等類似。具體而言，於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、．．．字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間，分別設置階差。於圖7之例中，顯示將字元線WL0~WL7之端部設置為於Y方向上有1級階差，且於X方向上形成有複數級階差之2行階梯狀之情形。

於引出區域HA1與區塊BLKe重疊之區域中，複數個接點CC分別設置於選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD0~SGD4各者之平台部分之上。又，於引出區域HA1與區塊BLKo重疊之區域中，省略相對於積層配線之複數個接點CC。

另一方面，雖省略圖示，但於引出區域HA2與區塊BLKo重疊之區域中，複數個接點CC分別設置於選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD0~SGD4各者之平台部分之上。又，於引出區域HA2與區塊BLKe重疊之區域中，省略相對於積層配線之複數個接點CC。

選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD0~SGD4各者經由對應之接點CC電性連接於列解碼器模組15。即，自例如配置於引出區域HA1及HA2中之任一者之接點CC對選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD0~SGD4各者施加電壓。另，各配線層中，亦可於引出區域HA1與引出區域HA2各者連接接點CC。於該情形時，例如字元線WL自引出區域HA1內之接點CC與引出區域HA2內之接點CC之兩側被施加電壓。

於引出區域HA1及HA2中，複數個支持導柱HR適當配置於除形成構件SLT及接點CC之部分以外之區域。

(剖面構造)

圖8顯示實施形態之記憶裝置具備之記憶胞陣列之引出區域及記憶體區域之剖面構造之一例，且為沿圖7之VIII-VIII線之剖視圖。另，於圖8中，為方便說明，省略較導電體層21下方之構造而圖示。

如圖8所示，於引出區域HA1，設置複數個導電體層27。且，與選擇閘極線SGS對應之導電體層22之端部、與字元線WL對應之複數個導電體層23及24之端部、及與選擇閘極線SGD對應之導電體層25之端部設置成階梯狀。於導電體層22及23之平台區域之上表面上，設置絕緣體層38。於導電體層24之平台區域之上表面上，設置絕緣體層39。

複數個接點CC分別設置於選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD各者之平台部分之上。於各接點CC之上，設置1個導電體層27。各導電體層27與列解碼器模組15電性連接，包含於例如與導電體層26相同之層。藉此，導電體層22~25各者、與列解碼器模組15之間經由接點CC及導電體層27電性連接。導電體層22~25各者、與列解碼器模組15亦可進而經由較導電體層27上層之配線層(未圖示)電性連接。

各支持導柱HR具有嵌入有絕緣體之構造。支持導柱HR包含底部BHR、下部LHR、結合部JHR、及上部UHR。底部BHR設置於導電體層21內。下部LHR連接於底部BHR之上端，於絕緣體層31至絕緣體層33之間，於Z方向延伸。結合部JHR設置於絕緣體層33內。上部UHR連接於結合部JHR之上端，於絕緣體層33至絕緣體層36之間，於Z方向延伸。各支持導柱HR可於底部BHR、下部LHR、結合部JHR、及上部UHR 各者，具有相互隔開之空隙VO。

底部BHR之XY剖面積大於下部LHR之下端之XY剖面積。結合部JHR之XY剖面積大於下部LHR之上端之XY剖面積、及上部UHR之下端之XY剖面積。

底部BHR之側面與下部LHR之側面之延長線相互偏移而不一致。結合部JHR之側面與下部LHR之側面之延長線、及上部UHR之側面之延長線相互偏移而不一致。此種側面之偏移不限於圖8所示之XZ剖面內，於包含Z方向之任意剖面中亦產生。

支持導柱HR根據設置之位置，被分類為3種支持導柱HRa、HRb、及HRc。支持導柱HRa係設置於Z方向觀察下與導電體層25重合之位置之支持導柱HR。支持導柱HRb係設置於Z方向觀察下與導電體層24之平台區域或最上層之導電體層23之平台區域重合之位置之支持導柱HR。支持導柱HRc係設置於Z方向觀察下與除最上層之導電體層24外之導電體層24之平台區域重合之位置之支持導柱HR。以下，於不相互區分支持導柱HRa、HRb、及HRc之情形時，簡單記載為「支持導柱HR」。

支持導柱HRa之下部LHR以與導電體層22及23交叉之方式於Z方向延伸。支持導柱HRa之結合部JHR(對應於第3絕緣構件)連接於支持導柱HRa之下部LHR(對應於第4絕緣構件)之上端。支持導柱HRa之上部UHR(對應於第5絕緣構件)以與導電體層24及25交叉之方式於Z方向延伸。支持導柱HRa之上部UHR之上端與絕緣體層36之上表面對齊。

支持導柱HRb之下部LHR以與導電體層22及23交叉之方式於Z方向延伸。支持導柱HRb之結合部JHR連接於支持導柱HRb之下部LHR之上端。支持導柱HRb之上部UHR於Z方向延伸至對應之平台區域之上1層之導電體層24或25之下表面。即，支持導柱HRb之上部UHR不與較對應之平台區域上方之導電體層24及25交叉。

支持導柱HRc之下部LHR(對應於第2絕緣構件)於Z方向延伸至對應之平台區域之上1層之導電體層23之下表面。即，支持導柱HRc之下部LHR不與較對應之平台區域上方之導電體層23交叉。支持導柱HRc之結合部JHR(對應於第1絕緣構件)與支持導柱HRc之下部LHR之上端隔開。支持導柱HRc之上部UHR於Z方向延伸至最下層之導電體層25之下表面。即，支持導柱HRc之上部UHR不與導電體層24及25交叉。

2.記憶裝置之製造方法

圖9~圖24各者顯示實施形態之記憶裝置之製造中途之平面布局或剖面構造之一例。圖示之剖面構造對應於圖8。以下，就記憶裝置3中之記憶胞陣列10之製造步驟之一例進行說明。

首先，如圖9所示，於半導體基板20之上表面上，形成絕緣體層30。於絕緣體層30之上表面上，依序積層半導體層51、絕緣體層52、犧牲層53、絕緣體層54、及半導體層55。半導體層51及55包含例如多晶矽。絕緣體層52及54包含例如氧化矽。犧牲層53包含例如非晶矽。接著，藉由光微影等，形成將與記憶體導柱MP之底部BMP及支持導柱HR之底部BHR對應之區域開口之遮罩。然後，藉由使用該遮罩之異向性蝕刻，形成例如貫通半導體層55、絕緣體層54、犧牲層53、及絕緣體層52之複數個孔H0及H1。孔H0及H1分別對應於記憶體導柱MP之底部BMP及支持導柱HR之底部BHR。於複數個孔H0及H1各者之底部中，半導體層51之一部分露出。對於該異向性蝕刻步驟，使用例如RIE(Reactive Ion Etching：反應性離子蝕刻)。

接著，如圖10所示，於複數個孔H0及H1之內部嵌入犧牲層56。犧牲層56包含例如碳。積層構造之上表面藉由例如CMP(Chemical Mechanical Polishing：化學機械研磨)平坦化。之後，於半導體層55及犧牲層56之上表面上，依序積層絕緣體層31及犧牲層57。於犧牲層57之上表面上，依序重複積層絕緣體層32及犧牲層58。於最上層之犧牲層58之上表面上，形成絕緣體層33。犧牲層57及58包含例如氮化矽。

接著，如圖11所示，藉由光微影等，形成將與記憶體導柱MP之下部LMP及支持導柱HR之下部LHR對應之區域開口之遮罩。且，藉由使用該遮罩之異向性蝕刻，形成例如貫通絕緣體層31、32、及33、以及犧牲層57及58各者之複數個之孔H2及H3。孔H2及H3分別對應於記憶體導柱MP之下部LMP及支持導柱HR之下部LHR。於複數個孔H2及H3各者之底部中，犧牲層56之一部分露出。另，於該異向性蝕刻步驟中，犧牲層56作為蝕刻率低於絕緣體層31、32、及33、以及犧牲層57及58之終止材發揮功能。對於該異向性蝕刻步驟，使用例如RIE。

接著，如圖12所示，經由複數個孔H2及H3，去除犧牲層56。複數個孔H2藉由抗蝕劑層59覆蓋。且，藉由絕緣體層60嵌入複數個孔H3。絕緣體層60包含例如氧化矽。於絕緣體層60之內部，例如於與底部BHR對應之區域、及與下部LHR對應之區域分別形成隔開之空隙VO。於藉由絕緣體層60嵌入複數個孔H3之後，去除抗蝕劑層59。

接著，如圖13所示，藉由犧牲層61嵌入複數個孔H2。犧牲層61包含例如碳。積層構造之上表面藉由例如CMP平坦化。之後，於絕緣體層33及60、以及犧牲層61之上表面上，形成絕緣體層62。絕緣體層 62包含例如氧化矽。

接著，如圖14所示，將積層之犧牲層57及58之端部於引出區域HA1及HA2內加工為階梯狀。藉由該步驟，去除與支持導柱HRc對應之絕緣體層60中之平台區域之上方之部分。之後，藉由絕緣體層38嵌入引出區域HA1及HA2內之階梯部分。積層構造之上表面藉由例如CMP平坦化。

接著，如圖15所示，藉由光微影等，形成將與支持導柱HR之結合部JHR對應之區域開口之遮罩。且，藉由使用該遮罩之異向性蝕刻，形成例如貫通絕緣體層62之複數個孔H4。孔H4對應於支持導柱HR之結合部JHR。於與支持導柱HRa及HRb對應之複數個孔H4各者之底部中，絕緣體層60之一部分露出。於與支持導柱HRc對應之複數個孔H4之各者之底部中，絕緣體層38之一部分露出。於該異向性蝕刻步驟中，使用例如RIE。

接著，如圖16所示，藉由回蝕絕緣體層62，犧牲層61露出。接著，藉由回蝕露出之犧牲層61之一部分，形成複數個孔H5。孔H5對應於記憶體導柱MP之結合部JMP。之後，複數個孔H4及H5藉由例如濕蝕刻而擴展。藉此，複數個孔H4及H5各者之直徑擴大。另，該濕蝕刻步驟後之孔H5之底部與例如孔H4之底部同樣，位於犧牲層58之上方。

接著，如圖17所示，藉由犧牲層63嵌入複數個孔H4及H5。犧牲層63包含例如碳。積層構造之上表面藉由例如CMP平坦化。

接著，如圖18所示，於絕緣體層33及38、以及犧牲層63之上表面上，依序積層絕緣體層34及犧牲層64。於犧牲層64之上表面上，依序重複積層絕緣體層35及犧牲層65。於最上層之犧牲層65之上表面上，形成絕緣體層36。犧牲層64及65包含例如氮化矽。

接著，如圖19所示，藉由光微影等，形成將與記憶體導柱MP之上部UMP及支持導柱HR之上部UHR對應之區域開口之遮罩。且，藉由使用該遮罩之異向性蝕刻，形成例如貫通絕緣體層34、35、及36、以及犧牲層64及65之各者之複數個孔H6及H7。孔H6及H7分別對應於記憶體導柱MP之上部UMP及支持導柱HR之上部UHR。於複數個孔H6及H7各者之底部中，犧牲層63之一部分露出。另，於該異向性蝕刻步驟中，犧牲層63作為蝕刻率低於絕緣體層34、35、及36、以及犧牲層64及65之終止材發揮功能。對於該異向性蝕刻步驟，使用例如RIE。

接著，如圖20所示，與經由複數個孔H6去除犧牲層61及63之同時，經由複數個孔H7去除犧牲層63。複數個孔H6藉由抗蝕劑層66覆蓋。且，藉由絕緣體層67嵌入複數個孔H7。絕緣體層67包含例如氧化矽。於絕緣體層67之內部，例如於與結合部JHR對應之區域、及與上部UHR對應之區域分別形成隔開之空隙VO。於藉由絕緣體層67嵌入複數個孔H7之後，去除抗蝕劑層66。

接著，如圖21所示，於複數個孔H6內，依序形成阻擋絕緣膜45、電荷蓄積膜44、隧道絕緣膜43、半導體膜41、及核心膜40。藉由核心膜40嵌入複數個孔H6。之後，去除設置於孔H6之上部之核心膜40之一部分，於該部分形成半導體膜41。積層構造之上表面藉由例如CMP平坦化。

接著，如圖22所示，將積層之犧牲層64及65之端部於引出區域HA1及HA2內加工為階梯狀。藉由該步驟，去除與支持導柱HRb及HRc對應之絕緣體層67中之平台區域之上方之部分。之後，藉由絕緣體層 39嵌入引出區域HA1及HA2內之階梯部分。積層構造之上表面藉由例如CMP平坦化之後，形成絕緣體層37。藉此，形成支持導柱HRa、HRb及HRc。

接著，如圖23所示，執行置換處理。於置換處理中，依序執行置換為源極線SL之置換處理、置換為選擇閘極線SGS及SGD、以及字元線WL0~WL7之置換處理。

於置換為源極線SL之置換處理中，首先，藉由光微影等，形成將與構件SLT對應之區域開口之遮罩。且，藉由使用該遮罩之異向性蝕刻，形成例如貫通絕緣體層31~37、以及犧牲層57、58、64及65之各者之複數個狹縫(未圖示)。經由該狹縫，藉由例如濕蝕刻選擇性去除犧牲層53。接著，藉由例如濕蝕刻，經由狹縫選擇性去除絕緣體層52及54、與積層膜42之一部分。且，將半導體層(例如矽)嵌入形成於犧牲層53、以及絕緣體層52及54之空間。藉由該半導體層、與半導體層51及55，形成作為源極線SL發揮功能之導電體層21。導電體層21藉由與半導體膜41之側面相接，與半導體膜41電性連接。藉此，形成記憶體導柱MP。

於置換為字元線WL0~WL7之置換處理中，藉由熱磷酸等之濕蝕刻，經由狹縫選擇性去除犧牲層57、58、64及65。且，導電體經由狹縫，嵌入去除犧牲層57、58、64及65後之空間。本步驟中，為形成導電體，使用例如CVD(Chemical Vapor Deposition：化學氣相沈積)。之後，藉由回蝕處理去除形成於狹縫內部之導電體。藉此，形成於狹縫內部之導電體被分離為複數個導電體層。藉此，形成作為選擇閘極線SGS發揮功能之導電體層22、分別作為字元線WL0~WL3發揮功能之複數個導電體層23、分別作為字元線WL4~WL7發揮功能之複數個導電體層24、及作為選擇閘極線SGD發揮功能之導電體層25。本步驟中形成之導電體層22、23、24及25亦可包含障壁金屬。於該情形時，於去除犧牲層57、58、64及65後形成導電體時，例如作為障壁金屬將氮化鈦成膜，之後形成鎢。

接著，如圖24所示，藉由光微影等，形成將與複數個接點CC對應之區域開口之遮罩。且，藉由使用該遮罩之異向性蝕刻，形成例如貫通絕緣體層32~39各者之複數個孔H8。孔H8對應於接點CC。於複數個孔H8各者之底部中，導電體層22~25之一部分露出。於該異向性蝕刻步驟，使用例如RIE。之後，藉由將導電體嵌入孔H8，形成接點CC。

藉由以上說明之製造步驟，形成記憶胞陣列10。另，以上說明之製造步驟僅為一例，並不限定於此。例如，可於各製造步驟之間插入其他處理，亦可省略或整合一部分步驟。又，各製造步驟亦可於可能之範圍內進行替換。

3.本實施形態之效果

根據實施形態，支持導柱HRc具有XY剖面積大於上部UHR之結合部JHR。於與結合部JHR對應之孔H4，嵌入犧牲層63。犧牲層63之材料，選擇蝕刻率低於形成與上部UHR對應之孔H7時之絕緣體層34、35、及36、以及犧牲層64及65之碳。藉此，於形成孔H7時，可抑制孔H7到達犧牲層63之下方。因此，於導電體層21及22之平台區域中，可抑制支持導柱HRc之結合部JHR與下部LHR連接。因此，可確保導電體層21及22之平台區域中接點CC相對於支持導柱HR之餘裕。以下，使用圖25及圖26，就本效果進行說明。

圖25係顯示實施形態之記憶裝置之接點之餘裕之例之俯視圖。圖26係顯示比較例之記憶裝置之接點之餘裕之例之俯視圖。圖25之例對應於於支持導柱HR之上部UHR與下部LHR之間形成結合部JHR之情形，相對於此，圖26之例係對應於於支持導柱HR之上部UHR與下部LHR之間未形成結合部JHR之情形。於圖25及圖26中，顯示導電體層21及22之平台區域中之支持導柱HR之下部LHR、上部UHR、及與接點CC對應之孔H9之位置關係之例。於圖25(A)及圖26(A)中，顯示支持導柱HR之下部LHR與上部UHR之間之位置偏移較小之情形。於圖25(B)及圖26(B)中，顯示支持導柱HR之下部LHR與上部UHR之間之位置偏移較大之情形。

如圖26(A)及圖26(B)所示，於比較例中，孔H7到達導電體層21及22之平台區域。藉此，於支持導柱HR之下部LHR與上部UHR之間有較大之位置偏移之情形時，接點CC相對於支持導柱HR之餘裕CM’小於餘裕CM。又，假設與接點CC對應之孔H7於導電體層21及22之平台區域之上表面上與支持導柱HR接觸之情形時，孔H7可經由支持導柱HR到達導電體層21及22之下方之導電體層。如此，於比較例中，複數個字元線WL經由接點CC短路之可能性提高，因而不佳。

對此，如圖25(A)及圖25(B)所示，於實施形態中，藉由犧牲層63，抑制孔H7到達導電體層21及22之平台區域。藉此，無論有無支持導柱HR之下部LHR與上部UHR之間之位置偏移，接點CC相對於支持導柱HR之餘裕CM均不變。因此，可抑制與接點CC對應之孔H7於導電體層21及22之平台區域之上表面上與支持導柱HR接觸之可能性增加。因此，於實施形態中，可降低複數個字元線WL經由接點CC短路之可能性，並可提高記憶裝置3之良率。

4.變化例等

於上述實施形態中，已就支持導柱HRc之結合部JHR及上部UHR殘存之情形進行說明，但不限於此。例如，亦可不製造支持導柱HRc之結合部JHR及上部UHR。

圖27係顯示變化例之記憶裝置之引出區域之剖面構造之一例之剖視圖。圖27對應於實施形態之圖8。

如圖27所示，排列於X方向之支持導柱HR中自具有與導電體層24貫通之上部UHR之支持導柱HRb離開複數個(例如2個)之支持導柱HRc’可不具有結合部JHR及上部UHR。原因在於，假設該支持導柱HRc，具有結合部JHR及上部UHR，該結合部JHR及上部UHR於導電體層22~25之置換處理時亦不具有支持積層構造之功能。

另，排列於X方向之支持導柱HR中與具有與導電體層24貫通之上部UHR之支持導柱HRb相鄰之複數個(例如2個)支持導柱HRc以具有結合部JHR及上部UHR之形式殘存。原因在於，同時加工之複數個支持導柱HR中位於端部之支持導柱HR因加工性惡化而有無法滿足尺寸及形狀之要求之可能性。如此，藉由使與具有貫通於導電體層24之上部UHR之支持導柱HRb相鄰之複數個(例如2個)支持導柱HRc作為複數個支持導柱HR之端部殘存，可抑制於置換處理時具有支持積層構造之功能之支持導柱HRb之上部UHR之加工性惡化。

又，於上述實施形態中，已以於支持導柱HR內形成空隙VO之情形為例進行說明，但不限於此。例如，支持導柱HR亦可以於內部不形成空隙VO之方式設置。

又，於上述實施形態中，已以構件SLT具有包含接點LI之構造之情形為例進行說明，但不限於此。例如，構件SLT亦可具有不包含接點LI而由絕緣體嵌入之構造。

又，於上述各實施形態中，已以記憶裝置3具有構成於1個晶片上之構造之情形為例進行說明，但不限於此。例如，記憶裝置3亦可為將設置有感測放大器模組16等之晶片、與設置有記憶胞陣列10之晶片貼合之構造。

雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍內。

相關申請之參照

本申請享受以日本專利申請2022-122636號(申請日：2022年8月1日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容

21:導電體層

22:導電體層

23:導電體層

24:導電體層

25:導電體層

26:導電體層

27:導電體層

31:絕緣體層

32:絕緣體層

33:絕緣體層

34:絕緣體層

35:絕緣體層

36:絕緣體層

37:絕緣體層

38:絕緣體層

39:絕緣體層